KR20090054070A - 박막 트랜지스터 기판 및 이를 포함하는 액정 패널 - Google Patents

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KR20090054070A
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Abstract

본 발명은 액정 표시 장치에 관한 것으로, 측면 시인성 및 투과율이 향상되고 구조가 간단한 박막 트랜지스터 기판 및 이를 포함하는 액정 패널에 관한 것이다.
이를 위하여 본 발명은 제n-1번째 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터, 제1 박막 트랜지스터와 접속된 제1 부화소 전극, 제2 박막 트랜지스터와 접속된 제2 부화소 전극, 제n번째 게이트 라인 및 제1 부화소 전극과 접속된 제3 박막 트랜지스터 및 제3 박막 트랜지스터와 연결된 전압다운 커패시터를 포함하며, 상기 데이터 라인을 통해 전달되는 최대 데이터 전압은 14 내지 18V인 것을 특징으로 하는 박막 트랜지스터 기판 및 이를 포함하는 액정 패널을 제공한다.

Description

박막 트랜지스터 기판 및 이를 포함하는 액정 패널{THIN FILM TRANSISTOR SUBSTRATE AND LIQUID CRYSTAL DISPLAY PANEL INCLUDING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 액정 패널에 관한 것으로, 특히 투과율이 향상된 박막 트랜지스터 기판 및 이를 포함하는 액정 패널에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display : LCD)는 액정 표시 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투광율을 조절하게 함으로써 화상을 표시하게 된다. 액정 표시 장치는 화면을 바라보는 위치에 따라 이미지가 왜곡되어 보이는 시야각 한계점을 극복하기 위하여 광시야각 기술로 발전하고 있다.
액정 표시 장치의 대표적인 광시야각 기술로는 수직 배향(Vertical Alignment : 이하, "VA"라 함) 모드가 이용된다. VA 모드는 음의 유전율 이방성을 갖는 액정 분자들이 수직으로 배향되고 전계 방향에 수직하게 구동되어 광투과율을 조절한다. VA 모드는 액정 패널의 상/하판의 공통 전극 및 화소 전극에 슬릿 또는 돌기 등을 형성하여 슬릿 또는 돌기 등에 의해 발생된 프린지 전계(Fringe Electric Field)를 이용하여 액정 분자들이 대칭적으로 구동되게 함으로써 넓은 광시야각을 구현한다.
VA 모드의 측면 시인성을 개선하기 위하여, 하나의 화소 영역에 형성된 화소 전극을 복수의 부화소 전극으로 분할하고, 분할된 각 부화소 전극에 서로 다른 계조의 전압을 인가하여 구동하는 방법을 사용한다.
상기의 구동 방법으로는 하나의 게이트 라인과 두 데이터 라인에 2개의 트랜지스터를 사용하는(Transistor-Transitor: 이하, "TT"라 함) 방식, 커패시터 스윙(Cst Swing: 이하, "CS"라 함) 방식과, 커플링 커패시터(Cap Coupling: 이하, "CC"라 함) 방식 등을 사용한다.
TT 방식은 하나의 화소 영역에 두 개의 데이터 라인 사용하여 구동하므로 개구율이 감소하고 데이터 드라이버 비용이 증가하는 문제점이 발생한다. CS 방식은 저항 및 커패시터가 크게 작용하므로 소비전력이 많이 소비되며 고정세화 될수록 구동이 어려워지는 문제점이 발생한다. CC 방식은 저계조에서는 두 화소 간의 전압 차이가 작아 시인성이 좋지 않고 투과율이 떨어지는 문제점이 발생한다.
본 발명이 해결하고자 하는 기술적 과제는 액정 패널의 각 화소 영역에 전압다운 커패시터를 구비하여 구조가 간단하며 투과율이 향상된 액정 표시 장치 및 이의 제조방법을 제공하는 데 있다.
상기의 해결하고자 하는 과제를 위하여, 본 발명은 제n-1번째 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터; 상기 제1 박막 트랜지스터와 접속된 제1 부화소 전극; 상기 제2 박막 트랜지스터와 접속된 제2 부화소 전극; 상기 제n번째 게이트 라인 및 상기 제1 부화소 전극과 접속된 제3 박막 트랜지스터; 및 상기 제3 박막 트랜지스터와 연결된 전압다운 커패시터를 포함하며, 상기 데이터 라인을 통해 전달되는 최대 데이터 전압은 14 내지 18V인 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
여기서, 상기 전압다운 커패시터는 상기 제1 부화소 전극에 충전된 전압 레벨을 하강시킬 수 있다.
그리고 상기 제1 박막 트랜지스터는 상기 제n-1 번째 게이트 라인과 적어도 일부가 중첩된 제1 소스 전극; 상기 제1 소스 전극과 마주하며, 상기 제1 부화소 전극과 접속된 제1 드레인 전극; 및 상기 제n-1번째 게이트 라인과 상기 제1 소스 전극 및 제1 드레인 전극 사이에 형성된 제1 반도체 패턴을 포함하고, 상기 제2 박 막 트랜지스터는 상기 제n-1번째 게이트 라인과 적어도 일부가 중첩된 제2 소스 전극; 상기 제2 소스 전극과 마주하며, 상기 제2 부화소 전극과 접속된 제2 드레인 전극; 및 상기 제n-1번째 게이트 라인과 상 제2 소스 전극 및 상기 제2 드레인 전극 사이에 형성된 제2 반도체 패턴을 포함하며, 상기 제3 박막 트랜지스터는 상기 제n번째 게이트 라인과 적어도 일부가 중첩된 제3 소스 전극; 상기 제3 소스 전극과 마주하며, 상기 제1 부화소 전극과 접속된 제3 드레인 전극; 및 상기 제n번째 게이트 라인과 상기 제3 소스 전극 및 상기 제3 드레인 전극 사이에 형성된 제3 반도체 패턴을 포함할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 기판은 상기 제n-1번째 게이트 라인과 상기 제n번째 게이트 라인 사이에 형성된 스토리지 라인을 더 포함하고, 상기 전압다운 커패시터는 상기 스토리지 라인; 상기 스토리지 라인을 덮는 게이트 절연막; 상기 제3 반도체 패턴; 및 상기 제3 드레인 전극을 포함할 수 있다.
그리고 상기 제1 부화소 전극에 충전되는 최대 전압은 상기 제2 부화소 전극에 충전되는 최대 전압의 45 내지 95%인 것이 바람직하다.
여기서 상기 제2 부화소 전극의 면적은 상기 제1 부화소 전극의 면적에 대비하여 적어도 1.1배 이상일 수 있다.
또한, 상기 제1 부화소 전극의 면적은 상기 제2 부화소 전극의 면적에 대비하여 적어도 1.1배 이상일 수 있다.
그리고 본 발명에 따른 박막 트랜지스터 기판은 상기 제1 및 제2 부화소 전극에 공급되는 데이터 전압은 매 프레임마다 반전될 수 있다.
또한, 상기 제1 및 제2 부화소 전극은 쉐브론 형태로 형성될 수 있다.
그리고 상기의 해결하고자 하는 과제를 위하여, 본 발명은 공통 전극 및 컬러 필터가 형성된 컬러 필터 기판; 상기 컬러 필터 기판과 대향되는 박막 트랜지스터 기판; 및 상기 컬러 필터 기판과 상기 박막 트랜지스터 기판 사이에 수직 배향된 액정을 포함하되, 상기 박막 트랜지스터 기판은 제n-1번째 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터; 상기 제1 박막 트랜지스터와 접속된 제1 부화소 전극; 상기 제2 박막 트랜지스터와 접속된 제2 부화소 전극; 상기 제n번째 게이트 라인 및 상기 제1 부화소 전극과 접속된 제3 박막 트랜지스터; 및 상기 제3 박막 트랜지스터와 연결된 전압다운 커패시터를 포함하며, 상기 데이터 라인을 통해 전달되는 최대 데이터 전압은 14 내지 18V인 것을 특징으로 하는 액정 패널을 제공한다.
또한, 상기 제1 부화소 전극에 충전되는 최대 데이터 전압은 상기 제2 부화소 전극에 충전되는 최대 데이터 전압의 45 내지 95% 인 것이 바람직하다.
이때, 상기 전압다운 커패시터는 상기 제1 부화소 전극에 충전된 전압 레벨을 하강시킬 수 있다.
그리고 본 발명에 따른 액정 패널은 스토리지 전압이 공급되는 스토리지 라인을 더 포함하고, 상기 스토리지 라인은 상기 제1 및 제2 부화소 전극과 절연막을 사이에 두고 중첩되어 상기 제1 및 제2 스토리지 커패시터를 형성되고, 상기 전압다운 커패시터는 상기 스토리지 라인과 상기 제3 박막 트랜지스터의 드레인 전극과 절연막을 사이에 두고 중첩될 수 있다.
그리고 상기 공통 전극은 도메인을 분할하는 적어도 하나의 슬릿을 더 포함할 수 있다.
이때, 상기 제1 부화소 전극과 제2 부화소 전극을 분할하는 절개부를 더 포함할 수 있다.
여기서 상기 스토리지 라인은 상기 절개부와 적어도 일부가 중첩될 수 있다.
또한, 상기 제1 및 제2 부화소 전극에 충전되는 데이터 전압은 매 프레임마다 반전될 수 있다.
본 발명에 따른 액정 패널은 높은 최대 데이터 전압을 인가하여 제1 및 제2 부화소 영역의 투과율을 향상시킬 수 있다.
또한, 전압다운 커패시터를 사용하여 화소 영역의 구조가 간단하므로 별도의 데이터 라인을 사용하지 않고도 120Hz 구동을 할 수 있어 데이터 드라이버 개수를 줄일 수 있다. 이에 따라, 액정 패널의 원가를 절감할 수 있다.
그리고 본 발명은 스토리지 커패시터와 전압다운 커패시터만 형성하여도 되므로 4마스크 공정시 상기의 커패시터 이외는 고려하지 않아도 되므로 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 액정 패널의 화소 영역을 표시한 등가 회 로도이고, 도 2는 도 1에 도시된 등가 회로도에 게이트 온 전압이 인가된 후 제1 및 제2 부화소 영역 각각의 등가 회로도이고, 도 3은 도 2에 도시된 등가회로도에 따른 제1 및 제2 부화소 영역에 충전된 충전 전압들을 도시한 파형도이다.
도 1 내지 도 3을 참조하면, 화소 영역은 제1 부화소 영역(Pn1), 제2 부화소 영역(Pn2), 제n-1 게이트 라인(GLn-1) 및 제m-1 데이터 라인(DLm-1)에 공통으로 연결된 제1 및 제2 박막 트랜지스터(Tn1, Tn2)를 포함한다.
제1 부화소 영역(Pn1)은 제1 박막 트랜지스터(Tn1)와 연결된 저전압 액정커패시터(L_CLC) 및 제1 스토리지 커패시터(L_CST)가 포함한다. 제2 부화소 영역(Pn2)은 제2 박막 트랜지스터(Tn2)와 연결된 고전압 액정커패시터(H_CLC) 및 제2 스토리지 커패시터(H_CST)를 포함한다.
여기서, 화소 영역은 제n 게이트 라인(GLn)과 접속된 제3 박막 트랜지스터(Tn3) 및 제3 박막 트랜지스터(Tn3)와 연결되어 제1 부화소 영역(Pn1)에 충전되는 제1 충전 전압(Vp1)을 제2 부화소 영역(Pn2)에 충전되는 제2 충전 전압(Vp2)보다 낮게 하강시키는 전압다운 커패시터(C_DOWN)를 포함한다.
구체적으로, 제1 및 제2 박막 트랜지스터(Tn1, Tn2)는 제n-1 게이트 라인(GLn-1) 및 제m-1 데이터 라인(DLm-1)에 공통으로 연결된다. 이에 따라, 제n-1 게이트 라인(GLn-1)에 게이트 온 전압(Vgn-1)이 인가되면 제1 및 제2 박막 트랜지스터(Tn1, Tn2)가 동시에 턴온되고, 제m-1 데이터 라인(DLm-1)으로 공급되는 데이터 전압이 동시에 제1 및 제2 부화소 영역(Pn1, Pn2)에 공급된다. 따라서, 제1 및 제2 부화소 영역(Pn1, Pn2)에는 동일한 양의 데이터 전압이 충전된다.
다음으로, 제n 게이트 라인(GLn)에 게이트 온 전압(Vgn)이 인가되면, 제n-1 게이트 라인(GLn-1)에는 게이트 오프 전압이 인가되어 제1 및 제2 부화소 영역(Pn1, Pn2)에 충전된 제1 및 제2 충전 전압들(Vp1, Vp2)은 킥백(Kickback)에 의해 전압 레벨이 하강한다. 이와 동시에, 제3 박막 트랜지스터(Tn3)가 턴온되어 제1 부화소 영역(Pn1)의 제1 충전 전압(Vp1)이 전압다운 커패시터(C_DOWN)의 차지 쉐어(Charge share)됨으로써, 전압 레벨이 하강한다. 그리고 제n 게이트 라인(GLn)에 게이트 오프 전압이 인가되면, 제3 박막 트랜지스터(Tn3)가 턴오프되고, 제1 부화소 영역(Pn1)에 충전된 제1 충전 전압(Vp1)은 킥백에 의해 소정의 레벨로 하강한 후 저전압 액정커패시터(L_CLC)와 제1 스토리지 커패시터(L_CST)에 의해 유지된다.
이에 따라, 제1 부화소 영역(Pn1)에 충전된 제1 충전 전압(Vp1)과 제2 부화소 영역(Pn2)에 충전된 제2 충전 전압(Vp2)은 서로 다른 값으로 충전된다.
여기서, 제1 부화소 영역(Pn1)에 충전되는 제1 충전 전압(Vp1)은 제2 부화소 영역(Pn2)에 충전되는 제2 충전 전압(Vp2)보다 더 낮은 레벨의 전압 실효값을 갖는다. 이에 따라, 화소 영역의 시인성이 개선된다. 이때, 화소 영역의 투과율을 향상시키기 위하여 제1 충전 전압(Vp1)과 제2 충전 전압(Vp2)의 "전압비"를 더 크게 해야한다. 이를 위하여, 제2 충전 전압(Vp2)의 전압 레벨을 높이고, 이에 대응하여 제1 충전 전압(Vp1)을 높임으로써 "전압비"를 높일 수 있다. 즉, 제1 및 제2 부화소 영역(Pn1, Pn2)에 최소에 충전되는 전압은 동일하고, 전압다운 커패시터(C_DOWN)에 의해 제1 부화소 영역(Pn1)의 제1 충전 전압(Vp1)의 전압 레벨이 낮아지므로, 제1 부화소 영역(Pn1)에 최초에 충전되는 전압의 레벨을 높여줌으로써 제1 충전 전압(Vp1)의 전압 레벨을 높일 수 있다.
수학식 1은 "전압비"를 계산한 식으로써, "전압비"는 제1 및 제2 부화소 영역(Pn1, Pn2)에 최대 데이터 전압(Vw)이 인가될 경우 0.45 내지 0.95인 것이 바람직하다.
Figure 112007084758463-PAT00001
"전압비"가 0.45 이하이면, 제1 부화소 영역(Pn1)의 충전 전압이 매우 낮으므로 투과율이 낮아질 수 있다. 또한, "전압비"가 0.95 이상이면 중간 계조에서 전압다운 커패시터(C_DOWN)에 의한 전압 강하량이 매우 작아 시인성이 개선되지 않을 수 있다. 따라서, "전압비"는 0.45 이상 0.95 이하인 것이 바람직하다.
이러한 전압비를 높이기 위하여 최대 데이터 전압(Vw)을 13 내지 18V 사이로 인가하는 것이 바람직하다.
도 4는 화소 영역에 최대 데이터 전압을 인가한 후 휘도를 측정한 그래프이다. 도 4의 세로축은 측정된 휘도를 나타내며, 가로축은 최대 데이터 전압(Vw)을 나타낸다. 도 4는 24인치 모니터에 최대 데이터 전압(Vw)을 높여가면서 측정된 휘도를 도시한 그래프이다.
도 4에 도시된 바와 같이, 제2 부화소 전극에 인가되는 최대 데이터 전압(Vw)을 12V 에서 17V까지 변화시키면서 모니터의 휘도를 측정하였다. 최대 데이 터 전압(Vw)을 12V 인가하였을 때 약 460 nit의 휘도가 관측되었다. 이후, 최대 데이터 전압(Vw)을 14V, 15V, 16V, 17V를 순차적으로 인가한 후 휘도를 관측한 결과 최대 데이터 전압(Vw)이 16V 이후에 약 590 nit 에서 포화되는 것을 알 수 있다. 따라서, 최대 데이터 전압(Vw)은 14 내지 16V인 것이 더 바람직하다. 그러나, 액정 패널의 양산시 발생하는 공정마진 예를 들면, 데이터 라인의 선폭, 두께 등을 고려하여 최대 데이터 전압(Vw)은 18V 이하로 공급할 수 있다. 즉, 데이터 라인의 선폭이 좁거나, 두께가 얇으면 내부 저항이 증가하고, 내부 저항에 의한 전압 강하가 발생할 수도 있기 때문에 최대 데이터 전압(Vw)은 최대 18V 이하로 공급하는 것이 바람직하다.
여기서, 최대 데이터 전압(Vw)이 18V를 초과할 경우에는 데이터 라인과 게이트 라인의 교차부의 게이트 절연막이 절연 파괴될 수 있다. 따라서, 최대 데이터 전압(Vw)은 18V를 넘지 않는 것이 바람직하다.
한편, 상기의 화소 영역은 매 프레임마다 제1 및 제2 부화소 전극으로 인가되는 데이터 전압의 극성이 반전될 수 있다. 예를 들면, 액정 패널은 모든 화소 영역이 프레임마다 반전되는 프레임 반전, 라인 단위로 반전되는 라인 반전, 컬럼 단위로 반전되는 컬럼 반전 및 도트 단위로 반전되는 도트 반전 등의 반전 구동법을 사용할 수 있다.
이때, 반전 구동시 전압다운 커패시터는 이전 프레임에서 충전된 전압과 현재 프레임에서 인가된 데이터 전압 차가 극대화되므로 제1 부화소 영역에 충전되는 전압의 레벨이 낮아지면서 투과율이 낮아질 수 있다. 따라서, 제1 부화소 영역에 최초의 전압레벨을 높게 설정하여 반전구동시 전압다운 커패시터에 의한 영향을 줄일 수 있다.
도 5는 도 1에 도시된 화소 영역의 일예를 도시한 평면도이고, 도 6은 도 5에 도시된 액정 패널의 I-I'선을 따라 절단한 단면을 도시한 단면도이고, 도 7은 도 5에 도시된 액정 패널의 Ⅱ-Ⅱ'선을 따라 절단한 단면을 도시한 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 실시 예에 따른 액정 패널은 박막 트랜지스터 기판(100), 컬러 필터 기판(200) 및 액정(300)을 포함한다.
액정(300)은 두 기판(100, 200) 사이에 형성되는 프린지 필드(Fringe-Field)에 의해 구동되도록 수직 배향된다.
상기 컬러 필터 기판(200)은 제1 절연 기판(210), 블랙 매트릭스(220), 컬러 필터(230) 및 공통 전극(240)을 포함한다. 여기서, 공통 전극(240)은 도메인 분할 수단을 포함한다. 제1 절연 기판(210)은 투명한 유리 또는 플라스틱 등의 절연 물질을 사용한다. 블랙 매트릭스(220)는 박막 트랜지스터 기판(100)의 게이트 라인들(120a, 120b), 데이터 라인(160) 및 제1 내지 제3 박막 트랜지스터(Tn1 내지 Tn3)들과 중첩되게 형성되어 빛샘을 방지한다. 컬러 필터(230)는 컬러를 구현하기 위하여 적, 녹, 청색의 색수지가 화소 영역별로 형성된다. 공통 전극(240)은 컬러 필터(230) 및 블랙 매트릭스(220) 위에 형성된다. 공통 전극(240)에는 공통 전압이 인가되어 액정커패시터를 형성한다. 공통 전극(240)은 도메인 분할을 위한 도 메인 분할 수단을 포함할 수 있다. 이때, 도메인 분할 수단은 슬릿(260) 패턴을 사용할 수 있다. 또한, 도 5 내지 도 7에는 도시되지 않았지만 도메인 분할 수단으로 돌기 패턴을 사용할 수도 있다.
슬릿(260)이 형성된 공통 전극(240)은 제1 및 제2 부화소 전극(191, 192)과 프린지 필드(Fringe-Field)를 형성한다.
또한, 컬러 필터(230)와 블랙 매트릭스(220)의 단차를 방지하는 오버 코트(250)를 더 포함할 수 있다. 상기 오버 코트(250)는 컬러 필터(230), 블랙 매트릭스(220)와 공통 전극(240) 사이에 형성되어 공통 전극(240)에서 발생되는 단차를 방지하여 전계 왜곡을 방지한다.
상기 박막 트랜지스터 기판(100)은 제2 절연 기판(110), 게이트 라인(120a, 120b), 데이터 라인(160), 제1 및 제2 부화소 전극(191, 192), 제1 내지 제3 박막 트랜지스터(Tn1 내지 Tn3), 스토리지 라인(125) 및 전압다운 커패시터(C_DOWN)를 포함한다.
구체적으로, 상기 제2 절연 기판(110)은 투명한 유리 또는 플라스틱 등의 절연 물질을 사용한다.
상기 게이트 라인(120a, 120b)은 제1 절연 기판(110) 위에 인접한 게이트 라인들과 서로 평행하게 형성된다.
상기 데이터 라인(160)은 게이트 라인(120a, 120b)과 수직하게 형성되며, 게이트 절연막(130)에 의해 절연된다.
상기 스토리지 라인(125)은 게이트 라인(120a, 120b)들 사이에 형성될 수 있 다. 스토리지 라인(125)은 게이트 라인들(120a, 120b)과 중첩되게 않게 형성되는 것이 바람직하다.
상기 제1 박막 트랜지스터(Tn1)는 제1 게이트 전극(121), 제1 소스 전극(161), 제1 반도체 패턴, 및 제1 드레인 전극(162)을 포함한다. 여기서, 제1 반도체 패턴은 제1 반도체층(141) 및 제1 오믹 콘택층(151)을 포함한다. 상기 제2 박막 트랜지스터(Tn2)는 제2 게이트 전극(122), 제2 반도체 패턴, 제2 소스 전극(163) 및 제2 드레인 전극(164)을 포함한다. 여기서, 제2 반도체 패턴은 제2 반도체층(142) 및 제2 오믹 콘택층(152)을 포함한다.
여기서, 제1 게이트 전극(121)과 제2 게이트 전극(122)은 공통으로 게이트 라인(120a)과 연결될 수 있다. 제1 및 제2 게이트 전극(121, 122) 위에 적어도 제1 및 제2 게이트 전극(121, 122) 각각과 중첩되게 제1 및 제2 반도체층(141, 142)이 형성된다.
제1 및 제2 반도체층(141, 142)은 아몰포스 실리콘(a-Si)으로 형성되며, 폴리 실리콘(p-Si)으로 형성될 수도 있다.
제1 및 제2 소스 전극(163)은 제1 및 제2 반도체층(141, 142) 위에 데이터 라인(160)과 연결되게 형성된다. 이때, 제2 소스 전극(163)은 제1 소스 전극과 서로 인접하여 연결되게 형성될 수 있다. 제1 및 제2 소스 전극(163) 각각은 제1 및 제2 게이트 전극(121, 122)과 중첩되도록 형성될 수 있다.
제1 드레인 전극(162)은 제1 소스 전극(161)과 마주하게 형성되고, 제1 부화소 전극(191)과 제1 콘택홀(181)을 통해 연결된다. 제1 드레인 전극(162)은 제1 반도체층(141) 위에 형성되는 것이 바람직하다. 이때, 제1 드레인 전극(162)과 제1 반도체층(141) 사이에 제1 오믹 콘택층(151)이 형성된다. 제1 오믹 콘택층(151)은 불순물 도핑된 아몰포스 실리콘으로 형성될 수 있다.
제2 드레인 전극(164)은 제2 소스 전극(163)과 마주하게 형성되고, 제2 부화소 전극(192)과 제2 콘택홀(182)을 통해 연결된다. 제2 드레인 전극(164)은 제2 반도체층(142) 위에 형성되는 것이 바람직하다. 이때, 제2 드레인 전극(164)과 제2 반도체층(142) 사이에 제2 오믹 콘택층(152)이 형성된다. 제2 오믹 콘택층(152)은 불순물 도핑된 아몰포스 실리콘으로 형성될 수 있다.
상기 제3 박막 트랜지스터(Tn3)는 제3 게이트 전극(123), 제3 반도체 패턴, 제3 소스 전극(165) 및 제3 드레인 전극(166)을 포함한다.
상기 제3 게이트 전극(123)은 다음단 게이트 라인(120b)에 연결된다. 이때, 제3 게이트 전극(123)은 개구율의 저하를 방지하기 위하여 다음단 게이트 라인(120b)을 직접 사용할 수 있다. 제3 반도체 패턴은 제3 반도체층(143) 및 제3 오믹 콘택층(153)을 포함한다. 제3 반도체층(143)은 게이트 절연막(130) 위에 제3 게이트 전극(123)과 중첩되게 형성된다. 제3 반도체층(143)은 아몰포스 실리콘 또는 폴리 실리콘을 사용할 수 있다.
상기 제3 소스 전극(165)은 제3 반도체층(143) 및 제3 게이트 전극(123)과 중첩되게 형성된다. 그리고 제3 소스 전극(165)은 제1 부화소 전극(191)과 제3 콘택홀(183)을 통해 접속된다.
상기 제3 드레인 전극(166)은 제3 소스 전극(165)과 마주하게 형성되며, 제3 반도체층(143) 위에 제3 게이트 전극(123)과 적어도 중첩되게 형성된다. 그리고 제3 드레인 전극(166)은 스토리지 라인(125)과 적어도 중첩되게 형성되어 전압다운 커패시터(C_DOWN)를 형성한다.
상기 제3 오믹 콘택층(153)은 제3 반도체층(143)과 제3 소스 전극(165) 사이 및 제3 반도체층(143)과 제3 드레인 전극(166) 사이에 형성된다. 이러한 제3 오믹 콘택층(153)은 불순물 도핑된 아몰포스 실리콘을 사용할 수 있다.
보호막은 게이트 절연막(130), 데이터 라인(160), 제1 내지 제3 소스 전극(161, 163, 165) 및 제1 내지 제3 드레인 전극(162, 164, 166) 위에 형성된다. 보호막은 무기 물질 또는 유기 물질 중 적어도 어느 한 물질을 사용할 수 있다. 보호막은 무기 보호막(171)과 유기 보호막(172)을 적층시킴으로써, 제1 내지 제3 박막 트랜지스터(Tn1 내지 Tn3)의 오프 특성을 향상시키고 개구율을 향상시킬 수 있다.
상기 제1 부화소 전극(191)은 보호막 위에 형성되며, 제1 콘택홀(181)을 통해 제1 드레인 전극(162)과 연결되며, 제3 콘택홀(183)을 통해 제3 소스 전극(165)과 연결된다. 그리고 제1 부화소 전극(191)은 스토리지 라인(125)과 일부가 중첩되게 형성된다. 제1 부화소 전극(191)은 투명한 도전 물질 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등을 사용할 수 있다. 여기서, 제1 부화소 전극(191)에는 도메인 분할을 위한 제1 절개부(193)를 더 포함할 수 있다.
상기 제1 절개부(193)는 제1 부화소 전극(191)을 복수의 도메인으로 분할하 며, 제1 부화소 전극(191)의 가로축을 중심으로 절개되며 제1 부화소 전극(191)을 완전히 2분할하지는 않는다. 즉, 제1 절개부(193)는 제1 부화소 전극(191)의 일측변에서 타측변 방향으로 길게 형성된다.
상기 제2 부화소 전극(192)은 유기 보호막(172) 위에 형성되며, 제2 콘택홀(182)을 통해 제2 드레인 전극(164)과 연결된다. 제2 부화소 전극(192)은 스토리지 라인(125)과 일부가 중첩된다. 제2 부화소 전극(192)은 제1 부화소 전극(191)과 동일한 도전 물질, 예를 들어 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등을 사용할 수 있다.
여기서, 제1 및 제2 부화소 전극(191, 192)은 제2 절개부(194)를 통해 분할된다. 제2 절개부(194)는 화소 영역을 복수의 도메인으로 분할시킨다. 이때, 제2 절개부(194)와 스토리지 라인(125)이 중첩될 수 있다. 제2 절개부(194)와 스토리지 라인(125)이 중첩됨으로써 제2 절개부(194)에서 발생되는 빛샘을 방지할 수 있다.
제1 및 제2 부화소 전극(191, 192)은 도 5에 도시된 바와 같이, 쉐브론(Chevron) 형태로 형성될 수 있다. 또한, 제1 및 제2 부화소 전극(191, 192)은 도 5에 도시된 것 이외의 다른 형태로도 형성될 수 있다. 예를 들면, 제1 및 제2 부화소 전극(191, 192)은 지그재그 형태로 형성되거나, ">" 또는 "<" 형태로 형성될 수도 있다.
상기 전압다운 커패시터(C_DOWN)는 스토리지 라인(125)과 제3 드레인 전극(166)이 게이트 절연막(130)을 사이에 두고 중첩되어 형성될 수 있다. 또한, 전 압다운 커패시터(C_DOWN)는 스토리지 라인(125)과 제3 드레인 전극(166)이 게이트 절연막(130), 제3 반도체층(143) 및 제3 오믹 콘택층(153)을 사이에 두고 중첩되어 형성될 수 있다.
이때, 제1 스토리지 커패시터는 제1 부화소 전극(191)과 스토리지 라인(125)의 일부가 게이트 절연막(130) 및 무기 및 유기 보호막(171, 172)을 사이에 두고 중첩되어 형성된다. 그리고 제2 스토리지 커패시터는 제2 부화소 전극(192)과 스토리지 라인(125)의 일부가 게이트 절연막(130) 및 무기 및 유기 보호막(171, 172)을 사이에 두고 중첩되어 형성된다.
도 5에 도시된 액정 패널은 제2 부화소 전극(192)의 면적이 제1 부화소 전극(191)의 면적보다 적어도 1.1배 이상으로 형성된 것을 도시하고 있다. 즉, 제2 부화소 전극(192)이 제1 부화소 전극(191)에 비하여 높은 전압이 충전되므로 제2 부화소 전극(192)의 면적이 넓으므로 투과율이 향상된다. 여기서는 화소 영역의 휘도가 그 화소 영역에서 표시될 수 있는 최대의 휘도의 15 내지 60% 이상일 경우를 예를 들어 설명하고 있다.
그러나 상기와 반대로 화소 영역의 휘도가 그 화소 영역에서 표시될 수 있는 최대의 휘도의 15 내지 60% 이하이면 제1 부화소 전극(191)의 면적이 제2 부화소 전극(192)의 면적보다 적어도 1.1배 이상이 될 수도 있다.
도 8a 내지 도 11b는 도 5에 도시된 액정 패널의 박막 트랜지스터 기판의 제조방법을 마스크 공정별로 도시한 단면도이다. 도 8a 내지 도 11b는 4마스크 공정 을 통해 제조된 박막 트랜지스터 기판을 일 예로 도시한 단면도들이다.
도 8a 및 도 8b는 제1 마스크 공정으로 게이트 패턴이 형성된 것을 도시한 단면도이다.
도 8a 및 8b를 참조하면, 제1 마스크 공정으로 게이트 라인, 제1 내지 제3 게이트 전극(121 내지 123) 및 스토리지 라인(125)을 포함하는 게이트 패턴을 형성한다.
구체적으로, 절연 기판(110) 위에 스퍼터링 방법 등을 통해 게이트 금속층을 형성한다. 게이트 금속층은 Mo, Al, Cr, Cu 등의 단일 금속 또는 이들의 합금을 사용할 수 있다. 게이트 금속층은 단일층 또는 복층 구조로 형성할 수 있다.
이어서, 제1 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 게이트 금속층을 패터닝하여 게이트 라인, 제1 내지 제3 게이트 전극(123) 및 스토리지 라인(125)을 포함하는 게이트 패턴을 형성한다.
도 9a 및 9b는 제2 마스크 공정으로 데이터 패턴이 형성된 것을 도시한 단면도이다.
도 9a 및 9b를 참조하면, 게이트 패턴이 형성된 절연 기판(110) 위에 게이트 절연막(130), 아몰포스 실리콘 및 불순물 도핑된 아몰포스 실리콘층을 PECVD( Plasma Enhanced Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 등의 증착 방법 등을 통해 순차적으로 적층시킨다. 다음으로, 불순물 도핑된 아몰포스 실리콘층 위에 스퍼터링 등의 증착 방법 등을 통해 데이터 금속층을 형성한다.
여기서, 게이트 절연막(130)은 SiNx 또는 SiOx 등을 사용한다. 그리고 데이터 금속층은 Mo, Al, CR, Cu 등의 단일 금속 또는 이들의 합금을 사용한다. 이때, 데이터 금속층은 단일층 또는 복층 구조로 형성할 수 있다.
다음으로, 포토레지스트를 도포한 후 제2 마스크를 이용한 포토리소그라피 공정으로 단차진 포토레지스트 패턴을 형성한다. 여기서, 포토레지스트 패턴은 제1 내지 제3 박막 트랜지스터들의 채널이 형성될 영역에 포토레지스트의 일부가 남겨지고, 데이터 패턴이 형성될 영역에는 포토레지스트의 전량이 남겨지며, 나머지 부분은 포토레지스트가 제거된다.
다음으로, 제1 식각 공정을 통해 화소 영역의 데이터 금속층을 식각하고, 제2 식각 공정으로 불순물 도핑된 아몰포스 실리콘층 및 아몰포스 실리콘층을 식각한다. 다음으로, 애싱 공정을 통해 동일한 깊이로 포토레지스트를 제거한다. 다음으로, 제3 식각 공정을 통해 채널 영역의 불순물 도핑된 아몰포스 실리콘을 제거하고, 남겨진 포토 레지스트를 제거하여 데이터 라인(160), 제1 내지 제3 소스 전극(161, 163, 165) 및 제1 내지 제3 드레인 전극(162, 164, 166)을 포함하는 데이터 패턴을 형성한다. 이때, 데이터 패턴의 하부에는 제1 내지 제3 반도체층(141 내지 143) 및 제1 내지 제3 오믹 콘택층(151 내지 153)이 형성된다.
제3 드레인 전극(166)은 스토리지 라인(125)과 중첩되게 형성함으로써 전압다운 커패시터(C_DOWN)가 형성되도록 한다. 즉, 스토리지 라인(125)과 제3 드레인 전극(166)이 게이트 절연막(130), 제3 반도체층(143) 및 제3 오믹 콘택층(153)을 사이에 두고 중첩되도록 형성하여 전압다운 커패시터(C_DOWN)를 형성한다.
도 10a 및 10b는 제3 마스크 공정으로 보호막이 형성된 것을 도시한 단면도이다.
도 10a 및 10b를 참조하면, 제3 마스크 공정을 통해 제1 내지 제3 콘택홀(181 내지 183)이 형성된 보호막을 형성한다.
구체적으로, 데이터 패턴이 형성된 절연 기판(110) 위에 무기 물질 또는 유기 물질 중 적어도 어느 하나를 PECVD( Plasma Enhanced Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 등의 증착 방법을 통해 증착한다. 다음으로, 제3 마스크를 이용한 포토리소그라피 공정 및 식각으로 제1 내지 제3 콘택홀(181 내지 183)이 패터닝 된 보호막을 형성한다. 보호막은 도 10a 및 10b에 도시된 바와 같이, 무기 보호막(171)과 유기 보호막(172)이 적층되어 형성될 수 있다.
도 11a 및 11b는 제4 마스크 공정으로 제1 및 제2 부화소 전극이 형성된 것을 도시한 단면도이다.
도 11a 및 11b를 참조하면, 제4 마스크 공정을 통해 제1 및 제2 부화소 전극(191, 192)을 포함하는 화소 전극 패턴을 형성한다.
구체적으로, 유기 보호막(172) 위에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 투명 도전 물질을 스퍼터링 등의 증착 방법을 통해 형성한다. 다음으로, 제4 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 제1 및 제2 부화소 전극(191, 192)을 패터닝한다. 이때, 제1 및 제2 부화소 전극(191, 192)은 제2 절개부(194)에 의해 서로 분리되도록 형성된다. 그리고 제1 부화소 전극(191)은 스토리지 라인(125)과 적어도 중첩되게 형성하여 제1 스토리지 커패시터를 형성한다. 제2 부화소 전극(192)은 스토리지 라인(125)과 중첩되게 형성하여 제2 스토리지 커패시터를 형성한다.
이때, 제1 부화소 전극(191)에 제1 절개부(193)를 더 형성할 수 있다.
상기와 같이 박막 트랜지스터 기판을 4매의 마스크 공정으로 형성하여도 전압다운 커패시터와 제1 및 제2 스토리지 커패시터만이 형성되므로 공정이 간단하며, 유기 보호막을 사용할 수 있는 장점이 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 액정 패널의 화소 영역을 도시한 등가회로도.
도 2는 게이트 온 전압이 공급될 때, 제1 부화소 영역과 제2 부화소 영역을 각각 도시한 등가회로도.
도 3은 도 2에 도시된 등가회로도에 따라 제1 및 제2 부화소 영역에 충전되는 충전 전압을 도시한 파형도.
도 4는 제1 및 제2 부화소 전극에 공급될 최대 데이터 전압에 따른 휘도를 측정한 그래프.
도 5는 도 1에 도시된 액정 패널의 화소를 도시한 평면도.
도 6은 도 5에 도시된 액정 패널의 I-I'선을 따라 절단된 단면을 도시한 단면도.
도 7은 도 5에 도시된 액정 패널의 Ⅱ-Ⅱ'선을 따러 절단된 단면을 도시한 단면도.
도 8a 내지 11b는 본 발명의 일실시 예에 따른 액정 패널의 박막 트랜지스터 기판의 제조방법을 설명하기 위하여 도시된 단면도들.
<도면 부호의 간단한 설명>
100: 박막 트랜지스터 기판 110: 제2 절연 기판
120: 게이트 라인 121: 제1 게이트 라인
122: 제2 게이트 라인 123: 제3 게이트 라인
125: 스토리지 라인 130: 게이트 절연막
141: 제1 반도체층 142: 제2 반도체층
143: 제3 반도체층 151: 제1 오믹 콘택층
152: 제2 오믹 콘택층 153: 제3 오믹 콘택층
161: 제1 소스 전극 162: 제1 드레인 전극
163: 제2 소스 전극 164: 제2 드레인 전극
165: 제3 소스 전극 166: 제3 드레인 전극
171: 무기 보호막 172: 유기 보호막
181: 제1 콘택홀 182: 제2 콘택홀
183: 제3 콘택홀 191: 제1 부화소 전극
192: 제2 부화소 전극 193: 제1 절개부
194: 제2 절개부 200: 컬러 필터 기판
210: 제1 절연 기판 220: 블랙 매트릭스
230: 컬러 필터 240: 공통 전극
250: 오버 코트 260: 슬릿
300: 액정
Tn1 내지 Tn3: 제1 내지 제3 박막 트랜지스터
Pn1, Pn2 : 제1 및 제2 부화소 영역

Claims (18)

  1. 제n-1번째 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 접속된 제1 부화소 전극;
    상기 제2 박막 트랜지스터와 접속된 제2 부화소 전극;
    상기 제n번째 게이트 라인 및 상기 제1 부화소 전극과 접속된 제3 박막 트랜지스터; 및
    상기 제3 박막 트랜지스터와 연결된 전압다운 커패시터를 포함하며,
    상기 데이터 라인을 통해 전달되는 최대 데이터 전압은 14 내지 18V인 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 전압다운 커패시터는 상기 제1 부화소 전극에 충전된 전압 레벨을 하강시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 제n-1 번째 게이트 라인과 적어도 일부가 중첩된 제1 소스 전극; 상기 제1 소스 전극과 마주하며, 상기 제1 부화소 전극과 접속된 제1 드레인 전극; 및 상기 제n-1번째 게이트 라인과 상기 제1 소스 전극 및 제1 드레인 전극 사이에 형성된 제1 반도체 패턴을 포함하고,
    상기 제2 박막 트랜지스터는
    상기 제n-1번째 게이트 라인과 적어도 일부가 중첩된 제2 소스 전극; 상기 제2 소스 전극과 마주하며, 상기 제2 부화소 전극과 접속된 제2 드레인 전극; 및 상기 제n-1번째 게이트 라인과 상 제2 소스 전극 및 상기 제2 드레인 전극 사이에 형성된 제2 반도체 패턴을 포함하며,
    상기 제3 박막 트랜지스터는 상기 제n번째 게이트 라인과 적어도 일부가 중첩된 제3 소스 전극; 상기 제3 소스 전극과 마주하며, 상기 제1 부화소 전극과 접속된 제3 드레인 전극; 및 상기 제n번째 게이트 라인과 상기 제3 소스 전극 및 상기 제3 드레인 전극 사이에 형성된 제3 반도체 패턴을 포함하는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 제n-1번째 게이트 라인과 상기 제n번째 게이트 라인 사이에 형성된 스토리지 라인을 더 포함하고,
    상기 전압다운 커패시터는
    상기 스토리지 라인; 상기 스토리지 라인을 덮는 게이트 절연막; 상기 제3 반도체 패턴; 및 상기 제3 드레인 전극을 포함하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 제1 부화소 전극에 충전되는 최대 전압은 상기 제2 부화소 전극에 충전되는 최대 전압의 45 내지 95%인 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 전압다운 커패시터는 상기 제1 부화소 전극에 충전된 전압 레벨을 하강시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 제2 부화소 전극의 면적은 상기 제1 부화소 전극의 면적에 대비하여 적어도 1.1배 이상인 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 제1 부화소 전극의 면적은 상기 제2 부화소 전극의 면적에 대비하여 적어도 1.1배 이상인 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 부화소 전극에 공급되는 데이터 전압은 매 프레임마다 반전되는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 부화소 전극은 쉐브론 형태로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 공통 전극 및 컬러 필터가 형성된 컬러 필터 기판;
    상기 컬러 필터 기판과 대향되는 박막 트랜지스터 기판; 및
    상기 컬러 필터 기판과 상기 박막 트랜지스터 기판 사이에 수직 배향된 액정을 포함하되,
    상기 박막 트랜지스터 기판은 제n-1번째 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터; 상기 제1 박막 트랜지스터와 접속된 제1 부화소 전극; 상기 제2 박막 트랜지스터와 접속된 제2 부화소 전극; 상기 제n번째 게이트 라인 및 상기 제1 부화소 전극과 접속된 제3 박막 트랜지스터; 및 상기 제3 박막 트랜지스터와 연결된 전압다운 커패시터를 포함하며, 상기 데이터 라인을 통해 전달되는 최대 데이터 전압은 14 내지 18V인 것을 특징으로 하는 액정 패널.
  12. 제 11 항에 있어서,
    상기 제1 부화소 전극에 충전되는 최대 데이터 전압은 상기 제2 부화소 전극에 충전되는 최대 데이터 전압의 45 내지 95% 인 것을 특징으로 하는 액정 패널.
  13. 제 12 항에 있어서,
    상기 전압다운 커패시터는 상기 제1 부화소 전극에 충전된 전압 레벨을 하강시키는 것을 특징으로 하는 액정 패널.
  14. 제 12 항에 있어서,
    상기 박막 트랜지스터 기판은 스토리지 전압이 공급되는 스토리지 라인을 더 포함하고,
    상기 스토리지 라인은 상기 제1 및 제2 부화소 전극과 절연막을 사이에 두고 중첩되어 상기 제1 및 제2 스토리지 커패시터를 형성되고,
    상기 전압다운 커패시터는 상기 스토리지 라인과 상기 제3 박막 트랜지스터의 드레인 전극과 절연막을 사이에 두고 중첩되어 형성되는 것을 특징으로 하는 액정 패널.
  15. 제 14 항에 있어서,
    상기 공통 전극은 도메인을 분할하는 적어도 하나의 슬릿을 더 포함하는 액정 패널.
  16. 제 15 항에 있어서,
    상기 제1 부화소 전극과 제2 부화소 전극을 분할하는 절개부를 더 포함하는 액정 패널.
  17. 제 16 항에 있어서,
    상기 스토리지 라인은 상기 절개부와 적어도 일부가 중첩되게 형성된 것을 특징으로 하는 액정 패널.
  18. 제 11 항에 있어서,
    상기 제1 및 제2 부화소 전극에 충전되는 데이터 전압은 매 프레임마다 반전되는 것을 특징으로 하는 액정 패널.
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