KR20090054478A - 메시지 큐 시간을 계산하기 위한 방법, 장치, 시스템 및 컴퓨터 판독가능 매체 - Google Patents

메시지 큐 시간을 계산하기 위한 방법, 장치, 시스템 및 컴퓨터 판독가능 매체 Download PDF

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Abstract

메시지 큐 시간을 계산하는 방법은, 제 1 시간에 버퍼에 메시지를 큐잉하는 단계와, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 단계와, 상기 메시지를 다른 장치로 송신하는 단계와, 상기 타임 스탬프 메시지를 트레이스 장치로 송신하는 단계와, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하는 단계를 포함한다.

Description

메시지의 타임 스탬핑 방법{A METHOD FOR TIME-STAMPING MESSAGES}
본 발명의 실시예는 전반적으로 데이터 큐에서의 타임 스탬핑 처리에 관한 것이다.
트레이스되고 있는 소스 또는 장치와, 트레이스 데이터를 해석하는 데 사용되고 있는 타켓 또는 장치와의 사이에 FIFO 버퍼가 존재하는 경우에, 통상의 방법을 사용하면, 하나의 주문형 집적 회로(ASIC) 내부의 복수의 트레이스 소스로부터 상대적인 쓰루 타임(relative through time)을 정확하게 측정하기가 어렵다.
현재의 방법은 ASIC 내의 시간을 측정하는 데 타임 스탬프 카운터를 사용하지만, 이러한 처리는 정확한 타이밍 측정을 위해서 상당히 큰 카운터를 ASIC 내부에 구현하여야 한다. 메시지에 대한 쓰루 타임을 정확하게 측정하는 문제를 보다 복잡하게 하는 것은, 통상적인 방법론이 카운터 기반 타임 스탬프에 의해 소비되는 대역폭을 감소시키기 위해 타임 스탬프의 크기에 직접적으로 비례하는 타임 스탬프의 정확도를 줄이는 것을 요구한다는 것이다. 또한, 전력 소비를 줄이기 위해서, ASIC의 딥 슬립(deep sleep) 중에 시간을 추적하도록 통상 추가적인 슬립 클럭 카 운터를 사용하는데, 이는 딥 슬립으로부터 벗어난 후에 소프트웨어에 의해 타임 스탬프 카운터를 조정하는 처리뿐만 아니라 그러한 추가적인 카운터를 필요로 한다. 이는 제어할 추가적인 타이머 및 소프트웨어 통합으로 인해 타임 스탬핑 처리를 복잡하게 한다.
따라서, 최소한의 물리적 하드웨어 오버헤드 및 최소한의 대역폭을 소비하면서, 정확하게 메시지 큐 시간을 측정하도록 구성된 장치 및 방법을 필요로 한다.
발명의 개시
본 발명의 실시예는 전반적으로, 최소한의 물리적 하드웨어 오버헤드 및 최소한의 대역폭을 소비하면서, 메시지 큐 시간을 정확하게 측정하도록 구성된 장치 및 방법을 제공한다. 상기 메시지 큐 시간을 측정하기 위해서, 수신 시간, 메시지 큐잉시의 FIFO 버퍼 상태, 및 이전 메시지의 길이가, 메시지 송신의 수신기 측에서의 타임 스탬프를 계산하는 데 사용된다.
본 발명의 실시예는 메시지 큐 시간을 계산하는 방법도 제공할 수 있다. 이 방법은, 제 1 시간에 버퍼로 메시지를 큐잉하는 단계와, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 단계와, 상기 메시지를 다른 장치로 송신하는 단계와, 상기 타임 스탬프 메시지를 트레이스 장치로 송신하는 단계와, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하는 단계를 포함한다.
본 발명의 실시예는 메시지 큐 시간을 결정하는 시스템도 제공할 수 있다. 이 시스템은, 집적 회로 상에 위치하고, 제 1 시간에 버퍼로 메시지를 큐잉함과 아울러, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하도록 구성된 트레이스 인터페이스 장치와, 상기 트레이스 인터페이스 장치와 외부 트레이스 장치를 접속하는 출력을 포함하되, 상기 외부 트레이스 장치는, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하도록 구성되어 있다.
본 발명의 실시예는 메시지 큐 시간을 계산하는 회로도 제공할 수 있다. 이 회로는, 제 1 시간에 버퍼로 메시지를 큐잉하도록 구성된 큐잉 모듈과, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하도록 구성된 타임 스탬프 생성 모듈과, 상기 메시지를 다른 장치로 송신할 수 있도록 구성된 통신 링크와, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하도록 구성된 트레이스 모듈을 포함한다.
본 발명의 실시예는 메시지 큐 시간을 계산하는 시스템도 제공할 수 있다. 이 시스템은, 제 1 시간에 버퍼로 메시지를 큐잉하는 큐잉 수단과, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 타임 스탬프 생성 수단과, 상기 메시지를 다른 장치로 송신할 수 있하도록 구성된 통신 수단과, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하는 계산 수단을 포함한다.
본 발명의 실시예는 컴퓨터 판독 가능한 매체에 내장된 컴퓨터 프로그램도 제공할 수 있는데, 이 컴퓨터 프로그램은, 상기 컴퓨터 프로그램을 실행하는 프로세서를 통해서, 메시지 큐 시간을 계산하는 방법을 제어하도록 구성되어 있다. 상기 방법은, 제 1 시간에 버퍼로 메시지를 큐잉하는 단계와, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 단계와, 상기 메시지를 다른 장치로 송신하는 단계와, 상기 타임 스탬프 메시지를 트레이스 장치로 송신하는 단계와, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하는 단계를 포함한다.
본 발명의 적절한 이해를 위해서 첨부 도면을 참조한다.
도 1은 본 발명의 대표적인 외부 트레이스 인터페이스(XTI) 시스템의 하이 레벨 블록도,
도 2는 구성요소들에 대한 구동 클럭을 나타내는 본 발명의 대표적인 XTI 시스템의 하이 레벨 블록도,
도 3은 본 발명의 대표적인 XTI 시스템 출력의 상대적인 타이밍을 나타내는 도면,
도 4는 본 발명의 대표적인 방법의 흐름도,
도 5는 본 발명의 다른 대표적인 XTI 시스템 출력의 상대적인 타이밍을 나타내는 도면.
도 1은 ASIC(101) 상에 위치한 본 발명의 대표적인 외부 트레이스 인터페이스(XTI) 시스템(100)의 하이 레벨 블록도이다. 본 실시예에서는 상기 시스템(100)이 ASIC(100) 상에 위치하고 있지만, 이와 달리 상기 시스템(100)은 소정의 별도의 회로 상에 위치할 수 있으며, 본 발명은 ASIC에서의 사용에 한정되지 않는다. 통상, XTI 시스템(100)은 중재기(106)와 통신하는 시스템 트레이스 모듈(STM)(102)을 포함한다. 또한, 중재기(106)는 일반적으로 소프트웨어 데이터 접속(107)(SW 데이터)을 통해서 복수의 프로세서 및 DMA 제어기(108)와 통신한다. 시스템(100)은 메모리와, 중재기(106)와 통신하는 주변기기(110)와, STM(102)와 통신하는 외부 트레이스 장치(112)와, 외부 트레이스 장치(112)와 통신하는 PC(114)을 더 포함한다. 외부 트레이스 장치(112) 및 PC(114)는 DTS(debut and test system)(115)의 일부로서 포함되어 있다.
도 2는 구성요소들에 대한 구동 클럭을 나타내는 대표적인 XTI 시스템(100) 서브 블록의 하이 레벨 블록도이다. 보다 구체적으로, 대표적인 XTI 시스템(100)에서, 도면의 왼쪽 구성요소(구성 인터페이스 장치(201), 클럭 제어 장치(202), 트레이스 버스 인터페이스 장치(203), 메시지 생성 장치(204))는 모두 버스 클럭으로 클럭킹된다. 반대로, 도면의 오른쪽에 표시된 구성요소(FIFO 판독 로직(205) 및 출력 제어(206))는 XTI 출력 클럭 도메인에서 클럭킹된다. 반대로, 도면의 오른쪽 구성요소(FIFO 판독 로직(205), 출력 제어(206))는 XTI 출력 클럭 도메인에서 클럭된다. 그러나, FIFO 버퍼(207)는 2개의 클럭 도메인 사이를 연결한다. XTI 서브 블록으로의 메인 입력은 거기에 접속된 2개의 버스이다. 일반적으로 구성 버스(105)라고 불리는 제 1 버스는, 런타임 구성(다른 마스터의 활성/비활성, 내부 클럭 세팅의 설정, 등)을 설정하는 데 통상적으로 사용되고, 반면에 트레이스 버스(103)라고 불리는 제 2 버스는, STM(102)과 중재기(106) 사이에 위치하고 또한 트레이스 데이터를 챕쳐(capture)하는 데 사용된다.
도 1에 도시된 시스템(100)의 설명으로 되돌아가면, STM(102)은 연산형 코어 프로토콜(Operational Core Porotocol: OCP)의 크로스바형 구조를 통해서 버스 마스터에 접속되어 있어, 이는 복수의 마스터가 트레이싱에 STM(102)을 이용하는 것을 가능하게 한다. 통상, STM(102)은 OCP 버스형 슬레이브 모듈로서, STM(102)과 중재기(106) 사이에 위치한 트레이스 버스(103) 상의 기입 전송(write transfers)을 수용한다. STM(102)은 ASIC(101)의 오버헤드를 사용함이 없이, 후속 처리를 위해서, 데이터를 캡슐화하여 외부 트레이스 장치(112)로 전달하도록 구성될 수도 있다.
도 2에 도시된 구성 버스(105)는, 통상, 단순한 MByteEn OCP 확장을 갖는 표준 OCP 인터페이스이다. 구성 레지스터 그 자체는 구현에 따라 달라질 수 있지만, STM(102)에 접속된 각 마스터에 대한 비트를 인에이블하는 세팅을 적어도 포함해야 하고, 마스터가 디스에이블되면, STM(102)은 통상, 디스에이블된 마스터로부터 수신된 트레이스 데이터를 폐기한다. 또한, 구성 레지스터는 통상, STM(102)과 외부 트레이스 장치(112) 사이의 인터페이스의 클럭 레이트를 조정하는 데 사용될 수 있는 클럭 조정 레지스터를 포함한다.
트레이스 버스(103)는 STM(102)과 중재기(106) 사이에 위치한 기입형(write-only-type) OCP 인터페이스이다. 트레이스 버스(103)는 일반적으로 MByteEn 확장에 부가해서 MReqInfo 확장을 사용하여, STM(102)에 트레이스 데이터를 기입한다. 통상, TraceMReqInfo 신호는 OCP 버스 마스터를 서로 구분하는 데 사용된다. 트레이스 버스(103)는 일반적으로 ASIC 구조에 따라 32 또는 64 비트폭이고, 또한 트레이스 버스(103)는 일반적으로 8, 16, 32, 64 비트 액세스를 지원한다. 트레이스 버스(103) 어드레스는 일반적으로 64비트 시스템에 대해서는 12비트폭이거나, 혹은 32비트 시스템에 대해서는 11비트이다. STM(102)은 일반적으로 서브 워드 어드레싱(sub-word addressing)을 폐기, 즉 64비트 시스템의 어드레스에서의 3개의 최하위 비트, 또는 32비트 시스템의 어드레스에서의 2개의 최하위 비트를 폐기하고, 부분 워드 액세스(partial word access)를 위해 TraceMByteEn만을 사용한다. 64비트 STM(102)이 사용되면, 16 및 32비트 액세스는 일반적으로 적절한 워드 경계(word boundaries)에 맞춰서 정렬된다. 마찬가지로, 32비트 STM(102)가 사용되면, 16비트 액세스는 일반적으로 16비트 워드 경계에 맞춰서 정렬된다.
트레이스 데이터의 손실을 방지하기 위해서, STM(102)은 일반적으로 트레이스 버스(103)를 중지하도록 구성 및 제어되고, 즉 FIFO 버퍼(207)가 가득 차면, 트레이스 버스(103) 상에서의 더 이상의 전송을 허용하지 않는다. 또한, STM(102)가 MASTER, OVRF, 또는 A8 메시지를 큐잉하는 경우에, 추가적인 대기 상태가 생성될 수도 있다. STM(102)은 하나의 클럭 사이클에서 하나의 메시지만을 FIFO에 저장하므로, STM(102)이 접속되어 있는 마스터는, 일반적으로, STM(102)이 FIFO 내의 공간을 비우고 있는 동안에 비교적 긴 대기 시간을 처리할 수 있거나, 혹은 STM(102)으로의 기입 전에 불필요한 데이터를 폐기할 수 있다. 이들 특별한 상황을 제외하고, STM(102)은 일반적으로 클럭 사이클당 하나의 액세스를 수용하도록 구성되어, 마스터에 대해 추가적인 대기 상태를 야기시키지 않는다.
트레이스 버스 인터페이스에 의해 캡쳐된 액세스는, 트레이스 장치로의 데이터 메시지를 생성하기 위해서, 메시지 생성 서브 블록에서 캡슐화된다. XTI 시스템은 2개의 다른 트레이싱 모드를 인식한다. 각 마스터는, 상이한 형태의 데이터를 출력하기 위해 다소 상이한 메시지 조합을 사용하는 SW 또는 HW 모드에서 구성될 수 있다. SW 및 HW 모드에 의해 모든 메시지 형태가 사용되진 않지만, SW와 HW 메시지는 모두 동일한 기본 로우 레벨 메시지 형태를 사용한다. 메시지 생성은 유한 상태 머신(FSM)(도시하지 않음)에 의해 수행된다. FSM은 일반적으로 IDLE 상태에서 STM(102)을 기동시키고, FIFO 버퍼가 비어 있어 처리할 메시지가 없을 때의 상태로 돌아온다. IDLE 상태 동안에, STM(102)은 IDLE 메시지를 송신할 수 있고, 또한 STM(102)은 아이들 상태일 때에 클럭 출력을 중지시킬 수 있다.
STM(102)가 SW 마스터로부터 액세스를 수신하고 또한 동일한 마스터에 대해 SW 데이터 상태에 있지 않다면, STM(102)은 일반적으로 SW 상태로 천이한다. SW 상태에서, STM(102)은 MASTER 메시지를 큐잉하여, 다음 메시지가 어떤 마스터로부터 오는지 트레이스 장치에게 알려준다. 또한, STM(102)은 SW 상태로부터 SW 어드레스 상태로 자동적으로 천이한다. SW 어드레스 상태에서, STM(102)은 후속 데이터 메시지에 대한 채널 번호를 알려주는 A8 메시지를 큐잉한다. STM(102)은 SW 어드레스 상태로부터 SW 데이터 상태로 자동적으로 천이한다.
다른 마스터로부터, 동일한 마스터 상의 다른 채널로부터 액세스가 수신될 때까지, 또는 FIFO 버퍼가 비기 전에 새로운 메시지가 수신되지 않으면, STM(102)은 상태를 유지할 것이다. SW 데이터 상태에서, STM(102)은 수신된 기입 액세스에 대한 데이터 메시지를 큐잉한다. 데이터 메시지의 크기는 바이트 인에이블에 의해 결정되는데, 통상, 가능한 한 작은 크기지만 모든 액티브 바이트를 해당 액세스 내에 포함한다. HW 마스터로부터 액세스를 수신하고 동일한 마스터에 대한 HW 데이터 상태에 있지 않다면, STM(102)은 HW 상태로 천이한다. HW 상태에서, STM은 다음 메시지가 어떤 마스터로부터 오는지를 트레이스 장치에게 알려주는 MASTER 메시지를 큐잉한다. 어드레스 내의 오버플로우 비트가 하이이면, STM(102)은 HW 상태 또는 HW 데이터 상태로부터 OVRF 상태로 천이한다. OVRF 상태에서, STM은 오버플로우가 마스터 상에서 발생했음을 트레이스 장치에게 알려주는 OVRF 메시지를 큐잉한다. 그 후, 어드레스 내의 오버플로우가 로우이면 STM은 HW 상태로부터 HW 데이터 상태로 천이하고 자동적으로 OVRF 상태로부터 천이한다. HW 데이터 상태에서, STM은 수신된 기입 액세스에 대한 데이터 메시지를 큐잉한다.
통상, 참조 XTI 설계는 상술한 바와 같은 각각의 상태에서 적어도 하나의 클럭 사이클, 통상 단지 하나의 클럭 사이클만을 소비하지만, FIFO 버퍼가 가득 차 있으면, 지연 시간은 더 길어질 수 있다. 따라서, IDLE(또는 HW 데이터) 상태로부터의 SW 메시지를 큐잉하는 것은, 통상, 3개의 클럭 사이클을 소비하는데, 이 3개의 클럭 사이클 동안에는 STM(102)이 통상적으로 소정의 추가적인 버스 액세스 요청을 수용하지 않을 것이다. STM(102)이 상기한 HW 데이터 상태 또는 SW 데이터 상태를 유지하는 한, 동일한 마스터로부터의 추가의 메시지를 하나의 클럭 사이클에서 큐잉할 수 있다.
메시지 내의 타임 스탬프는, 메시지가 큐잉되었을 때에 얼마나 많은 메시지가 FIFO 버퍼(207)에 존재하였는지를 트레이스 장치(112)에 대해 일반적으로 표시하도록 구성된다. 메시지의 개수를 나타내는 타임 스탬프는, 트레이스 장치(112)에 메시지가 도착한 시간 및 메시지가 송신되기 전의 FIFO 내의 데이터량에 근거하여, 메시지가 큐잉된 시간을 트레이스 장치(112)가 계산할 수 있도록 한다. STM(102)은 타임 스탬프된 메시지를 사용하여 통상적으로 시그널링되는 메시지의 끝을 알려주는 것을 제외하고, 메시지 캡슐화 처리를 일반적으로 수행한다. 메시지 끝 표시자는 본 발명의 XTI 하드웨어에서 필요하지 않지만, 그럼에도 불구하고 메시지 끝 표시자는, 오버플로우 또는 다른 장애로부터의 데이터 손실의 경우 연속적인 메시지를 분리하는 데 타임 스탬프된 메시지를 사용할 수도 있는 트레이스 장치 및 소프트웨어 프로토콜에 의해 사용될 수 있다.
SW 모드는 XTI 인터페이스를 통해서 소프트웨어 디버그 정보를 전송하는 효율적인 방법을 제공한다. 통상, SW 모드는 트레이스 장치(112)에서 개별적으로 처리될 수 있는 대략 256개의 상이한 채널을 규정한다. 채널에 대한 예시적인 사용은 소프트웨어 프로세스 또는 태스크마다 상이한 채널을 할당하는 것이므로, 디버그되고 있는 태스크에 대한 디버그 정보는 용이하게 추출할 수 있다. 또한, 채널이 메시지를 위한 자연적인 스레딩 시스템(a natural threading system)을 형성하기 때문에, SW 메시지를 보내는 동안에 인터럽트는 소프트웨어 내에서 디스에이블될 필요가 없고, 따라서 다른 태스크가 전송 프로세스를 인터럽트하더라도 메시지 내용을 보존할 수 있다. SW 모드는 일반적으로 데이터 손실을 지원하지 않고, 따라서 통상적으로 OVRF 메시지를 생성할 수 없다. STM(102)은 FIFO 버퍼(207)가 가득 차면 트레이스 버스(그에 따라, 트레이스 버스에 접속된 마스터)를 중지시킨다.
STM(102)이 데이터의 중요성 또는 내용을 반드시 이해할 필요 없이, HW 모드는 XTI 인터페이스를 통해서 상이한 형태의 데이터를 송신하는 유연한 방법을 제공한다. HW 메시지는 통상, 예컨대 I/O 트레이싱 및 프로그램 카운터 트랙킹 기능을 시스템에 제공할 수 있는 특수한 보조 모듈을 사용하여 생성된다. HW 모드에서, 마스터는 STM(102)을 통해서 그들의 모든 데이터를 보낼 수 없는 경우에 오퍼플로우를 지원할 수 있다. 마스터가 OVRF 메시지를 이용하여 외부 트레이스 장치에 대해 데이터 손실을 알릴 수 있고, 이 OVRF 메시지는 오버플로우 메시지와 상기 동일한 마스터로부터의 이전 메시지 사이에서 몇몇의 데이터가 손실되었음을 외부 트레이스 장치에게 말해주는 것이다.
상기한 바와 같이, STM(102)은 FIFO 버퍼(207)에 메시지를 저장하고, 이 FIFO 버퍼는 도 2에 도시된 바와 같이 버스 인터페이스 클럭이 출력 인터페이스 클럭과 동일하지 않으면, 클럭 도메인 경계를 가로지르는 데에도 사용될 수도 있다. FIFO 버퍼(207)의 구현은, 소망하는 최적화의 레벨에 따라, 공지된 여러 기술을 통해서 달성될 수 있다. 예컨대, 하나의 구현은 하나의 메시지를 저장하는 데 하나의 FIFO 슬롯을 사용할 수 있고, 반면에 다른 구현은 슬롯당 하나의 버스 액세스를 저장할 수 있다. 또한, 상이한 구현은 FIFO의 저장 효율성을 향상시키기 위해 버퍼에 데이터를 저장하는 상이한 압축 방법을 사용할 수 있다.
FIFO 판독 로직(205)은 한번에 하나씩 버퍼 내의 메시지를 판독하여, 출력 제어(206)에 보내고, 그 후 그것들을 외부 트레이스 장치(112)에 송신한다. 출력 제어는 일반적으로 FIFO 판독 로직(205)으로부터 별개로 분할되어, 원한다면 그 출력 제어 로직을 다른 전송 방법으로 대체할 수 있다. 예컨대, 다른 구현은 트레이스 데이터를 출력하기 위해 시리얼 ATA와 유사한 시그널링을 사용할 수 있다.
출력 제어 로직은 출력을 구동하는 역할을 담당한다. 출력의 상대적 타이밍은 도 3 및 도 5에 표시된다. STM(102)의 출력은 더블 데이트 레이트(DDR) 시그널링을 사용하는데, 이는 새로운 데이터가 클럭의 양쪽 에지 상에서 데이터 아웃(Data Out)에 저장되는 것을 의미한다. 따라서, XTI로부터의 유효 비트 레이트 출력은 8*f(클럭)이다. 예컨대, 100MHz 클럭에 있어서, XTI 스루풋은 800Mbit/s에 이른다. 적절한 수신기가 또한 외부 트레이스 장치용으로 마련된 경우에, 출력 로직은 다른 전송으로 대체될 수 있다. 외부 트레이스 장치(112)는 XTI 니블(nibble) 스트림에서의 휴지(휴면) 동안 대기한다. 충분히 긴 휴지가 검출되면, 다음 니블이 메시지 헤더에 속해 있음, 즉 그것이 새로운 메시지의 첫번째 니블임을 보장한다.
클럭 제어 서브 블록은 클럭이 필요 없을 때 클럭을 셧다운함으로써 STM(102)에서의 전원 관리를 제어한다. 또한, STM(102)은 ASIC 상위 레벨로 아이들 신호를 출력하고, 이는 STM(102)이 전력이 저하될 것임, 즉 FIFO 버퍼가 비어 있어 모든 상태 머신이 아이들 상태에 있음을 알리는 것이다.
XTI 시스템(100)은 STM(102)에 트레이스 데이터를 제공하는 외부 트레이스 모듈(112)을 구현함으로써 확장을 허용한다. 외부 트레이스 모듈(112)은 트레이스 버스(103) 상에 기입 액세스를 형성하고, STM(102)은 외부 트레이스 장치(112)에 대한 기입 액세스를 캡쳐하여 캡슐화한다.
트레이스 장치에 의해 보내어진 단일 데이터 아이템이, STM(102)에 의해 지원되는 최대 데이터 크기에 맞으면, 단지 한번의 기입 액세스만이 필요하기 때문에, 트레이스 동작은 단순하다. 이 경우에, 트레이스 모듈은 FIFO 버퍼(207)에 데이터를 기입하기 위한 타임 스탬프된 어드레스를 사용해야 한다. 그러나, 트레이스 데이터가 XTI 워드에 맞지 않으면, 데이터 스트림에서 몇몇의 데이터가 손상되더라도, 트레이스 모듈은 통상, 재동기화가 달성 가능하도록, 보다 더 복잡한 시그널링 시스템을 사용할 것이다. 단일 데이터 블록의 마지막 기입을 제외한 모든 기입은 XTI에서 타임 스탬프되지 않은 어드레스를 사용해야 하고, 그 마지막 기입은 타임 스탬프된 어드레스이어야 한다.
동작시에, 메시지 내의 타임 스탬프는, 메시지가 큐잉되었을 때에 FIFO 버퍼(207)에 얼마나 많은 메시지가 존재하였는지를 외부 트레이스 장치(112)에게 알려준다. 이러한 정보는, 외부 트레이스 장치(112)가, 메시지가 도착한 시간 및 메시지가 송신되기 전의 FIFO 버퍼(207) 내의 데이터량에 근거하여, 메시지가 큐잉된 시간을 계산할 수 있도록 한다. 예컨대, 외부 트레이스 장치가 D8TS 메시지를 시간 123㎲에서 수신하고, 타임 스탬프값이 3, 즉 메시지가 큐잉되었을 때에 FIFO 버퍼(207) 내에 3개의 메시지가 존재하였다고 가정한다. PTI 출력 클럭이 10MHz(4비트, 더블 데이터 레이트)이고, 이전의 3개의 메시지는 MASTER, C8, D32이었다. 이러한 시나리오에서, 이전의 3개의 메시지를 출력하는 데 15개의 클럭 에지 또는 7.5개의 클럭 사이클이 소요된다는 점을 주목하면, 메시지가 큐잉되었던 시간을 계산할 수 있다. 7.5개의 클럭 사이클은 7.5*100ns 또는 750ns이므로, 메시지는 123㎲-750ns=122.25㎲에서 큐잉되었다는 것을 알 수 있다. 그러나, 이러한 결과는, 매우 정확한 결과를 얻기 위해서, 외부 트레이스 장치(112)로부터의 지연과 전송 지연(파이프 라인의 경우 등)으로 보정될 필요가 있을 수도 있다. 그러나, 시간차를 계산하기 위한 목적으로는, 통상, 상기 방법의 정확도로도 충분하다.
따라서, 타임 스탬프에서의 에러는 FIFO 내의 첫번째 메시지보다 앞의 메시지 길이의 절반 정도의 스케일이다. 타임 스탬프는 일반적으로 FIFO 버퍼(207) 내의 메시지의 개수를 나타낸다. 타임 스탬프는 일반적으로 FIFO 버퍼(207) 이후에 직면하는 어떠한 지연도 고려하지 않는다. 이들 추가적인 지연은 길이가 균일하지 않으면, 타임 스탬프는 전형적으로 시간의 정확한 추정을 보증하는 데에는 충분하지 않다. 본 발명자는, 모든 애플리케이션에서 효과적으로 사용되는 타임 스탬핑의 경우, STM FIFO와 외부 핀 인터페이스 사이에 배치된 버퍼가 일반적으로 존재하지 않음을 생각한다. 그러나, 일반적인 사용에서, 메시지의 스트림의 시작 또는 끝 시간이 일반적으로 관심 대상이기 때문에, 모든 메시지의 정확한 시간이 필요한 것은 아니며, 이는 본 발명의 방법에 의해 커버된다.
도 4는 본 발명의 대표적인 방법의 흐름도이다. 대표적 방법은 단계 400에서 시작하여, 타임 스탬프 메시지를 생성하는 단계 401로 계속된다. 통상, 타임 스탬프 메시지는 당해 메시지(타임 스탬프와 연관된 메시지)가 큐잉되었을 때에 STM FIFO 버퍼 내의 메시지의 개수 또는 양을 나타내는 정보를 포함한다. 타임 스탬프 메시지는 STM(102)에서 생성되어, 도 1 및 단계 402에 도시된 바와 같이, 외부 트레이스 장치(112)로 전송된다. 타임 스탬프 메시지가 외부 트레이스 장치(112)에 수신되면, 외부 트레이스 장치(112)는 시간과 연관된 메시지가 큐잉되었던 시간을 계산하는 데 타임 스탬프 정보를 사용할 수 있다. 타임 스탬프 연관된 메시지가 큐잉되었던 시간의 계산은, 타임 스탬프와 연관된 메시지가 FIFO에 도착한 시간, 및 메시지가 전송되기 전의 FIFO 내의 데이터량으로부터 결정될 수 있다. 메시지 큐 시간이 단계 S403에서 계산되면, 단계 404로 진행하여 방법이 종료한다.
본 발명의 다른 실시예에서, 메시지 큐 시간의 계산은 ASIC 보드 상에서 완료될 수 있다. 예컨대, 타임 스탬프 메시지 정보를 외부 트레이스 장치로 보내는 것 대신에, 타임 스탬프 정보가 ASIC 보드(100) 상의 구성요소에 의해 처리될 수 있다. 상기 처리를 수행할 수 있는 예시적인 보드 구성요소는 STM(102)일 수 있다. 마찬가지로, 본 발명의 또 다른 실시예에서, 메시지 큐 시간의 계산은, 도 1에 도시된 PC(114)와 같은 외부 처리 장치에 의해 수행될 수 있다. 본 발명의 이러한 실시예에서, 타임 스탬프 메시지는, 타임 스탬프 메시지와 연관된 타임 메시지가 FIFO에 도착한 시간, 및 타임 스탬프 메시지와 연관된 메시지가 송신되기 전의 FIFO 내의 정보량을 나타내는 정보와 함께, 메시지 큐 시간의 처리 및 결정을 위해서 PC(114)로 송신될 수 있다.
본 발명에 따른 방법의 몇 가지 이점은, FIFO 버퍼 상태를 계산하는 처리가 전형적인 풀 스케일 타임 스탬프 카운터보다 ASIC 상의 더 적은 하드웨어를 필요로 한다는 것이다. 또한, 전송되는 비트의 수는 log2(FIFO 버퍼 크기)와 같고, 본 발명의 방법은 ASIC 내부에서 사용되는 실제 클럭 레이트에 훨씬 덜 의존적이다. 또한, 딥 슬립 또는 긴 아이들 시간 등의 논카운팅 기간을 보상하기 위한 타임 스탬프 카운터의 소프트웨어 조정이 필요 없고, 결국, 통상, 복잡성은, ASIC로부터, ASIC 오버헤드 및 랜드스케이프를 차지하지 않고 복잡성을 구현하기에 보다 경제적인 타겟으로 시프트된다.
본 발명의 다른 실시예에서, 컴퓨터 판독 가능한 매체에 실장된 컴퓨터 프로그램을 제공할 수 있다. 상기 컴퓨터 프로그램은, 컴퓨터 프로세서에 의해 실행될 때에, 상기한 방법 및 장치 중 어느 하나를 제어하도록 구성될 수 있다. 본 발명의 하나의 특정한 실시예에서, 컴퓨터 프로그램을 실행하는 프로세서를 통해서, 메시지 큐 시간을 계산하는 방법을 제어하도록 컴퓨터 프로그램을 구성한다. 상기 방법은, 제 1 시간에 버퍼로 메시지를 큐잉하는 단계와, 제 1 시간에 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 단계와, 이 메지시를 다른 장치로 송신하는 단계와, 트레이스 장치로 타임 스탬프 메시지를 송신하는 단계와, 타임 스탬프 메시지, 제 1 시간, 버퍼 내의 데이터량에 근거하여 메시지 큐 시간을 계산하는 단계를 포함한다.
당업자라면 상기한 바와 같은 본 발명을 상이한 순서의 단계, 및/또는 개시된 것과는 상이한 구성의 하드웨어 요소로 실시할 수도 있음을 용이하게 이해할 것이다. 따라서, 이들 바람직한 실시예에 근거하여 본 발명을 설명하였지만, 본 발명의 정신 및 범위 내를 유지하면서, 소정의 변경, 변형, 및 대체는 당업자에게 있어서 자명한 것이다. 따라서, 본 발명의 범주를 결정하기 위해서, 첨부된 청구범위를 참조해야 한다.

Claims (18)

  1. 메시지 큐 시간을 계산하는 방법으로서,
    제 1 시간에 버퍼에 메시지를 큐잉하는 단계와,
    상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 단계와,
    상기 메시지를 다른 장치로 송신하는 단계와,
    상기 타임 스탬프 메시지를 트레이스 장치로 송신하는 단계와,
    상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여 상기 메시지 큐 시간을 계산하는 단계
    를 포함하는 메시지 큐 시간의 계산 방법.
  2. 제 1 항에 있어서,
    상기 타임 스탬프 메시지를 생성하는 단계는, 상기 타임 스탬프 메시지를 트레이스 인터페이스 모듈에서 생성하는 단계를 포함하는 메시지 큐 시간의 계산 방법.
  3. 제 2 항에 있어서,
    상기 트레이스 인터페이스 모듈은 상기 버퍼와 함께 주문형 집적 회로(ASIC) 상에 위치되어 있는 메시지 큐 시간의 계산 방법.
  4. 제 3 항에 있어서,
    상기 메시지를 큐잉하는 단계는 상기 트레이스 인터페이스 모듈에서 수행되는 메시지 큐 시간의 계산 방법.
  5. 제 1 항에 있어서,
    상기 트레이스 장치는 주문형 집적 회로(ASIC) 상에 위치한 트레이스 인터페이스 모듈을 포함하는 메시지 큐 시간의 계산 방법.
  6. 제 1 항에 있어서,
    상기 계산 단계는, 주문형 집적 회로(ASIC) 상에 위치한 트레이스 인터페이스 모듈, 상기 주문형 집적 회로와 통신하는 외부 트레이스 장치, 또는, 상기 주문형 집적 회로의 외부에 위치하고 또한 상기 외부 트레이스 장치 및 상기 트레이스 인터페이스 모듈과 통신하는 컴퓨팅 장치 중 적어도 하나에서 수행되는 메시지 큐 시간의 계산 방법.
  7. 제 1 항에 있어서,
    중재기(arbiter)와 통신하는 트레이스 버스를 통해서 주문형 집적 회로(ASIC)에 실장된 트레이스 인터페이스 장치에서 트레이스 정보를 수신하는 단계를 더 포함하는 메시지 큐 시간의 계산 방법.
  8. 메시지 큐 시간을 결정하기 위한 시스템으로서,
    집적 회로 상에 위치하고, 제 1 시간에 버퍼로 메시지를 큐잉함과 아울러, 상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하도록 구성된 트레이스 인터페이스 장치와,
    상기 트레이스 인터페이스 장치를 외부 트레이스 장치에 연결하는 출력
    을 포함하되,
    상기 외부 트레이스 장치는, 상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하도록 구성되어 있는
    메시지 큐 시간의 결정 시스템.
  9. 제 8 항에 있어서,
    상기 트레이스 인터페이스 장치는 주문형 집적 회로(ASIC) 상에 위치되어 있는 메시지 큐 시간의 결정 시스템.
  10. 제 9 항에 있어서,
    상기 주문형 집적 회로(ASIC)는 적어도 하나의 중재기를 실장하며, 상기 중재기는 상기 주문형 집적 회로 상의 트레이스 버스를 거쳐서 상기 트레이스 인터페이스 장치와 통신하는 메시지 큐 시간의 결정 시스템.
  11. 제 9 항에 있어서,
    상기 주문형 집적 회로(ASIC)는, 오퍼레이팅 시스템 모니터를 거쳐서 상기 트레이스 인터페이스 장치와 통신하는 적어도 하나의 프로세서 또는 직접 메모리 액세스 제어기를 포함하는 메시지 큐 시간의 결정 시스템.
  12. 제 9 항에 있어서,
    상기 주문형 집적 회로(ASIC)는, 그 주문형 집적 회로 상의 하드웨어 인터페이스를 거쳐서 상기 트레이스 인터페이스 장치와 통신하는 적어도 하나의 메모리 또는 주변 장치를 포함하는 메시지 큐 시간의 결정 시스템.
  13. 메시지 큐 시간을 계산하는 회로로서,
    제 1 시간에 버퍼로 메시지를 큐잉하도록 구성된 큐잉 모듈과,
    상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하도록 구성된 타임 스탬프 생성 모듈과,
    상기 메시지를 다른 장치로 송신할 수 있도록 구성된 통신 링크와,
    상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하도록 구성된 트레이스 모듈
    을 포함하는 메시지 큐 시간의 계산 회로.
  14. 제 13 항에 있어서,
    상기 타임 스탬프 생성 모듈은, 상기 버퍼와 함께 주문형 집적 회로(ASIC) 상에 위치한 트레이스 인터페이스 장치를 포함하는 메시지 큐 시간의 계산 회로.
  15. 제 14 항에 있어서,
    상기 트레이스 모듈은 상기 주문형 집적 회로(ASIC)의 외부에 위치하고, 상기 큐잉 모듈과 통신하는 메시지 큐 시간의 계산 회로.
  16. 제 13 항에 있어서,
    하드웨어 인터페이스를 거쳐서 상기 큐잉 모듈과 통신하는 적어도 하나의 메모리 또는 주변 장치와,
    오퍼레이팅 시스템 모니터를 거쳐서 상기 큐잉 모듈과 통신하는 적어도 하나의 프로세서 또는 직접 메모리 액세스 제어기
    를 더 포함하는 메시지 큐 시간의 계산 회로.
  17. 메시지 큐 시간을 계산하는 시스템으로서,
    제 1 시간에 버퍼로 메시지를 큐잉하는 큐잉 수단과,
    상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 타임 스탬프 생성 수단과,
    상기 메시지를 다른 장치로 송신할 수 있도록 구성된 통신 수단과,
    상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하는 계산 수단
    을 포함하는 메시지 큐 시간의 계산 시스템.
  18. 컴퓨터 판독 가능한 매체에 내장된 컴퓨터 프로그램으로서, 상기 컴퓨터 프 로그램은 컴퓨터 프로그램을 실행하는 프로세서를 통해서, 메시지 큐 시간을 계산하는 방법을 제어하도록 구성되어 있고,
    상기 메시지 큐 시간 계산 방법은,
    제 1 시간에 버퍼로 메시지를 큐잉하는 단계와,
    상기 제 1 시간에 상기 버퍼 내의 메시지 수를 나타내는 타임 스탬프 메시지를 생성하는 단계와,
    상기 메시지를 다른 장치로 송신하는 단계와,
    상기 타임 스탬프 메시지를 트레이스 장치로 송신하는 단계와,
    상기 타임 스탬프 메시지, 상기 제 1 시간, 상기 버퍼 내의 데이터량에 근거하여, 상기 메시지 큐 시간을 계산하는 단계
    를 포함하는
    컴퓨터 프로그램.
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