KR20090065645A - 평판표시장치 및 이의 제조 방법 - Google Patents

평판표시장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 평판표시장치에 관한 것으로, 탑게이트형 유기 박막트랜지스터를 구비하며, 게이트 배선과 게이트 패드전극을 서로 전기적으로 연결하는 게이트 링크 배선을 보호막에 의해 덮히도록 형성함에 따라, 상기 게이트 링크 배선의 손상을 최소화하며 공정 단가를 절감할 수 있는 평판표시장치를 제공한다.
유기 박막트랜지스터, 탑게이트, 링크배선, 필링, 평판표시장치

Description

평판표시장치 및 이의 제조 방법{FLAT PANEL DISPLAY DEVICE AND METHOD FABRICATING THE SAME}
평판표시장치에 관한 것으로, 탑게이트형 유기 박막트랜지스터를 구비하는 평판표시장치 및 이의 제조 방법에 관한 것이다.
평판표시장치는 영상을 통해 사용자에게 정보를 제공하는 장치로써, 오늘날 현대인에게 있어서 필수품으로 자리잡고 있다.
평판표시장치의 예로서는 액정표시장치 및 유기전계발광표시장치등을 들 수 있다. 평판표시장치는 영상을 표시하기 위해 다수의 화소를 구비한다. 이때, 각 화소에는 각 화소를 제어하는 스위칭 소자 또는 상기 각 화소를 구동하는 구동소자를 포함하여, 화질 특성 및 구동 특성을 향상시킨다. 상기 스위칭 소자 또는 구동소자로서는 박막트랜지스터가 일반적으로 사용된다.
상기 박막트랜지스터는 게이트 전극, 게이트 절연막, 반도체층 및 소스/드레인 전극을 포함하며, 상기 박막트랜지스터의 각 구성요소를 형성하기 위해서는 노 광 및 현상 공정을 수반하는 패터닝 공정을 각각 거쳐서 형성하게 된다.
현재, 평판표시장치는 제품의 질뿐만 아니라, 가격 경쟁력을 확보하는 것이 중요한데, 박막트랜지스터를 제조하는 데 많은 공정을 추가해야 한다. 이로써, 평판표시장치의 생산 단가가 증가할 수밖에 없다.
특히, 박막트랜지스터의 반도체층을 비정질 실리콘으로 형성할 경우, 반도체층은 스퍼터링법 또는 화학기상증착법을 통한 성막공정, 포토리소그래피 공정을 수반하는 식각공정등을 수행하여 형성됨에 따라, 고가의 장비가 필요하며 대면적의 평판표시장치를 제조하는 데 한계가 있다.
또한, 반도체층을 비정질 실리콘으로 형성할 경우, 공정 환경이 200℃이상의 고온이 요구되므로, 반도체층이 형성되는 기판의 재질에 대한 선택폭이 좁아지게 된다.
따라서, 종래 평판표시장치는 품질 향상을 위해 박막트랜지스터를 구비하나, 상기 박막트랜지스터의 제조 공정으로 인하여 제조 원가가 상승하는 문제점이 있었다.
본 발명의 하나의 과제는 유기 박막트랜지스터를 구비하여 제조 원가를 감소시킬 수 있는 평판표시장치 및 이의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 평판표시장치를 제공한다. 상기 평판표시장치는 경계영역을 사이에 두고, 영상을 표시하는 표시 영역 및 상기 표시 영역의 주변에 배치된 패드 영역을 포함하는 기판, 상기 표시영역의 기판상에 서로 일정한 이격공간을 가지며 배치된 소스 및 드레인 전극, 상기 경계 영역에 배치된 게이트 링크 배선, 적어도 상기 드레인 전극의 일부를 노출하며, 상기 소스전극과 상기 드레인 전극의 상부와 상기 이격 공간의 기판상에 배치된 유기 반도체 패턴, 상기 유기 반도체 패턴상에 배치된 게이트 절연 패턴, 상기 게이트 절연 패턴상에 배치된 게이트 전극, 상기 표시영역의 기판상에 배치되며, 상기 드레인 전극과 전기적으로 접촉하는 화소전극, 상기 패드영역의 기판상에 배치되며, 상기 게이트 링크 배선의 끝단과 전기적으로 연결된 게이트 패드전극, 상기 화소전극, 상기 게이트 전극, 상기 게이트 링크배선, 상기 게이트 패드전극을 포함하는 기판상에 배치된 보호막, 및 상기 표시영역의 상기 보호막상에 배치되며, 상기 게이트 전극과 상기 게이트 링크배선에 전기적으로 연결된 게이트 배선을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 평판표시장치의 제조 방법을 제공한다. 상기 제조방법은 경계영역을 사이에 두고 표시영역과 패드영역을 갖는 기판을 제공하는 단계, 상기 표시영역의 기판상에 배치된 데이터 배선, 소스 및 드레인 전극과 상기 경계영역의 기판상에 배치된 게이트 링크 배선을 형성하는 단계, 상기 표시영역 및 상기 패드영역 각각에 상기 드레인 전극에 전기 적으로 연결된 화소전극과 상기 게이트 링크 배선에 전기적으로 연결된 게이트 패드 전극을 형성하는 단계, 적어도 상기 드레인 전극의 일부를 노출하며, 상기 소스전극과 상기 드레인 전극의 상부와 상기 이격 공간의 기판상에 배치된 유기 반도체 패턴, 게이트 절연패턴 및 게이트 전극을 형성하는 단계, 상기 데이터 배선, 소스 및 드레인 전극, 게이트 링크 배선, 화소전극, 게이트 전극 및 게이트 패드 전극을 포함하는 기판상에 보호막을 형성하는 단계, 및 상기 보호막상에 상기 데이터 배선과 교차하며, 상기 게이트 전극과 상기 게이트 링크배선에 전기적으로 연결된 게이트 배선을 형성하는 단계를 포함한다.
본 발명의 평판표시장치는 박막트랜지스터의 반도체 패턴을 증착공정보다 용이한 습식공정으로 제조할 수 있는 유기계 물질로 형성함에 따라, 제조 원가를 절감시킬 수 있다.
또한, 본 발명의 평판표시장치는 탑 게이트형 박막트랜지스터를 구비함에 있어, 게이트 링크배선은 보호막에 덮히도록 형성함에 따라 필링현상과 같은 공정 불량을 방지하며, 공정 수를 더욱 절감할 수 있었다.
이하, 본 발명의 실시예들은 평판표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 및 도 3은 본 발명의 실시예에 따른 평판표시장치를 설명하기 위해 도시한 도면들이다. 도 1은 본 발명의 실시예에 따른 평판표시장치의 일부를 도시한 평면도이다. 도 2는 도 1에 도시된 평판표시장치 중 하나의 화소를 확대하여 도시한 평면도이다. 도 3은 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 3을 참조하면, 본 발명의 평판표시장치는 경계영역(DP)을 사이에 두고 표시영역(D)과 상기 표시영역(D)의 주변에 배치된 패드영역(P)으로 구분될 수 있다.
상기 표시영역(D)은 영상을 표시하기 위한 다수의 화소들로 구분되어 있다. 상기 화소는 기판(100)상에 서로 교차하는 게이트 배선(101)과 데이터 배선(104)에 의해 정의될 수 있다.
상기 각 화소에는 박막트랜지스터(Tr) 및 상기 박막트랜지스터(Tr)와 전기적으로 연결된 화소전극(120)이 배치될 수 있다. 상기 박막트랜지스터(Tr)는 제조 공정이 용이한 유기 박막트랜지스터일 수 있다.
구체적으로 살펴보면, 상기 박막트랜지스터(Tr)는 소스 및 드레인 전극(111, 112), 유기 반도체 패턴(113), 게이트 절연패턴(114) 및 게이트 전극(115)을 포함할 수 있다.
상기 소스 전극(111)은 상기 데이터 배선(104)에서 일부가 돌출된 형상일 수 있다. 즉, 상기 소스 전극(111)은 상기 데이터 배선(104)과 일체로 이루어져, 상기 소스 전극(111)과 상기 데이터 배선(104)을 서로 전기적으로 연결된다.
상기 드레인 전극(112)은 상기 소스 전극(111)과 마주하며 일정한 이격 공간을 가지며 상기 기판(100)상에 배치되어 있다.
상기 유기 반도체 패턴(113)은 상기 소스전극(111)과 상기 드레인 전극(112)의 상부와 상기 이격 공간의 기판(100)상에 배치되어 있다. 상기 유기 반도체 패턴(113)은 후술될 화소전극(120)과의 전기적 연결을 위해 상기 드레인 전극(112)의 일부를 노출한다. 예를 들어, 상기 소스 전극(111)과 상기 드레인 전극(112)의 양 끝단을 각각 노출한다. 상기 유기 반도체 패턴(113)은 유기 반도체 물질로 형성되어 있다. 예컨대, 상기 유기 반도체 물질은 펜타신 및 폴리사이오펜등을 들 수 있다.
상기 게이트 절연패턴(114)은 상기 유기 반도체 패턴(113)상에 배치되어 있다. 상기 게이트 절연패턴(114)은 상기 유기 반도체 패턴(113)과 동일한 형태를 가질 수 있다. 상기 게이트 절연패턴(114)은 유기 절연물질로 형성할 수 있다. 예컨대 상기 게이트 절연패턴(114)은 아크릴계 수지 또는 폴리비닐알콜등으로 형성될 수 있다.
상기 게이트 전극(115)은 상기 유기 반도체 패턴(113)상에 배치되어 있다. 상기 게이트 전극(115)은 상기 유기 반도체 패턴(113)과 동일한 형태를 가질 수 있다. 상기 게이트 전극(115)은 몰리브덴, 크롬 및 이들의 합금 중 어느 하나로 형성 할 수 있다.
이로써, 상기 각 화소에 탑게이트형 유기 박막트랜지스터(Tr)가 배치된다. 여기서, 상기 게이트 전극(115)과 상기 유기 반도체 패턴(113)을 동일한 형태로 설계함에 따라, 상기 유기 반도체 패턴과 상기 게이트 전극(115)을 하나의 마스크를 이용하여 형성할 수 있어, 공정 수를 절감할 수 있다.
이에 더하여, 상기 게이트 전극(115)과 동일한 형태를 가지되, 상기 게이트 전극(115)을 노출하는 게이트 콘택홀을 구비하는 포토레지스트 패턴(125)이 더 배치될 수 있다. 상기 포토레지스트 패턴(125)은 상기 게이트 전극(115), 상기 유기 반도체 패턴(113) 및 상기 게이트 절연패턴(114)을 형성하는 공정에서 사용된 식각 마스크일 수 있다.
상기 화소전극(120)은 상기 유기 반도체 패턴(113)으로부터 노출된 상기 드레인 전극과 전기적으로 접촉되어 있다. 상기 화소전극(120)은 각 화소 단위로 분리되어 있다. 상기 화소전극(120)은 투명한 도전 물질로 형성할 수 있다. 예컨대, 상기 화소전극(120)은 ITO 또는 IZO로 형성할 수 있다.
상기 화소전극(120) 및 상기 박막트랜지스터(Tr)를 포함하는 기판상에 보호막(130)이 배치되어 있다. 상기 보호막(130)은 상기 게이트 전극(115)을 노출하는 게이트 콘택홀과 상기 화소전극(120)을 노출하는 개구를 구비한다.
상기 보호막(120)상에 상기 게이트 콘택홀을 통해 상기 게이트 전극(115)과 전기적으로 연결된 게이트 배선(101)이 배치되어 있다. 상기 게이트 배선(101)은 상기 데이터 배선(104)과 교차하여 화소를 정의할 수 있다. 상기 게이트 배선(101) 은 Al, AlNd, Cu 및 이들의 합금중 어느 하나로 형성할 수 있다.
상기 패드영역(P)의 기판(100)상에 외부 구동회로부로부터 전기적 신호를 제공받아, 상기 표시영역(D)의 각 화소들에 전기적 신호를 제공하는 패드전극들이 배치된다. 상기 패드전극들은 상기 게이트 배선(101)과 전기적으로 연결된 게이트 패드전극(103)과 상기 데이터 배선(104)과 전기적으로 연결된 데이터 패드전극(105, 107)이 배치되어 있다. 상기 패드전극은 구동 IC가 내장된 TCP를 이용하는 TAB(108, 109)에 의해 상기 외부 구동회로부와 연결된다. 여기서, 상기 게이트 패드 전극(103)과 상기 데이터 패드 전극(105, 107)은 외부에 노출되어 부식되는 것을 방지하기 위해 내식성이 강한 도전물질을 포함할 수 있다. 예컨대, 상기 게이트 패드 전극(103)은 상기 화소전극(120)과 동일한 도전물질로 형성할 수 있다. 또한, 데이터 패드 전극(105, 107)은 상기 데이터 배선(104)과 동일한 도전물질로 이루어진 제 1 데이터 패드 전극(105) 및 상기 제 1 데이터 패드 전극(105)상에 배치되며 상기 화소전극(120)과 동일한 도전물질로 형성된 제 2 데이터 패드 전극(107)을 포함할 수 있다.
상기 경계영역(DP)의 기판(100)상에 상기 게이트 배선(101)과 상기 게이트 패드전극(103)을 서로 전기적으로 연결하는 게이트 링크배선(102)이 배치될 수 있다. 또한, 상기 경계영역(DP)에는 상기 데이터 배선(104)과 상기 데이터 패드전극을 서로 전기적으로 연결하는 데이터 링크배선(106)이 배치될 수 있다.
상기 게이트 배선(101)과 전기적으로 연결된 상기 게이트 링크배선(102)은 서로 일체로 형성하여 공정 수를 절감할 수 있다. 이때, 상기 게이트 배선(101)이 상기 보호막(130)상에 배치되므로, 상기 게이트 링크배선(102)도 상기 보호막(120)상에 배치될 수 있다. 그러나, 상기 게이트 링크배선(102)이 외부에 노출될 경우, 상기 게이트 링크배선(102)은 제조 공정, 예컨대 식각 공정, 배향막 형성공정중에 상기 보호막(120)상으로부터 쉽게 필링될 수 있다. 이는 상기 보호막(120)이 유기물질로 형성될 경우, 상기 보호막(120)과 상기 게이트 링크배선(102)간의 접착력이 약하기 때문이다. 특히, 상기 게이트 링크배선(102)은 상기 게이트 배선(101)에 비해 작은 선폭을 가지며 조밀하게 배치되므로, 상기 게이트 링크배선(102)의 필링 불량은 상기 게이트 배선(101)에 비해 더욱 심각하게 발생할 수 있다.
도 4는 게이트 링크 배선을 형성하는 공정후의 사진이고, 도 5는 배향막을 형성하는 공정후의 사진이다.
도 4 및 도 5에서와 같이, 보호막(120)상에 게이트 링크배선(102)이 배치될 경우, 상기 게이트 링크배선(102)을 형성하기 위한 식각공정 또는 배향막을 형성하는 공정에서, 상기 게이트 링크배선(102)이 필링되는 불량이 발생하는 것을 확인할 수 있었다.
이를 해결하기 위해, 다시 도 3을 참조하면, 상기 게이트 링크배선(102)은 상기 기판(100)과 상기 보호막(120)사이에 형성하였다. 즉, 상기 게이트 링크배선(102)은 상기 보호막(120)에 덮히도록 형성하였다. 이로써, 상기 식각공정 또는 배향막 형성공정과 같은 후속공정이 진행될 지라도, 상기 게이트 링크배선(102)은 상기 보호막(120)에 의해 보호되어 필링과 같은 공정 불량을 방지하였다. 상기 게이트 링크 배선(102)은 상기 소스 및 드레인 전극(111, 112)과 동일한 층, 즉 상기 기판(100)상에 배치될 수 있다. 상기 게이트 링크 배선(102)은 상기 소스 및 드레인 전극(111, 112)과 동일한 도전물질로 형성할 수 있다. 이로써, 상기 게이트 링크배선(102)의 필링 불량을 방지하며, 공정 수를 추가하지 않아도 된다.
도면에는 도시되지 않았으나, 상기 평판표시장치가 액정표시장치일 경우, 상기 기판과 마주하는 상부기판이 더 배치될 수 있으며, 상기 기판과 상기 상부기판사이에 액정층이 더 배치될 수 있다. 이와 달리, 상기 평판표시장치가 유기발광다이오드 표시장치일 경우, 상기 화소전극상에 광을 형성하는 유기발광층, 상기 유기발광층상에 배치된 공통전극이 더 배치될 수 있다.
도 6 내지 도 10들은 본 발명의 제 2 실시예에 따른 평판표시장치의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 6을 참조하면, 평판표시장치를 제조하기 위해, 경계영역(DP)을 사이에 두고 배치된 표시영역(D)과 패드영역(P)을 갖는 기판(100)을 제공한다. 상기 표시영역(D)은 영상을 표시하기 위한 다수의 화소들이 정의되어 있다. 또한, 상기 패드영역(P)은 상기 표시영역(D)의 주변에 배치되어 있다.
상기 기판(100)은 플라스틱 기판, 유리 기판, 금속 호일 및 필름 중 어느 하나일 수 있다.
상기 기판(100)상에 데이터 배선(104), 소스 및 드레인 전극(111, 112), 게이트 링크 배선(102)을 형성한다. 상기 데이터 배선(104), 소스 및 드레인 전극(111, 112)을 형성하기 위해, 먼저 상기 기판상에 제 1 도전막을 형성한다. 예컨 대 상기 제 1 도전막은 금속 물질을 증착하여 형성할 수 있다. 상기 제 1 도전막상에 마스크를 이용한 노광공정 및 현상공정을 통해 일정한 패턴을 갖는 제 1 포토레지스트 패턴을 형성한다. 상기 제 1 포토레지스트 패턴을 식각마스크로 사용하는 상기 제 1 도전막의 식각 공정을 통해 상기 데이터 배선(104), 소스 및 드레인 전극(111, 112)을 형성할 수 있다.
상기 데이터 배선(104)과 소스 및 드레인 전극(111, 112)은 상기 기판(100)의 표시영역(D)상에 형성한다. 상기 소스전극(111)은 상기 데이터 배선(104)으로부터 분기된 구조, 즉 상기 소스전극(111)과 상기 데이터 배선(104)은 일체로 형성할 수 있다. 상기 소스 및 드레인 전극(111, 112)은 일정한 이격공간을 가지며 서로 마주한다. 또한, 상기 게이트 링크 배선(102)은 상기 경계영역(DP)상에 형성한다.
이에 더하여, 도면에는 도시되지 않았으나, 상기 경계영역(DP)과 상기 패드영역(P)상에 각각 배치된 데이터 링크배선과 제 1 데이터 패드전극이 더 형성될 수 있다.
도 7을 참조하면, 상기 표시영역(D) 및 상기 패드영역(P)상에 각각 화소전극(120)과 게이트 패드전극(103)을 형성한다.
상기 화소전극(120)과 상기 게이트 패드전극(103)을 형성하기 위해, 먼저 상기 데이터 배선(104), 소스 및 드레인 전극(111, 112), 게이트 링크 배선(102)을 포함하는 기판(100)상에 제 2 도전막을 형성한다. 상기 제 2 도전막은 투명한 도전물질, 예컨대 ITO 또는 IZO를 증착하여 형성할 수 있다. 이후, 상기 제 2 도전막상에 마스크를 이용한 노광공정 및 현상공정을 통해 일정한 패턴을 갖는 제 2 포토레 지스트 패턴을 형성한다. 상기 제 2 포토레지스트 패턴을 식각마스크로 사용하는 상기 제 2 도전막의 식각공정을 통해, 상기 화소전극(120)과 상기 게이트 패드전극(103)을 형성할 수 있다. 상기 화소전극(120)은 상기 드레인 전극(112)의 에지부와 일부 중첩되도록 형성하여, 상기 화소전극(120)과 상기 드레인 전극(112)은 서로 전기적으로 연결될 수 있다. 또한, 상기 화소전극(120)은 각 화소별로 분리되어 있을 수 있다. 상기 게이트 패드전극(103)은 상기 게이트 링크배선(102)의 일부와 중첩되도록 형성됨에 따라, 상기 게이트 패드전극(103)과 상기 게이트 링크배선(102)을 서로 전기적으로 연결될 수 있다. 상기 게이트 패드전극(103)은 외부에 노출될 수 있어, 부식에 의해 평판표시장치의 신뢰성을 저하시킬 수 있다. 그러나, 상기 제 2 도전막은 다른 금속에 비해 큰 내식성을 가짐에 따라, 상기 게이트 패드전극(103)의 부식에 의해 신뢰성이 저하되는 것을 방지할 수 있다.
이에 더하여, 도면에는 도시하지 않았으나, 상기 게이트 패드전극(103)를 형성하는 공정에서 상기 제 1 데이터 패드전극을 덮는 제 2 데이터 패드전극이 더 형성될 수 있다.
도 8을 참조하면, 상기 드레인 전극(112)의 적어도 일부, 예컨대 상기 소스 및 드레인 전극(111, 112)의 양끝단을 노출하며, 상기 소스 및 드레인 전극(111, 112) 상부 및 상기 소스 및 드레인 전극(111, 112)사이의 이격 공간상에 유기 반도체 패턴(113), 게이트 절연패턴(114) 및 게이트 전극(115)을 형성한다.
상기 유기 반도체 패턴(113), 게이트 절연패턴(114) 및 게이트 전극(115)을 형성하기 위해, 먼저 상기 화소전극과 게이트 패드전극(103)을 포함하는 기판(100) 상에 유기 반도체층, 게이트 절연층 및 도전층을 순차적으로 형성한다.
상기 유기 반도체층은 유기 반도체 물질, 예컨대 페타신 또는 폴리사이오펜을 상기 화소전극(120)과 게이트 패드전극(103)을 포함하는 기판(100)상에 도포한다. 상기 유기 반도체층을 형성하는 방법의 예로서는 잉크젯 프린팅법, 슬릿 코팅법, 스프레이 코팅법, 바 코팅법, 스핀 코팅법, 닥터블레이드법등을 이용할 수 있다.
상기 게이트 절연층은 아크릴계 수지 또는 폴리비닐알코올과 같은 절연물질을 상기 유기반도체층상에 도포하여 형성할 수 있다. 그러나, 본 발명의 실시예에서 상기 게이트 절연층의 재질에 대해서 한정하는 것은 아니며, 상기 게이트 절연층은 산화실리콘, 질화실리콘등으로 형성할 수도 있다.
상기 도전층은 건식 식각이 가능한 도전물질로 형성할 수 있다. 예를 들면, 상기 도전층은 Mo, Cr 및 이들의 합금등을 증착하여 형성할 수 있다.
상기 도전층상에 마스크를 이용한 노광공정 및 현상공정을 통해 일정한 패턴을 갖는 제 3 포토레지스트 패턴(125)을 형성한다. 상기 제 3 포토레지스트 패턴(125)을 식각마스크로 사용하여 상기 도전층, 상기 게이트 절연층 및 상기 유기반도체층을 순차적으로 식각하여, 게이트 전극(115), 게이트 절연패턴(114) 및 유기 반도체 패턴(113)을 형성할 수 있다.
이에 따라, 상기 유기 반도체 패턴(113), 게이트 절연패턴(114) 및 게이트 전극(115)은 동일한 마스크를 이용하여 형성됨에 따라, 상기 유기 반도체 패턴(113), 게이트 절연패턴(114) 및 게이트 전극(115)은 동일한 형태를 가질 수 있 다.
이로써, 상기 박막트랜지스터(Tr)를 유기 박막트랜지스터로 형성함에 따라, 증착공정보다 용이한 습식공정을 통해 형성할 수 있다. 또한, 상기 박막트랜지스터(Tr)를 탑게이트로 형성함으로써, 상기 유기 반도체 패턴(113)과 상기 게이트 전극(115)을 동일한 마스크를 사용하여 형성할 수 있어, 공정 수를 절감할 수 있다.
도 9를 참조하면, 상기 박막트랜지스터(Tr)를 완성한 후, 상기 제 3 포토레지스트 패턴(125)을 에싱 또는 스트립 용액을 통해 제거할 수 있다. 그러나, 본 발명의 실시예에서는 상기 제 3 포토레지스트 패턴(125)을 잔류시켜, 상기 제 3 포토레지스트 패턴(125)의 제거공정으로 인해 상기 박막트랜지스터(Tr)가 손상되는 것을 방지시킨다.
상기 제 3 포토레지스트 패턴(125)을 포함하는 기판(100)상에 보호막(120)을 형성한다. 상기 보호막(120)은 감광성 수지로 형성할 수 있다. 예컨대, 상기 보호막(120)은 아크릴계 수지, 폴리비닐알코올, 폴리이미드 수지등으로 형성할 수 있다. 상기 보호막(120)이 감광성 수지로 형성됨에 따라, 상기 게이트 전극(115)을 노출하는 게이트 콘택홀, 상기 게이트 링크 배선(102)을 노출하는 게이트 링크 콘택홀, 상기 화소전극(130)을 노출하는 개구, 상기 게이트 패드전극(103)을 노출하는 게이트 패드 콘택홀을 형성하기 위해 별도의 포토레지스트 패턴을 형성하지 않아도 된다. 즉, 상기 보호막(120)의 상기 게이트 콘택홀, 상기 게이트 링크 콘택홀, 상기 개구 및 상기 게이트 패드 콘택홀은 상기 보호막(120)에 마스크를 이용한 노광 및 현상공정을 통해 형성할 수 있다. 그러나, 본 발명의 실시예에서 상기 보 호막(120)의 재질에 대해서 한정하는 것은 아니며, 상기 보호막(120)은 벤조사이클로부텐, 산화실리콘, 질화실리콘등으로 형성할 수도 있다.
상기 게이트 콘택홀은 상기 제 3 포토레지스트 패턴(125)을 관통하도록 형성되어 상기 게이트 전극(115)을 노출시킨다.
이때, 도면에는 도시되지 않았으나, 상기 보호막(120)은 상기 제 2 데이터 패드전극을 노출하는 데이터 패드 콘택홀이 더 형성될 수 있다.
도 10을 참조하면, 상기 표시영역(D)의 상기 보호막(120)상에 상기 게이트 콘택홀 및 상기 게이트 링크 콘택홀을 통해 상기 게이트 전극(115) 및 상기 게이트 링크배선(102)에 전기적으로 연결된 게이트 배선(101)을 형성한다.
상기 게이트 배선(101)을 형성하기 위해, 상기 보호막(120)상에 제 3 도전막을 형성한다. 상기 제 3 도전막은 저항이 낮은 도전 물질, 예컨대 Al, AlNd, Cu 및 이들의 합금중 어느 하나를 증착하여 형성할 수 있다. 이후, 상기 제 3 도전막상에 마스크를 이용한 노광공정 및 현상공정을 통해 일정한 패턴을 갖는 제 4 포토레지스트 패턴을 형성한다. 상기 제 4 포토레지스트 패턴을 식각마스크로 사용하여 상기 제 3 도전막의 식각 공정을 통해 상기 게이트 배선(10)을 형성할 수 있다.
상기 게이트 배선(101)은 상기 데이터 배선(104)과 교차하여, 상기 표시영역(D)에 화소를 정의할 수 있다.
이후, 도면에는 도시하지 않았으나, 상기 평판표시장치가 액정표시장치일 경우, 상기 화소전극(120)을 포함하는 기판상에 배향막을 형성하는 공정, 상기 기판상에 컬러필터 기판을 합착하는 단계, 상기 기판 및 상기 컬러필터 기판사이에 액 정층을 형성하는 단계를 더 수행할 수 있다. 이와 달리, 상기 평판표시장치가 유기발광다이오드 표시장치일 경우, 상기 화소전극(120)상에 유기발광층 및 공통전극을 형성하는 단계, 봉지기판을 이용한 봉지공정을 더 수행할 수 있다.
따라서, 본 발명의 실시예에서 게이트 배선(101)에 비해 선폭이 작고 조밀하게 배치되는 게이트 링크 배선(102)은 보호막(120)에 의해 덮히도록 하여, 후속 공정에서 상기 게이트 링크배선(102)이 필링되는 불량이 발생하는 것을 방지할 수 있다.
또한, 상기 박막트랜지스터(Tr)를 탑게이트형 유기박막트랜지스터로 형성함에 따라 공정 수 및 공정 비용을 절감할 수 있다.
도 1은 본 발명의 실시예에 따른 평판표시장치의 일부를 도시한 평면도이다.
도 2는 도 1에 도시된 평판표시장치 중 하나의 화소를 확대하여 도시한 평면도이다.
도 3은 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.
도 4는 게이트 링크 배선을 형성하는 공정후의 사진이다.
도 5는 배향막을 형성하는 공정후의 사진이다.
도 6 내지 도 10들은 본 발명의 제 2 실시예에 따른 평판표시장치의 제조 방법을 설명하기 위해 도시한 단면도들이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
100 : 기판 101 : 게이트 배선
102 : 게이트 링크 배선 103 : 게이트 패드 전극
104 : 데이터 배선 120 : 화소전극
130 : 보호막 Tr : 박막트랜지스터

Claims (9)

  1. 경계영역을 사이에 두고, 영상을 표시하는 표시 영역 및 상기 표시 영역의 주변에 배치된 패드 영역을 포함하는 기판;
    상기 표시영역의 기판상에 서로 일정한 이격공간을 가지며 배치된 소스 및 드레인 전극;
    상기 경계 영역에 배치된 게이트 링크 배선;
    적어도 상기 드레인 전극의 일부를 노출하며, 상기 소스전극과 상기 드레인 전극의 상부와 상기 이격 공간의 기판상에 배치된 유기 반도체 패턴;
    상기 유기 반도체 패턴상에 배치된 게이트 절연 패턴;
    상기 게이트 절연 패턴상에 배치된 게이트 전극;
    상기 표시영역의 기판상에 배치되며, 상기 드레인 전극과 전기적으로 접촉하는 화소전극;
    상기 패드영역의 기판상에 배치되며, 상기 게이트 링크 배선의 끝단과 전기적으로 연결된 게이트 패드전극;
    상기 화소전극, 상기 게이트 전극, 상기 게이트 링크배선, 상기 게이트 패드전극을 포함하는 기판상에 배치된 보호막; 및
    상기 표시영역의 상기 보호막상에 배치되며, 상기 게이트 전극과 상기 게이트 링크배선에 전기적으로 연결된 게이트 배선을 포함하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 링크배선은 상기 소스 및 드레인 전극과 동일한 도전물질을 포함하는 것을 특징으로 하는 평판표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 패드전극은 상기 화소전극과 동일한 도전물질을 포함하는 것을 특징으로 하는 평판표시장치
  4. 제 1 항에 있어서,
    상기 게이트 전극상에 배치되며 상기 게이트 전극과 동일한 형태를 가지되, 상기 게이터 전극의 일부를 노출하는 게이트 콘택홀을 구비하는 포토레지스트 패턴을 더 포함하는 것을 특징으로 하는 평판표시장치.
  5. 제 1 항에 있어서,
    상기 게이트 전극, 상기 유기 반도체 패턴 및 상기 게이트 절연패턴은 동일한 형태를 갖는 것을 특징으로 하는 평판표시장치.
  6. 경계영역을 사이에 두고 표시영역과 패드영역을 갖는 기판을 제공하는 단계;
    상기 표시영역의 기판상에 배치된 데이터 배선, 소스 및 드레인 전극과 상기 경계영역의 기판상에 배치된 게이트 링크 배선을 형성하는 단계;
    상기 표시영역 및 상기 패드영역 각각에 상기 드레인 전극에 전기적으로 연결된 화소전극과 상기 게이트 링크 배선에 전기적으로 연결된 게이트 패드 전극을 형성하는 단계;
    적어도 상기 드레인 전극의 일부를 노출하며, 상기 소스전극과 상기 드레인 전극의 상부와 상기 이격 공간의 기판상에 배치된 유기 반도체 패턴, 게이트 절연패턴 및 게이트 전극을 형성하는 단계;
    상기 데이터 배선, 소스 및 드레인 전극, 게이트 링크 배선, 화소전극, 게이트 전극 및 게이트 패드 전극을 포함하는 기판상에 보호막을 형성하는 단계; 및
    상기 보호막상에 상기 데이터 배선과 교차하며, 상기 게이트 전극과 상기 게이트 링크배선에 전기적으로 연결된 게이트 배선을 형성하는 단계를 포함하는 평판표시장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 유기 반도체 패턴, 게이트 절연패턴 및 게이트 전극을 형성하는 단계는
    상기 소스전극과 상기 드레인 전극을 포함하는 기판상에 유기반도체층, 게이트 절연층, 도전층을 순차적으로 형성하는 단계;
    상기 도전층상에 일정한 패턴을 갖는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 유기반도체층, 게이트 절연층 및 도전층을 식각하여 상기 유기 반도체 패턴, 게이트 절연패턴 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 유기반도체층, 게이트 절연층 및 도전층을 식각하여 상기 유기 반도체 패턴, 게이트 절연패턴 및 게이트 전극을 형성하는 단계이후에 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 유기반도체층, 게이트 절연층 및 도전층을 식각하여 상기 유기 반도체 패턴, 게이트 절연패턴 및 게이 트 전극을 형성하는 단계이후에 상기 보호막은 상기 포토레지스트 패턴을 포함하는 기판상에 형성하는 것을 특징으로 하는 평판표시장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415484B1 (ko) * 2011-05-24 2014-07-04 보에 테크놀로지 그룹 컴퍼니 리미티드 유기 ｔｆｔ 어레이 기판 및 그 제조 방법
JP2021064002A (ja) * 2021-01-07 2021-04-22 セイコーエプソン株式会社 電気光学装置及び電子機器
US11423838B2 (en) 2012-04-03 2022-08-23 Seiko Epson Corporation Electro-optical device and electronic apparatus

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101058459B1 (ko) * 2004-12-02 2011-08-24 엘지디스플레이 주식회사 액정표시장치용 다 모델 적용 어레이 기판 및 그 제조방법
KR101163576B1 (ko) * 2006-04-20 2012-07-06 엘지디스플레이 주식회사 유기 반도체물질을 이용한 액정표시장치용 어레이 기판 및그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415484B1 (ko) * 2011-05-24 2014-07-04 보에 테크놀로지 그룹 컴퍼니 리미티드 유기 ｔｆｔ 어레이 기판 및 그 제조 방법
US8785264B2 (en) 2011-05-24 2014-07-22 Boe Technology Group Co., Ltd. Organic TFT array substrate and manufacture method thereof
US11423838B2 (en) 2012-04-03 2022-08-23 Seiko Epson Corporation Electro-optical device and electronic apparatus
US11710454B2 (en) 2012-04-03 2023-07-25 Seiko Epson Corporation Electro-optical device and electronic apparatus
US12073789B2 (en) 2012-04-03 2024-08-27 Seiko Epson Corporation Electro-optical device and electronic apparatus
US12456430B2 (en) 2012-04-03 2025-10-28 Seiko Epson Corporation Electro-optical device and electronic apparatus
JP2021064002A (ja) * 2021-01-07 2021-04-22 セイコーエプソン株式会社 電気光学装置及び電子機器

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