KR20090077300A - 반도체 메모리 소자의 접합영역 및 그의 형성 방법 - Google Patents

반도체 메모리 소자의 접합영역 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 게이트 라인들이 형성된 반도체 기판, 게이트 라인들 사이의 반도체 기판에 서로 다른 질량의 불순물이 주입되어 서로 다른 폭으로 형성된 접합영역들을 포함하는 반도체 메모리 소자의 접합영역으로 이루어진다.
접합영역, 인, 비소, P, As, 문턱전압, 보조막, SiO₂

Description

반도체 메모리 소자의 접합영역 및 그의 형성 방법{Junction of semiconductor memory device and forming method thereof}
본 발명은 반도체 메모리 소자의 접합영역 및 그의 형성 방법에 관한 것으로, 특히 프로그램 디스터번스(disturbance) 특성을 개선하기 위한 반도체 메모리 소자의 접합영역 및 그의 형성 방법에 관한 것이다.
반도체 메모리 소자는 데이터가 저장되는 다수개의 메모리 셀들 및 구동전압을 전달하는 다수개의 트랜지스터들을 포함한다.
플래시 메모리 소자를 예를 들어 설명하면, 플래시 메모리 소자는 직렬로 연결된 다수개의 메모리 셀들을 포함하여 스트링(string)을 이루고, 스트링의 양 단에는 셀렉트 트랜지스터(select transistor)들이 형성된다. 서로 다른 스트링에 형성된 메모리 셀들은 워드라인을 통하여 전기적으로 서로 연결되며, 셀렉트 트랜지스터들은 셀렉트 라인을 통하여 전기적으로 서로 연결된다.
도 1은 종래의 반도체 메모리 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체 기판(10)의 상부에 셀렉트 라인(SL) 및 다수개의 워드라인들(WL0 및 WL1; 설명의 편의를 위하여 두 개만 도시하였음)이 형성된다. 구체적으로 설명하면, 셀렉트 라인(SL) 및 워드라인들(WL0 및 WL1)은 터널 절연막(12), 플로팅 게이트용 제1 도전막(14), 유전체막(16), 콘트롤 게이트용 제2 도전막(18) 및 게이트 마스크 패턴(20)이 적층된 구조로 형성될 수 있다. 그리고, 셀렉트 라인(SL) 및 워드라인들(WL0 및 WL1) 각각의 사이에는 접합영역(10a)을 형성하여 전기적으로 연결되도록 한다. 일반적으로, 접합영역(10a)은 N형 불순물을 주입하여 형성하는데, 예를 들면, 인(Phosphorus; P)을 주입할 수 있다.
특히, 플래시 메모리 소자의 프로그램 동작 시, 프로그램될 셀이 포함된 스트링을 제외한 다른 스트링들의 웰(well)은 부스팅(boosting) 시켜 선택된 워드라인과 연결된 메모리 셀에 전자가 유입되지 않도록 한다. 하지만, 반도체 메모리 소자의 집적도 증가로 셀렉트 라인(SL) 및 워드라인들(WL0 및 WL1) 간의 간격이 좁아짐에 따라 핫캐리어(hot carrier)의 유입이 증가할 수 있다. 즉, 프로그램되지 말아야 할 메모리 셀에 전자가 유입될 수 있으며, 이로 인해 문턱전압 분포 폭이 넓어지거나 변할 수 있고, 프로그램 디스터번스(disturbance) 특성이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 셀 영역의 셀렉트 라인 및 워드라인들 사이의 반도체 기판에 질량이 서로 다른 불순물을 사용하여 더블 접합영역을 형성함으로써 프로그램 디스터번스 특성을 감소시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자의 접합영역은, 게이트 라인들이 형성된 반도체 기판을 포함한다. 게이트 라인들 사이의 반도체 기판에 서로 다른 질량의 불순물이 주입되어 형성된 접합영역들을 포함하는 반도체 메모리 소자의 접합영역으로 이루어진다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 접합영역은, 게이트 라인들이 형성된 반도체 기판을 포함한다. 게이트 라인들 사이의 반도체 기판에 서로 다른 질량의 불순물이 주입되어 서로 다른 폭으로 형성된 접합영역들을 포함하는 반도체 메모리 소자의 접합영역으로 이루어진다.
접합영역들은 제1 접합영역 및 제1 접합영역에 주입된 불순물보다 큰 질량의 불순물이 주입된 제2 접합영역을 포함한다.
제2 접합영역은 제1 접합영역보다 좁은 폭으로 형성되며, 제1 접합영역은 제2 접합영역보다 깊게 형성된다.
제1 접합영역은 인(phosphorus; P)이 주입되고, 제2 접합영역은 비 소(Arsenic ; As)가 주입된다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방법은, 게이트 라인들이 형성된 반도체 기판이 제공된다. 게이트 라인들을 포함한 반도체 기판의 표면을 따라 보조막을 형성한다. 셀 영역에 형성된 게이트 라인들 사이의 반도체 기판에 제1 접합영역을 형성한다. 셀 영역에 형성된 게이트 라인들 사이의 반도체 기판에 제1 접합영역보다 큰 질량의 불순물을 주입하여 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.
제1 접합영역에 인(P)을 주입할 경우, 제2 접합영역에는 인(P)보다 질량이 큰 비소(As)를 주입한다.
제1 접합영역은 15KeV 내지 30KeV의 에너지를 가하여 형성하며, 제2 접합영역은 10KeV 내지 25KeV의 에너지를 가하여 형성한다. 이때, 보조막은 SiO2막으로 형성한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방법은, 게이트 라인들이 형성된 반도체 기판이 제공된다. 셀 영역에 형성된 게이트 라인들 사이의 반도체 기판에 제1 접합영역을 형성한다. 게이트 라인들을 포함한 반도체 기판의 표면을 따라 보조막을 형성한다. 셀 영역에 형성된 게이트 라인들 사이의 반도체 기판에 제1 접합영역보다 큰 질량의 불순물을 주입하여 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방 법은, 게이트 라인들이 형성된 반도체 기판이 제공된다. 게이트 라인들을 포함한 반도체 기판의 표면을 따라 보조막을 형성한다. 셀 영역에 형성된 게이트 라인들 사이의 반도체 기판에 서로 다른 질량의 불순물을 주입하여 폭이 서로 다른 제1 접합영역 및 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.
제1 접합영역보다 좁은 폭으로 제2 접합영역을 형성할 경우, 제1 접합영역은 인(P)을 불순물로 주입하여 형성하며, 제2 접합영역은 비소(As)를 불순물로 주입하여 형성한다.
제1 접합영역은 15KeV 내지 30KeV의 에너지를 가하여 형성하며, 제2 접합영역은 10KeV 내지 25KeV의 에너지를 가하여 형성한다. 제1 접합영역의 깊이는 제2 접합영역보다 깊게 형성한다.
본 발명은, 셀 영역의 셀렉트 라인 및 워드라인들 사이의 반도체 기판에 질량이 서로 다른 불순물을 사용하여 더블 접합영역을 형성함으로써 누설전류의 발생을 억제할 수 있고, 핫캐리어 발생 시 이동을 억제하여 프로그램 디스터번스 특성을 감소시킬 수 있다. 이에 따라, 반도체 메모리 소자의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 플래시 메모리 소자를 예를 들어 설명하면 다음과 같다.
플래시 메모리 소자는 데이터가 저장되는 메모리 셀들 및 구동전압을 전달하는 셀렉트 트랜지스터들을 포함한다. 메모리 셀들은 워드라인들(WL0 및 WL1)을 통하여 전기적으로 서로 연결되고, 셀렉트 트랜지스터들은 셀렉트 라인(SL)을 통하여 전기적으로 서로 연결될 수 있다.
구체적으로 설명하면, 반도체 기판(200)의 상부에 터널 절연막(202), 플로팅 게이트용 제1 도전막(204), 유전체막(206), 콘트롤 게이트용 제2 도전막(208) 및 게이트 마스크 패턴(210)을 형성한다. 게이트 마스크 패턴(210)에 따라 제2 도전막(208), 유전체막(206), 제1 도전막(204) 및 터널 절연막(202)을 패터닝하여 워드라인들(WL0 및 WL1) 및 셀렉트 라인(SL)을 형성한다. 예를 들면, 하나의 스트링은 16개 또는 32개의 워드라인들을 포함하고, 소스 셀렉트 라인 및 드레인 셀렉트 라인을 포함할 수 있다. 도면에서는, 이 중에서, 소스 셀렉트 라인(SL)과 제0 워드라인(WL0) 및 제1 워드라인(WL1)을 도시하였다. 또한, 패터닝 공정 시, 패터닝되는 영역의 터널 절연막(202) 일부를 잔류시켜 후속 버퍼막(buffer layer)으로 사용할 수도 있다.
도 2b를 참조하면, 셀렉트 라인(SL), 워드라인들(WL0 및 WL1을 포함한 워드라인들) 및 노출된 반도체 기판(200)의 표면을 따라 후속 접합영역의 형성 공정 시 접합영역의 폭 차이를 발생시키기 위한 보조막(212)을 형성한다. 보조막(212)은 산화막으로 형성하는 것이 바람직하며, SiO2막으로 형성할 수 있다. 이때, 보조막(212)은 스텝 커버리지(step coverage)가 우수한 화학적 기상 증착법(chemical vapor deposition; CVD)을 실시하여 50Å 내지 100Å의 두께로 형성할 수 있다. 또한, 보조막(212)은 후속 접합영역을 형성하기 위한 이온주입 공정 시 버퍼막으로 사용될 수도 있다.
도 2c를 참조하면, 보조막(212)이 형성된 반도체 기판(200)에 이온주입 공정을 실시하여 접합영역(JC)을 형성하는데, 셀 영역 및 주변회로 영역이 구획된 반도체 기판에서는 셀 영역이 개방된 마스크 패턴을 사용하여 실시하는 것이 바람직하다. 예를 들면, 셀렉트 라인(SL)들 및 워드라인들(WL0 및 WL1을 포함한 워드라인들)을 포함한 반도체 기판(200)의 상부에 셀 영역이 개방된 포토레지스트 패턴(미도시)을 형성한다. 그리고, 포토레지스트 패턴(미도시)에 따라 제1 이온주입 공정 및 제2 이온주입 공정을 실시하여 폭이 서로 다른 제1 접합영역(J1) 및 제2 접합영역(J2)을 형성한다. 특히, 제1 이온주입 공정 및 제2 이온주입 공정은 서로 다른 에너지를 가하여 서로 다른 질량의 불순물을 주입하는 것이 바람직하다.
구체적으로 설명하면 다음과 같다.
제1 이온주입 공정은 N형 불순물로 인(Phosphorus; P)을 사용할 수 있으며, 이때, 15KeV 내지 30KeV의 에너지를 가하여 실시할 수 있다. 그리고, 제2 이온주입 공정을 실시하는데, 제2 이온주입 공정은 N형 불순물로 비소(Arsenic; As)를 사용할 수 있다. 그리고, 제2 이온주입 공정은 제1 이온주입 공정보다 낮은 10KeV 내지 25KeV의 에너지를 가하여 실시할 수 있다. 제1 및 제2 이온주입 공정을 실시한 이후에, 포토레지스트 패턴(미도시)은 제거한다.
이어서, 주입된 불순물을 활성화 시키기 위한 열처리 공정을 실시한다. 열처리 공정을 실시하면 주입된 불순물들이 반도체 기판(200) 내에서 확산되는데, 인(P) 불순물이 주입된 제1 접합영역(J1)은 인(P)보다 질량이 큰 비소(As)가 주입된 제2 접합영역(J2)보다 확산이 더 빠르게 진행될 수 있다. 이에 따라, 제1 접합영역(J1)의 폭은 제2 접합영역(J2)보다 넓어지게 되고, 제1 접합영역(J1)의 깊이는 제2 접합영역(J2)보다 깊게 형성된다. 또한, 제1 및 제2 이온주입 공정 시 셀렉트 라인(SL) 및 워드라인들(WL0 및 WL1)의 측벽에 형성된 보조막(212)에 의해 제2 접합영역(J2)이 좁게 형성되었으므로 열처리 공정을 실시한 이후에도 제2 접합영역(J2)의 확산된 폭 또한 좁게 형성된다.
구체적으로, 인(P)과 비소(As)의 질량을 비교하면, 인(P)의 질량은 31g/mol이며, 비소(As)는 질량이 75g/mol이다. 즉, 열처리 공정을 실시할 경우, 비소(As)보다 질량이 작은 인(P)의 확산 폭이 더 넓어질 수 있다. 이에 따라, 제1 접합영역(J1)과 제2 접합영역(J2) 간의 폭 및 깊이 차이가 발생할 수 있다.
이로써, 후속 프로그램 동작 시 핫캐리어(hot carrier)가 발생하여도 제2 접합영역(J2) 내에서의 이동 속도가 느려지게 되어 프로그램 디스터번스(disturbance) 현상이 감소하게 된다. 예를 들면, 플래시 메모리 소자의 프로그램 동작 시, 선택된 워드라인에는 프로그램 전압(예를 들면, 24.3V)을 인가하고, 나머지 워드라인들에는 패스전압(예를 들면, 9.5V)을 인가한다. 그리고, 선택된 스트링의 비트라인으로는 접지전압(예를 들면, 0V)을 인가하고, 나머지 비트라인들에는 전원전압(예를 들면, Vcc)을 인가한다. 이때, 선택되지 않은 스트링의 반도체 기판(200)에는 부스팅(boosting) 현상이 발생하는데, 서로 다른 폭으로 형성되고, 서로 다른 질량의 제1 및 제1 접합영역(J1 및 J2)에 의해 핫캐리어(hot carrier)의 이동이 억제될 수 있다. 이로써, 플래시 메모리 소자의 문턱전압 변화를 감소시킬 수 있고, 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 셀 영역(cell region) 상에 셀렉트 라인(SL) 및 워드라인들(WL0 및 WL1)이 형성된 반도체 기판(300)이 제공된다. 구체적으로 설명하면, 셀렉트 라인(SL) 및 워드라인들(WL0 및 WL1)은 터널 절연막(302), 플로팅 게이트용 제1 도전막(304), 유전체막(306), 콘트롤 게이트용 제2 도전막(308) 및 게이트 마스크 패턴(310)이 적층된 구조로 형성될 수 있다. 이때, 셀렉트 라인(SL)의 유전체막(306) 일부는 제거되어 제1 도전막(304) 및 제2 도전막(208)이 전기적으로 서로 연결되도록 한다.
도 3b를 참조하면, 제1 이온주입 공정을 실시하여 제1 접합영역(J1)을 형성한다. 이때, 주변회로 영역은 덮이고 셀 영역이 개방된 포토레지스트 패턴(미도시)을 형성한 후, 제1 이온주입 공정을 실시할 수 있다. N형 불순물을 사용할 경우, 제1 이온주입 공정은 불순물로 인(P)을 사용할 수 있다. 이때, 제1 이온주입 공정은 15KeV 내지 30KeV의 에너지를 가하여 실시하는 것이 바람직하다. 제1 접합영역(J1)을 형성한 이후에, 포토레지스트 패턴(미도시)을 제거하고 주입된 불순물(예를 들면, P)을 활성화하기 위한 열처리 공정을 실시한다.
도 3c를 참조하면, 셀렉트 라인(SL), 워드라인들(WL0 및 WL1) 및 제1 접합영역(J1)이 형성된 반도체 기판(300)의 표면을 따라 보조막(312)을 형성한다. 보조막(312)은 산화막으로 형성할 수 있으며, 예를 들면, SiO2막으로 형성할 수 있다.
SiO2막은 반도체 기판(300)의 상부에 형성된 게이트 라인들(예를 들면, SL, WL0 및 WL1)의 측벽에 형성되어야 하므로 스텝 커버리지(step coverage) 특성이 우수한 화학적 기상 증착법(CVD)을 실시하여 형성하는 것이 바람직하며, 50Å 내지 100Å의 두께로 형성할 수 있다.
도 3d를 참조하면, 보조막(312) 및 제1 접합영역(J1)이 형성된 반도체 기판(300)에 제2 이온주입 공정을 실시하여 제2 접합영역(J2)을 형성한다. 이때, 셀 영역이 개방된 포토레지스트 패턴(미도시)을 형성한 후 제2 이온주입 공정을 실시하는 것이 바람직하다. 제2 이온주입 공정은 제1 이온주입 공정시에 주입한 불순물과 질량이 서로 다른 불순물을 서로 다른 에너지로 주입하는 것이 바람직하다. 예 를 들면, 제2 이온주입 공정은 불순물로 비소(As)를 사용할 수 있으며, 이때 10KeV 내지 25KeV의 에너지를 가하여 실시할 수 있다.
이어서, 포토레지스트 패턴(미도시)을 제거하고 제2 접합영역(J2)에 주입된 불순물을 활성화하기 위한 열처리 공정을 실시한다. 이때, 제2 접합영역(J2)은 보조막(312)의 두께에 따라 제1 접합영역(J1)보다 좁은 폭으로 형성된다. 또한, 제2 접합영역(J2)에 주입된 비소(As)는 질량이 75g/mol로써 제1 접합영역(J1)에 주입된 인(P)의 질량(31g/mol)보다 크다. 이에 따라, 제1 접합영역(J2)은 열처리 공정을 실시하여도 제1 접합영역(J1)보다 확산 폭이 적기 때문에 제1 접합영역(J1)보다 좁은 폭으로 확산된다. 이로써, 접합영역(JC)은 이중(double) 구조로 형성된다. 이에 따라, 후속 플래시 메모리 소자의 동작 시 접합영역(JC) 내에 핫캐리어(hot carrier)가 발생하여도 제2 접합영역(J2) 내에서는 이동이 억제되고, 제1 접합영역(J1) 내에서 이동하더라도 제2 접합영역(J2)에 의해 이동 거리가 길어지기 때문에 불필요한 프로그램 동작이 수행되는 것을 방지할 수 있다.
이로써, 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 반도체 메모리 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300 : 반도체 기판 202, 302 : 터널 절연막
204, 304 : 제1 도전막 206, 306 : 유전체막
208, 308 : 제2 도전막 210, 310 : 게이트 마스크 패턴
212, 312 : 보조막

Claims (18)

  1. 게이트 라인들이 형성된 반도체 기판;
    상기 게이트 라인들 사이의 상기 반도체 기판에 서로 다른 질량의 불순물이 주입되어 형성된 접합영역들을 포함하는 반도체 메모리 소자의 접합영역.
  2. 게이트 라인들이 형성된 반도체 기판;
    상기 게이트 라인들 사이의 상기 반도체 기판에 서로 다른 질량의 불순물이 주입되어 서로 다른 폭으로 형성된 접합영역들을 포함하는 반도체 메모리 소자의 접합영역.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 접합영역들은 제1 접합영역 및 상기 제1 접합영역에 주입된 불순물보다 큰 질량의 불순물이 주입된 제2 접합영역을 포함하는 반도체 메모리 소자의 접합영역.
  4. 제 3 항에 있어서,
    상기 제2 접합영역은 상기 제1 접합영역보다 좁은 폭으로 형성된 반도체 메모리 소자의 접합영역.
  5. 제 3 항에 있어서,
    상기 제1 접합영역은 상기 제2 접합영역보다 깊게 형성된 반도체 메모리 소자의 접합영역.
  6. 제 3 항에 있어서,
    상기 제1 접합영역은 인(phosphorus; P)이 주입된 반도체 메모리 소자의 접합영역.
  7. 제 3 항에 있어서,
    상기 제2 접합영역은 비소(Arsenic ; As)이 주입된 반도체 메모리 소자의 접합영역.
  8. 게이트 라인들이 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 라인들을 포함한 상기 반도체 기판의 표면을 따라 보조막을 형성하는 단계;
    셀 영역에 형성된 상기 게이트 라인들 사이의 상기 반도체 기판에 제1 접합영역을 형성하는 단계; 및
    상기 셀 영역에 형성된 상기 게이트 라인들 사이의 상기 반도체 기판에 상기 제1 접합영역보다 큰 질량의 불순물을 주입하여 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  9. 제 8 항에 있어서,
    상기 제1 접합영역에 인(P)을 주입할 경우, 상기 제2 접합영역에는 상기 인(P)보다 질량이 큰 비소(As)를 주입하는 반도체 소자의 접합영역 형성 방법.
  10. 제 9 항에 있어서,
    상기 제1 접합영역은 15KeV 내지 30KeV의 에너지를 가하여 형성하는 반도체 소자의 접합영역 형성 방법.
  11. 제 9 항에 있어서,
    상기 제2 접합영역은 10KeV 내지 25KeV의 에너지를 가하여 형성하는 반도체 소자의 접합영역 형성 방법.
  12. 제 8 항에 있어서,
    상기 보조막은 SiO2막으로 형성하는 반도체 소자의 접합영역 형성 방법.
  13. 게이트 라인들이 형성된 반도체 기판이 제공되는 단계;
    셀 영역에 형성된 상기 게이트 라인들 사이의 상기 반도체 기판에 제1 접합영역을 형성하는 단계;
    상기 게이트 라인들을 포함한 상기 반도체 기판의 표면을 따라 보조막을 형성하는 단계; 및
    상기 셀 영역에 형성된 상기 게이트 라인들 사이의 상기 반도체 기판에 상기 제1 접합영역보다 큰 질량의 불순물을 주입하여 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  14. 게이트 라인들이 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 라인들을 포함한 상기 반도체 기판의 표면을 따라 보조막을 형성하는 단계; 및
    셀 영역에 형성된 상기 게이트 라인들 사이의 상기 반도체 기판에 서로 다른 질량의 불순물을 주입하여 폭이 서로 다른 제1 접합영역 및 제2 접합영역을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  15. 제 14 항에 있어서,
    상기 제1 접합영역보다 좁은 폭으로 상기 제2 접합영역을 형성할 경우, 상기 제1 접합영역은 인(P)을 불순물로 주입하여 형성하며, 상기 제2 접합영역은 비소(As)를 불순물로 주입하여 형성하는 반도체 소자의 접합영역 형성 방법.
  16. 제 14 항에 있어서,
    상기 제1 접합영역은 15KeV 내지 30KeV의 에너지를 가하여 형성하는 반도체 소자의 접합영역 형성 방법.
  17. 제 14 항에 있어서,
    상기 제2 접합영역은 10KeV 내지 25KeV의 에너지를 가하여 형성하는 반도체 소자의 접합영역 형성 방법.
  18. 제 14 항에 있어서,
    상기 제1 접합영역의 깊이는 상기 제2 접합영역보다 깊게 형성하는 반도체 소자의 접합영역 형성 방법.
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