KR20090111862A - 광전 반도체칩 및 이러한 반도체칩을 위한 접촉 구조의 형성 방법 - Google Patents

광전 반도체칩 및 이러한 반도체칩을 위한 접촉 구조의 형성 방법

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KR20090111862A
KR20090111862A KR1020097017993A KR20097017993A KR20090111862A KR 20090111862 A KR20090111862 A KR 20090111862A KR 1020097017993 A KR1020097017993 A KR 1020097017993A KR 20097017993 A KR20097017993 A KR 20097017993A KR 20090111862 A KR20090111862 A KR 20090111862A
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Abstract

반도체 몸체(2)를 포함한 광전 반도체칩(1)이 제공되고, 상기 반도체 몸체는 복사 생성을 위해 적합한 활성 영역(3)을 가진 반도체 층시퀀스를 포함한다. 이 때 반도체칩은 상기 반도체 몸체(2)상에 배치되며 상기 활성 영역(3)과 전기 전도적으로 연결된 접촉층(6) 및 상기 반도체 몸체(2)상에 배치되되 상기 활성 영역(3)에서 장벽층(5)과 반대 방향에 있는 측에 배치된 전극(14)을 포함한다. 상기 접촉층(6)은 복사 투과성이며 전기 전도성이고, 반도체 층 시퀀스의 장벽층(5) 및 상기 반도체 몸체(2)상에 도포되어 구조를 가지는 연결층(4)에 인접한다. 상기 전극은 연결 영역(140)을 포함하고, 이 때 상기 접촉층(6)은 전극(14)의 연결 영역(140)에 의해 덮인 장벽층(5)의 영역에서 상기 장벽층에 전면으로 인접한다.

Description

광전 반도체칩 및 이러한 반도체칩을 위한 접촉 구조의 형성 방법{OPTOELECTRONIC SEMICONDUCTOR CHIP，AND METHOD FOR THE PRODUCTION OF A CONTACT STRUCTURE FOR SUCH A CHIP}
본 특허 출원은 독일 특허 출원 10 2007 005 672.0 및 10 2007 020 291.3의 우선권을 주장하고, 이의 개시 내용은 본 명세서에서 참고로 포함된다.
본 발명은 광전 반도체칩에 관한 것으로, 특히, 예를 들면 발광 다이오드 칩과 같은 복사 생성 반도체칩에 관한 것이다.
본 발명의 과제는 향상된 효율을 가진 반도체칩 및 이러한 반도체칩을 제조하기에 적합한 방법을 제공하는 것이다.
도 1은 광전 반도체칩의 실시예를 개략적 단면도로 도시한다.
도 2는 광전 반도체칩의 다른 실시예를 개략적 단면도로 도시한다.
도 3은 광전 반도체칩의 또 다른 실시예를 개략적 단면도로 도시한다.
도 4는 광전 반도체칩의 실시예에 따른 반도체 몸체의 상측 내지 하측을 도 4A 및 4B에서 개략적 평면도로 도시한다.
도 5는 복사 생성에 적합한 광전 반도체칩용 접촉 구조를 형성하기 위한 본 발명에 따른 방법의 일 실시예를 도 5A 내지 5D에서 도시한다.
도 6은 복사 생성에 적합한 광전 반도체칩용 접촉 구조를 형성하기 위한 본 발명에 따른 방법의 다른 실시예를 도 6A 내지 6D에서 도시한다.
상기 과제는 독립 청구항 1항 내지 23항에 따른 반도체칩 내지 방법을 통해 해결된다.
유리하게는, 반도체 몸체에 인접할 뿐만 아니라 상기 반도체 몸체상에 도포되어 구조화된 연결층에도 인접하는 접촉층에 의해, 반도체 몸체로의 전하 캐리어 주입은 상기 반도체 몸체에서 연결층에 의해 덮인 영역들로 집중될 수 있다. 연결층으로 덮인 영역들에 비해, 반도체 몸체에서 연결층이 없는 영역으로서, 상기 반도체 몸체와 접촉층이 인접하게 되는 영역에서는, 전하 캐리어 주입이 감소될 수 있다. 이에 상응하여, 접촉층이 반도체 몸체에 직접 접하는 영역들로부터 감소된 전하 캐리어들만이 활성 영역에 도달하게 되고, 이를 통해 활성 영역의 해당 영역들에는 비교적 적은 복사력만 생성된다.
반도체 몸체에서 접촉층과 반대 방향에 있는 측에 배치되는 전극의 연결 영역, 예를 들면 본딩 와이어와 결합되기 위해 구비되는 전극 영역은 활성 영역에서 생성되는 복사에 대해 매우 흡수적인 경우가 많다. 그러므로, 상기 연결 영역에 의해 덮이는 영역에서 전극과 반대 방향에 있는 측으로부터 반도체 몸체로의 전하 캐리어 주입은, 원하는대로 감소할 수 있다는 이점이 있다. 이러한 점은, 상기 영역에서 리세스가 형성되어 구조화되는 연결층에 의해 달성될 수 있다. 연결 영역의 하부에서 발생하는 복사력 및 그 위에서 연결 영역에 흡수될 수 있는 복사력은 감소된다.
광전 반도체칩 및 복사 생성을 위해 적합한 광전 반도체칩용 접촉 구조의 형성 방법에 대한 다른 유리한 실시예들은 종속 청구항들의 주제이다.
이하, 광전 반도체칩 및 복사 생성을 위해 적합한 광전 반도체칩용 접촉 구조의 형성 방법에 대한 실시예들은 도면을 참조하여 더욱 상세히 설명된다.
도 1 및 도 2는 예를 들면 LED 칩과 같은 광전 반도체칩의 서로 다른 실시예들에 대해 각각 개략적 단면도로 도시한다.
반도체칩(1)은 각각 반도체 몸체(2)를 포함하고, 상기 반도체 몸체는 복사 생성을 위해 적합한 활성 영역(3)을 가진 반도체 층 시퀀스를 포함한다. 바람직하게는 에피택시얼하게, 예를 들면 MOVPE(metal organic vapor phase epitaxy)를 이용하여 성장 기판(미도시)상에 성장된 반도체 층 시퀀스는 장벽층(5)을 더 포함한다. 도 1 및 도 2에서 도시된 반도체칩의 실시예들에서, 장벽층은 연속층으로서 형성된다.
반도체 몸체(2)상에는 복사 투과성이며 전기 전도성인 접촉층(6)이 배치되며, 상기 접촉층은, 장벽층(5)상에 배치되며 상기 반도체 몸체(2)상에 도포되어 국부적으로 리세스가 형성된 연결층(4)에 인접할 뿐만 아니라 장벽층(5)에도 인접한다. 예를 들면, 연결층(4)은 가령 스퍼터링 공정과 같은 물리적 증착 방법을 이용하여 도포될 수 있다.
전극(14)은 반도체칩(1)의 반도체 몸체상에서 장벽층(5)과 반대 방향에 있는 활성 영역(3)의 측에, 특히 반도체 몸체(2)의 상측(13)에 배치된다. 도 4A에 도시된 바와 같이, 전극(14)은 연결 영역(140)을 포함한다. 바람직하게는, 상기 연결 영역은 본딩 와이어와 전기적으로 연결되기 위해 구비되고, 그에 상응하여 본딩 패드로서 형성될 수 있다. 또한, 전극은, 연결 영역으로부터 시작하여 반도체 몸체의 상측(13)에 걸쳐 전류가 확산되도록 하기 위해, 연결 영역(140)과 전기 전도적으로 연결된 복수 개의 단부들(141)을 포함할 수 있다(도 1 및 도 2에는 도시되지 않음, 도 4 참조). 연결 영역에 의해, 반도체 몸체(1)는 예를 들면 리드 프레임 또는 리드판과 같은 외부 연결 리드와 전기 전도적으로 연결될 수 있다. 전극(14)은 금속 배선으로 실시될 수 있다.
연결층과 기계적으로 직접 접촉하는 접촉층의 영역에는 전기적 접촉 영역(7)이 형성되고, 상기 전기적 접촉 영역에 의해 접촉층(6)은 활성 영역(3)과 전기 전도적으로 연결된다. 장벽층(5)과 기계적으로 직접 접촉하는 접촉층(6)의 영역에는 전기적 장벽 영역(8)이 형성된다.
전기적 접촉 영역(7)을 경유하여 반도체 몸체로의 전하 캐리어 주입에 비해, 전기적 장벽 영역(8)을 경유하여 반도체 몸체(2)로의 전하 캐리어 주입이 어렵다.특히, 접촉층, 연결층 및 장벽층의 물질은 목적에 따라 선택되되, 연결층(4)에 대한 접촉층(6)의 전기적 접촉 저항이 장벽층(5)에 대한 접촉층(6)의 전기적 저항보다 작도록 선택된다. 바람직하게는, 연결층(4)에 대한 접촉층(6)의 전기적 접촉 저항은 오믹(ohmic) 거동을 가지는 반면, 장벽층(5)에 대한 접촉층(6)의 전기적 접촉 저항은 비-오믹(non-ohmic) 거동을 포함한다. 전기적 접촉 영역(7) 및 장벽 영역(8)은 접촉층(6)과 병렬 연결된다. 그러므로, 접촉 영역(7)을 경유하는 것에 비해, 장벽 영역(8)을 경유하면 현저히 적은 전하 캐리어들이 반도체 몸체로 주입된다.
덧붙여 말하건대, 장벽층(5)은 반도체 몸체에 별도로 구비된 층일 필요는 없으며, 오히려 반도체층(16)에 통합될 수 있다. 특히, 예를 들면 접촉층을 향한 반도체층(16)의 영역이 장벽층으로 역할할 수 있다.
장벽층(5)에 대한 접촉층(6)의 접촉 저항을 크게 얻기 위해, 장벽층의 불순물 농도는 낮게 선택하는 것이 유리할 수 있다. 예를 들면, 장벽층에서 불순물 농도는 1*1018 l/(cm3) 이하일 수 있으며, 예를 들면 p형 장벽층의 경우 Mg 또는 C가 도핑되는 것이 바람직하고, n형 장벽층의 경우 Si 또는 Te가 도핑되는 것이 바람직하다.
상기와 같이 낮은 도핑은, 연결층(4)에 대한 접촉층(6)의 접촉 저항보다 증가된, 장벽층(5)에 대한 접촉층(6)의 접촉 저항을 위해 이미 충분할 수 있다. 유리하게도, 반도체 몸체(2)에서 활성 영역(3)의 방향으로의 전도성은, 장벽층(5)의 상기와 같이 낮은 도핑에 의해 근소하게 감소된다.
단일 또는 복수 개의 전기적 접촉 영역(7) 및 장벽 영역(8)을 원하는 대로 형성함으로써, 연속적인 접촉층을 이용하여 - 전기 전도성 접촉층(6)임에도 불구하고- 반도체 몸체(2)로 소기의 국부적인 전류 주입, 즉 비균일한 전류 주입이 이루어질 수 있다. 이러한 국부적 전하 캐리어 주입은, 한편으로는 연결층에 대한, 다른 한편으로는 반도체 몸체에 대한 접촉층의 서로 다른 접촉 저항에 의해 얻어질 수 있다. 반도체 몸체에 원하는 대로 국부적 전류 주입을 하기 위해, 반도체 몸체(2)와 접촉층(6) 사이에 배치되는 유전체층은 필요 없다. 이러한 유전체층은, 반도체 몸체에 대한 접촉층의 전기적 접촉을 형성하기 위해 전기 전도성 물질로 충전될 수 있는 리세스들을 포함하며, 상기 전기 전도성 물질은 거울층과 반도체 몸체 사이를 전기적으로 연결한다.
접촉층(6)에서 반도체 몸체(2)와 반대 방향에 있는 측에는 전기 전도성 거울층(9)이 배치되고, 상기 거울층은 연속층으로서 형성되는 것이 바람직하다. 바람직하게는, 거울층(9)은 접촉층(6)과 전체 면이 전기 전도적으로 연결된다. 접촉층(6)을 이루는 일부의 복사 투과성 및 전기 전도성의 산화 물질들에는, 가령 SiN 또는 SiO2와 같은 유전체층보다 Ag와 같은 많은 금속들이 더욱 양호하게 부착됨으로써, 본 발명에 따른 접촉층(6)을 이용하면, 혼합 또는 (부착을 촉진하는) 중간층들 없이 순수한 반사성 금속의 이용이 간단해진다.
반도체 몸체(2)의 반도체 물질과 거울층(9) 사이의 직접적 접촉을 방지하기 위해, 바람직하게는, 상기 거울층(9)과 반도체 몸체(2) 사이를 통과하는 접촉층(6)이 배치된다. 이를 통해, 거울층의 물질 및 반도체 물질로부터, 반사도를 감소시키는 합금이 형성되는 것이 방지될 수 있다. 따라서 거울층은 상기 거울층의 전체 래터럴(lateral) 범위에 걸쳐 실질적으로 균일하게 높은 반사도를 가질 수 있다.
바람직하게는, 반도체 몸체(2)는 박막 반도체 몸체로서 실시되고, 여기서 반도체 층 시퀀스를 위한 성장 기판은 상기 반도체 층 시퀀스로부터 부분적으로(미도시) 또는 완전히 제거되어 있다.
박막 반도체 몸체(2)의 기계적 안정성을 증가시키기 위해, 상기 박막 반도체 몸체는, 반도체 층 시퀀스의 성장 기판과 다른 지지부(10)상에 배치되는 것이 적합하다. 따라서, 반도체칩(1)은 박막 반도체칩으로 형성된다. 박막 반도체칩은 박막 반도체 몸체 및 지지부를 포함한다.
박막 반도체 몸체(2)를 지지부(10)상에 고정하기 위해, 거울층(9)과 지지부(10) 사이에 결합층(11)이 배치된다. 바람직하게는, 결합층(11) 및/또는 지지부(10)는 전기 전도성으로 형성되어, 지지부(10), 결합층(11), 거울층(9) 및 접촉층(6)에 의해 상기 반도체칩(1)의 전기적 접촉이 이루어질 수 있다.
지지부(10)에서 접촉층(6)과 반대 방향에 있는 측에는 실장 전극(12)이 배치되고, 상기 실장 전극을 이용하여 반도체칩은 예를 들면 표면 실장형 소자의 연결 리드 또는 리드판의 연결 리드와 같은 외부 연결 리드상에 배치되어 고정되며 상기 연결 리드와 전기 전도적으로 연결될 수 있다. 실장 전극(12)은 금속 배선으로 실시될 수 있다.
반도체칩(1)의 동작을 위해, 적합한 전압을 전극(14) 및 실장 전극(12)에 인가함으로써 활성 영역(3)으로 전하 캐리어들이 주입되고, 이 곳에서 상기 전하 캐리어들은 복사 방출 하에 재조합될 수 있다. 전극(14) 및 연결층(4)을 경유하여 반도체 몸체(2)로 주입되는 전하 캐리어들은 도 1 및 도 2에 제공된 각각의 화살표로 암시된다.
도 1 및 도 2에 각각 도시된 전기적 접촉 영역(7)의 형성 및 배치를 통해, 활성 영역(3)에서 복사 생성은 선호하는 영역들로 집중될 수 있다. 활성 영역(3)에서, 상기 활성 영역(3)으로부터 수직 방향으로 보았을 때 전극(14)에 의해 덮이는 영역들에서 생성된 복사는 전극(14)에 의해 흡수될 확률이 증가한다. 연결 영역(140)은, 특히, 와이어 본딩 결합을 위해 일반적으로 비교적 두껍게 실시될 수 있다. 따라서 연결 영역에는 상당한 비율의 복사력이 흡수될 수 있다.
각 전기적 접촉 영역들(7)은 래터럴 방향에서 전극(14)의 연결 영역(140)과 이격되어 배치된다. 이를 위해, 구조화된 연결층(4)은 상기 전극(14)의 연결 영역에 의해 덮인 영역에서 리세스를 포함한다. 특히, 접촉층(6)은 장벽 영역(80)에서 전극(14)의 연결 영역(140)에 의해 덮인 장벽층(5)의 영역에 전면으로 접한다. 바람직하게는, 장벽 영역(80)은 전극(14)의 연결 영역(140)을 완전히 덮는다.
도 1에 도시된 반도체칩의 실시예와 달리, 도 2에 도시된 반도체칩에는, 구조화된 연결층(4)과 장벽층(5) 사이에 상기 반도체칩(2)의 중간층(20)이 배치되고, 상기 중간층은 구조를 가진다. 구조화된 중간층을 이용하여, 연결층과 반도체 몸체 사이의 전기적 접촉은 장벽층의 장벽 특성과 상관없이 최적화될 수 있다. 접촉층은, 바람직하게는 연결층에 상응하여 구조화되고 리세스가 형성된 상기 중간층을 관통하며 연장된다. 연결층(4)과 중간층(20) 사이의 전기적 접촉 저항은, 접촉층(6)과 장벽층(5) 사이의 전기적 접촉 저항보다 작은 것이 적합하다.
중간층(20)은 장벽층(5)보다 높은 불순물 농도를 포함하는 것이 적합하다. 따라서 연결층(4)과 중간층(20) 사이의 전기적 접촉 저항을, 장벽층과 접촉층 사이의 전기적 접촉 저항보다 작게 형성하는 일이 용이해질 수 있다. 이를 위해 예를 들면, 중간층(20)은 1*1019 l/(cm3) 이상의 불순물 농도, 바람직하게는 1*1020 l/(cm3) 이상, 더욱 바람직하게는 1*1021 l/(cm3) 이상의 불순물 농도를 가질 수 있다. 중간층(20)은 반도체층(16) 내지 장벽층(5)과 동일한 도전형을 가지는 것이 적합하다.
바람직하게는, 전극(14)의 연결 영역(140) 하부에서, 활성 영역(3)에서의 복사 생성을 가능한 한 방지하기 위해, 장벽 영역(8)은, 전극(14)의 연결 영역(140)과 마주하여 덮이는 (부분) 영역에서, 상기 연결 영역(140)의 래터럴 범위보다, 래터럴 방향으로 확대된다. 각각의 접촉 영역(7)의 배치에 따라, 반도체칩(1)의 동작 시, 복사 생성은, 활성 영역(3)에서 전극(14)의 연결 영역(140)에 의해 덮이지 않은 영역들에 집중되는데, 이에 대해, 도 1에 한정된 영역들을 참조한다. 상기 도 1에 한정된 영역들에서는, 전극(14) 및 각 전기적 접촉 영역(7)에 의해 반도체 몸체로 주입되는 전하 캐리어들이 복사 생성하에 재조합된다. 이러한 재조합 영역들은 전극(14)으로부터 래터럴 방향으로 이격되어 있다.
활성 영역(3)에서 생성되고 접촉층(6)의 방향으로 진행하는 복사는 복사 투과성 접촉층(6)을 통과하여 거울층(9)에 입사된다. 거울층(9)에 입사된 복사는 상기 거울층(9)을 이용하여 반도체 몸체(2)로 재반사되고, 상기 반도체 몸체(2)에서 거울층(9)과 반대 방향에 있는 상측(13)을 통해 반도체칩(1)으로부터 아웃커플링된다. 이러한 복사 진행은 예를 들면 빔(15)으로 암시되어 있다. 거울층(9)에서 복사가 반사됨으로써, 활성 영역(3)과 반대 방향에 있는 거울층의 측에 배치된 요소들에서 복사의 흡수가 감소될 수 있다. 상기 요소들은 가령 결합층(11) 또는 지지부(10)가 있다. 또한, 상측(13)을 지나 반도체 몸체로부터 출사되는 복사력이 증가할 수 있다.
통상적으로, 반도체 몸체 및 특히 활성 영역(3)의 래터럴 테두리 영역에서 전하 캐리어들이 비복사성 재조합될 확률이 높을 수 있다. 이러한 테두리 영역에서 접촉면(6)을 경유하여 반도체 몸체(2)로 전하 캐리어들의 주입을 감소시키기 위해, 장벽 영역(8)은 활성 영역의 테두리 영역을 덮는 것이 바람직하다.
활성 영역(3)은 제1 반도체층(16)과 제2 반도체층(17) 사이에 배치되고, 상기 반도체층들은 서로 다른 도전형을 가진다(n형 내지 p형). 반도체층들(16, 17)은 각각 복수 개의 층들을 포함할 수 있고, 상기 층들 중 하나는 클래드층으로 형성될 수 있으며, 상기 클래드층은 활성 영역에서 전하 캐리어들의 속박을 증가시키고, 그로 인해, 전력으로부터 복사력으로의 반도체칩의 변환 효율을 향상시킨다. 활성 영역(3), 장벽층(5), 제1 반도체층(16) 및/또는 제2 반도체층(17)을 포함하는 반도체 몸체는 Ⅲ-Ⅴ 반도체 물질을 포함하는 것이 바람직하다. 제2 반도체층(17)은 예를 들면 p형 도핑되거나 n형 도핑된 층을 포함할 수 있고, 이러한 층은 가령 InGaAlP-, InAlP-, InGaP-, GaAs- 또는 AlGaAs-층을 말한다. 이 때 불순물은, p형 도핑을 위해 탄소 또는 마그네슘이, n형 도핑을 위해 규소 또는 텔루륨을 포함할 수 있다. 제2 반도체층(17)은 예를 들면, 전극(14)에 의해 주입되는 낮은 저항의 전류가 상기 제2 반도체층(17)에서 래터럴 방향으로 확산될 수 있도록, 형성될 수 있다. 제1 반도체층(16)은 예를 들면, n형 도핑된 층 내지 p형 도핑된 층을 포함할 수 있고, 이러한 층은 가령 InGaAlP-, InAlP-, InGaP-, GaAs- 또는 AlGaAs-층을 말한다. 장벽층은 n형 도핑되거나 p형 도핑된 층을 포함할 수 있고, 예를 들면 InGaAlP-, InAlP-, InGaP-, GaAs- 또는 AlGaAs-층을 포함할 수 있다. 중간층(20)은 n형 도핑되거나 p형 도핑된 층을 포함할 수 있고, 예를 들면 GaP-, GaAs- 또는 AlGaAs-층을 포함할 수 있다. AlGaAs는 중간층(20)과 연결층(4) 사이의 전기적 접촉을 형성하기 위해 매우 적합하다.
바람직하게는, 반도체칩은 가시적 복사의 생성을 위해 형성된다.
바람직하게는, 연결층(4)은 예를 들면 금속 산화물과 같이 복사 투과성이며 전기 전도성인 산화물로 실시되며, 상기 금속 산화물은 가령 산화 아연, 산화 주석 또는 인듐 주석 산화물이 있다. 그러나 연결층(4)은 예를 들면 AuGe 또는 AuZn을 포함하는 합금된 금속 접촉부로서 실시될 수 있다. 합금된 금속 접촉부를 사용하는 것보다, 복사 투과성이면서 전기 전도성인 산화물로 이루어진 연결층(4)을 사용하는 것이 바람직한데, 장벽층에 대한 오믹 접촉을 형성하기 위해 금속을 합금하면, 상기 합금된 금속이 거칠기를 가지기 때문이다.
바람직하게는, 접촉층(6)은 예를 들면 금속 산화물과 같이 복사 투과성이며 전기 전도성인 산화물로 형성되고, 상기 금속 산화물은 가령 산화 아연, 산화 주석 또는 인듐 주석 산화물이 있다. 연결층(4)뿐만 아니라 접촉층(6)도 복사 투과성이며 전기 전도성인 산화물로 구성되는 경우, 이러한 층들은 서로 다른 공정 단계에서 제조되는데, 이는 장벽층에 대한 접촉층(6)의 전기적 접촉 저항이 장벽층에 대한 접촉층(6)의 전기적 저항보다 작도록 하기 위함이다. 이를 위해, 연결층(4) 및 접촉층(6)은 서로 다르게 도핑되는 것이 바람직하며, 예를 들면 접촉층(6) 및 연결층(4)은 서로 다른 도핑을 포함할 수 있다. 예를 들면, 연결층(4)은 Al-불순물을 포함할 수 있는 반면, 접촉층은 Ga-불순물을 포함할 수 있다.
활성 영역은 예를 들면 아인산염 화합물 반도체 물질을 포함할 수 있고, 특히 InGaAlP를 포함할 수 있다. 바람직하게는, 거울층(9)은 Au-, Ag-, 또는 AuZn-거울층으로 형성된다. 상기와 같은 거울층들은 아인산염 화합물 반도체 물질로 생성될 수 있는 복사, 특히 황색 스펙트럼 영역으로부터 적색 스펙트럼 영역에 이르기까지의 복사에 대해 매우 높은 반사도를 가진다.
지지부(10)는 게르마늄 또는 GaAs를 포함하거나 그것으로 구성될 수 있다. 결합층(11)은 땜납층으로서 실시될 수 있고, 예를 들면 AuSn-함유층, 전기 전도성으로 실시된 접촉층 또는 웨이퍼 본딩 방법으로 형성된 층으로서 실시될 수 있다. 바람직하게는, 활성 영역(3)은 이중 이종 구조 또는 단일이나 다중 양자 우물 구조를 포함하고, 이를 통해 활성 영역의 양자 효율이 증가할 수 있다. 본 출원의 틀에서, 양자 우물 구조란 명칭은, 전하 캐리어들이 유입("속박")에 의해 에너지 상태의 양자화를 경험하거나 경험할 수 있게 되는 구조를 포함한다. 특히, 상기 명칭은 양자화의 차원성에 대한 어떠한 정보도 포함하지 않는다. 상기 명칭은, 특히, 양자 상자, 양자선, 양자점 및 이러한 구조들의 각 조합을 포함한다.
도 4는 도 1 또는 도 2에 따른 반도체칩의 개략적 평면도들을 도시한다. 도 1에는 반도체 몸체(2)의 상측(13)에 대한 평면도가 도시되어 있고, 도 2에는 연결층(4) 및 장벽층(5)의 평면도가 도시되어 있다.
전극(14)은 연결 영역(140)을 포함하고, 상기 연결 영역은 예를 들면 본딩 와이어에 의해 상기 전극을 외부 연결 리드에 연결하기 위해 구비된다. 또한 전극(14)은 도전성 전극 프레임(142)을 포함하고, 상기 전극 프레임은 상측(13)의 테두리 영역에 배치되고 도전성 바(conductive bar)(141)에 의해 연결 영역(140)과 연결된다. 전극(14)이 상기와 같이 형성됨으로써, 전극 영역(140)으로부터 시작하여 래터럴 방향으로의 전류 확산이 구현될 수 있다. 명료한 도면을 위해, 도 1 및 도 2에 도시된 각 반도체칩의 단면도에는, 전극 프레임 및 전극바가 도시되지 않는다.
도 4B에 도시된 바와 같이, 장벽 영역(8)의 형태는 도 4A에 도시된 전극(14)의 형태에 맞춰진다.
도 4B에 도시된 바와 같이, 반도체칩(1)은 서로 분리되어 형성된 복수 개의 전기 접촉 영역들(7) 및 연속형 장벽 영역(8)을 포함하고, 상기 장벽 영역은 도 4A에 도시된 전극(4)에 상응하여 형성된다. 그에 따라, 장벽 영역(8)은 바(81)에 의해 장벽 프레임(82)과 연결되는 영역(80)을 포함한다. 바람직하게는, 전극(14)의 각 단부들에 상응하는 장벽 영역(8)의 단부들은, 상기 해당 전극 단부들보다 더 큰 래터럴 범위를 가진다. 바람직하게는, 장벽 영역(8)은, 반도체 몸체에서의 전류 확산에도 불구하고 전극 구조의 하부에서 활성 영역의 복사 생성이 가능한 한 방지될 수 있도록 형성된다.
도 3은 광전 반도체칩(1)의 다른 실시예를 도시하며, 상기 반도체칩은 도 1 및 도 2에 도시된 반도체칩에 실질적으로 상응한다. 도 1 및 도 2에 도시된 반도체칩의 실시예들과 달리, 도 3에 도시된 반도체칩의 반도체 몸체 및 특히 장벽층(5)은 하나 이상의 리세스들(24)을 포함하고, 바람직하게는, 상기 리세스들은 활성 영역(3)과 반대 방향에 있는 장벽층(5)의 표면으로부터 시작하여 상기 활성 영역(3)의 방향으로 가면서 뾰족해진다.
접촉층(6)은 구조화된 장벽층(5)상에서 그와 동일한 형태로 형성되며, 리세스(들)(24)로 연장된다. 거울층(9)은 접촉층(6)상에서 그와 동일한 형태로 형성되며, 경우에 따라서, 마찬가지로 리세스(들)(24)로 연장될 수 있다.
바람직하게는, 리세스(들)(24)은, 구조화된 장벽층(5)의 단부(5a)가 전극(14)의 연결 영역(140)을 완전히 덮도록 형성된다.
활성 영역(3)의 방향으로 뾰족해지는 리세스(들) 및 특히, 상기 리세스안에 배치된 거울층(9)을 이용하면, 거울층에서 반사되고 상측에 입사되는 복사의 입사각 분포가 평편한 연속형 거울층에 비해 더 넓게 산란될 수 있다. 이를 통해, 거울층으로부터 반사된 복사가 전반사의 임계각보다 작은 각도로 반도체 몸체(2)의 상측(13)에 입사되어, 상기 반도체 몸체로부터 아웃 커플링될 수 있는 확률이 증가한다. 이에 상응하여, 반도체 몸체에서 진행하여 전반사되는 복사의 비율이 상기 리세스(들)(24)을 통해 감소될 수 있고, 그러므로 반도체칩의 아웃 커플링 효율이 향상된다.
리세스들(24)은 예를 들면 마이크로프리즘 구조를 포함할 수 있고, 바람직하게는 적합한 식각 공정에 의해 생성된다.
도 5 및 도 6은 도 5A 내지 5D 및 도 6A 내지 6D에서, 복사 생성에 적합한 광전 반도체칩용 접촉 구조를 형성하기 위한 본 발명에 따른 방법의 실시예를 각각 도시한다.
도 5A 및 도 6A와 관련하여, 반도체 층 시퀀스(30)가 준비되고, 상기 층 시퀀스는 장벽층(5) 및 복사 생성을 위해 적합한 활성 영역(3)을 포함한다. 반도체 층 시퀀스(30)는 기판(22)상에 배치된다. 바람직하게는, 기판(22)은 성장 기판이고, 상기 성장 기판상에서 반도체 층 시퀀스(30)가 모놀리식으로 직접된 장벽층과 함께 예를 들면 MOVPE를 이용하여 에피택시얼 성장되었다. 바람직하게는, 장벽층은 활성 영역에서 상기 기판(22)과 반대 방향에 있는 측에 배치된다.
아인산염 화합물 반도체계인 활성 영역을 포함하는 반도체 층 시퀀스의 경우, 예를 들면 GaAs는 성장 기판을 위한 물질로 적합하다.
도 5에 따른 실시예와 달리, 도 6에 따른 실시예의 반도체 층 시퀀스는 다른 층, 특히 중간층(20)을 포함하고, 도 6A에 따르면 상기 중간층은 반도체 몸체를 종결하며, 특히, 활성 영역과 반대 방향에 있는 장벽층(5)의 측에 배치된다.
반도체 층 시퀀스에서 기판(22)과 반대 방향에 있는 측에- 도 5A의 실시예에 따르면 장벽층(5)상에, 도 6A의 실시예에 따르면 중간층(20)상에, 연결층(4)이 도포된다. 일 실시예에 따르면, 연결층의 도포는 예를 들면 금속 산화물층과 같이 복사 투과성이면서 전기 전도성인 산화물층의 도포를 포함하며, 상기 금속 산화물층은 가령 산화 아연층, 산화 주석층 또는 인듐 주석 산화물층이 있다. 또한 바람직하게는, 장벽층에 대한 연결층의 낮은 전기적 접촉 저항을 보장하기 위해, 상기 연결층은 가령 Al과 같은 불순물을 포함한다. 다른 실시예에 따르면, 연결층(4)의 도포는 금속층의 도포를 포함할 수 있다.
도 5B 및 도 6B와 관련하여, 구조화된 연결층(4)을 형성하고 장벽층의 영역들을 노출시키기 위해, 연결층은 국부적으로 제거된다. 이를 위해, 도 6에 따른 실시예에서, 연결층의 영역들 외에, 상기 연결층의 해당 영역들 하부에 배치된 중간층(20)의 영역들도 제거된다. 연결층의 국부적 제거는, 연결층(4)의 개별적인 별도의 연결 요소들(4a, 4b)이 서로 간에 이격되어 형성되도록 실시되는 것이 바람직하다. 바람직하게는, 완성된 반도체칩에서 상기 칩의 반도체 몸체로 전류 주입을 원하지 않는 장벽층의 영역들이 노출된다. 연결층 및 경우에 따라서 중간층(20)의 국부적 제거를 이용하여, 반도체칩을 위한 전기적 장벽 영역들 및 전기적 접촉 영역들이 정의된다(도 1 내지 도 4 참조). 특히, 나중 단계에서 형성되는 전극(14)(미도시)의 연결 영역(140)(미도시)에 의해 반도체 층 시퀀스의 상측(13)(상기 측은, 완성된 반도체칩에서 상측을 나타내기 때문에 상측으로 명명함. 도 5D 참조)에서 덮이는 장벽층의 영역들은 노출된다. 연결층의 구조화는, 예를 들면 구조화된 적합한 식각 마스크를 사용한 식각 방법을 이용하여 수행할 수 있다. 중간층(20)의 구조화를 위해, 상기와 동일한 마스크를 사용하는 것이 유리할 수 있다.
도 5C 및 5D와 관련하여, 복사 투과성이면서 전기 전도성인 접촉층(6)이 구조화된 연결층 및 장벽층(5)상에 도포된다. 접촉층은, 특히, 활성 영역에서 생성될 수 있는 복사에 대해 투과성이다. 복사 투과성이면서 전기 전도성인 접촉층(6)의 도포는, 특히 금속 산화물층과 같이 복사 투과성이면서 전기 전도성인 산화물층의 도포를 포함할 수 있고, 상기 금속 산화물층은 가령 산화 아연층, 산화 주석층 또는 인듐 주석 산화물층이 있다. 또한, 접촉층은 예를 들면 Ga와 같은 하나 이상의 불순물을 포함할 수 있다.
이 때, 접촉층은 장벽층(5) 및 구조화된 연결층(4)상에 도포되며, 연결층(4)에 대한 접촉층(6)의 전기적 접촉 저항이 장벽층(5)에 대한 접촉층(6)의 전기적 접촉 저항보다 작다.
그러므로, 접촉층은 실질적으로 연결층에만 전기적으로 연결되며, 장벽층에는 연결되지 않는다. 따라서 접촉층(6)은 전면으로 도포될 수 있고, 그 이후에 상기 접촉층이 구조화될 필요는 없다. 오히려, 그럼에도 불구하고, 반도체 층 시퀀스로 국부적이면서 비균일한 전류 주입이 이루어질 수 있다.
이를 위해 바람직하게는, 접촉층(6)은, 상기 접촉층이 도포되는 장벽층(5)의 표면을 손상시키는 방법으로 도포된다. 장벽층의 표면 손상을 야기하는 적합한 방법은 예를 들면 물리적 증착 방법이 있고, 이는 가령 스퍼터링 방법이다. 접촉층(6)의 도포는, 연결층(4)의 구조화 이후 수행될 수 있으며, 이 때, 그 사이에, 예를 들면 자연적 산화물을 제거하기 위한 정제 단계는 실시되지 않는다. 이는, 연결층(4)에 대한 접촉층(6)의 전기적 접촉 저항이 장벽층(5)에 대한 접촉층(6)의 전기적 접촉 저항보다 작도록 할 수 있다.
이후, 접촉층(6)상에 거울층(9)이 도포되고, 상기 거울층은 금속성으로 또는 금속을 포함한 합금으로 실시되는 것이 바람직하다. 거울층은, 예를 들면 기화 또는 스퍼터링을 이용하여 증착될 수 있다. 거울층은, 예를 들면, 금, 은 또는 알루미늄을 포함할 수 있다. 거울층(9)과 반도체 층 시퀀스의 반도체 물질 간의 직접적 접촉은 그 사이를 통과하는 접촉층(6)에 의해 방지되며, 이를 통해, 다시, 거울층과 반도체 물질 사이에서 반사 감소성 합금이 형성되는 것이 방지된다.
도 5D 및 도 6D를 동시에 참조하여, 층 구조체는 기판(22)과 반대 방향에 있는 거울층(9)의 측에서 결합층(11)을 이용하여 지지부(10)상에 고정된다. 지지부는 예를 들면 Ge 또는 GaAs를 포함할 수 있다. 바람직하게는, 결합층(11)은 전기 전도성으로 형성된다. 결합층(11)은 땜납층, 전기 전도성으로 형성된 접착층 또는 웨이퍼 본딩 방법으로 형성된 층으로 실시될 수 있다. 이어서, 기판은 반도체 층 시퀀스(30)로부터 적어도 국부적으로(미도시) 또는 완전히 제거된다. 기판의 제거는 예를 들면 식각 또는 레이저 분리 방법을 이용하여 수행될 수 있다.
반도체 층 시퀀스(30)의 상측(13)에는 연결 영역(140)을 포함한 전극(14)이 도포된다. 전극(14)의 연결 영역(140)은 이를 위해 구비된 영역에 배치되되, 구조화된 연결층(4)이 상기 연결 영역(140)에 의해 덮이지 않도록 배치된다.
구조화된 연결층이 형성되어, 별도의 연결 요소들(4a, 4b)이 형성된다면, 특히, 상기 별도의 연결 요소들(4a, 4b) 간의 래터럴 간격은 전극(14)의 연결 영역(140)의 래터럴 범위보다 큰 것이 적합하다.
지지부(10)에서 반도체 층 시퀀스(30)와 반대 방향에 있는 측에는, 외부의 전기적 연결 리드에 반도체칩을 실장하기 위한 실장 전극(12)이 예를 들면 금속 배선으로 도포된다.
본 발명은 실시예들에 의거한 기재에 한정되지 않는다. 오히려, 본 발명은 각 새로운 특징 및 특징들의 각 조합을 포함하고, 특히, 이는 특허 청구 범위에서의 특징들의 각 조합을 포함하며, 비록 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허 청구 범위 또는 실시예들에 제공되지 않더라도 그러하다.

Claims (34)

  1. 복사 생성에 적합한 활성 영역(3)을 가진 반도체 층 시퀀스를 구비한 반도체 몸체(2)를 포함하는 광전 반도체칩(1)에 있어서,
    상기 반도체 몸체(2)상에 배치되며 상기 활성 영역(3)과 전기 전도적으로 연결되고, 복사 투과성이면서 전기 전도성인 접촉층(6); 및
    상기 반도체 몸체(2)상에 배치되되, 상기 활성 영역(3)에서 장벽층(5)과 반대 방향에 있는 측에 배치되며 연결 영역(140)을 가진 전극(14)
    을 포함하고,
    상기 접촉층(6)은 상기 반도체 층 시퀀스의 장벽층(5), 및 상기 반도체 몸체(2)상에 도포되어 구조를 가지는 연결층(4)에 인접하고, 상기 접촉층(6)은 상기 전극(14)의 연결 영역(140)에 의해 덮이는 장벽층(5)의 영역에서 전면으로 상기 장벽층에 인접하는 것을 특징으로 하는 광전 반도체칩.
  2. 청구항 1에 있어서,
    상기 연결층(4)은 상기 전극(14)의 연결 영역(140)에 의해 덮인 영역에서 리세스를 포함하고, 상기 접촉층(6)은 상기 리세스를 관통하여 연장되는 것을 특징으로 하는 광전 반도체칩.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 연결층(4)은 상기 장벽층에 인접하는 것을 특징으로 하는 광전 반도체칩.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체 층 시퀀스에서 구조를 포함하는 중간층(20)은 상기 연결층(4)과 상기 장벽층(5) 사이에 배치되는 것을 특징으로 하는 광전 반도체칩.
  5. 청구항 4에 있어서,
    상기 중간층(20)은 상기 전극에 의해 덮인 영역에서 리세스를 포함하고, 상기 접촉층(6)은 상기 중간층의 리세스를 관통하여 연장되는 것을 특징으로 하는 광전 반도체칩.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 접촉층(6)은 연속층으로 형성되는 것을 특징으로 하는 광전 반도체칩.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 장벽층(5)은 연속층으로 형성되는 것을 특징으로 하는 광전 반도체칩.
  8. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 반도체 몸체는 리세스를 포함하고, 상기 리세스는 상기 활성 영역(3)의 방향으로 뾰족해지며, 이 때 상기 접촉층(6)은 상기 리세스안으로 연장되는 것을 특징으로 하는 광전 반도체칩.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 연결층(4)은 복사 투과성이면서 전기 전도성인 산화물을 포함하는 것을 특징으로 하는 광전 반도체칩.
  10. 청구항 9에 있어서,
    상기 연결층의 전기 전도성 산화물은 금속 산화물인 것을 특징으로 하는 광전 반도체칩.
  11. 청구항 10에 있어서,
    상기 금속 산화물은 산화 아연, 산화 주석 또는 인듐 주석 산화물을 포함하는 것을 특징으로 하는 광전 반도체칩.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    상기 연결층은 연결 금속 배선 또는 연결 합금으로 형성되는 것을 특징으로 하는 광전 반도체칩.
  13. 청구항 12에 있어서,
    상기 연결층은 AuGe 또는 AuZn을 포함하는 것을 특징으로 하는 광전 반도체칩.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    상기 접촉층(6)은 복사 투과성이면서 전기 전도성인 산화물을 포함하고, 상기 산화물은 특히, 예를 들면 산화 아연, 산화 주석 또는 인듐 주석 산화물과 같은 금속 산화물인 것을 특징으로 하는 광전 반도체칩.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서,
    상기 활성 영역(3)과 반대 방향에 있는 측에는 거울층(9)이 상기 접촉층(6)에 배치되는 것을 특징으로 하는 광전 반도체칩.
  16. 청구항 15에 있어서,
    상기 거울층(9)은 금속을 포함하는 것을 특징으로 하는 광전 반도체칩.
  17. 청구항 16에 있어서,
    상기 거울층(9)은 Au, Ag 또는 Al을 포함하는 것을 특징으로 하는 광전 반도체칩.
  18. 청구항 1 내지 청구항 17 중 어느 한 항에 있어서,
    상기 장벽층(5)은 상기 활성 영역(3)과 상기 연결층(4) 사이에 배치되는 것을 특징으로 하는 광전 반도체칩.
  19. 청구항 1 내지 청구항 18 중 어느 한 항에 있어서,
    상기 반도체 몸체(2)는 박막 반도체 몸체로 실시되는 것을 특징으로 하는 광전 반도체칩.
  20. 청구항 1 내지 청구항 19 중 어느 한 항에 있어서,
    상기 반도체칩(1)은 지지부(10)를 포함하고, 상기 지지부상에 상기 반도체 층 시퀀스(2)가 배치되며, 상기 접촉층(6)은 상기 반도체 층 시퀀스와 상기 지지부(10) 사이에 배치되는 것을 특징으로 하는 광전 반도체칩.
  21. 청구항 15 또는 청구항 20에 있어서,
    상기 거울층은 상기 접촉층과 상기 지지부 사이에 배치되는 것을 특징으로 하는 광전 반도체칩.
  22. 청구항 1 내지 청구항 21 중 어느 한 항에 있어서,
    상기 연결층(4)에 대한 상기 접촉층(6)의 전기적 접촉 저항은 상기 장벽층(5)에 대한 상기 접촉층(6)의 전기적 접촉 저항보다 작은 것을 특징으로 하는 광전 반도체칩.
  23. 복사 생성에 적합한 광전 반도체칩을 위한 접촉 구조의 형성 방법에 있어서,
    장벽층(5) 및 복사 생성에 적합한 활성 영역(3)을 가진 반도체 층 시퀀스를 포함하는 반도체 몸체(2)를 준비하는 단계;
    상기 반도체 몸체상에 구조화된 연결층(4)을 형성하는 단계;
    상기 반도체 몸체상에 복사 투과성이면서 전기 전도성인 접촉층(6)을 도포하되, 상기 접촉층(6)이 상기 연결층(4)에 인접하고, 구비된 전극(14)의 연결 영역(140)에 의해 덮인 영역에서 상기 반도체 몸체에 전면으로 인접하도록 도포하는 단계; 및
    상기 반도체 몸체상에 전극(14)을 도포하는 단계
    를 포함하며,
    상기 전극은 상기 연결 영역(140)을 포함하고, 상기 활성 영역에서 상기 장벽층(5)과 반대 방향에 있는 측에 배치되며, 상기 연결층의 구조 및 상기 전극은, 상기 전극의 연결 영역에 의해 덮인 영역에서 상기 연결층에 전면으로 리세스가 형성되도록 서로 맞춰지는 것을 특징으로 하는 방법.
  24. 청구항 23에 있어서,
    상기 접촉층을 도포하는 단계는 예를 들면 스퍼터링 공정과 같은 증착법을 이용하여 수행하는 것을 특징으로 하는 방법.
  25. 청구항 23 또는 청구항 24에 있어서,
    상기 접촉층을 도포하는 단계는 구조화된 연결층의 형성 단계 직후 수행하는 것을 특징으로 하는 방법.
  26. 청구항 23 내지 청구항 25 중 어느 한 항에 있어서,
    상기 연결층의 도포 단계는 복사 투과성이면서 전기 전도성인 산화물층의 도포 단계를 포함하는 것을 특징으로 하는 방법.
  27. 청구항 26에 있어서,
    상기 전기 전도성 산화물층은 금속 산화물층을 포함하는 것을 특징으로 하는 방법.
  28. 청구항 27에 있어서,
    상기 금속 산화물층은 산화 아연층, 산화 주석층 또는 인듐 주석 산화물층을 포함하는 것을 특징으로 하는 방법.
  29. 청구항 23 내지 청구항 28 중 어느 한 항에 있어서,
    상기 연결층의 도포 단계는 금속을 포함한 연결층의 도포 단계를 포함하는 것을 특징으로 하는 방법.
  30. 청구항 29에 있어서,
    상기 연결층은 AuGe 또는 AuZn을 포함하는 것을 특징으로 하는 방법.
  31. 청구항 23 내지 청구항 30 중 어느 한 항에 있어서,
    상기 연결층(6)과 반대 방향에 있는 측에서 거울층(9)을 상기 접촉층(6)에 도포하는 것을 특징으로 하는 방법.
  32. 청구항 23 내지 청구항 31 중 어느 한 항에 있어서,
    상기 접촉층을 도포하는 단계 전에, 상기 반도체 몸체에 리세스를 형성하고, 상기 리세스는 상기 반도체 몸체에서 상기 접촉층과 반대 방향에 있는 측(13)의 방향으로 뾰족해지는 것을 특징으로 하는 방법.
  33. 청구항 23 내지 청구항 32 중 어느 한 항에 있어서,
    상기 구조화된 연결층(4)에 대한 상기 접촉층(6)의 접촉 저항은 상기 전극의 연결 영역에 의해 덮인 영역에서 상기 반도체 몸체에 대한 상기 접촉층(6)의 접촉 저항보다 작은 것을 특징으로 하는 방법.
  34. 청구항 23 내지 청구항 33 중 어느 한 항에 있어서,
    청구항 1 내지 청구항 22 중 어느 한 항에 따른 반도체칩을 제조하는 것을 특징으로 하는 방법.
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