KR20120041439A - 질화물계 반도체 소자 및 그의 제조 방법 - Google Patents

질화물계 반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20120041439A
KR20120041439A KR1020100102892A KR20100102892A KR20120041439A KR 20120041439 A KR20120041439 A KR 20120041439A KR 1020100102892 A KR1020100102892 A KR 1020100102892A KR 20100102892 A KR20100102892 A KR 20100102892A KR 20120041439 A KR20120041439 A KR 20120041439A
Authority
KR
South Korea
Prior art keywords
layer
nitride
type semiconductor
group iii
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020100102892A
Other languages
English (en)
Inventor
전성란
송영호
김재범
Original Assignee
한국광기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국광기술원 filed Critical 한국광기술원
Priority to KR1020100102892A priority Critical patent/KR20120041439A/ko
Publication of KR20120041439A publication Critical patent/KR20120041439A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0137—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers

Landscapes

  • Led Devices (AREA)

Abstract

본 발명은 질화물계 반도체 소자 및 그의 제조 방법에 관한 것으로, 질화물계 반도체 소자를 구성하는 질화물 소재의 층 내부의 양호한 격자 정합성과, 질화물 소재의 층 간의 양호한 격자 정합성을 제공하기 위한 것이다. 본 발명에 따르면, 베이스 기판 위에 버퍼층, n형 반도체층, 활성층 및 p형 반도체층이 순차적으로 적층되어 형성된다. 이때 버퍼층, n형 반도체층, 활성층 및 p형 반도체층 중에 적어도 하나는 Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 해당 층을 형성한다. 따라서 해당 층을 일체로 형성하면서 해당 층 내부의 조성을 변경할 수 있기 때문에, 해당 층 내에서의 양호한 격자 정합성을 포함하여 해당 층과 이웃하는 다른 층과의 양호한 격자 정합성을 확보할 수 있다. 이로 인해 해당 층과, 해당 층을 중심으로 상하에 형성된 다른 층과의 격자 상수 및 열팽창 계수 차이에 기안한 크랙, 뒤틀림 및 전위 등의 발생을 감소시킬 수 있고, 내부양자효율을 향상시켜 질화물계 반도체 소자, 예컨대 발광소자의 발광효율을 향상시킬 수 있다.

Description

질화물계 반도체 소자 및 그의 제조 방법{Nitride semiconductor device and method for manufacturing thereof}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 질화물계 반도체 소자를 구성하는 질화물 소재의 층을 형성할 때 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나의 공급량을 스텝형 또는 커브형으로 가변하여 해당 층을 형성하여 질화물계 반도체 소자를 구성하는 질화물 소재의 층 간에 양호한 격자 정합성을 제공하는 질화물계 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga),알루미늄(Al),또는 인듐(In) 과 같은 Ⅲ족 소스를 포함하는 질화갈륨(GaN),질화알루미늄(AlN), 질화인듐 (InN) 등의 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다. 질화인듐알루미늄(AlInN)계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다. 특히, 질화알루미늄갈륨(AlGaN)을 이용한 자외선 발광소자는 경화기 장치, 의료분석기 및 치료기기 및 살균,정수, 정화시스템 등 다양한 산업분야에서 활용되고 있으며, 향후 반도체 조명 광원으로써 일반조명에 사용 가능한 물질로서 주목을 받고 있다.
이러한 질화물계 반도체 소자 중, 질화물계 반도체 발광소자는 베이스 기판 위에 버퍼층, n형 반도체층, 활성층, p형 반도체층 및 전극의 구조로 이루어져 있다.
이때 버퍼층은 베이스 기판과 n형 반도체층 간의 격자 상수 및 열팽창 계수의 차이에 기인한 n형 반도체층 내의 크랙(crack), 뒤틀림(warpage) 또는 전위(dislocation)의 발생을 억제하기 위해서, 버퍼층의 조성을 점차적으로 변경될 수 있도록 버퍼층을 다층으로 형성한다.
활성층은 전자 및 정공이 재결합되는 영역으로서, 양자우물층(quantum well layer)이 양자장벽층(quantum barrier layer) 사이에 배치된 구조를 갖는다. 이러한 활성층을 이루는 물질의 종류에 따라 질화물계 반도체 발광소자에서 방출되는 발광 파장이 결정된다.
활성층에는 하나의 양자우물층을 갖는 단일양자우물(single quantum well; SQW) 구조, 복수개의 양자우물층을 갖는 다중양자우물(multi quantum well; MQW) 구조, 초격자(superlattice; SL) 구조 등이 있다. 이 중에서, 특히 다중양자우물구조의 활성층은 단일양자우물구조에 비해 전류대비 발광효율이 우수하고 높은 발광출력을 가지므로 적극적으로 활용되고 있다.
이러한 질화물계 반도체 소자의 발광효율은 원천적으로 활성층 내에서의 발광에 참여하는 전자와 정공의 재결합확률, 즉 내부양자효율(internal quantum efficiency; IQE)에 의해 결정된다. 내부양자효율이란 재결합된 전자의 수에 대비한 광자의 수를 일컫는 것으로서, 내부양자효율을 향상시키기 위해서는 전압 인가시 전자와 정공이 활성층으로 유입되는 특성, 활성층 내에서 전자와 정공을 효과적으로 가두어 놓는 특성, 활성층 내에서 전자와 정공이 재결합되는 특성 등이 전반적으로 고려되어야 한다.
이러한 내부양자효율의 개선방안은 주로 활성층 자체의 구조를 개선하거나 발광 과정에 참여하는 전자와 정공의 수를 증가시키는 방향으로 연구되고 있다. 예컨대 질화물계 반도체 발광소자의 내부양자효율을 개선하기 위해서, 활성층과 n형 반도체층 사이, 또는 활성층과 p형 반도체층 사이에 클래드층으로서 대칭적 초격자 구조를 구비시키는 방법이 제시되고 있다.
그리고 n형 반도체층 및 p형 반도체층 또한 질화물계 반도체 발광소자의 성능을 향상시키기 위해서 다층으로 형성하는 방법이 소개되고 있다.
이와 같이 종래기술에 따른 질화물계 반도체 발광소자를 구성하는 구성요소, 예컨대 버퍼층, n형 반도체층, n형 클래드층, 활성층, p형 클래드층 및 p형 반도체층이 각각 다층으로 형성되기 때문에, 질화물계 반도체 발광소자의 제조 공정이 복잡하여 질화물계 반도체 발광소자를 제조하는 데 공정 시간이 많이 소요된다. 또한 전술한 질화물계 반도체 발광소자와 같이 태양전지소자 또한 제조하는 데 공정 시간이 많이 소요된다.
또한 각각의 구성요소를 다층으로 형성함으로써, 구성요소를 구성하는 층 간의 계면에서 문제가 발생될 소지가 있기 때문에, 구성요소를 구성하는 층 간의 계면 정합성을 고려해야 하는 번거로움이 있다.
따라서 본 발명의 목적은 질화물계 반도체 소자를 구성하는 층 간의 격자 정합성을 향상시킬 수 있는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 다층으로 구성된 구성요소의 층 간 계면 정합성 문제를 해소할 수 있는 단일 구조를 갖는 질화물계 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하여 질화물 층을 형성하는 질화물계 반도체 소자의 제조 방법으로, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 상기 질화물 층을 형성하는 것을 특징으로 질화물계 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 질화물 층은, 버퍼층, n형 반도체층, n형 클래드층, 활성층, p형 클래드층 및 p형 반도체층 중에 적어도 하나를 포함한다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 복수의 Ⅲ족 소스는 B, Al, Ga, In 중에 적어도 두개를 함유하고, 상기 Ⅴ족 소스는 N을 함유한다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 질화물 층의 소재는 AlxInyGazBwN(0≤x,y,z,w≤1, x+y+z+w=1)이다.
본 발명은 또한, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하여 형성한 복수의 질화물 층을 포함하는 질화물계 반도체 소자로, 상기 복수의 질화물 층 중 적어도 하나는 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성한 것을 특징으로 질화물계 반도체 소자를 제공한다.
본 발명은 또한, 베이스 기판을 준비하는 단계와, 상기 베이스 기판 위에 버퍼층을 형성하는 버퍼층 형성 단계와, 상기 버퍼층 위에 n형 반도체층을 형성하는 n형 반도체층 형성 단계와, 상기 n형 반도체층 위에 활성층을 형성하는 활성층 형성 단계와, 상기 활성층 위에 p형 반도체층을 형성하는 p형 반도체층 형성 단계를 포함하는 질화물계 반도체 소자의 제조 방법을 제공한다. 이때 상기 버퍼층 형성 단계, 상기 n형 반도체층 형성 단계, 상기 활성층 형성 단계 및 상기 p형 반도체층 형성 단계 중에 적어도 하나의 단계에서, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 해당 층을 형성한다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법에 있어서, 상기 활성층을 형성하기 전에 상기 n형 반도체층 위에 n형 클래드층을 형성하는 단계, 또는 상기 p형 반도체층을 형성하기 전에 상기 활성층 위에 p형 클래드층을 형성하는 단계 중에 적어도 하나의 단계를 더 포함할 수 있다. 이때 상기 n형 또는 p형 클래드층을 형성하는 단계는, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성한다.
본 발명은 또한, 베이스 기판, 버퍼층, n형 반도체층, 활성층 및 p형 반도체층을 포함하는 질화물계 반도체 소자를 제공한다. 상기 버퍼층은 상기 베이스 기판 위에 형성된다. 상기 n형 반도체층은 상기 버퍼층 위에 형성된다. 상기 활성층은 상기 n형 반도체층 위에 형성된다. 그리고 상기 p형 반도체층은 상기 활성층 위에 형성된다. 특히 상기 버퍼층, 상기 n형 반도체층, 상기 활성층 및 상기 p형 반도체층 중에 적어도 하나는, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 해당 층을 형성한 것을 특징으로 질화물계 반도체 소자를 제공한다.
그리고 본 발명에 따른 질화물계 반도체 소자는, 상기 n형 반도체층과 상기 활성층 사이에 형성된 n형 클래드층, 또는 상기 활성층과 상기 p형 반도체층 사이에 형성된 p형 클래드층 중에 적어도 하나를 더 포함할 수 있다. 이때 상기 n형 또는 p형 클래드층은, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성한다.
본 발명의 구조를 따르면, 베이스 기판 위에 질화물 소재의 버퍼층, n형 반도체층, n형 클래드층, 활성층, p형 클래드층 또는 p형 반도체층을 형성할 때, 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나의 공급량을 스텝형 또는 커브형으로 가변하여 해당 층을 형성함으로써, 해당 층을 일체로 형성하면서 해당 층 내부의 조성을 변경할 수 있기 때문에, 해당 층 내에서의 양호한 격자 정합성을 포함하여 해당 층과 이웃하는 다른 층과의 양호한 격자 정합성을 확보할 수 있다. 이로 인해 해당 층과, 해당 층을 중심으로 상하에 형성된 다른 층과의 격자 상수 및 열팽창 계수 차이에 기안한 크랙, 뒤틀림 및 전위 등의 발생을 감소시킬 수 있다.
또한 해당 층 내에서의 양호한 격자 정합성을 포함하여 해당 층과 이웃하는 다른 층과의 양호한 격자 정합성을 확보하여 결정결함을 감소시킴으로써, 궁극적으로 내부양자효율을 향상시켜 질화물계 반도체 소자의 발광효율을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 질화물계 반도체 소자를 보여주는 단면도이다.
도 2는 도 1의 질화물계 반도체 소자의 제조 방법에 따른 흐름도이다.
도 3 내지 도 7은 도 2의 제조 방법에 따른 각 단계를 보여주는 단면도이다.
도 8은 도 2의 활성층을 형성하기 위한 복수의 Ⅲ족 소스의 공급 조건의 일 예를 보여주는 파형도이다.
도 9는 도 2의 활성층을 형성하기 위한 복수의 Ⅲ족 소스의 공급 조건의 다른 예를 보여주는 파형도이다.
하기의 설명에서는 본 발명의 실시예를 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 한편 본 실시예에서는 질화물계 반도체 소자 중 질화물계 반도체 발광소자를 예로 들어 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 질화물계 반도체 소자(10)를 보여주는 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 질화물계 반도체 소자(10)는 베이스 기판(11), 버퍼층(13), n형 반도체층(14), 활성층(15) 및 p형 반도체층(16)을 포함하며, 그 외 질화물 핵 성장층(12), n형 클래드층(14a) 및 p형 클래드층(16a)을 더 포함할 수 있다.
본 실시예에 따른 질화물계 반도체 소자(10)는 베이스 기판(11)과, 베이스 기판(11) 상에 순차적으로 형성된 질화물 핵 성장층(12), 버퍼층(13), n형 반도체층(14), n형 클래드층(14a), 활성층(15), p형 클래드층(16a) 및 p형 반도체층(16)을 포함한다. 그리고 질화물계 반도체 소자(10)는 외부와 연결될 수 있도록 p형 전극과 n형 전극이 형성된다. 예컨대 질화물계 반도체 소자(10)는 p형 반도체층(16), p형 클래드층(16a) 및 활성층(15)이 메사식각(mesa etching) 공정에 의하여 그 일부 영역이 제거되어, n형 반도체층(14)의 일부 상면이 노출되는 구조를 가질 수 있다. 그리고 노출된 n형 반도체층(14)에는 n형 전극이 형성된다. 그리고 p형 반도체층(16) 상에는 ITO(Indium-Tin oxide) 등으로 이루어진 투명전극층이 형성되며, 그 위에는 p형 전극이 형성될 수 있다.
이때 질화물 핵 성장층(12), 버퍼층(13), n형 반도체층(14), n형 클래드층(14a), 활성층(15), p형 클래드층 및 p형 반도체층(16)은 Ⅲ족 및 Ⅴ족 소스를 공급하여 형성한다. 이때 Ⅲ족 소스로는 B, Al, Ga, In 등이 사용될 수 있다. Ⅴ족 소스로는 N, P, As, Sb 등이 사용될 수 있으며, 본 실시예에서는 N을 함유하는 소스를 사용하였다. 각각의 층은 AlxInyGazBwN(0≤x,y,z,w≤1, x+y+z+w=1)의 소재로 이루어질 수 있으며, 서로 다른 화학 조성을 갖는다. Ⅲ족 소스로는 Al을 함유하는 TMAl(trimethylaluminum),In을 함유하는 TMIn(trimethylindium), Ga을 함유하는 TMGa(trimethylgallium) 등이 사용될 수 있다. Ⅴ족 소스로는 N을 함유하는 NH3가 사용될 수 있다.
베이스 기판(11)은 질화물 반도체 단결정을 성장시키기에 적합한 소재로 이루어질 수 있다. 이때 베이스 기판(11)은 사파이어, 실리콘(Si), 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 갈륨 비소(GaAs), 실리콘 카바이드(silicon carbide, SiC), 알루미늄 나이트라이드(AlN), 산화 마그네슘(MgO) 등의 원소 혹은 화합물로 제조될 수 있다. 예컨대 베이스 기판(11)으로는 c면({0001}면), R면({1-102}), M면({1-100}) 및 A면({11-20})을 갖는 사파이어 기판 등이 사용될 수 있으며, 본 실시예에서는 베이스 기판(11)으로 c면을 사용하였다. c면 베이스 기판(11) 위에 질화물 핵 성장층(12), 버퍼층(13), n형 클래드층(14a), n형 반도체층(14), 활성층(15), p형 클래드층(16a) 및 p형 반도체층(16)이 순차적으로 형성될 수 있다.
질화물 핵 성장층(12)은 베이스 기판(11)의 위에 형성된다. 이때 질화물 핵 성장층(12)은 GaN, AlN, AlGaN, InGaN, AlInN, AlGaInN, AlGaInBN 등의 재질로 이루어질 수 있다.
버퍼층(13)은 베이스 기판(11)과 n형 반도체층(14)의 격자 상수 차이를 줄여 주기 위한 것으로서, 질화물 핵 성장층(12)을 기반으로 베이스 기판(11) 위에 형성된다. 또한 버퍼층(13)은 베이스 기판(11)의 화학적 작용에 의한 멜트백(melt-back) 에칭을 방지하는 등, 베이스 기판(11)과 n형 반도체층(14) 사이의 스트레스를 완화하는 기능을 수행한다. 이때 버퍼층(13)은 금속 유기 화학 기상 증착법(metal organic chemical vapor deposition; MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy; HVPE) 또는 분자선 성장법(metal organic chemical vapor phase epitaxy; MBE), 금속 유기 화학 기상 성장법(metal organic chemical vapor phase epitaxy; MOCVPE) 등을 사용하여 형성할 수 있다.
n형 반도체층(14)은 버퍼층(13) 위에 형성된다. n형 반도체층(14)은 질화알루미늄갈륨(AlGaN)계로 형성되며, 구동 전압을 낮추기 위해 실리콘이 도핑될 수 있다.
n형 클래드층(14a)은 n형 반도체층(14) 위에 형성된다. 이때 n형 클래드층(14a)은 초격자(superlattice) 구조로 형성될 수 있으며, 초격자 구조는 대칭적 또는 비대칭적으로 형성될 수 있다.
활성층(15)은 n형 클래드층(14a) 위에 형성된다. 활성층(15)은 MOCVD, HVPE, MBE, MOCVPE 등의 방법을 이용하여 양자우물구조로 형성될 수 있다. 활성층(15)에서는 p형 반도체층(16)을 통하여 흐르는 정공과 n형 반도체층(14)을 통하여 흐르는 전자가 결합됨으로써 광이 발생되는데, 이때 양자우물의 여기 준위 또는 에너지 밴드갭 차이에 해당되는 에너지의 빛이 발광된다.
p형 클래드층(16a)은 활성층(15) 위에 형성된다. 이때 p형 클래드층(16a)은 초격자 구조로 형성될 수 있으며, 초격자 구조는 대칭적 또는 비대칭적으로 형성될 수 있다.
이때 n형 및 p형 클래드층(14a,16a)은 대칭적 또는 비대칭적 에너지 밴드갭을 갖는 초격자 구조로 형성함으로써, 발광 과정에 참여하는 전자와 정공의 활성층(15)으로의 유입을 조절하여 내부양자효율을 향상시킬 수 있다. 즉 n형 및 p형 클래드층(14a,16a)을 통하여 정공의 유입 효율, 유입된 전자 및 정공의 활성층(15) 내의 귀속 효율을 향상시켜 궁극적으로 내부양자효율을 향상시킬 수 있다.
그리고 p형 반도체층(16)은 p형 클래드층(16a) 위에 형성된다. 이러한 p형 반도체층(16)은 Mg, Zn, Be등과 같은 p형 도전형 불순물이 도핑된 질화물 소재의 반도체층이다. p형 반도체층(16)은 발광영역과 인접하여 전자장벽층(electron blocking layer; EBL) 역할을 수행하는 p형 AlGaN층과, p형 AlGaN 층에 인접한 p형 GaN 및 (Al)Ga(In)N층으로 이루어질 수도 있다.
특히 본 실시예에서는 종래의 다층으로 형성되었던 버퍼층(13), n형 반도체층(14), n형 클래드층(14a), 활성층(15), p형 클래드층 및 p형 반도체층(16) 중에 적어도 하나를 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형(도 8) 또는 커브형(도 9)으로 가변 공급하여 형성한다.
이와 같이 본 실시예에 따른 질화물계 반도체 소자(10)는 베이스 기판(11) 위에 질화물 소재의 버퍼층(13), n형 반도체층(14), n형 클래드층(14a), 활성층(15), p형 클래드층(16a) 또는 p형 반도체층(16)을 형성할 때, 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 해당 층을 형성함으로써, 해당 층을 일체로 형성하면서 해당 층 내부의 조성을 변경할 수 있다. 이로 인해 해당 층 내에서의 양호한 격자 정합성을 포함하여 해당 층과 이웃하는 다른 층과의 양호한 격자 정합성을 확보할 수 있다. 또한 해당 층과, 해당 층을 중심으로 상하에 형성된 다른 층과의 격자 상수 및 열팽창 계수 차이에 기안한 크랙, 뒤틀림 및 전위 등의 발생을 감소시킬 수 있다.
또한 해당 층 내에서의 양호한 격자 정합성을 포함하여 해당 층과 이웃하는 다른 층과의 양호한 격자 정합성을 확보하여 결정결함을 감소시킴으로써, 궁극적으로 내부양자효율을 향상시켜 질화물계 반도체 소자(10)의 발광효율을 향상시킬 수 있다.
본 실시예에 따른 질화물계 반도체 소자(10)는 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 활성층(15)을 형성하는 예를 개시하였다. 예컨대 형성한 활성층(15)의 소재가 AlInGaN인 경우, Al 소스, In 소스 및 Ga 소스의 총 공급량을 정하고, Al 소스, In 소스 및 Ga 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 활성층(15)를 형성할 수 있다.
활성층(15)의 형성에 관여하는 Ⅲ족 소스는, 도 8에 도시된 바와 같이, In 소스를 일정하게 공급하는 상태에서 Al 소스와 Ga 소스의 공급량을 스텝형으로 가변하여 연속적으로 공급할 수 있다. 즉 t3 시간에 활성층(15)이 형성된다고 가정할 때, t3 시간 동안 In 소스의 공급량(Q4)을 일정하게 유지한 상태에서, 0~t1, t1~t2 및 t2~t3 구간에서 각각 Al 소스의 공급량(Q1,Q2,Q3) 및 Ga 소스의 공급량(Q1', Q2',Q3')을 스텝형으로 가변하여 활성층(15)을 형성한다. 그리고 0~t1, t1~t2 및 t2~t3 구간에서 각각 공급되는 Al 소스, In 소스 및 Ga 소스의 총 공급량은 각각 일정한다. 이때 0~t1, t1~t2 및 t2~t3 구간에서 각각 Al 소스의 공급량(Q1,Q2,Q3) 및 Ga 소스의 공급량(Q1', Q2',Q3')에 차이가 있기 때문에, 0~t1, t1~t2 및 t2~t3 구간에서 각각 형성되는 부분(15a,15b,15c)의 내부 조성이 변경된다. 하지만 복수의 Ⅲ족 소스는 스텝형으로 연속적으로 공급되기 때문에, 형성되는 활성층(15)은 내부 조성의 변경은 있지만 일체로 형성된다. 따라서 활성층(15) 내에서의 양호한 격자 정합성을 확보할 수 있다. 또한 Ⅴ족 소스 및 복수의 Ⅲ족 소스의 공급량은 이웃하는 층 예컨대, n형 클래드층(14a) 및 p형 클래드층(16a)과의 격자 정합성을 고려하여 스텝형으로 가변함으로써, 활성층(15)과 n형 클래드층(14a), 활성층(15)과 p형 클래드층(16a) 간의 양호한 격자 정합성을 확보할 수 있다.
또는 활성층(15)의 형성에 관여하는 Ⅲ족 소스는, 도 9에 도시된 바와 같이, In 소스를 일정하게 공급하는 상태에서 Al 소스와 Ga 소스의 공급량을 커브형으로 가변하여 연속적으로 공급할 수 있다. 그 외 활성층(15)의 형성에 관여하는 Ⅲ족 소스는, In 소스를 일정하게 공급하는 상태에서 Al 소스와 Ga 소스의 공급량을 스텝형과 커브형이 혼용된 형태로 공급량을 가변하여 연속적으로 공급될 수 있다.
한편 질화물 핵 성장층(12) 및 버퍼층(13)은 개별 공정으로 진행하여 순차적으로 적층하여 형성할 수 있다. 또는 질화물 핵 성장층(12) 및 버퍼층(13)은 하나의 공정으로 연속적으로 진행하여 Ⅲ-Ⅴ족 소재의 질화물 핵 성장층(12)과 버퍼층(13)을 연속하여 일괄적으로 형성할 수 있다. 즉 전술된 바와 같이, 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 Ⅲ-Ⅴ족 소재의 질화물 핵 성장층(12)과 버퍼층(13)을 연속하여 일괄적으로 형성할 수 있다.
이와 같은 본 실시예에 따른 질화물계 반도체 소자(10)의 제조 방법을 도 2 내지 도 9를 참조하여 설명하면 다음과 같다. 여기서 도 2는 도 1의 질화물계 반도체 소자(10)의 제조 방법에 따른 흐름도이다. 도 3 내지 도 7은 도 2의 제조 방법에 따른 각 단계를 보여주는 단면도이다. 도 8은 도 2의 활성층(15)을 형성하기 위한 Ⅲ족 소스의 공급 조건의 일 예를 보여주는 파형도이다. 그리고 도 9는 도 2의 활성층(15)을 형성하기 위한 Ⅲ족 소스의 공급 조건의 다른 예를 보여주는 파형도이다. 한편 본 실시예에 따른 제조 방법에서는, 버퍼층(13), n형 반도체층(14), n형 클래드층(14a), 활성층(15), p형 클래드층(16a) 및 p형 반도체층(16) 중에서, 활성층(15)을 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성하는 예를 개시하였다.
먼저 도 3에 도시된 바와 같이, S21단계에서 베이스 기판(11)을 준비한다. 이때 베이스 기판(11)으로는 사파이어, 실리콘(Si), 징크 옥사이드(ZnO), 갈륨 나이트라이드(GaN), 갈륨 비소(GaAs), 실리콘 카바이드(SiC), 알루미늄 나이트라이드(AlN), 산화 마그네슘(MgO) 등의 원소 혹은 화합물 소재의 기판이 사용될 수 있다. 본 실시예에서는 베이스 기판(11)으로는 c면({0001}면)을 갖는 사파이어 기판을 사용하였다.
다음으로 도 4에 도시된 바와 같이, S23단계에서 베이스 기판(11) 위에 질화물 핵 성장층(12)을 형성한다. 이때 질화물 핵 성장층(12)은 MOCVD, HVPE, MBE 또는 MOCVPE 등을 사용하여 형성할 수 있다. 예컨대 Ⅴ족 소스 및 복수의 Ⅲ족 소스를 이용하여 형성한 질화물 핵 성장층(12)은 GaN, AlN, AlGaN, InGaN, AlInN, AlInGaN, AlInGaBN 등의 재질로 이루어질 수 있다.
다음으로 도 4에 도시된 바와 같이, S25단계에서 베이스 기판(11) 위에 질화물 핵 성장층(12)을 덮는 버퍼층(13)을 형성한다. 버퍼층(13)은 베이스 기판(11)과 n형 반도체층(14)의 격자 상수 차이를 줄여 주기 위한 것으로서, 질화물 핵 성장층(12)을 기반으로 베이스 기판(11) 위에 질화물 핵 성장층(12)을 덮도록 형성된다.
이때 질화물 핵 성장층(12)을 형성하는 단계(S23)와 버퍼층(13)을 형성하는 단계(25)는 전술된 바와 같이 개별 단계로 진행될 수도 있고, 하나의 공정으로 연속적으로 진행하여 질화물 핵 성장층(12)과 버퍼층(13)을 연속하여 일괄적으로 형성할 수 있다. 즉 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 질화물 핵 성장층(12)과 버퍼층(13)을 연속하여 일괄적으로 형성할 수 있다.
다음으로 도 5에 도시된 바와 같이, S27단계에서 버퍼층(13) 위에 n형 반도체층(14)을 형성한다. 이때 n형 반도체층(14)은 질화알루미늄갈륨(AlGaN)계로 형성되며, 구동 전압을 낮추기 위해 실리콘이 도핑될 수 있다.
다음으로 도 5에 도시된 바와 같이, S29단계에서 n형 반도체층(14) 위에 n형 클래드층(14a)을 형성한다. 이때 n형 클래드층(14a)은 초격자 구조로 형성될 수 있으며, 초격자 구조는 대칭적 또는 비대칭적으로 형성될 수 있다.
다음으로 도 6에 도시된 바와 같이, S31단계에서 n형 클래드층(14a) 위에 활성층(15)을 형성한다. 이때 활성층(15)은 양자우물구조로 형성될 수 있다. 활성층(15)에서는 다음에 형성될 p형 반도체층(도 7의 16)을 통하여 흐르는 정공과 n형 반도체층(14)을 통하여 흐르는 전자가 결합됨으로써 광을 발생시킨다.
특히 활성층(15)은 복수의 Ⅲ족 소스의 총 공급량을 정하고, 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형(도 8) 또는 커브형(도 9)으로 가변 공급하여 형성한다. 예컨대 형성한 활성층(15)의 소재가 AlxInyGazN(0≤x,y,z≤1, x+y+z=1)인 경우, Al 소스, In 소스 및 Ga 소스의 총 공급량을 정하고, Al 소스, In 소스 및 Ga 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 활성층(15)를 형성할 수 있다. 이때 Al 소스로는 Al을 함유하는 TMAl을 사용하고, In 소스로는 In을 함유하는 TMIn을 사용하고, Ga 소스로는 Ga을 함유하는 TMGa를 사용하였다. Ⅴ족 소스로는 N을 함유하는 NH3를 사용하였다.
활성층(15)의 형성에 관여하는 Ⅲ족 소스는, 도 8에 도시된 바와 같이, In 소스를 일정하게 공급하는 상태에서 Al 소스와 Ga 소스의 공급량을 스텝형으로 가변하여 연속적으로 공급할 수 있다. 즉 t3 시간에 활성층(15)이 형성된다고 가정할 때, t3 시간 동안 In 소스의 공급량(Q4)을 일정하게 유지한 상태에서, 0~t1, t1~t2 및 t2~t3 구간에서 각각 Al 소스의 공급량(Q1,Q2,Q3) 및 Ga 소스의 공급량(Q1', Q2',Q3')을 스텝형으로 가변하여 활성층(15)을 형성한다. 그리고 0~t1, t1~t2 및 t2~t3 구간에서 각각 공급되는 Al 소스, In 소스 및 Ga 소스의 총 공급량은 각각 일정한다. 이때 0~t1, t1~t2 및 t2~t3 구간에서 각각 Al 소스의 공급량(Q1,Q2,Q3) 및 Ga 소스의 공급량(Q1', Q2', Q3')에 차이가 있기 때문에, 0~t1, t1~t2 및 t2~t3 구간에서 각각 형성되는 부분(15a,15b,15c)의 내부 조성이 변경된다. 하지만 복수의 Ⅲ족 소스는 스텝형으로 연속적으로 공급되기 때문에, 형성되는 활성층(15)은 내부 조성의 변경은 있지만 일체로 형성된다.
이로 인해 활성층(15) 내에서의 양호한 격자 정합성을 확보할 수 있다. 또한 Ⅴ족 소스 및 복수의 Ⅲ족 소스의 공급량은 이웃하는 층 예컨대, n형 클래드층(14a) 및 p형 클래드층(도 7의 16a)과의 격자 정합성을 고려하여 스텝형으로 가변함으로써, 활성층(15)과 n형 클래드층(14a), 활성층(15)과 p형 클래드층(도 7의 16a) 간의 양호한 격자 정합성을 확보할 수 있다.
또는 활성층(15)의 형성에 관여하는 Ⅲ족 소스는, 도 9에 도시된 바와 같이, In 소스를 일정하게 공급하는 상태에서 Al 소스와 Ga 소스의 공급량을 커브형으로 가변하여 연속적으로 공급할 수 있다.
다음으로 도 7에 도시된 바와 같이, S33단계에서 활성층(14) 위에 p형 클래드층(16a)을 형성한다. 이때 p형 클래드층(16a)은 초격자 구조로 형성될 수 있으며, 초격자 구조는 대칭적 또는 비대칭적으로 형성될 수 있다.
그리고 도 7에 도시된 바와 같이, S35단계에서 p형 클래드층(16a) 위에 p형 반도체층(16)을 형성한다. 이때 p형 반도체층(16)은 Mg, Zn, Be등과 같은 p형 도전형 불순물이 도핑된 질화물 소재의 반도체층이다. p형 반도체층(16)은 발광영역과 인접하여 전자장벽층(EBL) 역할을 수행하는 p형 AlGaN층과, p형 AlGaN 층에 인접한 오믹 접촉층인 p형 AlGaInN층으로 이루어질 수도 있다.
이후에 질화물계 반도체 소자(10)의 외부 접속 단자를 형성하는 공정을 수행한다. 즉 p형 반도체층(16), p형 클래드층(16a) 및 활성층(15)이 메사식각 공정에 의하여 그 일부 영역을 제거하여, n형 반도체층(14)의 일부 상면이 노출되는 구조를 형성한다. 그리고 노출된 n형 반도체층(14)에는 n형 전극을 형성한다. 그리고 p형 반도체층(16) 상에는 ITO 등으로 이루어진 투명전극층을 형성하며, 그 위에는 p형 전극을 형성한다.
이때 투명전극층은 p형 반도체층(16) 상에 형성된다. 투명전극층은 전극접촉층의 일종으로서, p형 반도체층으로 전류가 잘 전달될 수 있도록 한다. 이와 같은 투명전극층은 투과성 산화막으로서, 예컨대 ITO, ZnO, RuOx, TiOx, IrOx 등으로 이루어질 수 있다. 이와 같이 베이스 기판(11)부터 투명전극층까지의 기본 적층 구조가 완성되면, 표면으로부터 습식 에칭, 예를 들어 이방성 습식에칭을 실행하여 n형 반도체층(14)의 일부를 노출시킨다. 그리고 에칭 공정이 진행된 후, n형 반도체층(14) 위로 티탄(Ti), 금(Au) 등을 증착하여 n형 전극을 형성하고, 투명전극층 위로 니켈(Ni), 플래티늄(Pt) 및 금 (Au) 등을 증착하여 p형 전극을 형성한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10 : 질화물계 반도체 소자
11 : 베이스 기판
12 : 질화물 핵 성장층
13 : 버퍼층
14 : n형 반도체층
14a : n형 클래드층
15 : 활성층
16a : p형 클래드층
16 : p형 반도체층

Claims (9)

  1. Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하여 질화물 층을 형성하는 질화물계 반도체 소자의 제조 방법으로,
    상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 상기 질화물 층을 형성하는 것을 특징으로 질화물계 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 질화물 층은,
    버퍼층, n형 반도체층, n형 클래드층, 활성층, p형 클래드층 및 p형 반도체층 중에 적어도 하나를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 Ⅲ족 소스는 B, Al, Ga, In 중에 적어도 두개를 함유하고, 상기 Ⅴ족 소스는 N을 함유하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 질화물 층의 소재는 AlxInyGazBwN(0≤x,y,z,w≤1, x+y+z+w=1)
    인 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.
  5. Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하여 형성한 복수의 질화물 층을 포함하는 질화물계 반도체 소자로,
    상기 복수의 질화물 층 중 적어도 하나는 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성한 것을 특징으로 질화물계 반도체 소자.
  6. 베이스 기판을 준비하는 단계;
    상기 베이스 기판 위에 버퍼층을 형성하는 버퍼층 형성 단계;
    상기 버퍼층 위에 n형 반도체층을 형성하는 n형 반도체층 형성 단계;
    상기 n형 반도체층 위에 활성층을 형성하는 활성층 형성 단계;
    상기 활성층 위에 p형 반도체층을 형성하는 p형 반도체층 형성 단계;를 포함하며,
    상기 버퍼층 형성 단계, 상기 n형 반도체층 형성 단계, 상기 활성층 형성 단계 및 상기 p형 반도체층 형성 단계 중에 적어도 하나의 단계에서,
    Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 해당 층을 형성하는 것을 특징으로 질화물계 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 활성층을 형성하기 전에 상기 n형 반도체층 위에 n형 클래드층을 형성하는 단계; 또는
    상기 p형 반도체층을 형성하기 전에 상기 활성층 위에 p형 클래드층을 형성하는 단계;
    중에 적어도 하나의 단계를 더 포함하며,
    상기 n형 또는 p형 클래드층을 형성하는 단계는, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성하는 것을 특징으로 질화물계 반도체 소자의 제조 방법.
  8. 베이스 기판;
    상기 베이스 기판 위에 형성된 버퍼층;
    상기 버퍼층 위에 형성된 n형 반도체층;
    상기 n형 반도체층 위에 형성된 활성층;
    상기 활성층 위에 형성된 p형 반도체층;를 포함하며,
    상기 버퍼층, 상기 n형 반도체층, 상기 활성층 및 상기 p형 반도체층 중에 적어도 하나는, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 해당 층을 형성한 것을 특징으로 질화물계 반도체 소자.
  9. 제7항에 있어서,
    상기 n형 반도체층과 상기 활성층 사이에 형성된 n형 클래드층; 또는
    상기 활성층과 상기 p형 반도체층 사이에 형성된 p형 클래드층;
    중에 적어도 하나를 더 포함하며,
    상기 n형 또는 p형 클래드층은, Ⅴ족 소스 및 복수의 Ⅲ족 소스를 공급하되, 상기 복수의 Ⅲ족 소스의 총 공급량을 정하고, 상기 복수의 Ⅲ족 소스 중 적어도 하나를 스텝형 또는 커브형으로 가변 공급하여 형성한 것을 특징으로 질화물계 반도체 소자.
KR1020100102892A 2010-10-21 2010-10-21 질화물계 반도체 소자 및 그의 제조 방법 Ceased KR20120041439A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100102892A KR20120041439A (ko) 2010-10-21 2010-10-21 질화물계 반도체 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100102892A KR20120041439A (ko) 2010-10-21 2010-10-21 질화물계 반도체 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20120041439A true KR20120041439A (ko) 2012-05-02

Family

ID=46262516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100102892A Ceased KR20120041439A (ko) 2010-10-21 2010-10-21 질화물계 반도체 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20120041439A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140026069A (ko) * 2012-08-24 2014-03-05 엘지이노텍 주식회사 발광 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140026069A (ko) * 2012-08-24 2014-03-05 엘지이노텍 주식회사 발광 소자

Similar Documents

Publication Publication Date Title
US8513694B2 (en) Nitride semiconductor device and manufacturing method of the device
JP5634368B2 (ja) 半導体装置
RU2523747C2 (ru) Iii-нитридный светоизлучающий прибор, включающий бор
JP5322523B2 (ja) 発光素子及びその製造方法
JPWO2009088084A1 (ja) 半導体発光装置
JP2013016711A (ja) 窒化物半導体発光素子の製造方法、ウェハ、窒化物半導体発光素子
US20120138891A1 (en) METHOD FOR REDUCTION OF EFFICIENCY DROOP USING AN (Al,In,Ga)N/Al(x)In(1-x)N SUPERLATTICE ELECTRON BLOCKING LAYER IN NITRIDE BASED LIGHT EMITTING DIODES
JP2014096460A (ja) 紫外半導体発光素子およびその製造方法
JP2009302314A (ja) ＧａＮ系半導体装置
CN101452980A (zh) 三族氮化合物半导体发光二极管和其制造方法
JP5568009B2 (ja) 半導体発光素子及びその製造方法
JP2008305967A (ja) Ｉｉｉ族窒化物半導体層の製造装置、ｉｉｉ族窒化物半導体層の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体発光素子及びランプ
US9305773B2 (en) Semiconductor device, nitride semiconductor wafer, and method for forming nitride semiconductor layer
JP2008288532A (ja) 窒化物系半導体装置
JP2019033284A (ja) 半導体発光素子および半導体発光素子の製造方法
JP2018148130A (ja) 半導体発光素子および半導体発光素子の製造方法
JP2011187862A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2009076864A (ja) 窒化物系発光素子
KR20160003378A (ko) 발광구조물 및 이를 포함하는 발광소자
KR100728132B1 (ko) 전류 확산층을 이용한 발광 다이오드
KR20120041439A (ko) 질화물계 반도체 소자 및 그의 제조 방법
JP2008227103A (ja) ＧａＮ系半導体発光素子
US10340421B1 (en) Light emitting device
KR101137513B1 (ko) 질화물계 반도체 발광소자 및 그의 제조 방법
KR101442809B1 (ko) 질화물계 반도체 발광소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PX0901 Re-examination

St.27 status event code: A-2-3-E10-E12-rex-PX0901

PX0601 Decision of rejection after re-examination

St.27 status event code: N-2-6-B10-B17-rex-PX0601

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

St.27 status event code: A-3-3-V10-V11-apl-PJ0201

J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20120917

Effective date: 20131216

PJ1301 Trial decision

St.27 status event code: A-3-3-V10-V15-crt-PJ1301

Decision date: 20131216

Appeal event data comment text: Appeal Kind Category : Appeal against decision to decline refusal, Appeal Ground Text : 2010 0102892

Appeal request date: 20120917

Appellate body name: Patent Examination Board

Decision authority category: Office appeal board

Decision identifier: 2012101008101

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-3-3-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000