KR20120046885A - 반도체 집적회로 - Google Patents

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KR20120046885A
KR20120046885A KR1020100107129A KR20100107129A KR20120046885A KR 20120046885 A KR20120046885 A KR 20120046885A KR 1020100107129 A KR1020100107129 A KR 1020100107129A KR 20100107129 A KR20100107129 A KR 20100107129A KR 20120046885 A KR20120046885 A KR 20120046885A
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이성준
최해랑
장재민
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에스케이하이닉스 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

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Abstract

지연고정루프(Delay Locked Loop:DLL) 및 듀티 보정 회로(Duty Correction Circuit:DCC)를 포함하는 반도체 집적회로에 관한 것으로, 외부로부터 입력된 외부 클럭신호(EX_CLK)를 버퍼링하여 기준 클럭신호를 출력하기 위한 입력 버퍼부와, 기준 클럭신호(REF_CLK)를 지연고정에 필요한 지연시간만큼 지연시켜 지연고정된 클럭신호를 생성하기 위한 지연고정루프와, 클럭 전달신호에 응답하여 상기 지연고정된 클럭신호를 전달하기 위한 클럭 전달부와, 클럭 전달부로부터 전달되는 클럭신호를 입력받아 듀티 보정을 수행하기 위한 듀티 보정 회로와, 듀티 보정 회로에 의해 듀티가 보정된 내부 클럭신호(IN_CLK)에 동기되어 데이터(DATA)를 패드(DQ)로 출력하기 위한 출력 드라이버와, 리드 커맨드 및 버스트 길이(Burst Length:BL) 정보에 따라 클럭 전달신호를 생성하기 위한 클럭 전달신호 생성부를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 'DDR SDRAM(Double Data Rate Synchronous DRAM)'과 같은 반도체 집적회로는 외부로부터 입력되는 외부 클럭신호를 내부에서 사용할 때 내부 회로에 의해 발생하는 시간 지연을 보상하기 위하여 내부 클럭신호와 외부 클럭신호가 동일한 위상을 갖도록 하기 위한 지연고정루프(Delay Locked Loop:DLL)를 포함한다. 다시 말해, 지연고정루프(DLL)는 외부 클럭신호를 입력받아 실제 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영해 줌으로써, 반도체 집적회로에서 출력되는 데이터가 외부 클럭신호에 동기될 수 있게 된다.
한편, 클럭신호는 노이즈 등으로 인해 왜곡이 발생할 수 있으며, 이러한 경우 클럭신호의 듀티가 어긋나는 현상이 발생하게 된다. 그러면, 지연고정루프(DLL)는 듀티가 어긋난 클럭신호로 인해 오동작을 일으킬 가능성이 높아지며, 지연고정루프(DLL)로부터 출력되는 클럭신호 역시 듀티에 문제가 발생하게 된다. 따라서, 반도체 집적회로는 클럭신호의 듀티 변경을 보상하기 위하여 지연고정루프(DLL)에 더하여 듀티 보정 회로(Duty Correction Circuit:DCC)를 포함하고 있다.
도 1은 종래기술에 따른 반도체 집적회로가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 집적회로(100)는 외부로부터 입력된 외부 클럭신호(EX_CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력하기 위한 입력 버퍼부(110)와, 기준 클럭신호(REF_CLK)를 지연고정에 필요한 지연시간만큼 지연시켜 지연고정된 클럭신호(DLL_CLK)를 생성하기 위한 지연고정루프(120)와, 지연고정루프(120)로부터 출력되는 지연고정된 클럭신호(DLL_CLK)를 입력받아 듀티 보정을 수행하기 위한 듀티 보정 회로(130)와, 입력된 데이터(DATA)를 듀티 보정 회로(130)에 의해 듀티가 보정된 내부 클럭신호(IN_CLK)에 동기되어 패드(DQ)로 출력하기 위한 출력 드라이버(140)를 포함한다.
이하, 상기와 같은 구성을 가지는 반도체 집적회로(100)의 동작을 설명한다.
입력 버퍼부(110)는 외부로부터 입력된 외부 클럭신호(EX_CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)로써 지연고정루프(120)에게 전달한다.
그러면, 지연고정루프(120)는 전달된 기준 클럭신호(REF_CLK)에 실제 클럭 경로 및 데이터 경로의 지연 시간, 예컨대, 입력 버퍼부(110)에서 발생하는 지연 시간 및 출력 드라이버(140)에서 발생하는 지연 시간을 반영하여 지연고정된 클럭신호(DLL_CLK)를 출력한다.
그리고, 듀티 보정 회로(130)는 지연고정루프(120)로부터 출력된 지연고정된 클럭신호(DLL_CLK)의 클럭 에지를 조절하여 듀티가 50:50으로 일정한 내부 클럭신호(IN_CLK)를 생성한다.
이때, 출력 드라이버(140)는 입력된 데이터(DATA)를 듀티 보정 회로(130)에 의해 듀티가 보정된 내부 클럭신호(IN_CLK)에 동기되어 패드(DQ)로 출력한다.
그러나, 종래기술에 따른 반도체 집적회로(100)에는 다음과 같은 문제점이 있다.
외부 클럭신호(EX_CLK)는 지속적으로 입력되기 때문에, 지연고정루프(120)가 인에이블 상태이면, 듀티 보정 회로(130) 또한 인에이블 상태로 지연고정된 클럭신호(DLL_CLK)를 지속적으로 입력받아 듀티 보정을 수행하고, 듀티가 보정된 내부 클럭신호(IN_CLK)를 출력하게 된다. 하지만, 내부 클럭신호(IN_CLK)는 리드 동작과 같이 특정 동작시에만 필요로 하기 때문에, 종래기술에 의한 반도체 집적회로(100)는 전류 낭비가 심한 문제점이 있다.
본 발명은 내부 클럭신호를 생성함에 있어 전류 소모가 최소화된 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 기준 클럭신호를 지연고정에 필요한 지연시간만큼 지연시켜 지연고정된 클럭신호를 생성하기 위한 지연고정루프; 클럭 전달신호에 응답하여 지연고정된 클럭신호를 전달하기 위한 클럭 전달부; 클럭 전달부로부터 전달되는 클럭신호를 입력받아 듀티 보정을 수행하기 위한 듀티 보정 회로; 및 커맨드 및 버스트 길이(Burst Length:BL) 정보에 따라 클럭 전달신호를 생성하기 위한 클럭 전달신호 생성부를 포함한다. 여기서, 듀티 보정 회로는 클럭 전달부로부터 전달된 클럭신호의 듀티 보정이 완료되었음을 나타내기 위한 듀티 보정 완료신호를 출력한다. 그리고 클럭 전달신호 생성부는, 커맨드가 연속되는 경우에 커맨드 및 제1 펄스신호에 응답하여 홀수 번째 커맨드에 대응하는 제1 커맨드를 생성하고, 커맨드 및 제2 펄스신호에 응답하여 짝수 번째 커맨드에 대응하는 제2 커맨드를 생성하기 위한 커맨드 생성부; 제1 커맨드에 응답하여 버스트 길이(BL) 정보에 대응하는 펄스 폭을 가지는 제1 펄스신호를 생성하기 위한 제1 펄스신호 생성부; 제2 커맨드에 응답하여 버스트 길이(BL) 정보에 대응하는 펄스 폭을 가지는 제2 펄스신호를 생성하기 위한 제2 펄스신호 생성부; 및 제1 펄스신호, 제2 펄스신호 및 듀티 보정 완료신호에 응답하여 클럭 전달신호를 출력하기 위한 클럭 전달신호 출력부를 포함한다.
본 발명은 지연고정루프(DLL)로부터 출력되는 지연고정된 클럭신호의 토글링 구간을 예정된 구간으로 제한함으로써, 듀티 보정 회로(DCC)가 소모하는 전류를 최소화하고 있다. 따라서, 반도체 집적회로의 전체 소모 전류가 감소되어, 동종 제품에서 경쟁력을 향상시킬 수 있는 효과를 기대할 수 있다.
도 1은 종래기술에 따른 반도체 집적회로의 블록 구성도.
도 2는 본 발명의 실시예에 의한 반도체 집적회로의 블록 구성도.
도 3은 도 2에 도시된 지연고정루프(DLL)의 내부 구성도.
도 4는 도 2에 도시된 클럭 전달부의 내부 구성도.
도 5는 도 2에 도시된 듀티 보정 회로(DCC)의 내부 구성도.
도 6은 도 2에 도시된 클럭 전달신호 생성부의 내부 구성도.
도 7a는 도 6에 도시된 토글링 구간 결정부의 내부 구성도.
도 7b는 도 6에 도시된 클럭 전달신호 출력부의 내부 구성도.
도 8은 도 1에 도시된 반도체 집적회로의 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2에는 본 발명의 실시예에 의한 반도체 집적회로가 블록 구성도로 도시되어 있고, 도 3에는 도 2에 도시된 지연고정루프(DLL)의 내부 구성도가 도시되어 있고, 도 4에는 도 2에 도시된 클럭 전달부의 내부 구성도가 도시되어 있고, 도 5에는 도 2에 도시된 듀티 보정 회로(DCC)의 내부 구성도가 도시되어 있고, 도 6에는 도 2에 도시된 클럭 전달신호 생성부의 내부 구성도가 도시되어 있고, 도 7a에는 도 6에 도시된 토글링 구간 결정부의 내부 구성도가 도시되어 있으며, 도 7b에는 도 6에 도시된 클럭 전달신호 출력부의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 반도체 집적회로(200)는 외부로부터 입력된 외부 클럭신호(EX_CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력하기 위한 입력 버퍼부(210)와, 기준 클럭신호(REF_CLK)를 지연고정에 필요한 지연시간(D1+D2)만큼 지연시켜 지연고정된 클럭신호를 생성하기 위한 지연고정루프(Delay Locked Loop:DLL)(220)와, 클럭 전달신호(CLKCTRL)에 응답하여 지연고정된 클럭신호(DLL_CLK)를 전달하기 위한 클럭 전달부(230)와, 클럭 전달부(230)로부터 전달되는 클럭신호(LIM_CLK)를 입력받아 듀티 보정을 수행하며 클럭 전달부(230)로부터 전달되는 클럭신호(LIM_CLK)의 듀티 보정이 완료됨에 따라 듀티 보정 완료신호를 출력하는 듀티 보정 회로(Duty Correction Circuit:DCC)(240)와, 듀티 보정 회로(240)에 의해 듀티가 보정된 내부 클럭신호(IN_CLK)에 동기되어 데이터(DATA)를 패드(DQ)로 출력하기 위한 출력 드라이버(250)와, 리드 커맨드(RD_CMD) 및 버스트 길이(Burst Length:BL) 정보에 따라 클럭 전달신호(CLKCTRL)를 생성하기 위한 클럭 전달신호 생성부(260)를 포함한다.
여기서, 지연고정루프(120)는 도 3에 도시된 바와 같이, 딜레이 조절신호(DELY_CTRL)에 응답하여 기준 클럭신호(REF_CLK)를 지연고정에 필요한 지연시간(D1+D2)만큼 지연시켜 지연고정된 클럭신호(DLL_CLK)로써 출력하기 위한 딜레이 라인(222)와, 지연고정에 필요한 지연시간(D1+D2)에 대응하는 모델링된 지연량을 지연고정된 클럭신호(DLL_CLK)에 반영하여 피드백 클럭신호(FDB_CLK)를 출력하기 위한 레플리카 딜레이(224)와, 기준 클럭신호(REF_CLK)와 피드백 클럭신호(FDB_CLK)의 위상을 비교하기 위한 위상 비교부(226)와, 위상 비교부(226)의 출력신호(COMP)에 응답하여 딜레이 조절신호(DELY_CTRL)를 생성하기 위한 딜레이 조절부(228)를 포함한다. 여기서, 딜레이 조절부(228)는 위상 비교부(226)의 출력신호(COMP)에 응답하여 지연고정 정보신호(DLL_LOCK)를 출력할 수 있으며, 이때 지연고정 정보신호(DLL_LOCK)는 지연고정 여부를 확인할 수 있는 정보를 포함한다.
그리고, 클럭 전달부(230)는 도 4에 도시된 바와 같이, 지연고정된 클럭신호(DLL_CLK) 및 클럭 전달신호(CLKCTRL)를 논리곱 연산하기 위한 논리곱 게이트(AND gate)(AND1)를 포함한다.
또한, 듀티 보정 회로(240)는 도 5에 도시된 바와 같이, 듀티 보정신호(DUTY_CTRL)에 응답하여 토글링 구간이 제한된 클럭신호(LIM_CLK)의 듀티를 보정하기 위한 듀티 보정부(242)와, 듀티 보정부(242)에 의해 듀티가 보정된 내부 클럭신호(IN_CLK)의 듀티를 검출하기 위한 듀티 검출부(244)와, 듀티 검출부(244)에서 출력되는 듀티 검출신호(DUTY_DET)에 응답하여 듀티 보정신호(DUTY_CTRL) 및 듀티 보정 완료신호(DCC_DONEB)를 출력하기 위한 듀티 보정 제어부(246)를 포함한다. 여기서, 듀티 보정 제어부(246)는 지연고정루프(220)의 딜레이 조절부(228)로부터 출력되는 지연고정 정보신호(DLL_LOCK)에 응답하여 인에이블 여부가 결정될 수도 있다. 즉, 듀티 보정 제어부(246)는 지연고정루프(220)의 지연고정이 완료되어야만 비로소 인에이블되는 것이다. 한편, 듀티 보정부(242)는 듀티 보정신호(DUTY_CTRL)에 응답하여 토글링 구간이 제한된 클럭신호(LIM_CLK)의 상승 에지를 예정된 지연량만큼 지연시켜 출력하기 위한 제1 에지 딜레이(242_1)와, 듀티 보정신호(DUTY_CTRL)에 응답하여 토글링 구간이 제한된 클럭신호(LIM_CLK)의 하강 에지를 예정된 지연량만큼 지연시켜 출력하기 위한 제2 에지 딜레이(242_2)와, 제1 및 제2 에지 딜레이(242_1, 242_2)로부터 출력되는 제1 및 제2 딜레이된 클럭신호(DELY_CLK1, DELY_CLK2)를 결합하여 듀티가 보정된 내부 클럭신호(IN_CLK)를 출력하기 위한 에지 결합부(242_3)를 포함한다.
또한, 클럭 전달신호 생성부(260)는 도 6에 도시된 바와 같이, 버스트 길이(BL) 정보에 응답하여 리드 커맨드(RD_CMD)의 펄스 폭을 확장시켜 출력하기 위한 토글링 구간 결정부(270)와, 토글링 구간 결정부(270)의 출력신호(EV_START, OD_START) 및 듀티 보정 완료신호(DCC_DONEB)에 응답하여 클럭 전달신호(CLKCTRL)를 출력하기 위한 클럭 전달신호 출력부(280)를 포함한다. 이러한 토글링 구간 결정부(270) 및 클럭 전달신호 출력부(280)는 도 7a 및 도 7b에 도시되어 있다.
먼저, 도 7a를 참조하면, 토글링 구간 결정부(270)는, 리드 커맨드(RD_CMD)가 연속되는 경우에 리드 커맨드(RD_CMD) 및 제1 펄스신호(EV_START)에 응답하여 홀수 번째 리드 커맨드에 대응하는 제1 커맨드(EV_CMD)를 생성하고, 리드 커맨드(RD_CMD) 및 제2 펄스신호(OD_START)에 응답하여 짝수 번째 리드 커맨드(RD_CMD)에 대응하는 제2 커맨드(OD_CMD)를 생성하기 위한 커맨드 생성부(272)와, 제1 커맨드(EV_CMD)에 응답하여 버스트 길이(BL) 정보에 대응하는 펄스 폭을 가지는 제1 펄스신호(EV_START)를 생성하기 위한 제1 펄스신호 생성부(274)와, 제2 커맨드(OD_CMD)에 응답하여 버스트 길이(BL) 정보에 대응하는 펄스 폭을 가지는 제2 펄스신호(OD_START)를 생성하기 위한 제2 펄스신호 생성부(276)를 포함한다.
여기서, 제1 펄스신호 생성부(274)는 제1 커맨드(EV_CMD) 및 제1 리셋신호(RST1)에 응답하여 제1 펄스신호(EV_START)를 출력하기 위한 제1 펄스신호 출력부(274_1)와, 버스트 길이(BL) 정보에 응답하여 제1 펄스신호(EV_START)를 카운팅하기 위한 제1 카운터(274_2)와, 제1 카운터(274_2)의 출력신호에 응답하여 제1 리셋신호(RST1)를 출력하기 위한 제1 리셋신호 출력부(274_3)를 포함한다. 이때, 제1 펄스신호 출력부(274_1)는 고전원전압(VDD)을 입력으로 하며, 제1 커맨드(EV_CMD)에 동기되어 입력신호(VDD)를 출력하되, 제1 리셋신호(RST1)에 응답하여 리셋되는 제1 D-플립플롭(DFF1)으로 구성된다. 그리고, 제1 리셋신호 출력부(274_3)는 제1 카운터(274_2)의 출력신호를 입력으로 하며, 클럭신호(CLK)에 동기되어 입력신호를 출력하는 제2 D-플립플롭(DFF2)으로 구성된다.
또한, 제2 펄스신호 생성부(276)는 제2 커맨드(OD_CMD) 및 제2 리셋신호(RST2)에 응답하여 제2 펄스신호(OD_START)를 출력하기 위한 제2 펄스신호 출력부(276_1)와, 버스트 길이(BL) 정보에 응답하여 제2 펄스신호(OD_START)를 카운팅하기 위한 제2 카운터(276_2)와, 제2 카운터(276_2)의 출력신호에 응답하여 제2 리셋신호(RST2)를 출력하기 위한 제2 리셋신호 출력부(276_3)를 포함한다. 이때, 제2 펄스신호 출력부(276_1)는 고전원전압(VDD)을 입력으로 하며, 제2 커맨드(OD_CMD)에 동기되어 입력신호(VDD)를 출력하되, 제2 리셋신호(RST2)에 응답하여 리셋되는 제3 D-플립플롭(DFF3)으로 구성된다. 그리고, 제2 리셋신호 출력부(276_3)는 제2 카운터(276_2)의 출력신호를 입력으로 하며, 클럭신호(CLK)에 동기되어 입력신호를 출력하는 제4 D-플립플롭(DFF4)으로 구성된다.
다음, 도 7b를 참조하면, 클럭 전달신호 출력부(280)는 제1 및 제2 펄스신호(EV_START, OD_START)를 입력받아 논리합 연산을 수행하기 위한 제1 논리합 게이트(OR gate)(OR1)와, 제1 논리합 게이트(OR gate)(OR1)의 출력신호(OR1_OUT) 및 듀티 보정 완료신호(DCC_DONEB)를 입력받으며 이를 논리합 연산하여 클럭 전달신호(CLKCTRL)를 출력하기 위한 제2 논리합 게이트(OR2)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 집적회로(200)의 동작을 도 8을 참조하여 설명한다.
도 8을 참조하면, 반도체 집적회로(200)는 지연고정 과정(A), 듀티 보정 과정(B) 및 토글링 구간 제한 과정(C)을 차례로 수행한다.
먼저, 지연고정 과정(A)은 다음과 같다. 지연고정루프(220)는 기준 클럭신호(REF_CLK)를 지연고정에 필요한 지연시간(D1+D2)만큼 지연시켜 지연고정된 클럭신호(DLL_CLK, 도면에 미도시)를 생성한다. 이는 기준 클럭신호(REF_CLK)와 피드백 클럭신호(FDB_CLK)의 위상이 동기됨을 의미한다. 이와 같이, 지연고정루프(220)가 지연고정된 클럭신호(DLL_CLK, 도면에 미도시)를 생성하면, 지연고정된 클럭신호(DLL_CLK, 도면에 미도시)는 클럭 전달부(230)를 바이패스하여 듀티 보정 회로(240)에 입력된다. 한편, 지연고정루프(220)는 지연고정 과정(A) 동안 지연고정 정보신호(DLL_LOCK)를 논리 로우 레벨로 비활성화시켜 출력하며, 지연고정 과정(A)이 완료됨에 따라, 즉 기준 클럭신호(REF_CLK)와 피드백 클럭신호(FDB_CLK)의 위상이 동기됨에 따라 지연고정 정보신호(DLL_LOCK)를 논리 하이 레벨로 활성화시킨다.
다음, 듀티 보정 과정(B)을 설명하면, 듀티 보정 회로(240)는 논리 하이 레벨로 활성화된 지연고정 정보신호(DLL_LOCK)에 따라 바이패스된 클럭신호(LIM_CLK, 도면에 미도시)의 듀티를 보정하고, 바이패스된 클럭신호(LIM_CLK, 도면에 미도시)의 듀티가 50:50으로 일정해지면, 듀티 보정 완료신호(DCC_DONEB)를 논리 로우 레벨로 활성화한다.
마지막으로, 토글링 구간 제한 과정(C)을 설명하면, 클럭 전달부(230)는 듀티 보정 완료신호(DCC_DONEB)가 논리 로우 레벨로 활성화된 경우에 한하여, 클럭 전달신호(CLKCTRL)가 활성화되는 구간(ACT1, ACT2) 동안만 지연고정된 클럭신호(DLL_CLK, 도면에 미도시)를 듀티 보정 회로(240)로 전달한다. 이때, 클럭 전달신호(CLKCTRL)는 리드 커맨드(RD_CMD)의 펄스 폭이 버스트 길이(BL) 정보에 대응하는 만큼 확장된 신호이다. 더욱 자세하게는, 홀수 번째 리드 커맨드에 대응하는 제1 커맨드(EV_CMD)와 짝수 번째 리드 커맨드에 대응하는 제2 커맨드(OD_CMD)가 각각 분리되어 확장된 제1 및 제2 펄스신호(EV_START, OD_START)로 생성되며, 제1 및 제2 펄스신호(EV_START, OD_START)는 다시 논리합 연산이 수행됨으로써, 클럭 전달신호(CLKCTRL)가 생성된다.
따라서, 듀티 보정이 완료된 이후 구간, 즉 듀티 보정 완료신호(DCC_DONEB)가 활성화된 이후 구간(C)에서의 듀티 보정 회로(240)는 클럭 전달신호(CLKCTRL)가 활성화된 구간(ACT1, ACT2) 동안만 클럭 전달부(230)로부터 전달된 클럭신호(LIM_CLK)를 입력받아 듀티가 보정된 내부 클럭신호(IN_CLK)를 출력하므로, 전류 소모를 최소화할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 듀티 보정 회로에 입력되는 클럭신호의 토글링 구간을 리드 동작에 대응하는 구간으로 제한함에 따라 듀티 보정 회로에 의해 소모되는 전류를 최소화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 집적회로 210 : 입력 버퍼부
220 : 지연고정루프 222 : 딜레이 라인
224 : 레플리카 딜레이 226 : 위상 비교부
228 : 딜레이 조절부 230 : 클럭 전달부
240 : 듀티 보정 회로 242 : 듀티 보정부
244 : 듀티 검출부 246 : 듀티 보정 제어부
250 : 출력 드라이버 260 : 클럭 전달신호 생성부
270 : 토글링 구간 결정부 272 : 커맨드 생성부
274 : 제1 펄스신호 생성부 276 : 제2 펄스신호 생성부
280 : 클럭 전달신호 출력부

Claims (17)

  1. 기준 클럭신호를 지연고정에 필요한 지연시간만큼 지연시켜 지연고정된 클럭신호를 생성하기 위한 지연고정루프;
    클럭 전달신호에 응답하여 상기 지연고정된 클럭신호를 전달하기 위한 클럭 전달부;
    상기 클럭 전달부로부터 전달되는 클럭신호를 입력받아 듀티 보정을 수행하기 위한 듀티 보정 회로; 및
    커맨드 및 버스트 길이(Burst Length:BL) 정보에 따라 상기 클럭 전달신호를 생성하기 위한 클럭 전달신호 생성부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    외부로부터 입력된 외부 클럭신호를 입력받아 상기 기준 클럭신호를 출력하기 위한 입력 버퍼부; 및
    상기 듀티 보정 회로에 의해 듀티가 보정된 클럭신호를 이용하여 데이터를 외부로 출력하기 위한 출력 드라이버를 더 포함하는 반도체 집적회로.
  3. 제1항 또는 제2항에 있어서,
    상기 커맨드는 리드 커맨드인 것을 특징으로 하는 반도체 집적회로.
  4. 제1항 또는 제2항에 있어서,
    상기 지연고정루프는,
    딜레이 조절신호에 응답하여 상기 기준 클럭신호를 지연고정에 필요한 지연시간만큼 지연시켜 상기 지연고정된 클럭신호로써 출력하기 위한 딜레이 라인;
    상기 지연고정된 클럭신호에 모델링된 지연량 - 상기 지연고정루프의 입출력 경로에서 실제 발생하는 지연량 - 을 반영하여 피드백 클럭신호를 출력하기 위한 레플리카 딜레이;
    상기 기준 클럭신호와 상기 피드백 클럭신호의 위상을 비교하기 위한 위상 비교부; 및
    상기 위상 비교부의 출력신호에 응답하여 상기 딜레이 조절신호를 생성하기 위한 딜레이 조절부를 포함하는 반도체 집적회로.
  5. 제4항에 있어서,
    상기 딜레이 조절부는 상기 위상 비교부의 출력신호에 응답하여 지연고정 정보신호를 출력하는 반도체 집적회로.
  6. 제1항에 있어서,
    상기 듀티 보정 회로는,
    듀티 보정신호에 응답하여 상기 토글링 구간이 제한된 클럭신호의 듀티를 보정하기 위한 듀티 보정부;
    상기 듀티가 보정된 클럭신호의 듀티를 검출하기 위한 듀티 검출부; 및
    상기 듀티 검출부에서 출력되는 듀티 검출신호에 응답하여 상기 듀티 보정신호를 출력하기 위한 듀티 보정 제어부를 포함하는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 듀티 보정부는,
    상기 듀티 보정신호에 응답하여 상기 토글링 구간이 제한된 클럭신호의 상승 에지를 예정된 지연량만큼 지연시켜 출력하기 위한 제1 에지 딜레이;
    상기 듀티 보정신호에 응답하여 상기 토글링 구간이 제한된 클럭신호의 하강 에지를 예정된 지연량만큼 지연시켜 출력하기 위한 제2 에지 딜레이; 및
    상기 제1 및 제2 에지 딜레이로부터 출력되는 제1 및 제2 딜레이된 클럭신호를 결합하여 상기 듀티가 보정된 클럭신호를 출력하기 위한 에지 결합부를 포함하는 반도체 집적회로.
  8. 제6항에 있어서,
    상기 듀티 보정 제어부는 상기 듀티 검출신호에 응답하여 듀티 보정 완료신호 - 상기 클럭 전달부로부터 전달된 클럭신호의 듀티 보정이 완료되었음을 나타내는 신호임 - 를 출력하는 반도체 집적회로.
  9. 제1항에 있어서,
    상기 듀티 보정 회로는,
    듀티 보정신호에 응답하여 상기 토글링 구간이 제한된 클럭신호의 듀티를 보정하기 위한 듀티 보정부;
    상기 듀티가 보정된 클럭신호의 듀티를 검출하기 위한 듀티 검출부; 및
    상기 지연고정 정보신호에 응답하여 인에이블되며, 인에이블시에 상기 듀티 검출부에서 출력되는 듀티 검출신호에 응답하여 상기 듀티 보정신호를 출력하기 위한 듀티 보정 제어부를 포함하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 듀티 보정부는,
    상기 듀티 보정신호에 응답하여 상기 토글링 구간이 제한된 클럭신호의 상승 에지를 예정된 지연량만큼 지연시켜 출력하기 위한 제1 에지 딜레이;
    상기 듀티 보정신호에 응답하여 상기 토글링 구간이 제한된 클럭신호의 하강 에지를 예정된 지연량만큼 지연시켜 출력하기 위한 제2 에지 딜레이; 및
    상기 제1 및 제2 에지 딜레이로부터 출력되는 제1 및 제2 딜레이된 클럭신호를 결합하여 상기 듀티가 보정된 클럭신호를 출력하기 위한 에지 결합부를 포함하는 반도체 집적회로.
  11. 제9항에 있어서,
    상기 듀티 보정 제어부는 상기 듀티 검출신호에 응답하여 듀티 보정 완료신호 - 상기 클럭 전달부로부터 전달된 클럭신호의 듀티 보정이 완료되었음을 나타내는 신호임 - 를 출력하는 반도체 집적회로.
  12. 제8항 또는 제11항에 있어서,
    상기 클럭 전달신호 생성부는 버스트 길이(BL) 정보에 대응하는 만큼 상기 커맨드의 펄스 폭을 확장시켜 출력하는 반도체 집적회로.
  13. 제12항에 있어서,
    상기 클럭 전달신호 생성부는,
    상기 커맨드가 연속되는 경우에, 상기 커맨드 및 제1 펄스신호에 응답하여 홀수 번째 커맨드에 대응하는 제1 커맨드를 생성하고, 상기 커맨드 및 제2 펄스신호에 응답하여 짝수 번째 커맨드에 대응하는 제2 커맨드를 생성하기 위한 커맨드 생성부;
    상기 제1 커맨드에 응답하여 상기 버스트 길이(BL) 정보에 대응하는 펄스 폭을 가지는 상기 제1 펄스신호를 생성하기 위한 제1 펄스신호 생성부;
    상기 제2 커맨드에 응답하여 상기 버스트 길이(BL) 정보에 대응하는 펄스 폭을 가지는 상기 제2 펄스신호를 생성하기 위한 제2 펄스신호 생성부; 및
    상기 제1 펄스신호, 상기 제2 펄스신호 및 상기 듀티 보정 완료신호에 응답하여 상기 클럭 전달신호를 출력하기 위한 클럭 전달신호 출력부를 포함하는 반도체 집적회로.
  14. 제13항에 있어서,
    상기 제1 펄스신호 생성부는,
    상기 제1 커맨드 및 제1 리셋신호에 응답하여 상기 제1 펄스신호를 출력하기 위한 제1 펄스신호 출력부;
    상기 버스트 길이(BL) 정보에 응답하여 상기 제1 펄스신호를 카운팅하기 위한 제1 카운터; 및
    상기 제1 카운터의 출력신호에 응답하여 상기 제1 리셋신호를 출력하기 위한 제1 리셋신호 출력부를 포함하는 반도체 집적회로.
  15. 제14항에 있어서,
    상기 제1 펄스신호 출력부는 예정된 전원전압을 입력으로 하며, 상기 제1 커맨드에 동기되어 입력신호를 출력하되, 상기 제1 리셋신호에 응답하여 리셋되는 제1 D-플립플롭을 포함하며,
    상기 제1 리셋신호 출력부는 상기 제1 카운터의 출력신호를 입력으로 하며, 클럭신호에 동기되어 입력신호를 출력하는 제2 D-플립플롭을 포함하는 반도체 집적회로.
  16. 제13항에 있어서,
    상기 제2 펄스신호 생성부는,
    상기 제2 커맨드 및 제2 리셋신호에 응답하여 상기 제2 펄스신호를 출력하기 위한 제2 펄스신호 출력부;
    상기 버스트 길이(BL) 정보에 응답하여 상기 제2 펄스신호를 카운팅하기 위한 제2 카운터; 및
    상기 제2 카운터의 출력신호에 응답하여 상기 제2 리셋신호를 출력하기 위한 제2 리셋신호 출력부를 포함하는 반도체 집적회로.
  17. 제16항에 있어서,
    상기 제2 펄스신호 출력부는 예정된 전원전압을 입력으로 하며, 상기 제2 커맨드에 동기되어 입력신호를 출력하되, 상기 제2 리셋신호에 응답하여 리셋되는 제3 D-플립플롭을 포함하며,
    상기 제2 리셋신호 출력부는 상기 제2 카운터의 출력신호를 입력으로 하며, 클럭신호에 동기되어 입력신호를 출력하는 제2 D-플립플롭을 포함하는 반도체 집적회로.
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