KR20120121167A - 반도체 장치 및 이를 이용한 소거 방법 - Google Patents

반도체 장치 및 이를 이용한 소거 방법 Download PDF

Info

Publication number
KR20120121167A
KR20120121167A KR1020110038984A KR20110038984A KR20120121167A KR 20120121167 A KR20120121167 A KR 20120121167A KR 1020110038984 A KR1020110038984 A KR 1020110038984A KR 20110038984 A KR20110038984 A KR 20110038984A KR 20120121167 A KR20120121167 A KR 20120121167A
Authority
KR
South Korea
Prior art keywords
erase
voltage
program
memory cells
soft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020110038984A
Other languages
English (en)
Inventor
박영수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110038984A priority Critical patent/KR20120121167A/ko
Priority to US13/455,016 priority patent/US8773911B2/en
Publication of KR20120121167A publication Critical patent/KR20120121167A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은, 선택된 메모리 블럭의 메모리 셀들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계; 상기 메모리 셀들 중, 문턱전압이 목표 소거전압까지 낮아진 셀들을 검출하기 위한 소거 검증 동작을 실시하는 단계; 상기 소거 검증 동작 결과, 상기 목표 소거 전압까지 낮아지지 않은 셀들과 상기 목표 소거전압까지 낮아진 셀들이 혼재하면 상기 목표 소거전압까지 낮아진 셀들에 대한 프리 프로그램(pre-program)을 실시하는 단계; 및 상기 모든 메모리 셀들이 목표 소거전압까지 낮아질 때까지 상기 소거 펄스 인가 동작, 상기 소거 검증 동작 및 상기 프리 프로그램 동작을 반복하는 단계를 포함하는 반도체 장치의 소거 방법으로 이루어진다.

Description

반도체 장치 및 이를 이용한 소거 방법{Semiconductor device and erasing method using the same}
본 발명은 반도체 장치 및 이를 이용한 소거 방법에 관한 것으로, 특히 메모리 셀들의 문턱전압 분포 폭을 좁히기 위한 반도체 장치 및 이를 이용한 소거 방법에 관한 것이다.
반도체 장치는 다수의 메모리 블럭들로 이루어진 메모리 셀 어레이를 포함하며, 각각의 메모리 블럭은 다수의 메모리 셀들을 포함한다.
반도체 장치의 소거동작은 다수의 메모리 블럭들 중, 선택된 메모리 블럭에 대하여 수행되는데, 선택된 메모리 블럭에 포함된 메모리 셀들이 각각 다양한 상태로 프로그램되어 있는 경우, 소거동작을 수행하면 소거된 메모리 셀들의 문턱전압 분포가 매우 넓어지게 된다. 아래의 그래프를 참조하여 구체적으로 설명하도록 한다.
도 1은 종래기술에 따른 소거 동작에 의한 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
최근에는 한 개의 메모리 셀을 다양한 레벨로 프로그램하는 멀티 레벨 셀(Multi Level Cell; MLC)을 주로 이용하고 있다. 따라서, 메모리 블럭에 포함된 메모리 셀들은 다양한 레벨의 문턱전압 분포(10a, 10b, 10c)를 갖게 된다. 도 1에서는 한 개의 메모리 셀을 세 개의 레벨로 프로그램하는 경우가 예를 들어 도시되어 있다. 프로그램 상태에서 문턱전압의 레벨이 가장 낮은 상태를 제1 상태(10a)라 하고, 제1 상태(10a)보다 문턱전압 레벨이 높은 상태를 제2 상태(10b)라 하며, 제2 상태(10b)보다 문턱전압 레벨이 높은 상태를 제3 상태(10c)라 한다. 이처럼, 서로 다른 프로그램 상태의 메모리 셀들을 소거하면, 제1 상태(10a)의 셀들은 제2 및 제3 상태(10b 및 10c)의 셀들보다 먼저 소거상태(20)가 된다. 따라서, 문턱전압 레벨이 가장 높은 제3 상태(10c)의 셀들을 소거하는 동안, 제1 또는 제2 상태(10a 또는 10b)의 셀들 중 이미 소거된 셀들도 소거펄스의 영향을 받아서 문턱전압이 더욱 낮아지게 된다. 이처럼, 소거 완료된 메모리 블럭의 문턱전압(20) 레벨이 낮아지게 되면 문턱전압 분포의 폭(W1)도 넓어지게 되므로, 후속 수행하는 프로그램의 동작시간이 증가할 수 있다.
본 발명이 해결하려는 과제는, 소거 동작 중에 소거가 안 된 셀들이 있는 경우, 소거된 셀들의 문턱전압을 상승시켜서 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압 차이를 감소시킨 후, 다시 소거 동작을 수행함으로써 소거 상태의 문턱전압 저하 및 문턱전압 분포 폭의 증가를 방지하고자 한다.
본 발명의 일 실시 예에 따른 반도체 장치의 소거 방법은, 선택된 메모리 블럭의 메모리 셀들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계; 상기 메모리 셀들 중, 문턱전압이 목표 소거전압까지 낮아진 셀들을 검출하기 위한 소거 검증 동작을 실시하는 단계; 상기 소거 검증 동작 결과, 상기 목표 소거 전압까지 낮아지지 않은 셀들과 상기 목표 소거전압까지 낮아진 셀들이 혼재하면 상기 목표 소거전압까지 낮아진 셀들에 대한 프리 프로그램(pre-program)을 실시하는 단계; 및 상기 모든 메모리 셀들이 목표 소거전압까지 낮아질 때까지 상기 소거 펄스 인가 동작, 상기 소거 검증 동작 및 상기 프리 프로그램 동작을 반복하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치의 소거 방법은, 다수의 스트링들을 포함한 메모리 블럭에 소거 펄스를 인가하여 상기 스트링들에 포함된 메모리 셀들을 소거하는 단계; 상기 메모리 셀들의 문턱전압이 목표 소거 전압까지 낮아졌는지를 검증하기 위한 소거 검증동작을 수행하는 단계; 및 상기 소거 검증동작 결과, 상기 메모리 셀들의 문턱전압이 모두 상기 목표 소거 전압까지 낮아졌으면 소거 동작을 종료하고, 상기 메모리 셀들 중 문턱전압이 상기 목표 소거 전압에 도달하지 않은 셀들이 있으면 소거된 메모리 셀들의 문턱전압을 상승시키기 위한 프리 프로그램(pre-program) 동작을 수행하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치의 소거 방법은, 이븐 및 오드 스트링들을 포함한 선택된 메모리 블럭에 소거 펄스를 인가하는 단계; 상기 이븐 스트링들에 대한 제1 소거 검증동작을 수행하는 단계; 상기 제1 소거 검증동작이 페일(fail)되면, 상기 이븐 스트링들에 포함된 메모리 셀들의 문턱전압 차이를 감소시키기 위한 제1 프로그램 동작을 수행하는 단계; 상기 제1 소거 검증동작이 패스(pass)될 때까지, 상기 소거 펄스 인가 동작, 상기 제1 소거 검증동작 및 상기 제1 프로그램 동작을 반복하는 단계; 상기 제1 소거 검증동작이 패스되면, 상기 오드 스트링들에 대한 제2 소거 검증동작을 수행하는 단계; 상기 제2 소거 검증동작이 페일되면, 상기 오드 스트링들에 포함된 메모리 셀들의 문턱전압 차이를 감소시키기 위한 제2 프로그램 동작을 수행하는 단계; 상기 제2 소거 검증동작이 패스될 때까지, 상기 소거 펄스 인가 동작, 상기 제1 소거 검증동작, 상기 제2 소거 검증동작 및 상기 제2 프로그램 동작을 반복하는 단계; 및 상기 제2 소거 검증동작이 패스되면, 상기 선택된 메모리 블럭에 대한 소거 동작을 종료하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치의 소거 방법은, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 목표 소거 전압보다 낮은지를 검증하기 위한 소거 검증동작을 수행하는 단계; 상기 소거 검증동작이 페일되면, 소거된 메모리 셀들의 문턱전압이 목표 프로그램 전압에 도달할 때까지 프리 프로그램(pre-program) 동작을 반복하는 단계; 상기 소거된 메모리 셀들의 문턱전압이 상기 목표 프로그램 전압에 도달하면, 상기 모든 메모리 셀들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계; 및 상기 모든 메모리 셀들의 문턱전압이 상기 목표 소거 전압까지 낮아질 때까지 상기 소거 검증동작, 상기 프리 프로그램 동작 및 상기 소거 펄스 인가 동작을 반복하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치의 소거 방법은, 이븐 스트링들에 대한 제1 소거 검증동작을 수행하는 단계; 상기 제1 소거 검증동작이 페일(fail)되면, 상기 이븐 스트링들의 소거된 메모리 셀들의 문턱전압이 제1 목표 전압에 도달할 때까지 제1 프로그램 동작을 반복하는 단계; 상기 제1 소거 검증동작이 패스되거나, 상기 이븐 스트링들에 포함된 메모리 셀들의 문턱전압이 상기 제1 목표 전압에 모두 도달하면, 상기 오드 스트링들에 대한 제2 소거 검증동작을 수행하는 단계; 상기 제2 소거 검증동작이 페일되면, 상기 오드 스트링들의 소거된 메모리 셀들의 문턱전압이 제2 목표 전압에 도달할 때까지 제2 프로그램 동작을 반복하는 단계; 상기 오드 스트링들에 포함된 메모리 셀들의 문턱전압이 상기 제2 목표 전압에 모두 도달하면, 상기 이븐 및 오드 스트링들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계; 및 상기 제2 소거 검증동작이 패스될 때까지, 상기 제1 소거 검증동작, 상기 제2 소거 검증동작, 상기 제2 프로그램 동작 및 상기 소거 펄스 인가 동작을 반복하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는, 다수의 메모리 셀들을 포함하는 메모리 블럭; 상기 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출하기 위한 페이지 버퍼 그룹; 및 상기 소거 상태의 검출 결과, 목표 전압까지 낮아진 셀들과 낮아지지 않은 셀들이 혼재하면 상기 목표 전압까지 낮아진 셀들을 위한 프리 프로그램 동작, 상기 메모리 셀들이 상기 목표 전압까지 낮아질 때까지 소거 펄스를 인가하는 동작, 상기 소거 상태를 검출하는 동작 및 상기 프리 프로그램 동작을 반복하도록 제어하기 위한 제어회로를 포함한다.
본 발명은, 소거된 메모리 블럭 내의 메모리 셀들의 문턱전압 저하를 억제할 수 있고, 소거된 메모리 셀들의 문턱전압 분포 폭의 증가를 방지할 수 있다. 이에 따라, 소거된 메모리 셀들의 프로그램 동작에 걸리는 시간을 단축할 수 있다.
도 1은 종래기술에 따른 소거 동작에 의한 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
도 2는 본 발명의 소거 동작을 설명하기 위한 반도체 장치의 블럭도이다.
도 3은 본 발명의 제1 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 제2 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 제3 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 제4 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 제5 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 8은 본 발명에 따른 소거 동작에 의한 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 소거 동작을 설명하기 위한 반도체 장치의 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들을 포함하며, 도 1에는 그 중 하나의 메모리 블럭이 도시되어 있다. 각각의 메모리 블럭은 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BL1 내지 BLk)과 각각 연결되고 공통 소오스 라인(CSL)과 공통으로 연결된다.
제어회로(120)는 메모리 셀들에 소거 펄스를 인가하는 동작, 메모리 셀들이 목표 소거 전압까지 낮아졌는지를 페이지 버퍼 구릅(150)을 통해 검출하기 위한 소거 검증동작, 소거 검증동작 결과 목표 소거 전압까지 낮아진 셀들과 낮아지지 않은 셀들이 혼재하면 목표 소거 전압까지 낮아진 셀들을 위한 프리 프로그램 동작 및 프리 프로그램 동작 수행 후, 모든 메모리 셀들이 목표 소거 전압까지 낮아질 때까지 소거 펄스 인가 동작, 소거 검증동작 및 프리 프로그램 동작을 반복하도록 제어한다. 제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(PGM, ERASE, READ, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 선택된 메모리 블럭의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 블럭의 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe 및 BLo)과 각각 연결되는 페이지 버퍼들을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BLe 및 BLo)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BLe 및 BLo)을 프리차지하거나, 비트라인들(BLe 및 BLo)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BLe 또는 BLo)에 프로그램 허용 전압(예컨대, 0V) 또는 프로그램 금지 전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출한다. 또한, 페이지 버퍼 그룹(150)은 소거 동작 초기에는 비트라인들(BLe 및 BLo)에 소거 허용전압(예컨대, Vcc)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 스트링들(ST)에 연결된 비트라인들에 프로그램 허용 전압(예컨대, 0V)을 인가한다. 프로그램 허용 전압은 소거 검증 결과에 따라 각각의 페이지 버퍼의 래치에 입력된 데이터에 따라 결정된다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
상술한 반도체 장치를 이용한 메모리 셀들의 소거 방법을 설명하면 다음과 같다.
도 3은 본 발명의 제1 실시 예에 따른 소거 방법을 설명하기 위한 순서도이고, 도 8은 본 발명에 따른 소거 동작에 의한 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다. 도 3 및 8을 참조하여 반도체 장치의 소거 방법을 설명하면 다음과 같다.
소거 펄스 인가 단계 (301 단계)
소거 동작이 수행되기 이전의 메모리 셀들은 다양한 레벨로 프로그램되어 있거나(도 8의 801) 일부는 소거되어 있을 수 있다(도 8의 802). 이러한 메모리 셀들을 소거하기 위하여, 선택된 메모리 블럭에 연결된 모든 워드라인들을 플로팅(floating) 시키거나 워드라인들에 접지전압(0V)을 인가하고, 모든 비트라인들에는 전원전압(Vcc)을 인가한다. 이어서, 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하여 선택된 메모리 블럭에 포함된 모든 메모리 셀들에 소거 동작을 수행한다(도 8의 ①).
소거 검증 단계 (302 단계)
하나의 비트라인과 하나의 페이지 버퍼가 각각 연결된 경우, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 소거 기준전압보다 낮아졌는지를 검증하는 소거 검증동작을 동시에 수행한다. 소거 검증동작 시, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에 모두 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 비트라인들을 프리차지한다. 즉, 래치에 '1'데이터가 입력되어 있는 경우는, 래치의 입력노드 전위가 하이(high)인 경우이므로, 래치에 입력된 데이터를 비트라인들에 반영하면 비트라인들은 하이레벨의 전위로 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 문턱전압이 목표 소거 전압보다 낮은 메모리 셀들로만 이루어진 스트링에 연결된 비트라인은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 스트링의 경우, 해당 스트링과 연결된 비트라인은 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 스트링들에 포함된 메모리 셀들의 소거 여부를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1'의 데이터를 유지한다.
이처럼, 비트라인들의 전위를 페이지 버퍼들에 반영한 후, 모든 페이지 버퍼에 저장된 데이터가 '0'으로 바뀌면 소거 검증 결과가 '패스'로 판단되어 소거동작을 완료한다. 하지만, 페이지 버퍼들 중에서 '1' 데이터를 유지하고 있는 페이지 버퍼들이 적어도 하나 이상 있으면, 소거 검증 결과가 '페일'로 판단된다.
소거된 스트링들 검출 단계 (303 단계)
소거 검증 결과가 '페일'로 판단되면, 다수의 스트링들 중, 소거된 메모리 셀들로만 이루어진 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 스트링들이 하나도 검출되지 않으면 소거 펄스를 인가하는 단계(301)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 310 단계)을 수행한다.
소거된 스트링들의 프로그램 단계 (311 단계)
선택된 메모리 블럭 내의 스트링들 중에서 소거된 셀들로만 이루어진 스트링들(소거된 스트링들)의 프로그램 동작을 수행한다(도 8의 ②). 이때, 수행하는 프로그램 동작을 프리 프로그램(pre-program) 동작이라 한다. 즉, 선택된 메모리 블럭 내에서, 문턱전압이 목표 소거 전압까지 낮아진 셀들과 목표 소거 전압까지 낮아지지 않은 셀들이 혼재하면, 목표 소거 전압까지 낮아진 셀들의 프로그램 동작을 수행한다. 소거된 셀들로만 이루어진 스트링들과 소거되지 않은 셀이 적어도 하나 이상 있는 스트링들은 각 스트링들에 대응되는 페이지 버퍼의 데이터에 따라 구분할 수 있다. 즉, '302 단계'에서 상술한 바와 같이, 소거된 셀들로만 이루어진 스트링들에 대응되는 페이지 버퍼에는 '0' 데이터가 저장되고, 소거되지 않은 셀들이 포함된 스트링들에 대응되는 페이지 버퍼에는 '1' 데이터가 저장된다. 따라서, 각 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 프로그램 허용전압(0V)이 비트라인들에 인가되고, '1' 데이터에 따라 프로그램 금지전압(Vcc)이 비트라인들에 인가된다.
프로그램 펄스 인가 단계 (312 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 동작은, 메모리 셀들의 문턱전압 분포 폭이 넓어지는 것을 방지하기 위하여 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 따라서, 워드라인들에 처음 인가되는 프로그램 펄스는 ISPP 방식의 프로그램 펄스 중 가장 낮은 레벨의 프로그램 펄스가 된다.
모든 워드라인들에 프로그램 펄스를 인가하면, '311 단계'에서 로우레벨의 비트라인들에 연결된 스트링들에 포함된 메모리 셀들은 프로그램되며, 하이레벨의 비트라인들에 연결된 스트링들에 포함된 메모리 셀들은 프로그램되지 않는다. 즉, 소거된 메모리 셀들로만 이루어진 스트링들의 프로그램 동작을 수행하면, 소거된 메모리 셀들의 문턱전압이 다시 높아지게 되므로(도 8의 803), 소거되지 않은 메모리 셀들의 문턱전압 차이가 감소한다.
프로그램 검증 단계 (313 단계)
프로그램 동작이 수행된 스트링들의 프로그램 검증 동작을 수행한다. 프로그램 검증전압은 목표 소거 전압보다 높게 설정하면 되지만, 본 프로그램 동작은 소거 동작이 완료될 때까지 소거된 메모리 셀들과 비소거된 메모리 셀들 간의 문턱전압 차이를 감소시키는 것을 목적으로 하므로, 프로그램 검증전압은 '0V'로 설정하는 것이 바람직하다. 프로그램 검증 결과가 '패스'로 판단되면, 소거 펄스 인가 단계(301)를 수행하고, '페일'로 판단되면 프로그램 펄스 상승 단계(314)를 수행한다.
프로그램 펄스 상승 단계 (314 단계)
프로그램 검증 단계(313)에서 프로그램 검증 결과가 '페일'로 판단되면, 프로그램 펄스를 상승시킨다. 프로그램 펄스는 ISPP 방식의 프로그램 동작에서의 스텝펄스(step pulse)만큼 상승시키는 것이 바람직하다. 상술한 바와 같이, '313 단계'에서 프로그램 검증이 패스될 때까지 프로그램 펄스를 점진적으로 상승시키면서 '312' 단계' 내지 '314 단계'를 반복한다.
'313 단계'에서, 프로그램 검증 결과가 '패스'로 판단되면, '302 단계'가 패스될 때까지 '301 단계', '302 단계', 303 단계' 및 '310 단계'를 반복한다. 이때, 소거 펄스는 일정한 레벨을 유지시키거나, 점진적으로 상승시킬 수 있다. '301 단계', '302 단계', '303 단계' 및 '310 단계'를 반복할수록(도 8의 ① 및 ② 반복), 선택된 메모리 블럭에 포함된 셀들의 문턱전압 분포는 점차 좁아진다(도 8의 803). 왜냐하면, 서로 다른 레벨로 프로그램되었던 셀들의 문턱전압은 프로그램 검증전압(0V) 부근으로 점차 낮아지게 되고, 프로그램 검증전압 이하로 소거되었된 셀들의 문턱전압은 프로그램 검증전압 부근으로 다시 상승하게 된다. 결국, 선택된 메모리 블럭에 포함된 셀들의 문턱전압이 프로그램 검증전압 부근으로 모이게 되므로(도 8의 803), 문턱전압 레벨의 차이가 점차 감소되면서 문턱전압 분포 폭이 좁아진다. 이와 같이, 문턱전압 분포가 좁아진 상태에서 소거 동작을 수행하면(도 8의 ③), 소거된 메모리 셀들 또한 좁은 문턱전압 분포(도 8의 W2)를 갖게 된다(도 8의 804).
상술한 바와 같이, 소거 및 프로그램 동작을 반복하면, 소거 동작에 걸리는 시간이 증가할 수도 있으나, 소거된 셀들은 낮은 프로그램 전압으로도 쉽게 프로그램되기 때문에 추가된 프로그램 동작에 의해 추가되는 시간은 약 200msec 이하로써 전체 프로그램 동작에 크게 영향을 주지 않는다. 오히려, 소거동작 시간이 약간 증가했더라도, 소거된 메모리 셀들의 문턱전압 분포 폭이 좁아졌기 때문에, 소거 동작 이후에 수행하는 실질적인 프로그램 동작에 걸리는 시간을 더욱 감소시킬 수 있다. 이에 따라, 반도체 메모리 장치의 전체적인 소거 및 프로그램 동작시간을 단축시킬 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다. 도 4 및 8을 참조하여 반도체 장치의 소거 방법을 설명하면 다음과 같다.
소거 펄스 인가 단계 (401 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들을 플로팅(floating) 시키거나 워드라인들에 접지전압(0V)을 인가하고, 모든 비트라인들에는 전원전압(Vcc)을 인가한다. 이어서, 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하여 선택된 메모리 블럭에 포함된 모든 메모리 셀들에 소거 동작을 수행한다(도 8의 ①).
소거 검증 단계 (402 단계)
하나의 비트라인과 하나의 페이지 버퍼가 각각 연결된 경우, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 소거 기준전압보다 낮아졌는지를 검증하는 소거 검증동작을 동시에 수행한다. 소거 검증동작 시, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 비트라인들을 프리차지한다. 즉, 래치에 '1' 데이터가 입력되어 있으면, 래치의 입력노드 전위가 하이(high)인 경우이고, 래치에 '0' 데이터가 입력되어 있으면, 래치의 입력노드 전위는 로우(low)인 경우이다. 따라서, 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 비트라인들은 디스차지되고, '1' 데이터에 따라 비트라인들은 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 문턱전압이 목표 소거 전압보다 낮은 메모리 셀들로만 이루어진 스트링에 연결된 비트라인은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 스트링의 경우, 해당 스트링과 연결된 비트라인은 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 스트링들에 포함된 메모리 셀들의 소거 여부를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1' 데이터를 유지한다.
이처럼, 비트라인들의 전위가 페이지 버퍼들에 반영된 후, 페이지 버퍼들에 저장된 데이터가 모두 '0'이 되면, 즉 소거검증 결과가 '패스'로 판단되면 '421 단계'를 수행한다. '421 단계'는 후술하도록 한다.
소거된 스트링들 검출 단계 (403 단계)
소거 검증 결과가 '페일'로 판단되면, 다수의 스트링들 중, 소거된 메모리 셀들로만 이루어진 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 스트링들이 하나도 검출되지 않으면 소거 펄스를 인가하는 단계(401)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 410 단계)을 수행한다.
소거된 스트링들의 프로그램 단계 (411 단계)
선택된 메모리 블럭 내의 스트링들 중에서 소거된 셀들로만 이루어진 스트링들, 즉 소거된 스트링들의 프로그램 동작을 수행한다(도 8의 ②). 소거된 셀들로만 이루어진 스트링들과 소거되지 않은 셀이 적어도 하나 이상 있는 스트링들은 각 스트링들에 대응되는 페이지 버퍼의 데이터에 따라 구분할 수 있다. 즉, '402 단계'가 시작되면, 상술한 바와 같이, 소거된 셀들로만 이루어진 스트링들에 대응되는 페이지 버퍼에는 '0' 데이터가 저장되고, 소거되지 않은 셀들이 포함된 스트링들에 대응되는 페이지 버퍼에는 '1' 데이터가 저장된다. 상술한 '403 단계'에서는 페이지 버퍼에 저장된 데이터에 따라 소거된 메모리 셀들로만 이루어진 스트링들을 검출할 수 있다. '411 단계'에서, 각 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 비트라인들에 프로그램 허용전압(0V)이 인가되고, '1' 데이터에 따라 비트라인들에 프로그램 금지전압(Vcc)이 인가된다. 이 중에서 프로그램 허용전압이 인가된 비트라인들에 연결된 스트링들에만 프로그램 동작이 수행된다.
프로그램 펄스 인가 단계 (412 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 동작은, 메모리 셀들의 문턱전압 분포 폭이 넓어지는 것을 방지하기 위하여 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 따라서, 워드라인들에 처음 인가되는 프로그램 펄스는 ISPP 방식의 프로그램 펄스 중 가장 낮은 레벨의 프로그램 펄스가 된다.
모든 워드라인들에 프로그램 펄스를 인가하면, '411 단계'에서 로우레벨의 비트라인들에 연결된 스트링들에 포함된 메모리 셀들은 프로그램되며, 하이레벨의 비트라인들에 연결된 스트링들에 포함된 메모리 셀들은 프로그램되지 않는다. 즉, 소거된 메모리 셀들로만 이루어진 스트링들의 프로그램 동작을 수행하면, 소거된 메모리 셀들의 문턱전압이 다시 높아지게 되므로, 소거되지 않은 메모리 셀들의 문턱전압 차이가 감소한다.
프로그램 검증 단계 (413 단계)
프로그램 동작이 수행된 스트링들의 프로그램 검증 동작을 수행한다. 프로그램 검증전압은 목표 소거 전압보다 높게 설정하면 되지만, 본 프로그램 동작은 소거 동작이 완료될 때까지 소거된 메모리 셀들과 비소거된 메모리 셀들 간의 문턱전압 차이를 감소시키는 것을 목적으로 하므로, 프로그램 검증전압은 '0V'로 설정하는 것이 바람직하다.
프로그램 펄스 상승 단계 (414 단계)
프로그램 검증 결과가 '페일'로 판단되면, 프로그램 펄스를 상승시킨다. 프로그램 펄스는 ISPP 방식의 프로그램 동작에서의 스텝펄스(step pulse)만큼 상승시키는 것이 바람직하다. 상술한 바와 같이, '413 단계'에서 프로그램 검증이 패스될 때까지 프로그램 펄스를 점진적으로 상승시키면서 '412' 단계' 내지 '414 단계'를 반복한다.
'413 단계'에서, 프로그램 검증 결과가 '패스'로 판단되면, '402 단계'가 패스될 때까지 '401 단계', '402 단계', '403 단계' 및 '410 단계'를 반복한다. '401 단계', '402 단계', '403 단계' 및 '410 단계'를 반복할수록, 선택된 메모리 블럭에 포함된 셀들의 문턱전압 분포는 점차 좁아진다. 왜냐하면, 서로 다른 레벨로 프로그램되었던 셀들의 문턱전압은 프로그램 검증전압(0V) 부근으로 점차 낮아지게 되고, 프로그램 검증전압 이하로 소거된 셀들의 문턱전압은 프로그램 검증전압 부근으로 점차 상승하게 된다. 결국, 선택된 메모리 블럭에 포함된 셀들의 문턱전압이 프로그램 검증전압 부근으로 모여지므로(도 8의 803), 문턱전압 레벨의 차이가 점차 감소되면서 문턱전압 분포 폭이 좁아진다. 이와 같이, 문턱전압 분포가 좁아진 상태에서 소거 동작을 수행하면(도 8의 ③), 소거된 메모리 셀들 또한 좁은 문턱전압 분포를 갖게 된다(도 8의 804).
소프트 프로그램 단계 (421 단계)
소거된 메모리 블럭의 소프트 프로그램 동작을 수행한다. 소프트 프로그램 동작은 소거된 메모리 블럭에 포함된 모든 메모리 셀들에 수행하는 프로그램 동작으로, 소거된 메모리 셀들의 문턱전압을 일정레벨 상승시키면서 문턱전압의 분포 폭을 더욱 좁히기 위하여 수행한다. 소프트 프로그램 동작은 ISPP 방식으로 수행할 수 있다. 구체적으로, 모든 비트라인들에 프로그램 허용전압(0V)을 인가한 후, 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 펄스를 인가한 후에는, 프로그램된 메모리 셀들의 문턱전압을 검증하기 위한 소프트 프로그램 검증동작을 수행한다. 목표 소프트 프로그램 전압은 0V보다 낮고, 목표 소거 전압보다 높은 레벨로 설정한다. 선택된 메모리 블럭에 포함된 모든 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 도달할 때까지 소프트 프로그램 및 소프트 프로그램 검증동작을 반복한다.
소프트 소거 검증 단계 (422 단계)
'421 단계'에서 소프트 프로그램 검증동작이 패스되면, 선택된 메모리 블럭에 포함된 메모리 셀들 중, 과도하게 소프트 프로그램된 셀들을 검출하기 위한 소프트 소거 검증동작을 수행한다. 즉, '421 단계'의 소프트 프로그램 동작에서는, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 모두 도달하기만 하면 패스로 처리하였으므로, 문턱전압이 얼마나 상승했는지를 알 수 없다. 따라서, 과도하게 소프트 프로그램이 수행된 셀들이 존재할 수 있다. 이에 따라, 소프트 소거 검증동작은, 소거 상태로 정의되는 전압 범위 중에서 가장 높은 레벨의 전압을 소프트 목표 소거 전압으로 설정한다. 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면, 선택된 메모리 블럭의 소거 동작을 패스로 처리하고 소거 동작을 종료한다. 만약, 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되면 소거 페일(423 단계)로 처리한다.
상술한 바와 같이, '401 단계', '402 단계', '403 단계' 및 '410 단계'를 반복하여 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있으며, '421 단계'를 수행함으로써 낮은 레벨의 문턱전압을 상승시킬 수 있으므로, 문턱전압 분포 폭을 더욱 좁힐 수 있다. 또한, '422 단계'를 수행하여 과도하게 소프트 프로그램된 셀들을 검출할 수 있으므로, 반도체 메모리 장치의 신뢰도를 더욱 개선할 수 있다.
도 5는 본 발명의 제3 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
소거 펄스 인가 단계 (501 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들을 플로팅(floating) 시키거나 워드라인들에 접지전압(0V)을 인가하고, 모든 비트라인들에는 전원전압(Vcc)을 인가한다. 이어서, 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하여 선택된 메모리 블럭에 포함된 모든 메모리 셀들에 소거 동작을 수행한다(도 8의 ①).
이븐 스트링들의 소거 검증 단계 (502 단계)
이븐(even) 및 오드(odd) 비트라인들이 쌍을 이루어 하나의 페이지 버퍼에 연결되는 경우, 즉, 하나의 페이지 버퍼에 두 개의 비트라인들이 연결되는 경우, 이븐(even) 및 오드(odd) 비트라인들에 각각 연결된 이븐 및 오드 스트링들 중 어느 하나의 스트링 그룹에 대한 소거 검증동작을 수행한다. 본 발명에서는 이븐 스트링 그룹에 대한 소거 검증동작을 먼저 수행하는 경우를 예를 들어 설명하도록 한다. 이븐 스트링들에 포함된 메모리 셀들(이하, '이븐 메모리 셀들'로 칭함)의 문턱전압이 소거 기준전압보다 낮아졌는지를 검증하는 소거 검증동작을 수행한다. 소거 검증동작 시, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에 모두 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 이븐 비트라인들을 프리차지한다. 즉, 래치에 '1' 데이터가 입력되어 있는 경우는, 래치의 입력노드 전위가 하이(high)인 경우이므로, 래치에 입력된 데이터를 이븐 비트라인들에 반영하면 이븐 비트라인들은 하이레벨의 전위로 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 이븐 비트라인들 중에서 문턱전압이 목표 소거 전압보다 낮은 이븐 메모리 셀들로만 이루어진 이븐 스트링에 연결된 이븐 비트라인들은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 이븐 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 이븐 스트링들의 경우, 해당 스트링들과 연결된 이븐 비트라인들이 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 모든 이븐 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 이븐 스트링들에 포함된 이븐 메모리 셀들의 소거 여부를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1' 데이터를 유지한다.
이처럼, 비트라인들의 전위가 페이지 버퍼들에 반영된 후, 페이지 버퍼들에 저장된 데이터가 모두 '0'이 되면, 즉 소거검증 결과가 '패스'로 판단되면 오드 스트링들의 소거 검증단계(521 단계)를 수행한다. '521 단계'는 후술하도록 한다.
소거된 스트링들 검출 단계 (503 단계)
소거 검증 결과가 '페일'로 판단되면, 페이지 버퍼에 저장된 데이터를 이용하여 소거된 메모리 셀들로만 이루어진 이븐 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 이븐 스트링들이 하나도 검출되지 않으면 소거 펄스를 인가하는 단계(501)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 이상 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 510 단계)을 수행한다.
소거된 이븐 스트링들의 프로그램 단계 (511 단계)
선택된 메모리 블럭 내의 이븐 스트링들 중에서 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들, 즉 소거된 이븐 스트링들의 프로그램 동작을 수행한다. 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들과 소거되지 않은 이븐 메모리 셀이 적어도 하나 이상 있는 이븐 스트링들은 각 이븐 스트링들에 대응되는 페이지 버퍼의 데이터에 따라 구분할 수 있다. 즉, '502 단계'에서 상술한 바와 같이, 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들에 대응되는 페이지 버퍼에는 '0' 데이터가 저장되고, 소거되지 않은 이븐 메모리 셀들이 포함된 이븐 스트링들에 대응되는 페이지 버퍼에는 '1' 데이터가 저장된다. 페이지 버퍼에 저장된 데이터를 이용하여 소거된 메모리 셀들로만 이루어진 스트링들을 검출할 수 있고(503 단계), 프리 프로그램 동작도 수행할 수 있다. 즉, 각 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 프로그램 허용전압(0V)이 비트라인들에 인가되고, '1' 데이터에 따라 프로그램 금지전압(Vcc)이 비트라인들에 인가된다.
프로그램 펄스 인가 단계 (512 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 동작은, 메모리 셀들의 문턱전압 분포 폭이 넓어지는 것을 방지하기 위하여 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 따라서, 워드라인들에 처음 인가되는 프로그램 펄스는 ISPP 방식의 프로그램 펄스 중 가장 낮은 레벨의 프로그램 펄스가 된다.
모든 워드라인들에 프로그램 펄스를 인가하면, '511 단계'에서 로우레벨의 이븐 비트라인들에 연결된 이븐 스트링들에 포함된 이븐 메모리 셀들은 프로그램되며, 하이레벨의 이븐 비트라인들에 연결된 이븐 스트링들에 포함된 이븐 메모리 셀들은 프로그램되지 않는다. 즉, 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들의 프로그램 동작을 수행하면, 소거된 이븐 메모리 셀들의 문턱전압이 다시 높아지게 되므로, 소거되지 않은 이븐 메모리 셀들의 문턱전압 차이가 감소한다.
프로그램 검증 단계 (513 단계)
프로그램 동작이 수행된 이븐 스트링들의 프로그램 검증 동작을 수행한다. 프로그램 검증전압은 목표 소거 전압보다 높게 설정하면 되지만, 본 프로그램 동작은 소거 동작이 완료될 때까지 소거된 메모리 셀들과 비소거된 이븐 메모리 셀들 간의 문턱전압 차이를 감소시키는 것을 목적으로 하므로, 프로그램 검증전압은 '0V'로 설정하는 것이 바람직하다.
프로그램 펄스 상승 단계 (514 단계)
프로그램 검증 결과가 '페일'로 판단되면, 프로그램 펄스를 상승시킨다. 프로그램 펄스는 ISPP 방식의 프로그램 동작에서의 스텝펄스(step pulse)만큼 상승시키는 것이 바람직하다. 상술한 바와 같이, '513 단계'에서 프로그램 검증이 패스될 때까지 프로그램 펄스를 점진적으로 상승시키면서 '512' 단계' 내지 '514 단계'를 반복한다.
'513 단계'에서, 프로그램 검증 결과가 '패스'로 판단되면, '502 단계'가 패스될 때까지 '501 단계', '502 단계', '503 단계' 및 '510 단계'를 반복한다. '501 단계', '502 단계', '503 단계' 및 '510 단계'를 반복할수록, 선택된 메모리 블럭에 포함된 이븐 메모리 셀들의 문턱전압 분포는 점차 좁아진다. 왜냐하면, 서로 다른 레벨로 프로그램되었던 이븐 메모리 셀들의 문턱전압은 프로그램 검증전압(0V) 부근으로 점차 낮아지게 되고, 프로그램 검증전압 이하로 소거된 이븐 메모리 셀들의 문턱전압은 프로그램 검증전압 부근으로 점차 상승하게 된다. 결국, 선택된 메모리 블럭에 포함된 이븐 메모리 셀들의 문턱전압이 프로그램 검증전압 부근으로 모여지므로, 문턱전압 레벨의 차이가 점차 감소되면서 문턱전압 분포 폭이 좁아진다. 이와 같이, 문턱전압 분포가 좁아진 상태에서 소거 동작을 수행하면, 소거된 메모리 셀들 또한 좁은 문턱전압 분포를 갖게 된다.
오드 스트링들의 소거 검증 단계 (521 단계)
오드 스트링들에 포함된 메모리 셀들(이하, '오드 메모리 셀들'로 칭함)의 문턱전압이 소거 기준전압보다 낮아졌는지를 검증하는 소거 검증동작을 수행한다. 소거 검증동작 시, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에 모두 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 이븐 비트라인들을 프리차지한다. 즉, 래치에 '1' 데이터가 입력되어 있는 경우는, 래치의 입력노드 전위가 하이(high)인 경우이므로, 래치에 입력된 데이터를 이븐 비트라인들에 반영하면 이븐 비트라인들은 하이레벨의 전위로 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 오드 비트라인들 중에서 문턱전압이 목표 소거 전압보다 낮은 오드 메모리 셀들로만 이루어진 오드 스트링에 연결된 오드 비트라인들은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 오드 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 오드 스트링들의 경우, 해당 스트링들과 연결된 오드 비트라인들이 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 모든 오드 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 오드 스트링들에 포함된 오드 메모리 셀들의 소거 여부를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1' 데이터를 유지한다.
이처럼, 비트라인들의 전위가 페이지 버퍼들에 반영된 후, 페이지 버퍼들에 저장된 데이터가 모두 '0'이 되면, 즉 오드 스트링들의 소거검증 결과가 '패스'로 판단되면 이븐 및 오드 메모리 셀들의 소프트 프로그램 및 소거검증 동작(540)을 수행한다. '540 단계'는 후술하도록 한다.
소거된 스트링들 검출 단계 (522 단계)
소거 검증 결과가 '페일'로 판단되면, 페이지 버퍼에 저장된 데이터를 이용하여 소거된 메모리 셀들로만 이루어진 오드 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 오드 스트링들이 하나도 검출되지 않으면 소거 펄스를 인가하는 단계(501)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 이상 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 530 단계)을 수행한다.
소거된 오드 스트링들의 프로그램 단계 (531 단계)
선택된 메모리 블럭 내의 오드 스트링들 중에서 소거된 오드 메모리 셀들로만 이루어진 오드 스트링들, 즉 소거된 오드 스트링들의 프로그램 동작을 수행한다. 소거된 오드 메모리 셀들로만 이루어진 오드 스트링들과 소거되지 않은 오드 메모리 셀이 적어도 하나 이상 있는 오드 스트링들은 각 오드 스트링들에 대응되는 페이지 버퍼의 데이터에 따라 구분할 수 있다. 즉, '521 단계'가 시작되면, 상술한 바와 같이, 소거된 오드 메모리 셀들로만 이루어진 오드 스트링들에 대응되는 페이지 버퍼에는 '0' 데이터가 저장되고, 소거되지 않은 오드 메모리 셀들이 포함된 오드 스트링들에 대응되는 페이지 버퍼에는 '1' 데이터가 저장된다. 따라서, 각 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 프로그램 허용전압(0V)이 비트라인들에 인가되고, '1' 데이터에 따라 프로그램 금지전압(Vcc)이 비트라인들에 인가된다.
프로그램 펄스 인가 단계 (532 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 동작은, 메모리 셀들의 문턱전압 분포 폭이 넓어지는 것을 방지하기 위하여 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 따라서, 워드라인들에 처음 인가되는 프로그램 펄스는 ISPP 방식의 프로그램 펄스 중 가장 낮은 레벨의 프로그램 펄스가 된다.
모든 워드라인들에 프로그램 펄스를 인가하면, '531 단계'에서 로우레벨의 오드 비트라인들에 연결된 오드 스트링들에 포함된 오드 메모리 셀들은 프로그램되며, 하이레벨의 오드 비트라인들에 연결된 오드 스트링들에 포함된 오드 메모리 셀들은 프로그램되지 않는다. 즉, 소거된 오드 메모리 셀들로만 이루어진 오드 스트링들의 프로그램 동작을 수행하면, 소거된 오드 메모리 셀들의 문턱전압이 다시 높아지게 되므로, 소거되지 않은 오드 메모리 셀들의 문턱전압 차이가 감소한다.
프로그램 검증 단계 (533 단계)
프로그램 동작이 수행된 오드 스트링들의 프로그램 검증 동작을 수행한다. 프로그램 검증전압은 목표 소거 전압보다 높게 설정하면 되지만, 본 프로그램 동작은 소거 동작이 완료될 때까지 소거된 메모리 셀들과 비소거된 오드 메모리 셀들 간의 문턱전압 차이를 감소시키는 것을 목적으로 하므로, 프로그램 검증전압은 '0V'로 설정하는 것이 바람직하다.
프로그램 펄스 상승 단계 (534 단계)
프로그램 검증 결과가 '페일'로 판단되면, 프로그램 펄스를 상승시킨다. 프로그램 펄스는 ISPP 방식의 프로그램 동작에서의 스텝펄스(step pulse)만큼 상승시키는 것이 바람직하다. 상술한 바와 같이, '533 단계'에서 프로그램 검증이 패스될 때까지 프로그램 펄스를 점진적으로 상승시키면서 '532' 단계' 내지 '534 단계'를 반복한다.
'533 단계'에서, 프로그램 검증 결과가 '패스'로 판단되면, '521 단계'가 패스될 때까지 '501 단계', '502 단계', '521 단계', '522 단계' 및 '530 단계'를 반복한다. '502 단계'에서는 이미 이븐 셀들의 검증결과가 모두 패스된 상태이므로 '521 단계'로 바로 진행하게 된다. '501 단계', '502 단계', '521 단계', '522 단계' 및 '530 단계'를 반복할수록, 선택된 메모리 블럭에 포함된 오드 메모리 셀들의 문턱전압 분포는 점차 좁아진다. 왜냐하면, 서로 다른 레벨로 프로그램되었던 오드 메모리 셀들의 문턱전압은 프로그램 검증전압(0V) 부근으로 점차 낮아지게 되고, 프로그램 검증전압 이하로 소거된 오드 메모리 셀들의 문턱전압은 프로그램 검증전압 부근으로 점차 상승하게 된다. 결국, 선택된 메모리 블럭에 포함된 오드 메모리 셀들의 문턱전압이 프로그램 검증전압 부근으로 모여지므로, 문턱전압 레벨의 차이가 점차 감소되면서 문턱전압 분포 폭이 좁아진다. 이와 같이, 문턱전압 분포가 좁아진 상태에서 소거 동작을 수행하면, 소거된 메모리 셀들 또한 좁은 문턱전압 분포를 갖게 된다.
'521 단계'에서 오드 스트링들의 소거 검증결과가 '패스'로 판단되면, 선택된 메모리 블럭의 소거 동작을 종료하거나, 메모리 셀들의 문턱전압 분포를 더 좁히기 위한 소프트 프로그램 및 소거검증 동작(540 단계)을 더 수행할 수 있다. 소프트 프로그램 및 소거검증 동작(540 단계)은 다음과 같다.
소프트 프로그램 단계 (541 단계)
소프트 프로그램 동작은 소거된 메모리 블럭에 포함된 메모리 셀들에 수행하는 프로그램 동작으로써, 소거된 메모리 셀들의 문턱전압을 일정레벨 상승시키면서 문턱전압의 분포 폭을 더욱 좁히기 위하여 수행한다. 소프트 프로그램 동작은 ISPP 방식으로 수행할 수 있다. 소프트 프로그램 동작은, 상술한 도 4의 '421 단계'와 같이 수행할 수 있으며, 이븐 메모리 셀들과 오드 메모리 셀들을 각각 구분하여 수행할 수 있다.
소프트 소거 검증 단계 (542 단계)
'541 단계'에서 소프트 프로그램 검증동작이 패스되면, 선택된 메모리 블럭에 포함된 모든 메모리 셀들 중, 소거 상태로 정의되는 최고 레벨의 문턱전압보다높아진 셀들이 있는지를 검증하는 소프트 소거 검증동작을 수행한다. 즉, '541 단계'의 소프트 프로그램 동작에서는, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 모두 도달하기만 하면 패스로 처리되었으므로, 문턱전압이 얼마나 상승했는지를 알 수 없다. 즉, 과도하게 소프트 프로그램이 수행된 셀들이 존재할 수 있다. 따라서, 소프트 소거 검증동작은, 소거 상태로 정의되는 가장 높은 레벨의 전압을 소프트 목표 소거 전압으로 설정한다. 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면, 선택된 메모리 블럭의 소거 동작을 패스로 처리하고 소거 동작을 종료한다. 만약, 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되면 선택된 메모리 블럭의 소거 동작을 소거 페일(543 단계)로 처리한다.
상술한 바와 같이, '501 단계', '502 단계', '503 단계', '510 단계', '521 단계', '522 단계' 및 '530 단계'를 수행하여 선택된 메모리 블럭에 포함된 이븐 및 오드 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있으며, '541 단계'를 수행함으로써 낮은 레벨의 문턱전압을 상승시킬 수 있으므로, 문턱전압 분포 폭을 더욱 좁힐 수 있다. 또한, '542 단계'를 수행하여 과도하게 소프트 프로그램된 셀들을 검출할 수 있으므로, 반도체 메모리 장치의 신뢰도를 더욱 개선할 수 있다.
도 6은 본 발명의 제4 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
소거 검증 단계 (601 단계)
소거 동작이 시작되면, 선택된 메모리 블럭의 웰(well)에 소거펄스를 인가하기 이전에 소거 검증동작을 먼저 수행한다. 소거동작을 수행하기 전에, 선택된 메모리 블럭에 포함된 메모리 셀들의 일부는 다양한 레벨로 프로그램되어 있거나, 일부는 소거상태일 수 있다. 따라서, 소거 펄스를 인가하는 동작 횟수를 감소시키기 위하여, 소거 펄스를 인가하기 이전에, 우선적으로 소거 검증동작을 수행하여 소거된 스트링들과 비소거된 스트링들을 구분한다.
구체적으로, 소거 검증동작은, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에는 모두 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 비트라인들을 프리차지한다. 즉, 래치에 '1'데이터가 입력되어 있는 경우는, 래치의 입력노드 전위가 하이(high)인 경우이므로, 래치에 입력된 데이터를 비트라인들에 반영하면 비트라인들은 하이레벨의 전위로 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 문턱전압이 목표 소거 전압보다 낮은 메모리 셀들로만 이루어진 스트링에 연결된 비트라인은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 스트링의 경우, 해당 스트링과 연결된 비트라인은 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 스트링들에 포함된 메모리 셀들의 소거 여부를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1'의 데이터를 유지한다.
이처럼, 비트라인들의 전위를 페이지 버퍼들에 반영한 후, 모든 페이지 버퍼에 저장된 데이터가 '0'으로 바뀌면 소거 검증 결과가 '패스'로 판단되어 소거동작을 완료한다. 하지만, 페이지 버퍼들 중에서 '1' 데이터를 유지하고 있는 페이지 버퍼들이 적어도 하나 이상 있으면, 소거 검증 결과가 '페일'로 판단된다.
소거된 스트링들 검출 단계 (602 단계)
소거 검증 결과가 '페일'로 판단되면, 페이지 버퍼에 저장된 데이터를 이용하여 소거된 메모리 셀들로만 이루어진 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 이븐 스트링들이 하나도 검출되지 않으면 소거 펄스를 인가하는 단계(621)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 이상 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 610 단계)을 수행한다.
프리 프로그램 동작(610 단계)은 소거 스트링들의 프로그램 단계(611 단계), 프로그램 펄스 인가 단계(612 단계), 프로그램 검증 단계(613 단계) 및 프로그램 펄스 상승 단계(614 단계)를 포함한다.
소거된 스트링들의 프로그램 단계 (611 단계)
선택된 메모리 블럭 내의 스트링들 중에서 소거 상태인 셀들로만 이루어진 스트링들, 즉 소거된 스트링들의 프로그램 동작을 수행한다. 소거 상태인 셀들로만 이루어진 스트링들과 소거 상태가 아닌 셀이 적어도 하나 이상 있는 스트링들은 각 스트링들에 대응되는 페이지 버퍼의 데이터에 따라 구분할 수 있다. 즉, '601 단계'에서 상술한 바와 같이, 소거 상태인 메모리 셀들로만 이루어진 스트링들에 대응되는 페이지 버퍼에는 '0' 데이터가 저장되고, 소거되지 않은 셀들이 포함된 스트링들에 대응되는 페이지 버퍼에는 '1' 데이터가 저장된다. 따라서, 각 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 프로그램 허용전압(0V)이 비트라인들에 인가되고, '1' 데이터에 따라 프로그램 금지전압(Vcc)이 비트라인들에 인가된다.
프로그램 펄스 인가 단계 (612 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 동작은, 메모리 셀들의 문턱전압 분포 폭이 넓어지는 것을 방지하기 위하여 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 따라서, 워드라인들에 처음 인가되는 프로그램 펄스는 ISPP 방식의 프로그램 펄스 중 가장 낮은 레벨의 프로그램 펄스가 된다.
모든 워드라인들에 프로그램 펄스를 인가하면, '611 단계'에서 로우레벨의 비트라인들에 연결된 스트링들에 포함된 메모리 셀들은 프로그램되며, 하이레벨의 비트라인들에 연결된 스트링들에 포함된 메모리 셀들은 프로그램되지 않는다. 즉, 소거된 메모리 셀들로만 이루어진 스트링들의 프로그램 동작을 수행하면, 소거된 메모리 셀들의 문턱전압이 다시 높아지게 되므로, 소거되지 않은 메모리 셀들의 문턱전압 차이가 감소한다.
프로그램 검증 단계 (613 단계)
프로그램 동작이 수행된 스트링들의 프로그램 검증 동작을 수행한다. 프로그램 검증전압은 목표 소거 전압보다 높게 설정하면 되지만, 본 프로그램 동작은 소거 동작이 완료될 때까지 소거된 메모리 셀들과 비소거된 메모리 셀들 간의 문턱전압 차이를 감소시키는 것을 목적으로 하므로, '0V'로 프로그램 검증전압을 설정하는 것이 바람직하다. 프로그램 검증 결과, '패스'되면 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하는 단계(621 단계)를 수행한다. 프로그램 검증 결과, '페일'되면 프로그램 펄스를 상승시키는 단계(614 단계)를 수행한다. 구체적으로 설명하면 다음과 같다.
프로그램 펄스 상승 단계 (614 단계)
프로그램 검증 결과가 '페일'로 판단되면, 프로그램 펄스를 상승시킨다. 프로그램 펄스는 ISPP 방식의 프로그램 동작에서의 스텝펄스(step pulse)만큼 상승시키는 것이 바람직하다. 이와 같이, 프로그램 펄스를 점진적으로 상승시키면서, 프로그램 검증(613 단계)이 패스될 때까지 '612' 단계' 내지 '614 단계'를 반복한다.
소거 펄스 인가 단계 (621 단계)
'613 단계'에서, 프로그램 검증 결과가 '패스'로 판단되면, 선택된 메모리 블럭 내의 메모리 셀들을 소거한다. 구체적으로, 선택된 메모리 블럭에 연결된 모든 워드라인들을 플로팅(floating) 시키거나 워드라인들에 접지전압(0V)을 인가하고, 모든 비트라인들에는 전원전압(Vcc)을 인가한다. 이어서, 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하여 선택된 메모리 블럭에 포함된 모든 메모리 셀들을 소거한다.
선택된 메모리 블럭에 소거 펄스를 인가하는 '621 단계'를 수행한 후에는, '621 단계'의 소거 동작에 대한 소거 검증 동작(601 단계)을 수행하며, 이와 같은 방식으로 선택된 메모리 블럭의 소거 검증이 패스될 때까지 '601 단계', '610 단계' 및 '621 단계'를 반복한다.
소거 펄스는 '601 단계', '602 단계', '610 단계' 및 '621 단계'를 반복할 때마다 일정한 레벨을 유지시킬 수 있으며, 또는 ISPE(Incremental Step Pulse Erase) 방식으로 소거 동작을 수행할 경우에는 소거 펄스를 점진적으로 상승시킬 수 있다.
상술한 바와 같이, '601 단계', '602 단계', '610 단계' 및 '621 단계'를 반복할수록, 선택된 메모리 블럭에 포함된 셀들의 문턱전압 분포는 점차 좁아진다. 왜냐하면, 서로 다른 레벨로 프로그램되었던 셀들의 문턱전압은 프로그램 검증전압(0V) 부근으로 점차 낮아지게 되고, 프로그램 검증전압 이하로 소거되었된 셀들의 문턱전압은 프로그램 검증전압 부근으로 다시 상승하게 된다. 결국, 선택된 메모리 블럭에 포함된 셀들의 문턱전압이 프로그램 검증전압 부근으로 모이게 되므로, 문턱전압 레벨의 차이가 점차 감소되면서 문턱전압 분포 폭이 좁아진다. 이와 같이, 문턱전압 분포가 좁아진 상태에서 소거 동작을 수행하면, 소거된 메모리 셀들 또한 좁은 문턱전압 분포를 갖게 된다.
'601 단계'에서, 선택된 메모리 블럭의 소거 검증이 패스되면, 선택된 메모리 블럭의 소거 동작을 종료하거나, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압 분포를 더 좁히기 위한 소프트 프로그램 및 소거 검증 동작(630)을 더 수행할 수 있다.
소프트 프로그램 단계 (631 단계)
소프트 프로그램 동작은 소거된 메모리 블럭에 포함된 모든 메모리 셀들에 수행하는 프로그램 동작으로, 소거된 메모리 셀들의 문턱전압을 일정레벨 상승시키면서 문턱전압의 분포 폭을 더욱 좁히기 위하여 수행한다. 소프트 프로그램 동작은 ISPP 방식으로 수행할 수 있다. 구체적으로, 모든 비트라인들에 프로그램 허용전압(0V)을 인가한 후, 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 펄스를 인가한 후에는, 프로그램된 메모리 셀들의 문턱전압을 검증하기 위한 소프트 프로그램 검증동작을 수행한다. 목표 소프트 프로그램 전압은 0V보다 낮고, 목표 소거 전압보다 높은 레벨로 설정한다. 선택된 메모리 블럭에 포함된 모든 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 도달할 때까지 소프트 프로그램 및 소프트 프로그램 검증동작을 반복한다.
소프트 소거 검증 단계 (632 단계)
'601 단계'에서 소프트 프로그램 검증동작이 패스되면, 선택된 메모리 블럭에 포함된 모든 메모리 셀들 중, 소거 상태로 정의되는 최고 레벨의 문턱전압보다높아진 셀들이 있는지를 검증하는 소프트 소거 검증동작을 수행한다. 즉, '631 단계'의 소프트 프로그램 동작에서는, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 모두 도달하기만 하면 패스로 처리하였으므로, 문턱전압이 얼마나 상승했는지를 알 수 없다. 즉, 과도하게 소프트 프로그램이 수행된 셀들이 존재할 수 있다. 따라서, 소프트 소거 검증동작은, 소거 상태로 정의되는 가장 높은 레벨의 전압을 소프트 목표 소거 전압으로 설정한다. 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면, 선택된 메모리 블럭의 소거 동작을 패스로 처리하고 소거 동작을 종료한다. 만약, 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되면 소거 페일(633 단계)로 처리한다.
상술한 바와 같이, '601 단계', '602 단계', '610 단계' 및 '621 단계'를 반복하여 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있으며, '631 단계'를 수행함으로써 낮은 레벨의 문턱전압을 상승시킬 수 있으므로, 문턱전압 분포 폭을 더욱 좁힐 수 있다. 또한, '632 단계'를 수행하여 과도하게 소프트 프로그램된 셀들을 검출할 수 있으므로, 반도체 메모리 장치의 신뢰도를 개선시킬 수 있다.
도 7은 본 발명의 제5 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
이븐 스트링들의 소거 검증 단계 (701 단계)
소거 동작이 시작되면, 선택된 메모리 블럭의 웰(well)에 소거펄스를 인가하기 이전에 소거 검증동작을 먼저 수행한다. 소거동작을 수행하기 전에, 선택된 메모리 블럭에 포함된 메모리 셀들의 일부는 다양한 레벨로 프로그램되어 있거나, 일부는 소거상태일 수 있다. 따라서, 소거 펄스를 인가하는 동작 횟수를 감소시키기 위하여, 소거 펄스를 인가하기 이전에, 우선적으로 소거 검증동작을 수행하여 소거된 스트링들과 비소거된 스트링들을 구분한다.
소거 검증 단계를 구체적으로 설명하면 다음과 같다.
이븐(even) 및 오드(odd) 비트라인들이 쌍을 이루어 하나의 페이지 버퍼에 연결되는 경우(하나의 페이지 버퍼에 두 개의 비트라인들이 연결되는 경우), 이븐(even) 및 오드(odd) 비트라인들에 각각 연결된 이븐 및 오드 스트링들 중 어느 하나의 스트링 그룹에 대한 소거 검증동작을 수행한다. 본 발명에서는 이븐 스트링 그룹에 대한 소거 검증동작을 먼저 수행하는 경우를 예를 들어 설명하도록 한다. 이븐 스트링들에 포함된 메모리 셀들(이하, '이븐 메모리 셀들'로 칭함)의 문턱전압이 소거 기준전압보다 낮아졌는지를 검증하는 소거 검증동작을 수행한다. 소거 검증동작 시, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에 모두 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 이븐 비트라인들을 프리차지한다. 즉, 래치에 '1' 데이터가 입력되어 있는 경우는, 래치의 입력노드 전위가 하이(high)인 경우이므로, 래치에 입력된 데이터를 이븐 비트라인들에 반영하면 이븐 비트라인들은 하이레벨의 전위로 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 이븐 비트라인들 중에서 문턱전압이 목표 소거 전압보다 낮은 이븐 메모리 셀들로만 이루어진 이븐 스트링에 연결된 이븐 비트라인들은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 이븐 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 이븐 스트링들의 경우, 해당 스트링들과 연결된 이븐 비트라인들이 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 모든 이븐 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 이븐 스트링들에 포함된 이븐 메모리 셀들의 소거상태를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1' 데이터를 유지한다.
이처럼, 비트라인들의 전위가 페이지 버퍼들에 반영되어, 페이지 버퍼들에 저장된 데이터가 모두 '0'이 되면, 즉 소거검증 결과가 '패스'로 판단되면 오드 스트링들의 소거 검증단계(721 단계)를 수행한다. '721 단계'는 후술하도록 한다. 만약, 페이지 버퍼들 중에서 '1' 데이터를 유지하고 있는 페이지 버퍼들이 적어도 하나 이상 있으면,
소거된 스트링들 검출 단계 (702 단계)
소거 검증 결과가 '페일'로 판단되면, 페이지 버퍼에 저장된 데이터를 이용하여 소거된 메모리 셀들로만 이루어진 이븐 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 이븐 스트링들이 하나도 검출되지 않으면 오드 스트링들의 소거검증 단계(721)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 이상 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 710 단계)을 수행한다.
이븐 메모리 셀들 간의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(710 단계)은, 소거된 이븐 스트링들의 프로그램 단계(711), 프로그램 펄스 인가 단계(712), 프로그램 검증 단계(713) 및 프로그램 펄스 상승 단계(714)를 포함한다. 각 단계들을 구체적으로 설명하면 다음과 같다.
소거된 이븐 스트링들의 프로그램 단계 (711 단계)
'701 단계'에서 소거 검증 결과가 '페일'로 판단되면, 선택된 메모리 블럭 내의 이븐 스트링들 중에서 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들, 즉 소거된 이븐 스트링들의 프로그램 동작을 수행한다. 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들과 소거되지 않은 이븐 메모리 셀이 적어도 하나 이상 있는 이븐 스트링들은 각 이븐 스트링들에 대응되는 페이지 버퍼의 데이터에 따라 구분할 수 있다. 즉, '701 단계'가 시작되면, 상술한 바와 같이, 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들에 대응되는 페이지 버퍼에는 '0' 데이터가 저장되고, 소거되지 않은 이븐 메모리 셀들이 포함된 이븐 스트링들에 대응되는 페이지 버퍼에는 '1' 데이터가 저장된다. 따라서, 각 페이지 버퍼들에 저장된 데이터를 비트라인들에 반영하면, '0' 데이터에 따라 프로그램 허용전압(0V)이 비트라인들에 인가되고, '1' 데이터에 따라 프로그램 금지전압(Vcc)이 비트라인들에 인가된다.
프로그램 펄스 인가 단계 (712 단계)
선택된 메모리 블럭에 연결된 모든 워드라인들에 프로그램 펄스를 인가한다. 프로그램 동작은, 메모리 셀들의 문턱전압 분포 폭이 넓어지는 것을 방지하기 위하여 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 따라서, 워드라인들에 처음 인가되는 프로그램 펄스는 ISPP 방식의 프로그램 펄스 중 가장 낮은 레벨의 프로그램 펄스가 된다.
모든 워드라인들에 프로그램 펄스를 인가하면, '711 단계'에서 로우레벨의 이븐 비트라인들에 연결된 이븐 스트링들에 포함된 이븐 메모리 셀들은 프로그램되며, 하이레벨의 이븐 비트라인들에 연결된 이븐 스트링들에 포함된 이븐 메모리 셀들은 프로그램되지 않는다. 즉, 소거된 이븐 메모리 셀들로만 이루어진 이븐 스트링들의 프로그램 동작을 수행하면, 소거된 이븐 메모리 셀들의 문턱전압이 다시 높아지게 되므로, 소거되지 않은 이븐 메모리 셀들의 문턱전압 차이가 감소한다.
프로그램 검증 단계 (713 단계)
프로그램 동작이 수행된 이븐 스트링들의 프로그램 검증 동작을 수행한다. 프로그램 검증전압은 목표 소거 전압보다 높게 설정하면 되지만, 본 프로그램 동작은 소거 동작이 완료될 때까지 소거된 메모리 셀들과 비소거된 이븐 메모리 셀들 간의 문턱전압 차이를 감소시키는 것을 목적으로 하므로, 프로그램 검증전압은 '0V'로 설정하는 것이 바람직하다.
프로그램 펄스 상승 단계 (714 단계)
프로그램 검증 결과가 '페일'로 판단되면, 프로그램 펄스를 상승시킨다. 프로그램 펄스는 ISPP 방식의 프로그램 동작에서의 스텝펄스(step pulse)만큼 상승시키는 것이 바람직하다. 상술한 바와 같이, '713 단계'에서 프로그램 검증이 패스될 때까지 프로그램 펄스를 점진적으로 상승시키면서 '712' 단계' 내지 '714 단계'를 반복한다.
'713 단계'에서, 프로그램 검증 결과가 '패스'로 판단되면, 오드 스트링들의 소거 검증 동작을 수행한다.
오드 스트링들의 소거 검증 단계 (721 단계)
오드 스트링들에 포함된 메모리 셀들(이하, '오드 메모리 셀들'로 칭함)의 문턱전압이 소거 기준전압보다 낮아졌는지를 검증하는 소거 검증동작을 수행한다. 소거 검증동작 시, 페이지 버퍼들에 포함된 다수의 래치들 중, 소거 검증동작에 사용되는 래치들에 모두 '1' 데이터를 입력하고, 래치에 입력된 데이터에 따라 오드비트라인들을 프리차지한다. 즉, 래치에 '1' 데이터가 입력되어 있는 경우는, 래치의 입력노드 전위가 하이(high)인 경우이므로, 래치에 입력된 데이터를 오드 비트라인들에 반영하면 오드 비트라인들은 하이레벨의 전위로 프리차지된다.
이어서, 선택된 메모리 블럭에 연결된 모든 워드라인들(도 2의 WL0~WLn)에 목표 소거 전압을 인가하고, 드레인 및 소오스 셀렉트 트랜지스터들(DSL 및 SSL)을 턴온시킨다. 이때, 공통 소오스 라인(CSL)은 접지단자와 연결되도록 한다. 이에 따라, 오드 비트라인들 중에서 문턱전압이 목표 소거 전압보다 낮은 오드 메모리 셀들로만 이루어진 오드 스트링에 연결된 오드 비트라인들은 공통 소오스 라인(CSL)과 연결된 접지단자를 통해 전류패스가 형성되어 전위가 낮아진다. 하지만, 어느 하나의 오드 메모리 셀이라도 문턱전압이 목표 소거 전압보다 높은 셀이 포함된 오드 스트링들의 경우, 해당 스트링들과 연결된 오드 비트라인들이 접지단자와 전류패스를 형성하지 않으므로 프리차지 레벨을 유지한다. 이어서, 모든 오드 비트라인들의 전위를 페이지 버퍼의 래치에 반영하여 각 오드 스트링들에 포함된 오드 메모리 셀들의 소거 여부를 판단한다. 구체적으로, 전위가 낮아진 비트라인들에 연결된 페이지 버퍼들은 래치의 데이터가 '1'에서 '0'으로 바뀌지만, 프리차지 레벨의 전위를 유지하는 비트라인들에 연결된 페이지 버퍼들은 '1' 데이터를 유지한다.
소거된 스트링들 검출 단계 (722 단계)
소거 검증 결과가 '페일'로 판단되면, 페이지 버퍼에 저장된 데이터를 이용하여 소거된 메모리 셀들로만 이루어진 오드 스트링들을 검출한다. 소거된 메모리 셀들로만 이루어진 오드 스트링들이 하나도 검출되지 않으면 소거 펄스를 인가하는 단계(741)를 수행한다. 만약, 소거된 메모리 셀들로만 이루어진 스트링이 적어도 하나 이상 검출되면, 선택된 메모리 블럭 내에 포함된 메모리 셀들의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(pre-program; 730 단계)을 수행한다.
오드 메모리 셀들 간의 문턱전압 차이를 낮추기 위한 프리 프로그램 동작(730 단계)은, 소거된 오드 스트링들의 프로그램 단계(731), 프로그램 펄스 인가 단계(732), 프로그램 검증 단계(733) 및 프로그램 펄스 상승 단계(734)를 포함한다. 각 단계들을 구체적으로 설명하면 다음과 같다.
소거 펄스 인가 단계 (741 단계)
비트라인들의 전위가 페이지 버퍼들에 반영된 후, 페이지 버퍼들에 저장된 데이터가 모두 '0'이 되면, 즉 오드 스트링들의 소거검증 결과가 '패스'로 판단되면, 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하여 이븐 및 오드 메모리 셀들을 소거한다. 구체적으로, 선택된 메모리 블럭에 연결된 모든 워드라인들을 플로팅(floating) 시키거나 워드라인들에 접지전압(0V)을 인가하고, 모든 비트라인들에는 전원전압(Vcc)을 인가한다. 이어서, 선택된 메모리 블럭의 웰(well)에 소거 펄스를 인가하여 선택된 메모리 블럭에 포함된 모든 메모리 셀들을 소거한다.
소거 펄스를 인가한 후, 오드 스트링들의 소거검증이 패스될 때까지 '701 단계', '702 단계', '721 단계', '722 단계', '730 단계' 및 '741 단계'를 반복한다. 이때, '701 단계'에서 이븐 스트링들의 소거 검증동작을 수행하기는 하지만, 소거 펄스를 인가하는 단계(741)까지 수행하였으면, 이미 이븐 스트링들의 소거검증은 패스된 상태이므로, 이븐 스트링들에 대한 프리 프로그램 동작(710 단계)은 재수행되지 않는다.
'721 단계'에서 오드 스트링들의 소거 검증결과가 '패스'로 판단되면, 선택된 메모리 블럭의 소거 동작을 종료하거나, 메모리 셀들의 문턱전압 분포를 더 좁히기 위한 소프트 프로그램 및 소프트 소거 검증동작(750 단계)을 더 수행할 수 있다. 소프트 프로그램 및 소거검증 동작(750 단계)은 다음과 같다.
소프트 프로그램 단계 (751 단계)
소프트 프로그램 동작은 소거된 메모리 블럭에 포함된 메모리 셀들에 수행하는 프로그램 동작으로써, 소거된 메모리 셀들의 문턱전압을 일정레벨 상승시키면서 문턱전압의 분포 폭을 더욱 좁히기 위하여 수행한다. 소프트 프로그램 동작은 ISPP 방식으로 수행할 수 있다. 소프트 프로그램 동작은, 상술한 도 4의 '421 단계'와 같이 수행할 수 있으며, 이븐 메모리 셀들과 오드 메모리 셀들을 각각 구분하여 수행할 수 있다.
소프트 소거 검증 단계 (752 단계)
'751 단계'에서 소프트 프로그램 검증동작이 패스되면, 선택된 메모리 블럭에 포함된 모든 메모리 셀들 중, 소거 상태로 정의되는 최고 레벨의 문턱전압보다높아진 셀들이 있는지를 검증하는 소프트 소거 검증동작을 수행한다. 즉, '751 단계'의 소프트 프로그램 동작에서는, 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 모두 도달하기만 하면 패스로 처리되었으므로, 문턱전압이 얼마나 상승했는지를 알 수 없다. 즉, 과도하게 소프트 프로그램이 수행된 셀들이 존재할 수 있다. 따라서, 소프트 소거 검증동작은, 소거 상태로 정의되는 가장 높은 레벨의 전압을 소프트 목표 소거 전압으로 설정한다. 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면, 선택된 메모리 블럭의 소거 동작을 패스로 처리하고 소거 동작을 종료한다. 만약, 소프트 소거 검증동작 결과, 목표 소프트 소거 전압에 도달한 셀들이 검출되면 선택된 메모리 블럭의 소거 동작을 소거 페일(753 단계)로 처리한다.
상술한 바와 같이, 소거된 셀들과 비소거된 셀들의 문턱전압 차이를 감소시킨 후에 소거 동작을 수행함으로써, 소거되는 메모리 셀들의 문턱전압 분포의 폭을 좁힐 수 있다. 이에 따라, 후속 실시하는 메모리 블럭의 프로그램 동작 시, 메모리 블럭에 포함된 메모리 셀들의 문턱전압을 빠르게 상승시킬 수 있으므로 프로그램 동작에 걸리는 시간을 단축시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120 : 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로

Claims (49)

  1. 선택된 메모리 블럭의 메모리 셀들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계;
    상기 메모리 셀들 중, 문턱전압이 목표 소거전압까지 낮아진 셀들을 검출하기 위한 소거 검증 동작을 실시하는 단계;
    상기 소거 검증 동작 결과, 상기 목표 소거 전압까지 낮아지지 않은 셀들과 상기 목표 소거전압까지 낮아진 셀들이 혼재하면 상기 목표 소거전압까지 낮아진 셀들에 대한 프리 프로그램(pre-program)을 실시하는 단계; 및
    상기 모든 메모리 셀들이 목표 소거전압까지 낮아질 때까지 상기 소거 펄스 인가 동작, 상기 소거 검증 동작 및 상기 프리 프로그램 동작을 반복하는 단계를 포함하는 반도체 장치의 소거 방법.
  2. 제1항에 있어서,
    상기 소거 펄스는 상기 메모리 셀들이 포함된 메모리 블럭의 웰(well)에 인가되는 반도체 장치의 소거 방법.
  3. 제1항에 있어서,
    상기 프리 프로그램 동작은, 상기 메모리 셀들 중 문턱전압이 상기 목표 소거 전압까지 낮아진 셀들에 대해서만 수행하는 반도체 장치의 소거 방법.
  4. 제3항에 있어서,
    상기 메모리 셀들 중 문턱전압이 상기 목표 소거 전압까지 낮아진 셀들에 대해서 상기 프리 프로그램 동작을 수행하기 위하여, 문턱전압이 상기 목표 소거 전압까지 낮아진 셀들로만 이루어진 스트링들에 연결된 비트라인들에는 프로그램 허용전압을 인가하고, 나머지 비트라인들에는 프로그램 금지전압을 인가한 상태에서 상기 프로그램 동작을 수행하는 반도체 장치의 소거 방법.
  5. 제4항에 있어서,
    상기 프리 프로그램 동작은 프로그램 전압을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행하는 반도체 장치의 소거 방법.
  6. 제1항에 있어서,
    상기 프리 프로그램 동작의 목표 전압은 0V인 반도체 장치의 소거 방법.
  7. 다수의 스트링들을 포함한 메모리 블럭에 소거 펄스를 인가하여 상기 스트링들에 포함된 메모리 셀들을 소거하는 단계;
    상기 메모리 셀들의 문턱전압이 목표 소거 전압까지 낮아졌는지를 검증하기 위한 소거 검증동작을 수행하는 단계; 및
    상기 소거 검증동작 결과, 상기 메모리 셀들의 문턱전압이 모두 상기 목표 소거 전압까지 낮아졌으면 소거 동작을 종료하고, 상기 메모리 셀들 중 문턱전압이 상기 목표 소거 전압에 도달하지 않은 셀들이 있으면 소거된 메모리 셀들의 문턱전압을 상승시키기 위한 프리 프로그램(pre-program) 동작을 수행하는 단계를 포함하며,
    상기 메모리 셀들의 문턱전압이 모두 상기 목표 소거 전압까지 낮아질 때까지 상기 소거 펄스 인가 동작, 상기 소거 검증동작 및 상기 프로그램 동작을 반복하는 반도체 장치의 소거 방법.
  8. 제7항에 있어서, 상기 프리 프로그램 동작은,
    소거된 셀들로만 이루어진 스트링들에 연결된 비트라인들에 프로그램 허용전압을 인가하고, 나머지 비트라인들에는 프로그램 금지전압을 인가한 상태에서 수행하는 반도체 장치의 소거 방법.
  9. 제8항에 있어서,
    상기 프리 프로그램 동작은 프로그램 전압을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행하는 반도체 장치의 소거 방법.
  10. 제9항에 있어서, 상기 프리 프로그램 동작은,
    상기 메모리 셀들에 연결된 모든 워드라인들에 프로그램 펄스를 인가하는 단계;
    상기 메모리 셀들의 문턱전압이 프로그램 검증전압에 도달했는지를 검증하기 위한 프로그램 검증동작을 수행하는 단계;
    상기 프로그램 검증동작 결과, 프로그램된 모든 메모리 셀들의 문턱전압이 상기 프로그램 검증전압까지 상승했으면 상기 소거 펄스를 인가하는 동작을 수행하고, 상기 프로그램 검증동작 결과, 프로그램된 메모리 셀들 중 문턱전압이 상기 프로그램 검증전압까지 상승하지 못한 셀들이 검출되면 상기 프로그램 펄스를 상승시키는 단계; 및
    상기 프로그램된 모든 메모리 셀들의 문턱전압이 상기 프로그램 검증전압에 도달할 때까지 상기 프로그램 펄스를 점진적으로 상승시키면서 상기 프로그램 동작을 반복하는 단계를 포함하는 반도체 장치의 소거 방법.
  11. 제7항에 있어서,
    상기 소거 검증동작 결과, 상기 모든 메모리 셀들의 문턱전압이 상기 목표 소거 전압까지 낮아졌으면 소거 동작을 종료하기 이전에, 상기 소거된 모든 메모리 셀들의 문턱전압을 상승시키기 위한 소프트 프로그램 동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  12. 제11항에 있어서,
    상기 소프트 프로그램 동작은,
    상기 스트링들에 연결된 모든 비트라인들에 프로그램 허용전압을 인가하는 단계;
    상기 메모리 셀들에 연결된 모든 워드라인들에 프로그램 펄스를 인가하는 단계; 및
    상기 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 도달했는지를 검증하기 위한 소프트 프로그램 검증동작을 수행하는 단계를 포함하며,
    상기 모든 메모리 셀들의 문턱전압이 상기 목표 소프트 프로그램 전압에 도달할 때까지 상기 소프트 프로그램 동작을 반복하는 반도체 장치의 소거 방법.
  13. 제11항에 있어서,
    상기 소프트 프로그램 동작을 완료한 후에, 과도하게 프로그램된 셀들을 검출하기 위한 소프트 소거 검증동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  14. 제13항에 있어서,
    상기 소프트 소거 검증동작은, 소거 상태로 정의되는 전압 범위 중에서 가장 높은 레벨의 전압을 목표 소프트 소거 전압으로 설정하여 수행하는 반도체 장치의 소거 방법.
  15. 제14항에 있어서,
    상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면 상기 메모리 블럭의 소거 동작을 종료하고, 상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되면 상기 메모리 블럭의 소거 동작을 페일(fail) 처리하는 반도체 장치의 소거 방법.
  16. 이븐 및 오드 스트링들을 포함한 선택된 메모리 블럭에 소거 펄스를 인가하는 단계;
    상기 이븐 스트링들에 대한 제1 소거 검증동작을 수행하는 단계;
    상기 제1 소거 검증동작이 페일(fail)되면, 상기 이븐 스트링들에 포함된 메모리 셀들의 문턱전압 차이를 감소시키기 위한 제1 프로그램 동작을 수행하는 단계;
    상기 제1 소거 검증동작이 패스(pass)될 때까지, 상기 소거 펄스 인가 동작, 상기 제1 소거 검증동작 및 상기 제1 프로그램 동작을 반복하는 단계;
    상기 제1 소거 검증동작이 패스되면, 상기 오드 스트링들에 대한 제2 소거 검증동작을 수행하는 단계;
    상기 제2 소거 검증동작이 페일되면, 상기 오드 스트링들에 포함된 메모리 셀들의 문턱전압 차이를 감소시키기 위한 제2 프로그램 동작을 수행하는 단계;
    상기 제2 소거 검증동작이 패스될 때까지, 상기 소거 펄스 인가 동작, 상기 제1 소거 검증동작, 상기 제2 소거 검증동작 및 상기 제2 프로그램 동작을 반복하는 단계; 및
    상기 제2 소거 검증동작이 패스되면, 상기 선택된 메모리 블럭에 대한 소거 동작을 종료하는 단계를 포함하는 반도체 장치의 소거 방법.
  17. 제16항에 있어서,
    상기 소거 펄스는, 상기 선택된 메모리 블럭의 웰(well)에 인가되는 반도체 장치의 소거 방법.
  18. 제16항에 있어서,
    상기 소거 펄스 인가 동작, 상기 제1 소거 검증동작 및 상기 제1 프로그램 동작을 반복할 때마다, 상기 소거 펄스를 점진적으로 상승시키는 반도체 장치의 소거 방법.
  19. 제16항에 있어서,
    상기 제1 소거 검증동작은, 상기 오드 스트링들을 제외한 상기 이븐 스트링들에 대해서만 수행하는 반도체 장치의 소거 방법.
  20. 제16항에 있어서,
    상기 제1 프로그램 동작은, 상기 이븐 스트링들 중에서 소거된 메모리 셀들로만 이루어진 스트링들의 문턱전압을 상승시켜서 상기 이븐 스트링들에 포함된 메모리 셀들 간의 문턱전압 차이를 감소시키는 반도체 장치의 소거 방법.
  21. 제16항에 있어서,
    상기 소거 펄스 인가 동작, 상기 제1 소거 검증동작, 상기 제2 소거 검증동작 및 상기 제2 프로그램 동작을 반복할 때마다, 상기 소거 펄스를 점진적으로 상승시키는 반도체 장치의 소거 방법.
  22. 제16항에 있어서,
    상기 제2 소거 검증동작은, 상기 이븐 스트링들을 제외한 상기 오드 스트링들에 대해서만 수행하는 반도체 장치의 소거 방법.
  23. 제16항에 있어서,
    상기 제2 프로그램 동작은, 상기 오드 스트링들 중에서 소거된 메모리 셀들로만 이루어진 스트링들의 문턱전압을 상승시켜서 상기 오드 스트링들에 포함된 메모리 셀들 간의 문턱전압 차이를 감소시키는 반도체 장치의 소거 방법.
  24. 제16항에 있어서,
    상기 제2 소거 검증동작이 패스되면, 상기 선택된 메모리 블럭에 대한 소거 동작을 종료하기 이전에, 상기 소거된 모든 메모리 셀들의 문턱전압을 상승시키기 위한 소프트 프로그램 동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  25. 제24항에 있어서,
    상기 소프트 프로그램 동작은,
    상기 이븐 및 오드 스트링들에 연결된 모든 비트라인들에 프로그램 허용전압을 인가하는 단계;
    상기 이븐 및 오드 스트링들에 포함된 메모리 셀들에 연결된 모든 워드라인들에 프로그램 펄스를 인가하는 단계; 및
    상기 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 도달했는지를 검증하기 위한 소프트 프로그램 검증동작을 수행하는 단계를 포함하며,
    상기 모든 메모리 셀들의 문턱전압이 상기 목표 소프트 프로그램 전압에 도달할 때까지 상기 소프트 프로그램 동작을 반복하는 반도체 장치의 소거 방법.
  26. 제25항에 있어서,
    상기 소프트 프로그램 동작을 수행한 후에, 과도하게 프로그램된 셀들을 검출하기 위한 소프트 소거 검증동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  27. 제26항에 있어서,
    상기 소프트 소거 검증동작은, 소거 상태로 정의되는 전압 범위 중에서 가장 높은 레벨의 전압을 목표 소프트 소거 전압으로 설정하여 수행하는 반도체 장치의 소거 방법.
  28. 제26항에 있어서,
    상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면 상기 선택된 메모리 블럭의 소거 동작을 종료하고, 상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되면 상기 선택된 메모리 블럭의 소거 동작을 페일(fail) 처리하는 반도체 장치의 소거 방법.
  29. 선택된 메모리 블럭에 포함된 메모리 셀들의 문턱전압이 목표 소거 전압보다 낮은지를 검증하기 위한 소거 검증동작을 수행하는 단계;
    상기 소거 검증동작이 페일되면, 소거된 메모리 셀들의 문턱전압이 목표 프로그램 전압에 도달할 때까지 프리 프로그램(pre-program) 동작을 반복하는 단계;
    상기 소거된 메모리 셀들의 문턱전압이 상기 목표 프로그램 전압에 도달하면, 상기 모든 메모리 셀들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계; 및
    상기 모든 메모리 셀들의 문턱전압이 상기 목표 소거 전압까지 낮아질 때까지 상기 소거 검증동작, 상기 프리 프로그램 동작 및 상기 소거 펄스 인가 동작을 반복하는 단계를 포함하는 반도체 장치의 소거 방법.
  30. 제29항에 있어서,
    상기 소거 검증동작은, 상기 메모리 셀들의 문턱전압이 상기 목표 소거 전압에 도달하지 않은 셀들이 적어도 하나 이상 검출되면 페일되고, 상기 메모리 셀들의 문턱전압이 상기 소거 전압에 모두 도달하면 패스되는 반도체 장치의 소거 방법.
  31. 제29항에 있어서,
    상기 소거 펄스는, 상기 선택된 메모리 블럭의 웰(well)에 인가되는 반도체 장치의 소거 방법.
  32. 제31항에 있어서,
    상기 소거 펄스는, 상기 소거 검증동작 내지 상기 소거 동작을 반복할 때마다 점진적으로 상승되는 반도체 장치의 소거 방법.
  33. 제29항에 있어서,
    상기 모든 메모리 셀들의 문턱전압이 상기 목표 소거 전압까지 낮아지면, 상기 선택된 메모리 블럭의 소거 동작을 종료하기 이전에, 소거된 모든 메모리 셀들의 문턱전압을 상승시키기 위한 소프트 프로그램 동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  34. 제33항에 있어서,
    상기 소프트 프로그램 동작은,
    상기 스트링들에 연결된 모든 비트라인들에 프로그램 허용전압을 인가하는 단계;
    상기 메모리 셀들에 연결된 모든 워드라인들에 프로그램 펄스를 인가하는 단계; 및
    상기 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 도달했는지를 검증하기 위한 소프트 프로그램 검증동작을 수행하는 단계를 포함하며,
    상기 모든 메모리 셀들의 문턱전압이 상기 목표 소프트 프로그램 전압에 도달할 때까지 상기 소프트 프로그램 동작을 반복하는 반도체 장치의 소거 방법.
  35. 제34항에 있어서,
    상기 목표 소프트 프로그램 전압은 0V보다 낮고 상기 목표 소거 전압보다 높은 반도체 장치의 소거 방법.
  36. 제22항에 있어서,
    상기 소프트 프로그램 동작을 수행한 후에, 과도하게 프로그램된 셀들을 검출하기 위한 소프트 소거 검증동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  37. 제36항에 있어서,
    상기 소프트 소거 검증동작은, 소거 상태로 정의되는 전압 범위 중에서 가장 높은 레벨의 전압을 목표 소프트 소거 전압으로 설정하여 수행하는 반도체 장치의 소거 방법.
  38. 제36항에 있어서,
    상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면 상기 소거 동작을 종료하고, 상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되면 상기 메모리 블럭의 소거 동작을 페일(fail) 처리하는 반도체 장치의 소거 방법.
  39. 이븐 스트링들에 대한 제1 소거 검증동작을 수행하는 단계;
    상기 제1 소거 검증동작이 페일(fail)되면, 상기 이븐 스트링들의 소거된 메모리 셀들의 문턱전압이 제1 목표 전압에 도달할 때까지 제1 프로그램 동작을 반복하는 단계;
    상기 제1 소거 검증동작이 패스되거나, 상기 이븐 스트링들에 포함된 메모리 셀들의 문턱전압이 상기 제1 목표 전압에 모두 도달하면, 상기 오드 스트링들에 대한 제2 소거 검증동작을 수행하는 단계;
    상기 제2 소거 검증동작이 페일되면, 상기 오드 스트링들의 소거된 메모리 셀들의 문턱전압이 제2 목표 전압에 도달할 때까지 제2 프로그램 동작을 반복하는 단계;
    상기 오드 스트링들에 포함된 메모리 셀들의 문턱전압이 상기 제2 목표 전압에 모두 도달하면, 상기 이븐 및 오드 스트링들을 소거하기 위한 소거 펄스 인가 동작을 수행하는 단계; 및
    상기 제2 소거 검증동작이 패스될 때까지, 상기 제1 소거 검증동작, 상기 제2 소거 검증동작, 상기 제2 프로그램 동작 및 상기 소거 펄스 인가 동작을 반복하는 단계를 포함하는 반도체 장치의 소거 방법.
  40. 제39항에 있어서,
    상기 제2 소거 검증동작이 패스되면, 상기 소거 동작을 종료하기 이전에, 상기 소거된 모든 메모리 셀들의 문턱전압을 상승시키기 위한 소프트 프로그램 동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  41. 제40항에 있어서,
    상기 소프트 프로그램 동작은,
    상기 이븐 및 오드 스트링들에 연결된 모든 비트라인들에 프로그램 허용전압을 인가하는 단계;
    상기 메모리 셀들에 연결된 모든 워드라인들에 프로그램 펄스를 인가하는 단계; 및
    상기 메모리 셀들의 문턱전압이 목표 소프트 프로그램 전압에 도달했는지를 검증하기 위한 소프트 프로그램 검증동작을 수행하는 단계를 포함하며,
    상기 모든 메모리 셀들의 문턱전압이 상기 목표 소프트 프로그램 전압에 도달할 때까지 상기 소프트 프로그램 동작을 반복하는 반도체 장치의 소거 방법.
  42. 제40항에 있어서,
    상기 소프트 프로그램 동작을 완료한 후에, 과도하게 프로그램된 셀들을 검출하기 위한 소프트 소거 검증동작을 수행하는 단계를 더 포함하는 반도체 장치의 소거 방법.
  43. 제42항에 있어서,
    상기 소프트 소거 검증동작은, 소거 상태로 정의되는 전압 범위 중에서 가장 높은 레벨의 전압을 목표 소프트 소거 전압으로 설정하여 수행하는 반도체 장치의 소거 방법.
  44. 제43항에 있어서,
    상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되지 않으면 상기 소거 동작을 종료하고, 상기 소프트 소거 검증동작 결과, 문턱전압이 상기 목표 소프트 소거 전압에 도달한 셀들이 검출되면 상기 메모리 블럭의 소거 동작을 페일(fail) 처리하는 반도체 장치의 소거 방법.
  45. 다수의 메모리 셀들을 포함하는 메모리 블럭;
    상기 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출하기 위한 페이지 버퍼 그룹; 및
    상기 소거 상태의 검출 결과, 목표 전압까지 낮아진 셀들과 낮아지지 않은 셀들이 혼재하면 상기 목표 전압까지 낮아진 셀들을 위한 프리 프로그램 동작, 상기 메모리 셀들이 상기 목표 전압까지 낮아질 때까지 소거 펄스를 인가하는 동작, 상기 소거 상태를 검출하는 동작 및 상기 프리 프로그램 동작을 반복하도록 제어하기 위한 제어회로를 포함하는 반도체 장치.
  46. 제45항에 있어서,
    상기 메모리 블럭은, 상기 다수의 메모리 셀들이 포함된 다수의 스트링들로 이루어진 반도체 장치.
  47. 제46항에 있어서,
    상기 스트링들은 상기 페이지 버퍼 그룹에 포함된 페이지 버퍼들과 비트라인들을 통해 연결되는 반도체 장치.
  48. 제47항에 있어서,
    상기 비트라인들은 상기 페이지 버퍼들에 각각 연결되거나, 두 개 씩 쌍을 이루어 페이지 버퍼에 각각 연결되는 반도체 장치.
  49. 제45항에 있어서,
    상기 제어회로의 내부 명령 신호에 응답하여 상기 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 상기 메모리 블럭에 연결된 글로벌 라인들로 출력하는 전압 생성 회로;
    상기 제어회로의 로우 어드레스 신호들에 응답하여, 상기 전압 생성 회로에서 발생된 상기 동작 전압들을 선택된 메모리 블럭의 로컬 라인들로 전달하는 로우 디코더;
    상기 제어회로에서 출력된 컬럼 어드레스 신호에 응답하여 상기 페이지 버퍼 그룹에 포함된 상기 페이지 버퍼들을 선택하는 컬럼 선택 회로;
    상기 제어회로의 제어에 따라 외부로부터 입력된 데이터를 상기 페이지 버퍼그룹의 상기 페이지 버퍼들에 각각 입력하기 위하여 데이터를 상기 컬럼 선택 회로에 전달하고, 상기 페이지 버퍼들로부터 상기 컬럼 선택 회로를 통해 전달된 데이터를 외부로 출력하는 입출력 회로; 및
    상기 메모리 셀들에 대한 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 상기 제어회로에 출력하며, 상기 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 상기 제어회로에 출력하는 패스/페일 판단회로를 더 포함하는 반도체 장치.
KR1020110038984A 2011-04-26 2011-04-26 반도체 장치 및 이를 이용한 소거 방법 Ceased KR20120121167A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110038984A KR20120121167A (ko) 2011-04-26 2011-04-26 반도체 장치 및 이를 이용한 소거 방법
US13/455,016 US8773911B2 (en) 2011-04-26 2012-04-24 Semiconductor device and erase methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110038984A KR20120121167A (ko) 2011-04-26 2011-04-26 반도체 장치 및 이를 이용한 소거 방법

Publications (1)

Publication Number Publication Date
KR20120121167A true KR20120121167A (ko) 2012-11-05

Family

ID=47067786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110038984A Ceased KR20120121167A (ko) 2011-04-26 2011-04-26 반도체 장치 및 이를 이용한 소거 방법

Country Status (2)

Country Link
US (1) US8773911B2 (ko)
KR (1) KR20120121167A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180097218A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 데이터 저장 장치 및 그것의 동작 방법
KR20200040021A (ko) * 2018-10-08 2020-04-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811067A (zh) * 2012-11-15 2014-05-21 北京兆易创新科技股份有限公司 非易失存储器的擦除方法及系统
US9070474B2 (en) * 2013-02-14 2015-06-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9183940B2 (en) 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
US9263137B2 (en) 2013-06-27 2016-02-16 Aplus Flash Technology, Inc. NAND array architecture for multiple simutaneous program and read
US9230677B2 (en) 2013-07-25 2016-01-05 Aplus Flash Technology, Inc NAND array hiarchical BL structures for multiple-WL and all-BL simultaneous erase, erase-verify, program, program-verify, and read operations
JP2015053098A (ja) * 2013-09-09 2015-03-19 株式会社東芝 不揮発性半導体記憶装置
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
KR20150059498A (ko) * 2013-11-22 2015-06-01 에스케이하이닉스 주식회사 반도체 장치
US9613704B2 (en) 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
US9659636B2 (en) 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
KR20170010620A (ko) * 2015-07-20 2017-02-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102377469B1 (ko) 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
US10340017B2 (en) * 2017-11-06 2019-07-02 Macronix International Co., Ltd. Erase-verify method for three-dimensional memories and memory system
US10643710B2 (en) * 2017-11-30 2020-05-05 Western Digital Technologies, Inc. Enhanced erase retry of non-volatile storage device
US10580506B2 (en) 2017-12-07 2020-03-03 Micron Technology, Inc. Semiconductor memory device and erase method including changing erase pulse magnitude for a memory array
KR102611345B1 (ko) * 2018-07-31 2023-12-08 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US12027209B2 (en) * 2019-06-17 2024-07-02 SK Hynix Inc. Memory device and method of operating the same
KR102795560B1 (ko) * 2019-10-02 2025-04-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10978152B1 (en) * 2019-11-13 2021-04-13 Sandisk Technologies Llc Adaptive VPASS for 3D flash memory with pair string structure
US11361825B2 (en) 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
US11989091B2 (en) * 2021-11-12 2024-05-21 Samsung Electronics Co., Ltd. Memory system for performing recovery operation, memory device, and method of operating the same
TWI871782B (zh) * 2023-09-26 2025-02-01 旺宏電子股份有限公司 記憶體裝置以及用於記憶體裝置的操作方法
US12525287B2 (en) * 2024-01-26 2026-01-13 Globalfoundries U.S. Inc. High voltage column multiplexor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
US7755940B2 (en) * 2007-12-05 2010-07-13 Micron Technology, Inc. Method, apparatus, and system for erasing memory
KR101068494B1 (ko) 2009-06-29 2011-09-29 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR20110001067A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
US8374038B2 (en) * 2010-05-04 2013-02-12 Macronix International Co., Ltd. Erase process for use in semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180097218A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 데이터 저장 장치 및 그것의 동작 방법
KR20200040021A (ko) * 2018-10-08 2020-04-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US8773911B2 (en) 2014-07-08
US20120275232A1 (en) 2012-11-01

Similar Documents

Publication Publication Date Title
KR20120121167A (ko) 반도체 장치 및 이를 이용한 소거 방법
KR101198515B1 (ko) 반도체 메모리 소자의 동작 방법
KR101119371B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101211840B1 (ko) 반도체 메모리 장치의 프로그램 방법
CN101960533B (zh) 在存储器装置的编程期间的电荷损失补偿
KR101264019B1 (ko) 반도체 장치의 동작 방법
US9013924B2 (en) Semiconductor device and operating method thereof
US7782681B2 (en) Operation method of flash memory device capable of down-shifting a threshold voltage distribution of memory cells in a post-program verify operation
CN102855937B (zh) 半导体存储器件及其操作方法
US8971109B2 (en) Semiconductor memory device and method of operating the same
US8520435B2 (en) Nonvolatile memory device and method of operating the same
JP5992983B2 (ja) 不揮発性半導体記憶装置
JP2014225310A (ja) 不揮発性半導体記憶装置
KR20130072668A (ko) 반도체 메모리 장치 및 그의 동작 방법
JP2012226806A (ja) 不揮発性半導体記憶装置
CN111696606B (zh) 半导体存储装置
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
CN103035292A (zh) 半导体器件及其操作方法
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR101203256B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR20150035223A (ko) 반도체 메모리 장치 및 이의 동작방법
KR20090002470A (ko) 낸드 플래시 메모리소자의 프로그램 방법
KR20130006298A (ko) 반도체 장치 및 이의 동작 방법
KR20130072520A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20120069109A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110426

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120921

Patent event code: PE09021S01D

PG1501 Laying open of application
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20130329

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20120921

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I