KR20120121799A - 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20120121799A
KR20120121799A KR1020110039825A KR20110039825A KR20120121799A KR 20120121799 A KR20120121799 A KR 20120121799A KR 1020110039825 A KR1020110039825 A KR 1020110039825A KR 20110039825 A KR20110039825 A KR 20110039825A KR 20120121799 A KR20120121799 A KR 20120121799A
Authority
KR
South Korea
Prior art keywords
lead frame
thin film
plating layer
film plating
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020110039825A
Other languages
English (en)
Other versions
KR101663695B1 (ko
Inventor
손진영
박경택
김동휘
김윤태
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020110039825A priority Critical patent/KR101663695B1/ko
Publication of KR20120121799A publication Critical patent/KR20120121799A/ko
Application granted granted Critical
Publication of KR101663695B1 publication Critical patent/KR101663695B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/456—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H10W70/427—Bent parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은, 표면조도가 형성된 리드프레임 원소재층의 전(全)면 또는 일부에 Cu 박막도금층과 Pd 박막도금층을 순차 적층한 리드프레임, 이를 이용한 반도체 패키지 및 리드프레임 제조방법에 관한 것이다. 이에 의하면 재료비 절감에 따라 리드프레임의 제조비용을 절감시킬 수 있게 되고, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 아울러 표면조도 및 Cu 박막도금층 형성에 따라 리드프레임의 표면면적이 증가되어, 와이어본딩시 접합성, 몰딩수지 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 효과를 갖는 리드프레임을 제공할 수 있게 되고, 이에 따라 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과도 갖는다.

Description

리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법{Leadframe and semiconductor package thereof and manufacture method thereof}
본 발명은 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 말한다.
보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 인쇄 회로 기판(PCB)에 실장 되지 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.
또한, 반도체 패키지 제조에 있어 리드프레임은 칩 실장 및 신호 전달 역할을 하는 입출력 수단을 공급하는 중요한 역할을 하고 있으며, 아울러 반도체 패키지의 구조물로서의 역할도 수행한다.
한편, 종래의 리드프레임은 선도금(Pre-Plated Frame, PPF) 리드프레임이 많이 사용되고 있는데, 이는 반도체 패키지 공정 전에 납땜젖음성(solder wettability)이 우수한 금속층을 미리 도금처리하여, 반도체 후공정에서의 납도금 공정을 생략할 수 있도록 한 것이다.
그러나, 선도금 리드프레임은 가격이 비싼 귀금속을 도금함에 따라 비용이 증가되는 문제가 발생하고 있다. 또한 반도체칩과 리드프레임을 연결하는 와이어본딩(wire bonding) 공정 수행시, 가격이 저렴한 동선을 사용하게 되는데. 동선작업온도 상승으로 인해 리드프레임의 표면 산화가 발생하여 반도체 패키지의 신뢰성을 저하시키는 문제 또한 존재하였다.
아울러 부분적으로 귀금속 도금을 수행시, 도금공정 준비 등을 위하여 생산공정을 중지해야 하므로, 공정의 가동률이 저하되는 문제 또한 존재하였다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 리드프레임 원소재층에 표면조도(roughness)를 형성하고, Cu 박막도금층을 형성 후, Pd 박막도금층을 형성함으로써, 와이어본딩 공정 수행시 열에 의한 산화를 억제하고, 본딩와이어와의 표면면적을 증대시켜 접합력을 향상시킴으로써, 반도체 패키지의 신뢰성을 향상시키며, 공정의 효율성을 증대시킬 수 있는 리드프레임 및 그 제조방법, 이를 이용하여 제조한 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위한 본 발명의 리드프레임은, 표면조도가 형성된 리드프레임 원소재층; 상기 리드프레임 원소재층의 전(全)면 또는 일부에 Cu를 포함하여 형성된 제1박막도금층; 상기 제1박막도금층상에 Pd를 포함하여 형성된 제2박막도금층; 을 포함하여 형성될 수 있다.
본 발명의 리드프레임에 있어서, 상기 리드프레임 원소재층은, 250 내지 450나노미터의 범위에서 상기 표면조도가 형성될 수 있다.
본 발명의 리드프레임에 있어서, 상기 제2박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성될 수 있다.
본 발명의 리드프레임에 있어서, 상기 제2박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우, 상기 제2박막도금층은 상기 리드프레임의 와이어본딩부 패턴상에 형성될 수 있다.
상술한 본 발명의 리드프레임에 있어서, 상기 리드프레임 원소재층은 Cu를 포함하여 형성될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 반도체 패키지는, 반도체칩; 상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임; 상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어; 상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되, 상기 리드프레임은, 표면조도가 형성된 리드프레임 원소재층; 상기 리드프레임 원소재층의 전(全)면 또는 일부에 Cu를 포함하여 형성된 제1박막도금층; 상기 제1박막도금층상에 Pd를 포함하여 형성된 제2박막도금층; 을 포함하여 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 리드프레임 원소재층은, 250 내지 450나노미터의 범위에서 상기 표면조도가 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 제2박막도금층은 0.005 내지 0.150 마이크로미터의 두께로 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우, 상기 박막도금층은 상기 리드프레임의 상기 와이어본딩부에 형성될 수 있다.
상술한 본 발명의 반도체 패키지에 있어서, 상기 리드프레임 원소재층은 Cu를 포함하여 형성될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 리드프레임 제조방법은 리드프레임 원소재층을 준비하고, 상기 리드프레임 원소재층에 표면조도를 형성하고, 표면조도를 형성한 상기 리드프레임 원소재층의 전(全)면 또는 일부에 Cu를 포함한 제1박막도금층을 형성하고, 상기 제1박막도금층상에 Pd를 포함한 제2박막도금층을 형성하는 것을 포함하여 이루어질 수 있다.
본 발명의 리드프레임 제조방법에 있어서, 상기 리드프레임 원소재층에 표면조도를 형성하는 것에 있어서, 상기 표면조도는, 250 내지 450나노미터의 범위에서 형성될 수 있다.
본 발명의 리드프레임 제조방법에 있어서, 상기 제2박막도금층은 0.005 내지 0.150 마이크로미터의 두께로 형성될 수 있다.
본 발명의 리드프레임 제조방법에 있어서, 상기 제2박막도금층을 형성하는 것은, 상기 리드프레임 원소재층의 일부에 형성하는 경우, 상기 리드프레임의 와이어본딩부 패턴상에 상기 제2박막도금층을 형성함으로써 이루어질 수 있다.
상술한 본 발명의 리드프레임 제조방법에 있어서, 상기 리드프레임 원소재층은, Cu를 포함하여 형성될 수 있다.
본 발명에 의하면, 박막도금층에 귀금속(Ag 또는 Au)을 사용하지 않아, 원가절감에 따른 제조비용 감소효과를 갖게 된다.
또한 본 발명에 의하면, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 더불어 부분 귀금속 도금에 사용되는 도금마스크를 사용하지 않으므로, 모델교체시간 절약 및 모델관련 스펙 미적용에 따른 수율의 향상효과를 거둘 수 있다.
그리고 본 발명에 의하면, 와이어 본딩시 가해지는 열에 의한 리드프레임의 산화를 억제할 수 있게 되어, 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과를 거둘 수 있다.
또한 본 발명은, 리드프레임 원소재층에 Cu 박막도금층을 형성한 후, Pd 박막도금층을 형성함으로써 층간의 밀착력이 향상되어 리드프레임의 층간 계면박리(delamination) 현상을 방지할 수 있게 되어 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과가 있다.
아울러 본 발명에 의하면, 리드프레임 원소재층에 표면조도를 형성함으로써 리드프레임의 표면면적이 증가됨에 따라 와이어본딩시 접합성 향상, 몰딩수지 접착성 향상, 납땜성 향상, 라미네이션(lamination)품질이 향상된 우수한 리드프레임 및 이를 이용한 반도체 패키지를 제공할 수 있는 효과도 거둘 수 있게 된다.
도 1은 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 3은 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 1은 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 리드프레임(100)은 표면조도(Roughness)가 형성된 리드프레임 원소재층(110), 리드프레임 원소재층(110)의 전(全)면 또는 일부에 형성되는 Cu를 포함한 제1박막도금층(130) 및 제1박막도금층(130)상에 팔라듐(Pd)을 포함하여 형성된 제2박막도금층(150)을 포함한다.
여기서 리드프레임 원소재층(110)은 리드프레임의 몸체를 형성하며, 리드프레임 원소재층(110)을 이루는 물질로서는 Cu 또는 Cu합금이 바람직하나, 이에 한정되는 것은 아니다.
본 발명의 리드프레임 원소재층(110)에 형성된 표면조도는 250 내지 450 나노미터의 범위에서 형성되는 것이 바람직하다. 표면조도가 250 나노미터 미만으로 형성되는 경우에는 표면 조도 본연을 목적을 잃게 된다. 예컨대, 표면조도가 작게 형성되면 이로 인해 표면적도 감소하게 되며, 이에 따라 패키지 공정상에서 몰딩부(예컨대, 에폭시 수지)와의 결합력이 저하되고, 결과적으로 반도체 패키지의 신뢰성이 저하되는 결과를 초래하게 된다. 한편 표면조도가 450 나노미터보다 크게 형성 될 경우, 지나친 조도로 인하여 패키지 공정의 다이 접착용 에폭시가 리드프레임의 표면에서 퍼지는 현상이 발생하여, 와이어 본딩 접착력이 저하된다. 또한 450 나노미터 수준보다 크게 표면조도가 형성되는 경우, 리드프레임의 측면으로 표면조도를 이루는 알갱이들이 분말의 형태로 떨어져 나와 리드프레임 제조 공정과 반도체 패키징 공정에 오염을 유발하는 문제점도 갖게 된다. 따라서 리드프레임 원소재층(110)에 형성된 표면조도는 250 내지 450 나노미터의 범위에서 형성되는 것이 바람직하다.
한편 상술한 표면조도는 황산동 도금 공정을 통하여 형성할 수 있다. 황산동 도금 공정은 황산동(CuSO4?5H2O) 용액에서 전기도금 방식으로 형성되는데, 예를 들어, 상기 전기 도금은 구리 이온의 농도를 35~75g/l, 황산 농도 90~150g/l로 하는 황산동 도금액에서 리드프레임 원소재층(110)에 전류밀도를 7~15 ASD로 하여 10~40초간 전류를 가하여 줌으로써 진행할 수 있으며, 이때 황산동 도금의 구리 이온이 리드프레임 원소재층(110)에 환원함으로써 상술한 표면조도를 형성할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법을 통해 본 발명의 리드프레임 원소재층(110)에 표면조도를 형성할 수 있다고 할 것이다.
상술한 리드프레임 원소재층(110)에 표면조도를 형성하게 되면, 이 표면조도가 Cu를 포함한 제1박막도금층(130)에 반영되며, 결과적으로 도 1에 도시된 바와 같이 제1박막도금층(130)도 표면조도를 갖게 된다.
Cu를 포함한 제1박막도금층(130)은, 예를 들어 시안화동 도금 공정을 통하여 형성할 수 있다. 통상 시안화동 혹은 청화동이라고 하는 약품과 시안화칼륨 혹은 청산가리라고 하는 약품을 섞음으로써 도금액을 조합 형성한다. 이때 시안화동에 의해 형성된 동의 농도는 40~80g/l로, 시안화칼륨은 25~40g/l로 조합하여 도금액을 형성함이 바람직하다. 그리고 시안화동 도금액에서 리드프레임 원소재층(110)에 전류 밀도 약 1~3 ASD로 하여 10~50초간 전류를 가하여 줌으로써 제1박막도금층(130)을 형성할 수 있다. 이때 형성되는 제1박막도금층(130)의 두께는 약 0.1 내지 0.5 마이크로미터 정도 되며, 전류를 조정하거나, 도금 시간을 조정함으로써 제1박막도금층(130)의 두께를 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법을 통해 본 발명의 제1박막도금층(130)을 형성할 수 있다고 할 것이다.
제1박막도금층(130) 상에는 팔라듐(Pd)을 포함하는 제2박막도금층(150)이 형성된다.
이때 제2박막도금층(150)은 0.005 내지 0.150 마이크로미터의 두께로 얇게 형성되는 것이 바람직하다. 제2박막도금층(150)의 두께가 0.005 마이크로미터 미만인 경우, 리드프레임 원소재층(110)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 이에 따라 리드프레임(100)의 표면에 산화가 발생하게 되고 결과적으로 와이어본딩과 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd를 포함하여 형성된 제2박막도금층(150)의 두께는 0.005 내지 0.15 마이크로미터 범위 내에서 형성되는 것이 바람직하다. 본 발명에 따르면 제2박막도금층(150)의 도금 두께를 낮춤으로써 귀금속(Pd) 사용량을 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다. 아울러 Ni도금 또는 Au도금을 필요로 하지 않아, 제조원가를 더욱 절감할 수 있는 효과를 갖게 된다.
본 발명의 Pd를 포함한 제2박막도금층(150)은, 예컨대 주성분인 Pd금속, 안정적인 도금을 위한 전도염 및 기타 첨가제를 도금욕에 넣고, 리드프레임 원소재층(110)을 상술한 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가함으로써 형성할 수 있다. 이때 Pd의 농도는 1.5~5.0g/l가 바람직하며, 0.5~5 ASD로 10~50초간 전류를 가하여 줌으로써 제2박막도금층(150)을 형성할 수 있다. 이때 형성되는 제2박막도금층(150)의 두께는 약 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되며, 전류 또는 도금시간을 조정함으로써 두께를 조정할 수도 있다. 다만 상술한 방법은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 제2박막도금층(150)을 형성할 수 있다고 할 것이다.
한편 제2박막도금층(150)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, 제2박막도금층(150)은 리드프레임(100)의 와이어본딩부 패턴상에 형성되는 것이 바람직하다.
예컨대, Cu를 포함한 제1박막도금층(130)이 리드프레임 원소재층(110)의 전(全)면에 형성되고 Pd를 포함한 제2박막도금층(150)이 제1박막도금층(130)상에 형성되되, 와이어본딩부 패턴에 대응하는 위치에 형성될 수 있으며, Cu를 포함한 제1박막도금층(130)이 리드프레임 원소재층(110)의 와이어본딩부 패턴상에 형성되고 Pd를 포함한 제2박막도금층(150)이 상술한 제1박막도금층(130) 전(全)면에 형성될 수도 있다. 또한 Cu를 포함한 제1박막도금층(130)이 와이어본딩부 패턴을 포함한 리드프레임 원소재층(110)의 일부에만 형성되고, Pd를 포함한 제2박막도금층(150)이 제1박막도금층(130)상에 형성되되, 와이어본딩부 패턴에 대응하는 위치에 형성될 수도 있음은 당업자에게 자명하다 할 것이다.
여기서 와이어본딩부 패턴은, 리드프레임 원소재층(110)상에 형성되고, 차후 반도체 패키징 공정 수행시 반도체칩과 리드프레임을 전기적으로 연결시켜주는 본딩와이어가 연결되는 부분을 지칭한다.
한편 리드프레임 원소재층(110)은 리드프레임의 몸체를 형성하며, Cu 또는 Cu를 포함한 합금층으로 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다.
본 실시예에 따른 리드프레임은, 리드프레임 원소재층에 형성된 표면조도로 인하여 리드프레임의 표면면적이 증대됨에 따라 본딩와이어와의 접합면적이 증가된다. 때문에 결과적으로 와이어본딩시 접합성 향상, 몰딩수지 접착성 향상, 납땜성 향상, 라미네이션(lamination)품질이 향상된 우수한 리드프레임 및 이를 이용한 반도체 패키지를 제공할 수 있는 효과를 갖게 된다.
또한 본 실시예에 따른 리드프레임은, 리드프레임 원소재층과 Pd를 포함한 제2박막도금층(150) 사이에 Cu를 포함한 제1박막도금층(130)을 형성함으로써, 층간 밀착력을 증대시킬 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.
아울러 도금 공정에 Ni 또는 Au를 사용하지 않아 재료비절감효과, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 그리고 본 실시예에 따른 리드프레임은 반도체 패키지 제조시 수행되는 와이어 본딩 과정에서 가해지는 고온으로부터 리드프레임 원소재층(예컨대 Cu)의 산화를 억제함으로써 계면박리(delamination)현상을 줄일 수 있게 되어, 결과적으로 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.
도 2는 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 리드프레임(100)은 다이패드부(14) 및 리드(13)를 포함하여 형성된다. 그리고 본 발명의 실시예에 따른 반도체 패키지(200)는, 다이패드(14), 다이패드(14)상에 실장된 반도체칩(21), 내부리드(12, Inner lead)와 외부리드(11, Outer lead)가 구비된 리드(13, Lead), 반도체칩(21)과 내부리드(12)를 연결하여 전기적 신호를 전달할 수 있도록 하는 본딩와이어(23, Bonding wire), 내부리드(12)가 연장되어 형성되고, 외부회로와 전기적 신호를 전달할 수 있도록 하는 외부리드(11, Outer lead), 반도체칩(21) 및 본딩와이어(23)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 하는 몰딩부(25)를 포함하여 구성될 수 있다. 여기서 몰딩부(25)는 주로 에폭시(epoxy) 수지가 포함된 몰딩수지를 경화하여 형성되나, 이에 한정되지는 않는다.
이하에서는 내부리드(12)와 본딩와이어(23)가 연결되는 부분을 와이어본딩부 또는 와이어본딩부 패턴이라 정의한다.
본 실시예에 포함된 리드프레임(100)은, 표면조도가 형성된 리드프레임 원소재층(110), 리드프레임 원소재층(110)의 전(全)면에 형성되고, Cu 를 포함하는 제1박막도금층(130) 및 상술한 제1박막도금층(130)상에 형성되고, Pd를 포함하는 제2박막도금층(150)으로 이루어질 수 있다.
즉 본 실시예에서 리드프레임(100)은, 다이패드(14), 내부리드(12) 및 외부리드(11)의 전(全)면에 형성되고, Cu를 포함하는 제1박막도금층(130) 및 제1박막도금층(130)의 전(全)면에 형성되고, Pd를 포함하는 제2박막도금층(150)을 구비한 구조로 이루어질 수 있다.
한편 상술한 제2박막도금층(150)은 리드프레임 원소재층(110)의 일부에만 형성될 수 있으며, 보다 바람직하게는 리드프레임(100)의 와이어본딩부 패턴상에 형성될 수도 있다.
예컨대, Cu를 포함한 제1박막도금층(130)이 리드프레임 원소재층(110)의 전(全)면에 형성되고 Pd를 포함한 제2박막도금층(150)이 제1박막도금층(130)상에 형성되되, 와이어본딩부 패턴에 대응하는 위치에 형성될 수 있으며(이하 제1실시예), Cu를 포함한 제1박막도금층(130)이 리드프레임 원소재층(110)의 와이어본딩부 패턴상에 형성되고, Pd를 포함한 제2박막도금층(150)이 와이어본딩부 패턴상에 형성된 제1박막도금층(130)의 전(全)면에 형성될 수도 있다(이하 제2실시예). 또한 Cu를 포함한 제1박막도금층(130)이 와이어본딩부 패턴을 포함한 리드프레임 원소재층(110)의 일부에만 형성되고, Pd를 포함한 제2박막도금층(150)이 제1박막도금층(130)상에 형성되되, 와이어본딩부 패턴에 대응하는 위치에 형성될 수 있음(이하 제3실시예)은 도 1의 설명에서 상술한 바와 같다.
즉 제1실시예에서의 리드프레임(100) 구조는, 다이패드(14), 내부리드(12) 및 외부리드(11)의 전(全)면에 형성된 제1박막도금층(130) 및 제1박막도금층(130) 일부에만 형성된 제2박막도금층(150)을 포함할 수 있다.
또한 제2실시예에서의 리드프레임(100) 구조는, 다이패드(14), 내부리드(12), 외부리드(11) 중 적어도 어느 하나에 제1박막도금층(130)이 형성되고, 이러한 제1박막도금층(130) 전(全)면에 형성된 제2박막도금층(150)을 포함할 수도 있다.
아울러 제3실시예에서의 리드프레임(100) 구조는, 다이패드(14), 내부리드(12), 외부리드(11) 중 적어도 어느 하나에 제1박막도금층(130)이 형성되고, 이러한 제1박막도금층(130) 일부에만 형성된 제2박막도금층(150)을 포함할 수도 있다.
이때 제2박막도금층(150)이 리드프레임 원소재층(110)의 일부에만 형성된 경우(상술한 제1실시예 내지 제3실시예의 경우), 원으로 표시한 부분(15)과 같이 내부리드(12)의 와이어본딩부에 상술한 제2박막도금층(150)이 형성되는 것이 바람직하다. 와이어본딩시 가해지는 고온으로 인해 리드프레임 원소재층(110)이 산화되는 것을 방지하고, 본딩접합성을 향상시키기 위함이다.
한편, 본 실시예에 기술된 리드프레임 원소재층(110)에는 표면조도가 형성되어 있으며, 형성된 표면조도는 250 내지 450 나노미터의 범위내에서 형성되는 것이 바람직하다. 이에 따라 리드프레임 원소재층(110)상에 형성된 제1박막도금층(130) 및 제2박막도금층(150)에도 도 2에 도시된 바와 같이 리드프레임 원소재층(110)의 표면조도가 반영되어 형성되게 된다.
또한 본 실시예에 기술된 Pd를 포함한 제2박막도금층(150)의 두께는 0.005 내지 0.150 마이크로미터로 형성됨이 바람직하며, 이외에 리드프레임 원소재층(110), 제1박막도금층(130) 및 제2박막도금층(150)에 대한 자세한 설명은 도 1에서 상술한 바와 동일한 바, 생략한다.
일반적으로 반도체칩(21)과 리드(13)를 연결하는 본딩와이어(23)는 주로 20마이크로미터 두께의 금선이 사용되었으나, 최근 경제적 이유로 인해 금을 대체하여 가격이 저렴한 동선이 많이 사용되고 있다. 본딩와이어(23)로 반도체칩(21)과 리드(13)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 리드프레임 원소재층(110)은 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 리드프레임(100)이 몰딩부(25)로부터 쉽게 박리되는 현상, 즉 계면박리(delamination) 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.
그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, 리드프레임(100)의 표면에 표면조도를 형성하고, Cu를 매우 얇게 도금처리하여 제1박막도금층(130)을 형성하고, Pd를 얇게 도금처리하여 제2박막도금층(150)을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 리드프레임 원소재층(110) 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다. 또한 리드프레임 원소재층(110)에 형성된 표면조도로 인하여 리드프레임(100)의 표면면적이 증대됨에 따라 본딩와이어(23)와의 접합면적 및 몰딩부(25)와의 접합면적이 증가된다. 또한 제1박막도금층(130)으로 인해 리드프레임 원소재층(110)과 제2박막도금층(150)간의 밀착력이 증대된다. 때문에 결과적으로 와이어본딩시 접합성 향상, 몰딩수지 접착성 향상, 납땜성 향상, 라미네이션(lamination)품질이 향상된 우수한 반도체 패키지를 제공할 수 있는 효과를 갖게 된다.
또한 Ni 또는 Au 도금공정을 수행하지 않음으로 인한 재료비 절감효과, 도금공정 간소화로 인한 가동률 향상효과를 더불어 얻을 수 있게 되어 결과적으로 반도체 패키지의 제조비용을 절감할 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.
도 3은 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
본 실시예에서 리드프레임의 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.
도 1 내지 도 3을 참조하면, 리드프레임 원소재층을 준비한다(S10). 이때 리드프레임 원소재층은 Cu층 또는 Cu합금층으로 형성되는 것이 바람직하며, 이하에서는 리드프레임 원소재층이 Cu를 포함하여 형성된 것으로 설명하나 이에 한정되는 것은 아니다.
S10단계에서 준비된 리드프레임 원소재층은, 표면조도를 형성하는 공정을 수행하기 전에 도금전처리 공정을 거치는 것이 바람직하다(S20). 여기서 S20단계에서의 도금전처리 공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다.
이후 리드프레임 원소재층에 표면조도를 형성한다(S30). 이때 표면조도는 250 내지 450 나노미터의 범위 이내에서 형성하는 것이 바람직하다. 표면조도 및 표면조도 형성방법에 관한 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
S30단계 이후, 표면조도가 형성된 리드프레임 원소재층은 세정공정을 더 거치는 것이 바람직하나(도면 미도시) 이에 한정되는 것은 아니다. 여기서 세정공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있으며, 산세공정만으로 수행될 수도 있다.
이후 리드프레임 원소재층의 전면 또는 일부에 Cu 도금을 수행하여 제1박막도금층을 형성한다(S40). 이때 제1박막도금층은, 리드프레임 원소재층에 형성된 표면조도가 반영될 수 있는 두께로 형성되는 것이 바람직하다.
Cu도금을 통해 제1박막도금층을 형성하는 방법에 관한 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
S40단계에서 제1박막도금층을 형성한 후에는 세정공정이 더 진행됨이 바람직하다(도면 미도시). 여기서 세정공정은, 화학/전해 탈지공정, 산세공정을 포함하여 수행될 수 있으며, 또한 산세공정만으로도 이루어 질 수 있음은 상술한 바와 같다.
이후 S40단계에서 형성한 제1박막도금층상에 Pd를 도금처리하여 제2박막도금층을 형성한다(S50).
이때 제2박막도금층의 두께는 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되는 것이 바람직하다. 이외에 제2박막도금층의 두께, 제2박막도금층 형성방법 및 제2박막도금층이 형성될 수 있는 위치에 관한 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
S50단계에서 제2박막도금층을 형성한 후에는 도금후공정이 더 진행됨이 바람직하다(S60). 여기서 S60단계에서의 도금후공정은, 화학/전해 탈지공정, 산세공정, 변색방지공정 중 적어도 하나 이상을 포함하여 수행될 수 있으나, 이에 한정되는 것은 아니다.
본 발명에 의하면, 기존에 수행되던 Ni 및 Au 귀금속 도금을 사용하지 않고 Cu 및 Pd만을 도금하여 제1 및 제2박막도금층을 형성하게 되어 재료비 절감효과 및 공정단축효과를 갖게 된다. 또한 제1 및 제2박막도금층의 두께를 얇게 형성할 수 있게 되어 재료비를 더욱 절감할 수 있게 되고, 리드프레임의 생산비용을 절감할 수 있게 된다. 특히 Ag 또는 Au 부분 귀금속 도금시 사용되는 도금마스크를 사용하지 않으므로, 모델교체시간 절약 및 모델관련 스펙 미적용에 따른 수율의 향상효과를 거둘 수 있다.
아울러 본 발명에 의하여 제조된 리드프레임은, 표면조도 형성 및 제1박막도금층 형성을 통해 와이어본딩시 접합성, 몰딩수지 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 효과가 있으며, 와이어 본딩시 가해지는 고온으로 인한 리드프레임 원소재층의 산화를 억제하여, 반도체 패키지의 신뢰성을 보장할 수 있는 리드프레임을 제공할 수 있는 효과가 있음은 도 1의 설명에서 상술한 바와 같다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
11 : 외부리드 12 : 내부리드
13 : 리드 14 : 다이패드부
100 : 리드프레임 110: 리드프레임 원소재층
130: 제1박막도금층 150: 제2박막도금층
21 : 반도체칩 23 : 본딩와이어
25 : 몰딩부 200: 반도체 패키지

Claims (15)

  1. 표면조도가 형성된 리드프레임 원소재층;
    상기 리드프레임 원소재층의 전(全)면 또는 일부에 Cu를 포함하여 형성된 제1박막도금층;
    상기 제1박막도금층상에 Pd를 포함하여 형성된 제2박막도금층;
    을 포함하는 리드프레임.
  2. 청구항 1에 있어서,
    상기 리드프레임 원소재층은, 250 내지 450 나노미터의 범위에서 상기 표면조도가 형성된 리드프레임.
  3. 청구항 1에 있어서,
    상기 제2박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성되는 리드프레임.
  4. 청구항 1에 있어서, 상기 제2박막도금층은,
    상기 리드프레임 원소재층의 일부에 형성된 경우,
    상기 리드프레임의 와이어본딩부 패턴상에 형성되는 리드프레임.
  5. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 리드프레임 원소재층은 Cu를 포함하여 형성되는 리드프레임.
  6. 반도체칩;
    상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임;
    상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어;
    상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되,
    상기 리드프레임은,
    표면조도가 형성된 리드프레임 원소재층;
    상기 리드프레임 원소재층의 전(全)면 또는 일부에 Cu를 포함하여 형성된 제1박막도금층;
    상기 제1박막도금층상에 Pd를 포함하여 형성된 제2박막도금층;
    을 포함하는 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 리드프레임 원소재층은, 250 내지 450 나노미터의 범위에서 상기 표면조도가 형성된 반도체 패키지.
  8. 청구항 6에 있어서,
    상기 제2박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성된 반도체 패키지.
  9. 청구항 6에 있어서,
    상기 제2박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우,
    상기 제2박막도금층은, 상기 리드프레임의 상기 와이어본딩부에 형성된 반도체 패키지.
  10. 청구항 6 내지 9 중 어느 한 항에 있어서,
    상기 리드프레임 원소재층은, Cu를 포함하여 형성된 반도체 패키지.
  11. 리드프레임 원소재층을 준비하고,
    상기 리드프레임 원소재층에 표면조도를 형성하고,
    표면조도를 형성한 상기 리드프레임 원소재층의 전(全)면 또는 일부에 Cu를 포함한 제1박막도금층을 형성하고,
    상기 제1박막도금층상에 Pd를 포함한 제2박막도금층을 형성하는 것을 포함하여 이루어지는 리드프레임 제조방법.
  12. 청구항 11에 있어서,
    상기 표면조도는, 250 내지 450 나노미터의 범위에서 형성하는 리드프레임 제조방법.
  13. 청구항 11에 있어서,
    상기 제2박막도금층은 0.005 내지 0.150 마이크로미터의 두께로 형성하는 리드프레임 제조방법.
  14. 청구항 11에 있어서, 상기 제2박막도금층을 형성하는 것은,
    상기 리드프레임 원소재층의 일부에 형성하는 경우, 상기 리드프레임의 와이어본딩부 패턴상에 상기 제2박막도금층을 형성하여 이루어지는 리드프레임 제조방법.
  15. 청구항 11 내지 14 중 어느 한 항에 있어서,
    상기 리드프레임 원소재층은, Cu를 포함하여 형성된 리드프레임 제조방법.
KR1020110039825A 2011-04-27 2011-04-27 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 Expired - Fee Related KR101663695B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110039825A KR101663695B1 (ko) 2011-04-27 2011-04-27 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110039825A KR101663695B1 (ko) 2011-04-27 2011-04-27 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20120121799A true KR20120121799A (ko) 2012-11-06
KR101663695B1 KR101663695B1 (ko) 2016-10-07

Family

ID=47508194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110039825A Expired - Fee Related KR101663695B1 (ko) 2011-04-27 2011-04-27 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101663695B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190027670A (ko) * 2017-09-07 2019-03-15 엘지이노텍 주식회사 발광 소자 패키지
KR20210114156A (ko) * 2020-03-10 2021-09-23 엔티피 주식회사 리드프레임 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970067815A (ko) * 1996-03-26 1997-10-13 이대원 다층 구조의 도금층을 구비한 반도체 리드 프레임
KR20000009009A (ko) * 1998-07-20 2000-02-15 유무성 리드 프레임 및 이 리드 프레임이 채용된 반도체패키지
JP2001110971A (ja) * 1999-10-01 2001-04-20 Samsung Aerospace Ind Ltd 半導体パッケージ用リードフレーム及びその製造方法
KR20050002601A (ko) * 2003-06-30 2005-01-07 신꼬오덴기 고교 가부시키가이샤 반도체 패키지용 리드 프레임

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970067815A (ko) * 1996-03-26 1997-10-13 이대원 다층 구조의 도금층을 구비한 반도체 리드 프레임
KR20000009009A (ko) * 1998-07-20 2000-02-15 유무성 리드 프레임 및 이 리드 프레임이 채용된 반도체패키지
JP2001110971A (ja) * 1999-10-01 2001-04-20 Samsung Aerospace Ind Ltd 半導体パッケージ用リードフレーム及びその製造方法
KR20050002601A (ko) * 2003-06-30 2005-01-07 신꼬오덴기 고교 가부시키가이샤 반도체 패키지용 리드 프레임

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190027670A (ko) * 2017-09-07 2019-03-15 엘지이노텍 주식회사 발광 소자 패키지
KR20210114156A (ko) * 2020-03-10 2021-09-23 엔티피 주식회사 리드프레임 제조방법

Also Published As

Publication number Publication date
KR101663695B1 (ko) 2016-10-07

Similar Documents

Publication Publication Date Title
TWI796386B (zh) 導線架、半導體裝置和製造導線架的方法
KR101924407B1 (ko) 리드 프레임 및 반도체 장치
JP5893826B2 (ja) リードフレーム及びその製造方法
US9059185B2 (en) Copper leadframe finish for copper wire bonding
US11869832B2 (en) Leadframe package using selectively pre-plated leadframe
JP2009526381A (ja) 半導体ｑｆｎ／ｓｏｎデバイス用のアルミニウム・リードフレーム
KR101802850B1 (ko) 반도체 패키지
JP2012502462A (ja) リードフレーム及びその製造方法
US10867895B2 (en) Lead-frame structure, lead-frame, surface mount electronic device and methods of producing same
JP2018056386A (ja) リードフレーム
KR20130066502A (ko) 리드 프레임 및 이를 이용하여 제조된 반도체 패키지
KR101663695B1 (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
US11569179B2 (en) Package structure including an outer lead portion and an inner lead portion and method for manufacturing package structure
KR101330780B1 (ko) 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법
US20130098659A1 (en) Pre-plated lead frame for copper wire bonding
KR20130046677A (ko) 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법
KR101375192B1 (ko) 리드 프레임의 에폭시 블리드 아웃 방지 방법
KR20120121798A (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR20120113467A (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR20120121797A (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR101677061B1 (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR100544274B1 (ko) 스터드 범프용 기판의 금속 적층구조
KR20120113466A (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
WO2013081306A1 (en) Lead frame and semiconductor package including the same
KR20120113465A (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R11-asn-PN2301

St.27 status event code: A-3-3-R10-R13-asn-PN2301

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R11-asn-PN2301

St.27 status event code: A-3-3-R10-R13-asn-PN2301

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U11-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20190902

Year of fee payment: 4

PR1001 Payment of annual fee

Fee payment year number: 4

St.27 status event code: A-4-4-U10-U11-oth-PR1001

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Not in force date: 20201001

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

St.27 status event code: A-4-4-U10-U13-oth-PC1903

PC1903 Unpaid annual fee

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20201001

St.27 status event code: N-4-6-H10-H13-oth-PC1903

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000