KR20130129700A - 비휘발성 메모리 장치 및 그의 구동방법 - Google Patents

비휘발성 메모리 장치 및 그의 구동방법 Download PDF

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Abstract

검증동작의 신뢰성을 향상시키기 위한 비휘발성 메모리 장치 및 그의 구동방법에 관한 것으로, 데이터가 프로그램되는 메모리 셀 블록; 메모리 셀 블록에 프로그램된 데이터를 검증하기 위한 프로그램 검증 동작을 검증 대상 메모리 셀에 대하여 예정된 횟수만큼 반복적으로 수행하며, 반복적으로 수행된 프로그램 검증 동작에 따라 생성된 복수의 검증결과 데이터를 임시로 저장하기 위한 페이지 버퍼 블록; 페이지 버퍼 블록에 임시로 저장된 복수의 검증결과 데이터를 비교하기 위한 비교 블록; 및 비교 블록의 비교결과에 따라 검증 대상 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 제어하기 위한 제어 블록을 포함을 포함하는 비휘발성 메모리 장치가 제공된다.

Description

비휘발성 메모리 장치 및 그의 구동방법{NONVOLATILE MEMORY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그의 구동방법에 관한 것이다.
일반적으로, 반도체 메모리 장치의 하나인 비휘발성 메모리 장치는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특징을 가진다. 비휘발성 메모리 장치에 포함된 메모리 셀에는 프로그램 동작에 의해 데이터가 저장된다. 프로그램 동작에 의해 메모리 셀의 문턱전압이 변하는데, 메모리 셀에 저장되는 데이터에 따라 메모리 셀의 문턱전압의 레벨이 결정된다. 최근 들어, 메모리 셀 당 2비트 이상의 데이터를 저장하기 위한 프로그램 방법이 적용되고 있다.
한편, 메모리 셀의 문턱전압이 목표 레벨까지 높아지는 것이 아니라, 목표 레벨보다 더 높아질 수도 있다. 이 때문에, 동일한 데이터가 저장된 메모리 셀들이라 하더라도 메모리 셀마다 문턱전압이 조금씩 달라져 일정 범위 내에 분포하게 된다. 이때, 메모리 셀들의 문턱전압이 분포하는 범위가 넓어지면, 메모리 셀에 저장된 데이터를 정확하게 리드할 수 없다.
따라서, 메모리 셀들의 문턱전압이 분포하는 범위를 좁히기 위하여 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISSP) 방식이 제안되었다. 증가형 스텝 펄스 프로그램(ISPP) 방식은 프로그램 루프마다 프로그램 전압을 인가함으로써 메모리 셀들을 프로그램하고, 메모리 셀들의 문턱전압을 검증전압과 비교함으로써 프로그램 상태를 검증하며, 문턱전압이 검증전압까지 상승되지 않은 메모리 셀들에 대하여 일정한 스텝(step)만큼 증가된 프로그램 전압을 인가함으로써 프로그램 동작을 반복한다. 이때, 문턱전압이 검증전압까지 상승한 메모리 셀들에 대해서는 프로그램을 종료한다.
그런데, 메모리 셀의 사이즈가 감소함에 따라 메모리 셀들 간의 간섭 현상이 심화되면서, 증가형 스텝 펄스 프로그램(ISPP) 방식으로 메모리 셀들을 프로그램하더라도 메모리 셀들의 문턱전압이 분포하는 범위를 좁히는데 한계가 있었다. 이에 따라, 메모리 셀들의 프로그램 상태를 검증하기 위한 검증 과정에서 각각의 프로그램 루프마다 2개의 검증전압을 이용하는 이중 검증 동작(double verify operation)이 제안되었다. 즉, 이중 검증 동작이 적용된 증가형 스텝 펄스 프로그램(ISPP) 방식이 제안된 것이다. 이중 검증 동작은 선택된 메모리 셀들이 프로그램된 상태에서 목표 검증전압과 목표 검증전압보다 낮은 임시 검증전압을 이용하여 메모리 셀들의 문턱전압을 2번 검출하고, 그 검출 결과에 따라 문턱전압이 임시 검증전압보다 낮은 제1 메모리 셀들과, 문턱전압이 임시 검증전압보다 높고 목표 검증전압보다 낮은 제2 메모리 셀들과, 문턱전압이 목표 검증전압보다 높은 제3 메모리 셀들로 구분하며, 문턱전압이 목표 검증전압보다 낮은 제1 및 제2 메모리 셀들에 대하여 프로그램 동작에서 사용된 프로그램 전압보다 더 높은 프로그램 전압을 이용하여 다시 프로그램한다. 여기서, 제1 및 제2 메모리 셀들을 다시 프로그램 할 때, 제1 메모리 셀들과 연결되는 비트라인들에는 0V를 인가하고 제2 메모리 셀들과 연결된 메모리 셀들과 연결되는 비트라인들에는 0V보다 높고 전원전압(Vcc)보다 낮은 전압을 인가하면, 제2 메모리 셀들의 문턱전압 상승폭이 감소되어, 제2 메모리 셀들의 문턱전압이 목표 검증전압보다 크게 높아지는 것을 방지할 수 있다. 이로써, 선택된 메모리 셀들의 문턱전압이 좁은 범위 내에 분포되도록 선택된 메모리 셀들을 프로그램할 수 있다.
최근에는 비휘발성 메모리 장치의 사이즈가 감소함에 따라 임의성 전송화 잡음(Random Telegraph Noise, RTN)이 중요한 이슈로 떠오르고 있다. 임의성 전송화 잡음(RTN)이란 계면 트랩(border trap)으로부터 전자가 이미션(emission)되거나 또는 계면 트랩으로 전자가 캡쳐(capture)되는 현상을 말한다.
도 1a 내지 도 1c에는 메모리 셀에 발생하는 임의성 전송화 잡음(RTN)을 설명하기 위한 도면이 도시되어 있다.
도 1a 내지 도 1c를 함께 참조하면, 메모리 셀을 구성하는 실리콘 기판과 게이트 사이에 계면 트랩이 형성되고, 실리콘 기판과 계면 트랩 사이에서 전자가 이미션(emission)되거나 또는 캡쳐(capture)된다(도 1a 및 도 1b 참조). 실리콘 기판과 계면 트랩 사이에서 전자가 이미션(emission)되거나 또는 캡쳐(capture)됨에 따라 메모리 셀의 문턱전압(Vth)이 변하게 된다(도 1c 참조).
상기와 같이 메모리 셀의 문턱전압이 변하는 경우, 프로그램이 완료되지 않았는데도 불구하고 프로그램이 완료된 것처럼 인식될 수 있다. 이러한 현상을 언더 프로그램(Under Program)이라고도 한다. 이와 같은 언더 프로그램이 발생하면 데이터 독출 동작시 잘못된 데이터가 독출되는 문제점이 있다.
본 발명은 임의성 전송화 잡음(Random Telegraph Noise, RTN)에 의한 언더 프로그램(Under Program) 현상이 개선된 비휘발성 메모리 장치 및 그의 구동방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 데이터가 프로그램되는 메모리 셀 블록; 메모리 셀 블록에 프로그램된 데이터를 검증하기 위한 프로그램 검증 동작을 검증 대상 메모리 셀에 대하여 예정된 횟수만큼 반복적으로 수행하며, 반복적으로 수행된 프로그램 검증 동작에 따라 생성된 복수의 검증결과 데이터를 임시로 저장하기 위한 페이지 버퍼 블록; 페이지 버퍼 블록에 임시로 저장된 복수의 검증결과 데이터를 비교하기 위한 비교 블록; 및 비교 블록의 비교결과에 따라 검증 대상 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 제어하기 위한 제어 블록을 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 비트라인에 접속되며 복수의 메모리 셀을 포함하는 제1 메모리 셀 스트링; 복수의 메모리 셀 중 검증 대상 메모리 셀에 대하여 수행되는 제1 프로그램 검증 동작에 따른 제1 검증결과 데이터를 임시로 저장하기 위한 제1 래치부; 검증 대상 메모리 셀에 대하여 수행되는 제2 프로그램 검증 동작에 따른 제2 검증결과 데이터를 임시로 저장하기 위한 제2 래치부; 제1 및 제2 래치부에 저장된 제1 및 제2 검증결과 데이터를 비교하기 위한 비교부; 및 비교부의 비교결과에 따라 검증 대상 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 제어하기 위한 제어 블록을 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 메모리 셀 블록에 데이터를 프로그램하는 프로그램단계; 메모리 셀 블록에 포함된 메모리 셀 중 검증 대상 메모리 셀이 접속된 워드라인에 예정된 검증전압을 인가한 상태에서 검증 대상 메모리 셀의 프로그램 상태에 대응하는 제1 검증결과 데이터를 센싱하여 제1 래치부에 임시로 저장하는 제1 프로그램 검증단계; 검증 대상 메모리 셀이 접속된 워드라인에 예정된 검증전압을 인가한 상태에서 검증 대상 메모리 셀의 프로그램 상태에 대응하는 제2 검증결과 데이터를 센싱하여 제2 래치부에 임시로 저장하는 제2 프로그램 검증단계; 및 제1 및 제2 프로그램 검증 단계에 따라 제1 및 제2 래치부에 임시로 저장된 제1 및 제2 검증결과 데이터를 비교하고, 그 비교결과에 따라 검증 대상 메모리 셀에 대한 재프로그램 여부를 결정하는 비교단계를 포함한다.
임의성 전송화 잡음(Random Telegraph Noise, RTN)에 의한 언더 프로그램(Under Program) 현상은 확률상 두 번 이상 연속되어 발생하기 어렵기 때문에, 두 번 이상의 프로그램 검증 동작을 수행하여 임의성 전송화 잡음(Random Telegraph Noise, RTN)을 최소화함으로써 언더 프로그램 현상을 개선할 수 있는 효과가 있다.
도 1a 내지 도 1c는 임의성 전송화 잡음(Random Telegraph Noise, RTN)을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 블록 구성도이다.
도 3은 도 2에 도시된 제1 페이지 버퍼 및 제1 페이지 버퍼에 접속된 제1 비교부를 보인 구성도이다.
도 4는 도 3에 도시된 제1 페이지 버퍼의 일예에 따른 내부 회로도이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구동방법을 설명하기 위한 타이밍도이다.
도 6은 도 5에 도시된 각각의 프로그램 검증 구간을 더욱 자세하게 설명하기 위한 타이밍도이다.
도 7은 도 5 및 도 6에 도시된 비휘발성 메모리 장치의 구동방법을 부연 설명하기 위한 흐름도이다.
도 8은 도 7에 도시된 비교단계의 비교조건을 설명하기 위한 표이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2에는 본 발명의 실시예에 따른 비휘발성 메모리 장치가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 복수의 메모리 셀이 직렬로 연결된 복수의 셀 스트링을 포함하며 데이터가 프로그램되는 메모리 셀 블록(110)과, 메모리 셀 블록(110)에 프로그램된 데이터를 검증하기 위한 프로그램 검증 동작을 검증 대상 메모리 셀에 대하여 예정된 횟수만큼 반복적으로 수행하며 반복적으로 수행된 프로그램 검증 동작에 따라 생성된 복수의 검증결과 데이터를 임시로 저장하기 위한 페이지 버퍼 블록(120)과, 페이지 버퍼 블록(120)에 임시로 저장된 복수의 검증결과 데이터를 비교하기 위한 비교 블록(130)과, 비교 블록(130)의 비교결과에 따라 검증 대상 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 제어하기 위한 제어 블록(140)을 포함한다.
여기서, 제어 블록(140)은 프로그램 동작이 수행된 이후에 비교 블록(130)의 비교결과에 따라 검증 대상 메모리 셀의 재프로그램 여부를 결정하며, 메모리 셀 블록(110)에 데이터가 프로그램되기 위한 전반적인 동작을 제어한다. 예컨대, 제어 블록(140)은 도면에 자세히 도시하지 않았지만, 페이지 버퍼 블록(120)에 포함된 복수의 페이지 버퍼를 선택적으로 활성화하기 위한 X디코더와, 메모리 셀 블록(110)에 접속된 복수의 워드라인을 선택적으로 활성화하기 위한 Y디코더와, 프로그램 동작, 검증 동작, 독출 동작에 필요한 각종 전압을 생성하기 위한 전압 생성부와, 상기의 구성들의 전반적인 동작을 제어하기 위한 제어 로직부 등을 포함한다.
한편, 도 3에는 페이지 버퍼 블록(120)과 비교 블록(130)을 더욱 자세하게 설명하기 위한 블록 구성도가 도시되어 있고, 도 4에는 페이지 버퍼 블록(120)에 포함된 하나의 페이지 버퍼의 내부 구성도가 도시되어 있다.
본 발명의 실시예에서는 설명의 편의를 위하여 홀수 번째 비트 라인 중 제1 셀 스트링에 접속된 제1 비트라인(BLE1)과 짝수 번째 비트라인 중 제1 비트라인(BLE1)과 이웃하며 제2 셀 스트링에 접속된 제2 비트라인(BLO1)이 공유하는 제1 페이지 버퍼(PB1)와, 제1 페이지 버퍼(PB1)에 접속된 제1 비교부(COM1)만을 대표적으로 설명한다.
도 3을 참조하면, 페이지 버퍼(PB1)는 제1 및 제2 비트라인(BLE1, BLO1) 중 어느 하나와 센싱노드(SO)를 선택적으로 접속하기 위한 비트라인 선택부(121)와, 센싱노드(SO)에 접속되며 제1 및 제2 셀 스트링에 포함된 메모리 셀 중 검증 대상 메모리 셀에 대하여 수행된 제1 프로그램 검증 동작에 따른 제1 검증결과 데이터(QM_N1)를 임시로 저장하기 위한 제1 메인 래치부(123)와, 센싱노드(SO)에 접속되며 검증 대상 메모리 셀에 대하여 수행된 제2 프로그램 검증 동작 - 상기 제1 프로그램 검증 동작에 이어 연속적으로 수행됨 - 에 따른 제2 검증결과 데이터(QT_N1)를 임시로 저장하기 위한 제1 템프 래치부(125)를 포함한다. 예컨대, 도 4를 참조하면, 비트라인 선택부(121)는 제1 비트라인(BLE1)과 제2 비트라인(BLO1) 사이에 직렬로 연결되고 디스차지 신호(PBDISCHE, PBDISCHO)에 응답하여 바이어스 전압(VIRPWR)을 제1 비트라인(BLE1) 또는 제2 비트라인(BLO1)에 인가하기 위한 제1 및 제2 NMOS 트랜지스터(N1, N2)와, 제1 및 제2 비트라인(BLE1, BLO1)과 제1 공통노드(CN1) 사이에 연결되고 제1 및 제2 비트라인 선택 신호(PBSELBLE, PBSELBLO)에 응답하여 제1 및 제2 비트라인(BLE1, BLO1)과 제1 공통노드(CN1)를 선택적으로 연결하기 위한 제3 및 제4 NMOS 트랜지스터(N3, N4)와, 센싱 신호(PB_SENSE)에 응답하여 공통노드(CN1)와 센싱노드(SO)를 연결하기 위한 제5 NMOS 트랜지스터(N5)를 포함하고, 제1 메인 래치부(123)는 제1 래치노드(QM_N1)와 제1 반전 래치노드(QM_NB1) 사이에 역방향 병렬 연결되어 래치 구조를 이루는 제1 및 제2 인버터(INV1, INV2)와, 제1 트랜스 신호(TRANM)에 응답하여 센싱노드(SO)와 제1 래치노드(QM_M)를 연결하기 위한 제6 NMOS 트랜지스터(N6)와, 제1 메인 제어신호(MRST)에 응답하여 제1 반전 래치노드(QM_NB1)와 제2 공통노드(CN2)를 연결하기 위한 제7 NMOS 트랜지스터(N7)와, 제2 메인 제어신호(MSET)에 응답하여 제1 래치노드(QM_N1)와 제2 공통노드(CN2)를 연결하기 위한 제8 NMOS 트랜지스터(N8)를 포함하며, 제1 템프 래치부(125)는 제2 래치노드(QT_N1)와 제2 반전 래치노드(QT_NB1) 사이에 역방향 병렬 연결되어 래치 구조를 이루는 제3 및 제4 인버터(INV3, INV4)와, 제2 트랜스 신호(TRANT)에 응답하여 센싱노드(SO)와 제2 래치노드(QT_N1)를 연결하기 위한 제9 NMOS 트랜지스터(N9)와, 제1 템프 제어신호(TRST)에 응답하여 제2 반전 래치노드(QT_NB1)와 제2 공통노드(CN2)를 연결하기 위한 제10 NMOS 트랜지스터(N10)와, 제2 템프 제어신호(TSET)에 응답하여 제2 래치노드(QT_N1)와 제2 공통노드(CN2)를 연결하기 위한 제11 NMOS 트랜지스터(N11)를 포함한다. 본 발명의 실시예에서는 제1 페이지 버퍼(PB1)에 제1 및 제2 래치부(123, 125)만이 포함되는 것으로 도시되어 있지만, 이는 본 발명의 요지를 흐트러뜨리지 않기 위함이며, 실질적으로는 프로그램할 데이터를 래치하기 위한 래치부 등 다양한 래치부들을 더 포함한다. 한편, 제1 페이지 버퍼(PB1)는 프리차지 제어신호(PRECHSO_N)에 응답하여 센싱노드(SO)를 예정된 전압(VCCI)으로 프리차지하기 위한 제1 PMOS 트랜지스터(P1)와, 센싱노드(SO)의 전압레벨에 따라 제2 공통노드(CN2)와 접지전압단을 선택적으로 연결하기 위한 제12 NMOS 트랜지스터(N12)와, 초기화신호(PBRST)에 응답하여 제2 공통노드(CN2)와 접지전압단을 선택적으로 연결하기 위한 제13 NMOS 트랜지스터(N13)를 더 포함한다.
계속해서, 도 3을 다시 참조하면, 제1 비교부(COM1)는 제1 페이지 버퍼(PB1)에 래치된 제1 및 제2 검증결과 데이터(QM_N1, QT_N1)를 비교하며, 그 비교결과 모두 검증 패스(pass)에 대응하는 정보를 가지는 경우 프로그램 동작을 종료하기 위한 제1 비교신호(COM_PB1)를 제어 블록(140)으로 출력한다. 이와는 달리, 제1 비교부(COM1)는 제1 페이지 버퍼(PB1)에 래치된 제1 및 제2 검증결과 데이터(QM_N1, QT_N1)를 비교하며, 그 비교결과 제1 및 제2 검증결과 데이터(QM_N1, QT_N1) 중 적어도 어느 하나가 프로그램 검증결과 검증 실패에 대응하는 정보를 가지는 경우 재프로그램 동작을 수행하기 위한 제1 비교신호(COM_PB1)를 제어 블록(140)으로 출력한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 동작을 도 5 및 도 6을 참조하여 설명한다.
도 5에는 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 구동방법을 설명하기 위한 타이밍도가 도시되어 있고, 도 6에는 도 5에서 하나의 프로그램 검증 구간을 더욱 자세하게 설명하기 위한 타이밍도이다.
도 5를 참조하면, 비휘발성 메모리 장치(100)는 프로그램 루프(PGM1, PGM2, PGM3, PGM4, …)마다 프로그램 구간(PGM1_1, PGM2_1, PGM3_1, PGM4_1, …)과 프로그램 검증구간(VERI1_1, VERI2_1, VERI3_1, VERI4_1, …)을 포함하며, 프로그램 구간(PGM1_1, PGM2_1, PGM3_1, PGM4_1, …)은 프로그램 펄스(PP1, PP2, PP3, PP4, …)의 전압레벨을 예정된 스텝(ΔV)만큼 증가시켜 프로그램 동작을 수행하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP) 방식을 이용한다.
이를 더욱 자세하게 설명하면, 첫 번째 프로그램 펄스(PP1)를 인가하여 선택된 메모리 셀(이하 "프로그램 검증 대상 메모리 셀"이라 칭함)들에 대한 프로그램 동작을 수행하고, 첫 번째 검증전압(VP1)을 인가하여 프로그램 검증 대상 메모리 셀들의 문턱전압(Vth)이 검증전압(PVB)보다 높은 메모리 셀들을 패스(pass)시킨다. 한편, 문턱전압(Vth)이 검증전압(PVB) 이하인 메모리 셀들에 대해서는 프로그램 전압 레벨을 일정한 스텝(ΔV)만큼 증가시킨 두 번째 프로그램 펄스(PP2)를 인가하여 프로그램 검증 대상 메모리 셀들을 다시 프로그램한다. 이때, 프로그램 검증 대상 메모리 셀들 중에서 검증전압(PVB)보다 문턱전압(Vth)이 높아 패스(pass)된 메모리 셀들에 대해서는 프로그램이 금지되도록 하여 오버 프로그램되는 것을 방지한다. 계속해서, 두 번째 프로그램 펄스(PP2)를 인가하여 프로그램을 수행한 후에도 프로그램 검증 대상 메모리 셀들 중에서 패스(pass)되지 않은 메모리 셀들의 문턱전압(Vth)과 검증전압(PVB)을 비교하여 패스(pass) 여부를 결정하고, 모든 프로그램 검증 대상 메모리 셀들에 대하여 프로그램이 완료될 때까지 프로그램 펄스(PP3, PP4, …)의 전압레벨을 점차 증가(Vpgm3, Vpgm4, …)시키면서 프로그램 및 검증동작을 수행한다.
한편, 각각의 프로그램 검증구간(VERI1_1, VERI2_1, VERI3_1, VERI4_1, …)은 2번의 검증과정을 포함한다. 즉, 도 6에 도시된 바와 같이, 각각의 프로그램 검증구간(VERI1_1, VERI2_1, VERI3_1, VERI4_1, …)은 제1 프로그램 검증과정(VS1)과 제2 프로그램 검증과정(VS2)을 포함한다. 제1 및 제2 프로그램 검증과정(VS1, VS2)은 각각 프로그램 검증 대상 메모리 셀들에 접속된 제1 또는 제2 비트라인(BLE1, BLO1)을 예정된 전압으로 프리차지하는 프리차지 단계(PCG1, PCG2)와, 프리차지 단계(PCG1, PCG2)가 종료되면, 프로그램 검증 대상 메모리 셀들의 프로그램 상태에 대응하여 제1 또는 제2 비트라인(BLE1, BLO1)에 프리차지된 전압을 변경하는 이벨류에이션(evaluation) 단계(EVA1, EVA2)와, 이벨류에이션 단계(EVA1, EVA2)가 종료되면, 제1 또는 제2 비트라인(BLE1, BLO1)의 전압을 센싱하고 그 센싱된 전압에 대응하는 제1 검증결과 데이터(QM_N1)를 제1 메인 래치부(123)에 저장하거나 또는 제2 검증결과 데이터(QT_N1)를 제1 템프 래치부(125)에 저장하는 센싱 단계(SEN1, SEN2)를 각각 포함한다.
도 7에는 도 5 및 도 6에 도시된 비휘발성 메모리 장치(100)의 구동방법을 부연 설명하기 위한 흐름도가 도시되어 있고, 도 8에는 도 7에 도시된 비교단계의 비교조건을 보인 표가 도시되어 있다.
도 7을 참조하면, 프로그램 구간(PGM1_1, PGM2_1, PGM3_1, PGM4_1, …)이 프로그램 검증구간(VERI1_1, VERI2_1, VERI3_1, VERI4_1, …)의 검증결과에 따라 반복적으로 수행되는 프로그램 루프(PGM1, PGM2, PGM3, PGM4, …)는 프로그램 검증 대상 메모리 셀들이 모두 프로그램 완료될 때까지 수행됨을 알 수 있다.
다시 말해, 프로그램 루프(PGM1, PGM2, PGM3, PGM4, …)는 첫 번째 프로그램 펄스(PP1)를 인가하여 선택된 메모리 셀들에 데이터를 프로그램하는 프로그램단계(S10)와, 프로그램 검증 대상 메모리 셀들이 접속된 워드라인에 검증펄스(VP1)를 인가한 상태에서 프로그램 검증 대상 메모리 셀들의 프로그램 상태에 대응하는 제1 검증결과 데이터(QM_N1)를 센싱하여 제1 메인 래치부(123)에 임시로 저장하는 제1 프로그램 검증단계(S20)와, 검증 대상 메모리 셀들이 접속된 워드라인에 검증펄스(VP1)을 인가한 상태에서 프로그램 검증 대상 메모리 셀들의 프로그램 상태에 대응하는 제2 검증결과 데이터(QT_N1)를 센싱하여 제1 템프 래치부(125)에 임시로 저장하는 제2 프로그램 검증단계(S30)와, 제1 및 제2 프로그램 검증 단계(S20, S30)에 따라 제1 메인 래치부(123) 및 제1 템프 래치부(125)에 임시로 저장된 제1 및 제2 검증결과 데이터(QM_N1, QT_N1)를 비교하고, 그 비교결과에 따라 검증 대상 메모리 셀들에 대한 재프로그램 여부를 결정하는 비교단계(S40)를 포함한다.
여기서, 비교단계(S40)는 도 8에 도시된 바와 같이, 제1 메인 래치부(123)와 제1 템프 래치부(125)에 저장된 제1 및 제2 검증결과 데이터(QM_N1, QT_N1) 모두가 프로그램 검증결과 검증 패스(pass)에 대응하는 정보 - 예컨대, 논리 하이 레벨임 - 를 가지는 경우 프로그램 동작을 종료하기 위한 비교신호를 출력한다. 이와는 달리, 비교단계(S40)는 제1 메인 래치부(123)와 제1 템프 래치부(125)에 저장된 제1 및 제2 검증결과 데이터(QM_N1, QT_N1) 중 적어도 어느 하나가 프로그램 검증결과 검증 실패에 대응하는 정보 - 예컨대, 논리 로우 레벨임 - 를 가지는 경우 재프로그램 동작을 수행하기 위한 비교신호를 출력한다. 이때, 재프로그램 동작은 프로그램단계(S10), 제1 및 제2 프로그램 검증단계(S20, S30) 및 비교단계(S40)를 차례로 실시하게 된다.
이와 같은 본 발명의 실시예에 따르면, 메모리 셀에 발생하는 임의성 전송화 잡음(Random Telegraph Noise, RTN)의 영향을 최소화하여 프로그램 검증동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 2개의 래치부를 이용하여 프로그램 루프마다 2번의 프로그램 검증과정이 실시되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 3개 이상의 래치부를 이용하여 프로그램 루프마다 3번 이상의 프로그램 검증과정이 실시될 수 있다.
또한, 본 발명의 실시예에서는 프로그램 검증과정마다 프리차지 단계, 이벨류에이션(evaluation) 단계 및 센싱 단계를 포함하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 이미 공지된 또는 앞으로 개발될 다른 많은 프로그램 검증과정이 적용될 수 있다.
또한, 본 발명의 실시예에서는 2개의 인접한 비트라인이 하나의 페이지 버퍼를 공유하는 구조를 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 페이지 버퍼와 비트라인이 1대 1로 대응되는 구조 및 1대 다수로 대응되는 구조 모두에 적용될 수 있다.
100 : 불휘발성 메모리 장치 110 : 메모리 셀 블록
120 : 페이지 버퍼 블록 PB1~PBn : 제1 내지 제n 페이지 버퍼
121 : 제 비트라인 선택부 123 : 제1 메인 래치부
125 : 제1 템프 래치부 130 : 비교 블록
COM1~COMn : 제1 내지 제n 비교부 140 : 제어 블록

Claims (14)

  1. 데이터가 프로그램되는 메모리 셀 블록;
    상기 메모리 셀 블록에 프로그램된 데이터를 검증하기 위한 프로그램 검증 동작을 검증 대상 메모리 셀에 대하여 예정된 횟수만큼 반복적으로 수행하며, 반복적으로 수행된 프로그램 검증 동작에 따라 생성된 복수의 검증결과 데이터를 임시로 저장하기 위한 페이지 버퍼 블록;
    상기 페이지 버퍼 블록에 임시로 저장된 상기 복수의 검증결과 데이터를 비교하기 위한 비교 블록; 및
    상기 비교 블록의 비교결과에 따라 상기 검증 대상 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 제어하기 위한 제어 블록
    을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 블록은 상기 메모리 셀 블록에 데이터를 프로그램하기 위한 전반적인 동작을 제어하며, 프로그램 동작이 수행된 이후에 상기 비교신호에 따라 상기 검증 대상 메모리 셀의 재프로그램 여부를 결정하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 제어 블록은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP) 방식을 이용하여 프로그램 동작을 제어하는 비휘발성 메모리 장치.
  4. 제1 비트라인에 접속되며 복수의 메모리 셀을 포함하는 제1 메모리 셀 스트링;
    상기 복수의 메모리 셀 중 검증 대상 메모리 셀에 대하여 수행되는 제1 프로그램 검증 동작에 따른 제1 검증결과 데이터를 임시로 저장하기 위한 제1 래치부;
    상기 검증 대상 메모리 셀에 대하여 수행되는 제2 프로그램 검증 동작에 따른 제2 검증결과 데이터를 임시로 저장하기 위한 제2 래치부;
    상기 제1 및 제2 래치부에 저장된 제1 및 제2 검증결과 데이터를 비교하기 위한 비교부; 및
    상기 비교부의 비교결과에 따라 상기 검증 대상 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 제어하기 위한 제어 블록
    을 포함하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 프로그램 검증 동작은 상기 제1 프로그램 검증 동작에 이어 연속적으로 수행되는 비휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 제어 블록은 상기 복수의 메모리 셀에 데이터를 프로그램하기 위한 전반적인 동작을 제어하며, 프로그램 동작이 수행된 이후에 상기 비교신호에 따라 상기 검증 대상 메모리 셀의 재프로그램 여부를 결정하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 제어 블록은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP) 방식을 이용하여 프로그램 동작을 제어하는 비휘발성 메모리 장치.
  8. 제4항에 있어서,
    제2 비트라인에 접속되며 복수의 메모리 셀을 포함하는 제2 메모리 셀 스트링; 및
    제1 및 제2 비트라인 중 어느 하나와 센싱노드를 선택적으로 접속하기 위한 비트라인 선택부를 더 포함하며,
    상기 제1 및 제2 래치부는 상기 센싱노드에 접속되는 비휘발성 메모리 장치.
  9. 메모리 셀 블록에 데이터를 프로그램하는 프로그램단계;
    상기 메모리 셀 블록에 포함된 메모리 셀 중 검증 대상 메모리 셀이 접속된 워드라인에 예정된 검증전압을 인가한 상태에서 상기 검증 대상 메모리 셀의 프로그램 상태에 대응하는 제1 검증결과 데이터를 센싱하여 제1 래치부에 임시로 저장하는 제1 프로그램 검증단계;
    상기 검증 대상 메모리 셀이 접속된 워드라인에 상기 예정된 검증전압을 인가한 상태에서 상기 검증 대상 메모리 셀의 프로그램 상태에 대응하는 제2 검증결과 데이터를 센싱하여 제2 래치부에 임시로 저장하는 제2 프로그램 검증단계; 및
    상기 제1 및 제2 프로그램 검증 단계에 따라 제1 및 제2 래치부에 임시로 저장된 제1 및 제2 검증결과 데이터를 비교하고, 그 비교결과에 따라 상기 검증 대상 메모리 셀에 대한 재프로그램 여부를 결정하는 비교단계
    를 포함하는 비휘발성 메모리 장치의 구동방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 프로그램 검증 단계는,
    상기 검증 대상 메모리 셀에 접속된 비트라인을 예정된 전압으로 프리차지하는 프리차지 단계;
    상기 프리차지하는 단계가 종료되면, 상기 검증 대상 메모리 셀의 프로그램 상태에 대응하여 상기 비트라인에 프리차지된 전압을 변경하는 이벨류에이션(evaluation) 단계; 및
    상기 이벨류에이션하는 단계가 종료되면, 비트라인의 전압을 센싱하고 그 센싱된 전압에 대응하는 상기 제1 검증결과 데이터 또는 상기 제2 검증결과 데이터를 상기 제1 래치부 또는 상기 제2 래치부에 저장하는 센싱 단계를 포함하는 비휘발성 메모리 장치의 구동방법.
  11. 제9항에 있어서,
    상기 비교단계에서 제1 및 제2 래치부에 저장된 제1 및 제2 검증결과 데이터가 모두 프로그램 검증결과 검증 패스(pass)에 대응하는 정보를 가지는 경우 프로그램 동작을 종료하는 비휘발성 메모리 장치의 구동방법.
  12. 제9항에 있어서,
    상기 비교단계에서 제1 및 제2 래치부에 저장된 제1 및 제2 검증결과 데이터 중 적어도 어느 하나가 프로그램 검증결과 검증 실패에 대응하는 정보를 가지는 경우 재프로그램 동작을 수행하는 비휘발성 메모리 장치의 구동방법.
  13. 제12항에 있어서,
    상기 재프로그램 동작은 상기 프로그램단계, 상기 제1 및 제2 프로그램 검증단계 및 상기 비교단계를 차례로 실시하는 비휘발성 메모리 장치의 구동방법.
  14. 제13항에 있어서,
    상기 재프로그램 동작은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP) 방식을 이용하여 실시되는 비휘발성 메모리 장치의 구동방법.
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