KR20130141387A - 집적 회로 패키지 및 그 제조 방법 - Google Patents

집적 회로 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20130141387A
KR20130141387A KR20130067968A KR20130067968A KR20130141387A KR 20130141387 A KR20130141387 A KR 20130141387A KR 20130067968 A KR20130067968 A KR 20130067968A KR 20130067968 A KR20130067968 A KR 20130067968A KR 20130141387 A KR20130141387 A KR 20130141387A
Authority
KR
South Korea
Prior art keywords
die
adhesive layer
layer
dielectric substrate
adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR20130067968A
Other languages
English (en)
Other versions
KR102027339B1 (ko
Inventor
폴 알란 맥코넬리
아룬 비루팍샤 고우다
Original Assignee
제너럴 일렉트릭 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제너럴 일렉트릭 캄파니 filed Critical 제너럴 일렉트릭 캄파니
Publication of KR20130141387A publication Critical patent/KR20130141387A/ko
Application granted granted Critical
Publication of KR102027339B1 publication Critical patent/KR102027339B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7402—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/08—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs
    • H10W70/09—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs extending onto an encapsulation that laterally surrounds the chip or wafer, e.g. fan-out wafer level package [FOWLP] RDLs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/095—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers of vias therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7416—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7422—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/744—Details of chemical or physical process used for separating the auxiliary support from a device or a wafer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01304—Manufacture or treatment of die-attach connectors using temporary auxiliary members, e.g. using sacrificial coatings or handle substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01321—Manufacture or treatment of die-attach connectors using local deposition
    • H10W72/01323—Manufacture or treatment of die-attach connectors using local deposition in liquid form, e.g. by dispensing droplets or by screen printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H10W72/01333—Manufacture or treatment of die-attach connectors using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H10W72/01336—Manufacture or treatment of die-attach connectors using blanket deposition in solid form, e.g. by using a powder or by laminating a foil
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01365—Thermally treating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01371—Cleaning, e.g. oxide removal or de-smearing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
    • H10W72/07338—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy hardening the adhesive by curing, e.g. thermosetting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9413—Dispositions of bond pads on encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Die Bonding (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

칩 패키지는 적어도 하나의 다이 패드가 배치된 활성 표면을 포함하는 제 1 다이, 제 1 다이의 활성 표면에 결합된 제 1 표면 및 제 1 표면과 대향하는 제 2 표면을 가진 제 1 접착제 층, 및 상부 표면을 가진 제 1 유전체 층을 포함한다. 제 1 유전체 층의 상부 표면의 제 1 부분은 제 1 접착제 층의 제 2 표면에 결합된다. 제 1 부분과 다른 제 1 유전체 층의 상부 표면의 제 2 부분은 실질적으로 접착제가 없다.

Description

집적 회로 패키지 및 그 제조 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD OF MAKING SAME}
본 발명은 일반적으로 집적 회로 패키지에 관한 것으로서, 특히 집적 회로 패키지 내의 접착제 배치(adhesive placement)에 관한 것이다.
집적 회로가 점점 더 작아지며 더 나은 동작 성능을 달성함에 따라, 집적 회로(IC) 패키징을 위한 패키징 기술은 이에 따라 납땜 패키징에서 적층 기반의 볼 그리드 어레이 패키징(laminated-based ball grid array(BGA) packaging)으로 발전하고, 결국 칩 스케일 패키징(chip scale packaging(CSP))으로 발전하였다. IC 칩 패키징 기술의 발전은 더 나은 성능, 많은 소형화 및 높은 신뢰성을 달성하기 위한 계속 증가하는 요구에 의해 이루어진다. 새로운 패키징 기술은 추가적으로 대규모 제조를 위한 배치 생산(batch production)의 가능성에 대비하여, 규모의 경제(economy of scale)를 가능하게 해야 한다.
표준 CSP 제조 프로세스는 일반적으로 제조 프로세스 중에 기판을 안정화시키는 프레임에 유전체 기판 또는 플렉스 층(flex layer)을 설치하여 시작한다. 접착제는 액체 형태로 유전체 기판의 표면에 분포되며, 프레임은 유전체의 표면 전체에 걸쳐 균일한 두께로 액체 접착제를 살포하기 위해 빠르게 회전된다. 그 다음, 하나 이상의 다이는 활성측(active side)을 접착제에 위치시키며, 접착제는 경화된다. 그 후, 복수의 재분포 층은 유전체 기판상에 증착되며, 8개 이상의 재분포 층이 공통인 박막 금속 재라우팅 및 상호 연결 시스템을 형성하도록 패턴화된다. 재분포 층은 일반적으로 예를 들어 벤조시클로부텐(BCB) 또는 폴리이미드 물질로부터 형성되며, 스핀온 또는 라미네이션 도포 프로세스를 통해 도포된다. 라미네이트 재분포 층과 다이 사이의 전기적 연결은 다이로/로부터의 입력/출력(I/O) 시스템을 형성한다.
IC 패키징 요구 사항의 발전은 기존의 칩 내장형 빌드업 프로세스를 향상시킨다. IC 패키지가 얇아짐에 따라, 접착제 층은 IC 패키지가 휘거나 유전체 층의 상부 및 하부 표면에 대한 고르지 못한 응력 분포의 결과로 왜곡되도록 할 수 있다. 더욱이, 더욱 작고 복잡한 멀티칩 IC 패키지를 제조하기 위해, 다이는 서로 더욱 근접하여 위치되고 유전체에서 매우 정밀하게 위치되어야 한다. 그러나, 다이를 유전체에 결합하는 접착제 층은 근접 이격된 다이의 정확한 정렬을 어렵게 할 수 있다. 예를 들면, 둘 이상의 다이가 유전체에서 서로 가까이 위치되면, 다이는 접착제 경화 프로세스 중에 원하는 위치에서 "부유(swim)"하거나 이동하는 경향이 있다. 단지 원하는 위치에서 이동하는 것 이외에, 접착제가 최종 칩 패키지에서 접촉하거나 서로에 부착되는 다이의 원하지 않는 결과를 유발시킬 수 있는 현상을 해결하는 동안 근접 이격된 다이는 서로에 끌어 당겨질 수 있다.
따라서, 접착제 층에 의해 생성될 수 있는 변형 및 왜곡을 최소화하며 IC 패키지에서 더욱 근접한 다이 간격 및 정확한 다이 정렬을 허용하는 칩 패키지 제조 방법이 필요하다. 조립 프로세스에 쉽게 통합되고, 처리 시간을 최소화하며, 저 비용 조립에 제공하는 제조 방법에 대한 추가적인 필요가 있다.
본 발명의 일 양태에 따르면, 칩 패키지는 적어도 하나의 다이 패드가 배치된 활성 표면을 포함하는 제 1 다이, 제 1 다이의 활성 표면에 결합된 제 1 표면 및 제 1 표면과 대향하는 제 2 표면을 가진 제 1 접착제 층, 및 상부 표면을 가진 제 1 유전체 층을 포함하며, 제 1 유전체 층의 상부 표면의 제 1 부분은 제 1 접착제 층의 제 2 표면에 결합된다. 제 1 부분과 다른 제 1 유전체 층의 상부 표면의 제 2 부분은 실질적으로 접착제가 없다.
본 발명의 다른 양태에 따르면, 집적 칩 패키지를 형성하는 방법은 적어도 하나의 접촉 패드가 배치된 활성 표면을 포함하는 제 1 반도체 다이를 제공하는 단계, 접착제 층을 제 1 반도체 다이의 활성 표면에 도포하는 단계, 및 접착제 층이 도포된 제 1 반도체 다이를 접착제 층을 통해 유전체 기판의 상부 표면에 부착하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 집적 칩 패키지는 유전체 기판 및 제 1 다이 조립체를 포함한다. 제 1 다이 조립체는 접촉 패드가 배치된 활성 표면을 가진 반도체 다이, 및 제 반도체 다이의 활성 표면에 결합된 제 1 표면을 가진 비전도성 접착제 층을 포함한다. 접착제 층의 제 1 표면의 표면 영역은 반도체 다이의 활성 표면의 표면 영역과 실질적으로 동일하다. 제 1 표면과 대향하는 접착제 층의 제 2 표면은 유전체 기판의 표면에 결합된다. 제 1 다이 조립체에 인접한 유연한 기판의 표면의 하위 부분은 실질적으로 접착제가 없다.
본 발명의 다른 양태에 따르면, 집적 칩 패키지를 형성하는 방법은 다이 위치가 유전체 기판의 상부 표면에 배치된 유전체 기판을 제공하는 단계, 적어도 하나의 접촉 패드를 배치한 활성 표면을 포함하는 제 1 반도체 다이를 제공하는 단계, 및 접착제 층을 제 1 반도체 다이의 활성 표면 및 유전체 기판의 다이 위치 중 하나에 도포하는 단계를 포함한다. 접착제 층은 제 1 반도체 다이의 활성 표면의 표면 영역과 거의 동일하다. 방법은 추가로 제 1 반도체 다이를 접착제 층을 통해 유전체 기판의 상부 표면에 부착하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 집적 칩 패키지를 형성하는 방법은 복수의 다이 위치가 유전체 기판의 표면에 배치된 유전체 기판을 제공하는 단계, 및 인접한 다이 위치 사이의 유전체 기판의 표면에 갭이 형성되도록 패턴화된 접착제 층을 유전체 기판의 복수의 다이 위치에 도포하는 단계를 포함하며, 갭은 실질적으로 접착제가 없다. 방법은 또한 복수의 반도체 다이를 접착제 층을 통해 유전체 기판에 부착하는 단계를 포함한다.
다양한 다른 특징 및 이점은 다음의 상세한 설명 및 도면으로부터 명백해질 것이다.
도면은 본 발명을 실시하기 위해 현재 고려된 실시예를 예시한다.
도 1 내지 도 7은 본 발명의 실시예에 따라 집적 칩 패키지를 제조하는 단계를 도시한 개략도이다.
도 8은 본 발명의 실시예에 따른 집적 멀티칩 패키지의 단면도이다.
도 9는 도 8의 집적 멀티칩 패키지의 저면도이다.
도 10은 본 발명의 실시예에 따라 집적 칩 패키지를 제조하는 단계를 예시한 흐름도이다.
도 11은 본 발명의 실시예에 따른 웨이퍼 조립체의 저면도이다.
도 12는 도 11의 웨이퍼 조립체의 단면도이다.
도 13은 도 11의 웨이퍼 조립체에서 절단된 다이 조립체의 단면도이다.
도 14는 본 발명의 다른 실시예에 따라 집적 칩 패키지를 제조하는 단계를 예시한 흐름도이다.
도 15는 본 발명의 실시예에 따른 웨이퍼 조립체의 저면도이다.
도 16은 도 15의 웨이퍼 조립체의 단면도이다.
도 17은 도 15의 웨이퍼 조립체에서 절단된 다이 조립체의 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따라 집적 칩 패키지를 제조하는 단계를 예시한 흐름도이다.
도 19 내지 도 24는 본 발명의 다른 실시예에 따라 집적 칩 패키지를 위한 빌드업 프로세스의 단계를 도시한 개략도이다.
도 25는 도 19 내지 도 24에서 설명된 실시예에 따라 접착제 층을 분배하는 데 사용되는 금속 스크린의 부분의 평면도이다.
도 26 내지 도 29는 본 발명의 다른 실시예에 따라 집적 칩 패키지를 위한 빌드업 프로세스의 단계를 도시한 개략도이다.
도 30은 본 발명의 실시예에 따라 접착제 층으로 코팅된 박리 시트(release sheet)의 평면도이다.
도 31은 접착제 층을 다이 크기로 스크라이브(scribe)한 후 도 30의 접착제 코팅된 박리 시트의 평면도이다.
도 32 내지 도 35는 본 발명의 또 다른 실시예에 따라 집적 칩 패키지의 빌드업 프로세스의 단계를 도시한 개략도이다.
도 1 내지 도 7을 참조하면, 본 발명의 실시예에 따른 칩 패키지(10)(즉, 칩 빌드업)를 제조하는 기술에서의 단계가 칩 패키지(10)의 측단면도 및 평면도가 빌드업 프로세스의 여러 단계에서 도시된 상태에서 설명된다. 도 1을 참조하면, Kapton®, Ultem®, 폴리테트라플루오로에틸렌(PTFE) 또는 다른 폴리머/폴리이미드 막과 같은 초기 유연한 폴리머 라미네이트 층 또는 유전체 기판(12)이 제공된다. 도 1에 도시된 바와 같이, 유전체 층(12)은 상부 표면(14) 및 하부 표면(16)을 포함한다. 빌드업 프로세스에 따르면, 금속 층(18)은 유전체 층(12)의 상부 표면(14)에 증착된다. 다양한 실시예에 따르면, 금속 층(18)은 구리, 티타늄, 크롬 등과 같은 전도성 물질로 형성될 수 있다. 금속 층(18)은 스퍼터링 및 도금 기술을 이용하여 유전체 층(12)에 형성될 수 있거나 전기 도금과 같은 어떤 다른 적절한 방식으로 추가될 수 있다.
도 2를 참조하면, 금속 층(18)은 예를 들어 금속화 경로(20)를 형성하기 위해 공통 인쇄 회로 기판 리소그래피 프로세스를 이용하여 패턴화된다. 그 다음, 다이 조립체(22)는 금속화 경로(20)가 없는 유전체 층(12)의 상부 표면(14)의 부분(24)과 정렬된다. 도시된 바와 같이, 다이 조립체(22)는 접착제 층(30)을 부착한 활성 표면(28)을 가진 다이(26)를 포함한다. 다이(26)의 활성 표면(28)은 많은 다이 패드 또는 접촉 패드(32)를 포함한다. 다이(26)는 예를 들어 메모리 다이 타입, 처리 다이 타입, 논리 다이 타입 및 주문형 반도체(ASIC) 다이 타입과 같은 다양한 다이 타입 중 어느 하나일 수 있다. 접착제 층(30)은 제 1 표면(34) 및 제 2 표면(36)을 가지며, 예를 들어 에폭시와 같이 완전히 경화되면 드릴 가능한(drillable) 비전도성 접착제 물질을 이용하여 형성된다. 일 실시예에서, 접착제 층(30)은 다이(26)에 도포된 후에 부분적으로 경화된다. 도 10 내지 18에 대해 상세히 설명되는 바와 같이, 접착제 층(30)은 다수의 서로 다른 기술을 이용하여 다이(26)의 활성 표면(28)에 형성될 수 있다.
이제 도 3 및 4를 참조하면, 칩 패키지(10)의 빌드업 기술의 다음 단계에서, 다이 조립체(22)는 접착제 층(30)의 제 1 표면(36)과 유전체 층(12)의 상부 표면(14) 사이의 접착을 통해 유전체 층(12)에 부착된다. 일 실시예에서, 픽 앤드 플레이스 머신(pick-and-place machine) 또는 진공 척의 가열 팁 또는 콜릿(collet)은 조립체(22)를 유전체 층(12)에 배치하기 전에 다이 조립체(22)를 들어올려 가열하는 데 사용된다. 가열된 다이 조립체(22)가 유전체 층(12)의 부분(24)에 배치되면, 진공 척 및/또는 유전체 층(12)으로부터의 열은 접착제 층(30)이 점착성이 있도록 하며, 접착제 층(30)은 유전체 층(12)에 접합한다. 다이 조립체(22)와 유전체 층(12) 사이의 어떤 공극 또는 공기 갭은 진공 라미네이션을 이용하여 제거될 수 있다. 대안적인 실시예에서, 접착제 층(30)은 다이(26)에 도포된 후 점착성이 남아있다. 따라서, 픽 앤드 플레이스 머신은 열을 가할 필요없이 다이 조립체(22)를 유전체 층(12)에 접합하는 데 사용될 수 있다.
다이 조립체(22)를 유전체 층(12)에 고정시키는 것은 접착제 층(30)을 완전히 경화시키는 것을 포함한다. 도 4에 도시된 바와 같이, 접착제 층(30)은 유전체 층(12)의 상부 표면(14)의 부분(38) 및 상부 표면(14)의 부분(40, 42)에 부착되고, 부분(40, 42)은 부분(38)에 인접하고 실질적으로 접착제가 없다.
이제 도 5를 참조하면, 유전체 층(12)은 유전체 층(12)의 두께(46) 또는 유전체 층(12) 및 접착제 층(30)의 조합된 두께(48)의 하나를 통해 드릴링되는 복수의 비아(44)를 형성하도록 패턴화된다. 예시적인 실시예에 따르면, 비아(44)는 금속화 경로(20) 및 접촉 패드(32)를 노출시키기 위해 금속화 경로(20) 및 접촉 패드(32)에 대응하는 위치에 형성된다. 대안적으로, 또한, 비아(44)는 플라즈마 에칭, 포토데피니션(photo-definition) 또는 기계적 드릴링 프로세스를 포함하는 다른 방법을 통해 형성될 수 있다는 것이 인식된다.
도 6에 도시된 바와 같이, 칩 패키지(10)의 빌드 업 기술의 다음 단계는 예를 들어 스퍼터링 또는 전기 도금 프로세스를 통해 제 2 금속 층(50)을 유전체 층(12)의 하부 표면(16)에 도포하는 것을 포함한다. 그 다음, 제 2 금속화 층(50)은 금속 상호 연결부(52)를 형성하도록 패턴화되거나 에칭된다. 본 발명의 일 실시예에 따르면, 유전체 층(12)의 하부 표면(16)에서 비아(44)를 통해 아래로 연장하는 금속 상호 연결부(52)가 형성되도록 금속 층/물질은 패턴화되고 에칭된다. 따라서, 금속 상호 연결부(52)는 금속화 경로(20) 및 접촉 패드(32)와 전기적 연결을 형성한다. 유전체 층(12), 비아(44) 및 금속 상호 연결부(52는 함께 초기 재분포 층(54)을 형성한다.
도 7에 더 도시되는 바와 같이, 제조 기술의 선택적인 다음 단계에서, 하나 이상의 추가적인 재분포 층(56)은 일련의 라미네이션 및 패터닝 단계를 통해 초기 재분포 층(54) 위에 형성된다. 기존의 접착제 층(58)은 초기 재분포 층(54)과 여기에 도포되는 추가적인 유전체 층(60) 사이에 도포된다. 복수의 비아(62)는 추가적인 유전체 층(60)에 형성되고, 금속 상호 연결부(64)는 각각의 추가적인 재분포 층(56)을 전기적으로 연결하기 위해 비아(62) 및 추가적인 유전체 층(60)을 통해 아래로 연장하도록 형성/패턴화된다. 하나의 추가적인 재분포 층(56)만이 도 7에 도시되지만, 더 많은 재분포 층이 원하는 구성에 따라 유사하게 적용될 수 있다는 것이 인식된다.
칩 패키지(10)가 하나의 다이(26)를 포함하는 것으로 예시되지만, 당업자는 도 1-7에 대해 설명된 제조 기술이 도 8에 도시된 멀티칩 패키지(66)와 같이 둘 이상의 다이로 칩 패키지를 제조하는 데 사용하기 위해 동등하게 적용할 수 있으며 상기 다이는 각각의 활성 표면(74, 76)에 접촉 패드(72)를 가진 각각의 다수의 다이(68, 70)를 포함한다는 것을 쉽게 인식할 것이다. 멀티칩 패키지(66)는 비아(82) 및 금속 상호 연결부(84)를 가진 유전체 층(80)을 포함하는 재분포 층(54) (도 6)과 유사한 재분포 층(78)을 포함한다. 칩 패키지(10)(도 6)와 마찬가지로, 형성된 금속화 경로(86)는 유전체 층(80)의 상부 표면(88)에 있다.
도시된 바와 같이, 각 다이(68, 70)는 접착제 층(30)(도 2)과 유사한 각각의 접착제 층(90, 92)에 의해 유전체 층(12)(도 1)과 유사한 유전체 층(80)에 부착된다. 각 접착제 층(90, 92)이 유전체 층(80)의 상부 표면(88) 상의 고체 층으로보다는 각각의 다이(68, 70)에 직접 도포되기 때문에, 접착제 층(90, 92)은 실질적으로 다이(68, 70)의 표면 영역으로 제한된다. 따라서, 접착제가 없는 영역(94)은 유전체 층(80)의 상부 표면(88)에 존재하며, 도 9에 도시된 바와 같이 실질적으로 다이(68, 70)를 둘러싼다.
각각의 접착제 층(90, 92) 사이의 생성된 갭(96)은 다이(68, 70)가 접착제 층이 유전체 층의 표면 전체에 걸쳐 형성되는 패키지에서보다 더 정확하고 서로 더 근접하여 배치되도록 한다. 즉, 유전체 층(80)의 상부 표면(88)이 영역(94)에서 접착제가 없기 때문에, 다이가 위치에서 부유하거나 경화 프로세스 중에 서로 끌어당겨질 수 있는 다이(68, 70) 사이 또는 주변에는 접착제의 연속 표면이 존재하지 않는다.
본 발명의 실시예에 따르면, 다수의 다이(68, 70)는 동일한 작업을 수행하도록 구성될 수 있다. 예를 들면, 다이(68, 70)는 메모리 기능 또는 프로세서 기능을 수행하도록 구성된 하나의 다이 타입이 될 수 있다. 그러나, 본 발명의 다른 실시예에 따르면, 다이(68, 70)는 모두 동일한 작업을 수행하거나 동일한 다이 타입이도록 구성되지 않는다. 예를 들면, 제 1 다이 타입은 제 1 프로세서 타입의 작업을 수행하도록 구성될 수 있고, 제 2 다이 타입은 제 2 프로세서 타입의 작업을 수행하도록 구성될 수 있으며, 제 3 다이 타입은 예로서 메모리 타입의 작업을 수행하도록 구성될 수 있다. 다른 다이 타입이 또한 여기에 고려된다.
이제 도 10-13을 동시에 참조하면, 접착제 층을 다이에 도포하는 기술(98)은 본 발명의 실시예에 따라 설명된다. 기술(98)은 예로서 접착제 층(30)을 다이(26)(도 2)에 도포하거나 접착제 층(90, 92)을 각각의 다이(68, 70)(도 8)에 도포하는 데 사용될 수 있다. 기술(98)은 단계(100)에서 접착제 층(102)을 실리콘 웨이퍼(106)의 상부 표면(104)에 도포하여 시작한다. 웨이퍼(106)는 일반적으로 단결정 실리콘 잉곳(monosilicon crystal ingot) 또는 다결정 실리콘 잉곳(polysilicon crystal ingot)으로부터 슬라이스되며 다수의 접촉 패드가 그 위에 배치되도록 준비된다. 도시된 바와 같이, 웨이퍼(106)는 스크라이브 라인(110)에 의해 복수의 다이(108)로 나누어진다. 접착제 층(102)은 상부 표면(104)을 커버하기 위해 웨이퍼(106)에 분배된다. 다양한 실시예에 따르면, 접착제 층(102)은 막 전사(film transfer) 또는 스핀온 또는 스프레이 코팅 프로세스에 의해 액체 형태로 웨이퍼(106)에 도포된다.
단계(112)에서, 웨이퍼(106)가 접착제 층(102)으로 코팅된 후, 접착제 층(102)은 부분적으로 접착제 층(102)을 경화시키도록 B 스테이지된다(B-staged). 접착제 층(102)의 재료 구성물(material composition)은 접착제 층(102)이 단계(112)에서 부분 경화에 따라 점착성이 남아 있지 않도록 선택된다.
단계(114)에서, 웨이퍼(106)는 스크라이브 라인(110)을 따라 개개의 다이 조립체(116)로 절단되거나 싱귤레이팅(singulate)된다. 각각의 다이 조립체(116)는 접착제 층(102)의 부분을 접합한 개개의 다이(108)를 포함한다. 단계(118)에서, 다이(108)는 도 3 및 4에 대해 설명된 바와 같이 진공 척을 이용하여 예를 들어 도 1의 유전체 층(12)과 같은 유전체 층에 부착된다. 진공 척 및/또는 유전체 층(12)으로부터의 열은 다이(108)의 부분 경화된 접착제 층(60)이 점착성이 있게 되어, 다이(108)가 유전체 층의 위치에 달라붙도록 할 수 있다.
단계(100, 112, 114, 118)에서 설명된 프로세스는 원하는대로 추가적인 다이를 유전체 층에 배치하도록 반복될 수 있다. 단계(120)에서, 추가적인 열이 접착제를 완전히 경화시키기 위해 접착제 층(102)에 가해진다. 대안적으로, 진공 척은 다이(108)가 유전체 층에 배치된 후 접착제 층(102)이 접착제를 완전히 경화시키도록 하는 온도까지 다이(108)에 열을 가하도록 구성될 수 있다.
도 14-도 17은 접착제 층을 다이에 도포하기 위한 대안적인 기술(122)을 설명한다. 도 14-도 17을 참조하면, 기술(122)은 단계(124)에서 접착제 층(126)을 실리콘 웨이퍼(130)의 상부 또는 활성 표면(128)에 도포하여 시작하며, 실리콘 웨이퍼(130)는 웨이퍼(106)(도 12)와 유사한 방식으로 스크라이브 라인(134)을 통해 복수의 다이(132)로 나누어진다. 접착제 층(126)은 기술(98)의 단계(100)에 대해 상술한 바와 유사한 방식으로 웨이퍼(130)의 상부 표면(128)에 도포된다. 단계(136)에서, 접착제 층(126)은 부분적으로 경화된다. 접착제 층(126)의 촉매 비율은 접착제 층(102)이 부분 경화에 따라 점착성이 남아 있도록 선택된다.
단계(138)에서, 박리 시트(140)는 저온 라미네이션, 롤 라미네이션 또는 다른 유사한 기술을 이용하여 접착제 층(126)의 점착성 표면(142)에 도포된다. 단계(144)에서, 웨이퍼(130)는 뒷면(146)에서 개개의 다이(132)로 절단된다. 적외선 카메라가 스크라이브 라인(134)을 찾아 절단부(saw)를 웨이퍼(130)와 정렬하는 데 사용될 수 있다. 박리 시트(140)가 온전히 남아 있으며 개개의 다이 조립체(148)가 다이(132)가 싱귤레이팅된 후 박리 시트(140)에 남아 있도록 절단은 웨이퍼(130)를 싱귤레이팅한다. 도시된 바와 같이, 각각의 다이 조립체(148)는 접착제 층(126)을 부착한 다이(132)를 포함한다.
단계(150)에서, 진공 콜렉트(vacuum collect)는 도 1의 유전체 층(12)과 같은 유전체 층에 배치하기 위한 개개의 다이 조립체(148)를 들어올린다. 각 다이 조립체(148)가 박리 시트(140)로부터 제거됨에 따라, 접착제 층(126)의 부분은 박리 시트(140)에서 대응하는 다이(132)의 활성 표면(128)으로 이송한다. 그 후, 진공 척은 각각의 다이 조립체(148)의 접착제 층의 면을 유전체 층 아래에 배치한다. 원하는 다이의 모두가 단계(124, 136, 138, 144 및 150)에서 설명된 프로세스를 이용하여 유전체 층에 배치된 후, 접착제 층(126)은 단계(152)에서 완전히 경화된다.
이제 도 18을 참조하면, 다이를 유전체 층에 부착하기 전에 접착제 층을 다이에 도포하기 위한 대안적 기술(154)이 설명된다. 단계(156)에서, 박리 시트는 처리 시스템에 위치되고 접착제의 층으로 코팅된다. 접착제 층은 단계(158)에서 부부적으로 B 스테이지로 경화되며, 부분 경화 후에 점착성이 남는다.
단계(160)에서, 픽 앤드 플레이스 시스템은 다이의 배면 상에서 싱귤레이팅된 다이를 들어올리며 다이의 활성 표면을 점착성 접착제로 터치하여 활성 표면을 접착제로 코팅하는 데 사용된다. 접착제 코팅 다이는 단계(162)에서 접착면이 유전체 층 아래로 배치된다. 원하는 다이의 모두가 단계(156-162)에서 설명된 프로세스를 사용하여 유전체 층에 위치된 후, 접착제가 단계(164)에서 완전히 경화된다.
대안적인 실시예에서, 픽 앤 플레이스 시스템은 상술한 바와 같은 접착제 코팅 박리 시트보다는 싱귤레이팅된 다이를 들어올리며 다이의 활성 표면을 한 항아리의 액체 또는 페이스트 접착제로 터치하는 데 사용된다. 그 다음, 픽 앤 플레이스 시스템은 다이에 열을 가하지 않고 접착제 코팅 다이를 유전체 층으로 이송한다. 이송 프로세스 동안에 다이에 열을 가하면, 다이가 유전체 층에 배치된 후 위치에서 "부유"하거나 이동하도록 할 수 있는 접착제의 여분의 용매가 제거된다.
이제 도 19-도 24를 참조하면, 칩 패키지(10)(도 6)와 같은 칩 패키지를 제조하기 위한 대안적인 기술에서의 단계는 본 발명의 실시예에 따라 빌드업 프로세스의 다양한 단계에서 도시된 측단면도로 설명된다. 도 19를 참조하면, 유전체 층(12)(도 1)과 유사한 유전체 층(166)이 제공된다. 도 19에 도시된 바와 같이, 유전체 층(166)은 상부 표면(168) 및 하부 표면(170)을 포함한다. 빌드업 프로세스의 선택적인 단계에 따르면, 금속 층(18)(도 1)과 유사한 미리 패턴화된 금속 층(172)이 유전체 층(166)의 상부 표면(168)에 증착될 수 있다.
도 20을 참조하면, 개구부(176)를 형성한 금속 스크린(174)은 유전체 층(166)의 상부 표면(168) 위에 정렬된다. 도 25는 도 20의 단면도에 대응하는 금속 스크린(174)의 평면도를 도시한다. 도시된 바와 같이, 금속 스크린(174)의 개구부(176)는 아래에 더욱 상세히 설명되는 바와 같이 대응하는 다이의 표면 영역에 대응하도록 크기가 정해진다.
도 20을 다시 참조하면, 금속 스크린(174)은 개구부(176)가 유전체 층(166)의 상부 표면(168)에서 대응하는 다이 포켓 위치(178) 위에 배치되도록 유전체 층(166)과 정렬된다. 빌드업 기술의 다음 단계에서, 접착제(180)는 금속 스크린(174)의 가장자리(182)를 따라 분배된다. 스퀴지(184)는 접착제(180)에 인접하여 배치된다. 도 21에 도시된 바와 같이, 스퀴지(184)는 금속 스크린(174)에 걸쳐 그려지고, 각각의 다이 포켓(178)에서 접착제 층(186)을 떠난다.
이제 도 22를 참조하면, 칩 패키지(10)의 빌드업 기술의 다음 단계에서, 금속 스크린(174)은 유전체 층(166)에서 분리되어 제거된다. 도 22에 도시된 바와 같이, 접착제없는 갭(188)은 생성된 접착제 층(186)의 인접한 부분 사이에 형성된다. 금속 스크린(174)이 제거된 후, 접착제 층(186)은 점착성 상태로 경화된 B 스테이지이다.
그 다음, 도 23에 도시된 바와 같이, 다이(190, 192)는 픽 앤 플레이스 머신 또는 진공 척을 이용하여 다이 위치(178) 및 접착제 층(186)의 각각의 부분과 정렬된다. 도시된 바와 같이, 각각의 다이(190, 192)는 많은 다이 패드(196)를 가진 활성 표면(194)을 갖는다. 도 2의 다이(26)와 마찬가지로, 다이(190, 192)는 예를 들어 메모리 다이 타입, 처리 다이 타입, 논리 다이 타입 및 주문형 반도체(ASIC) 다이 타입과 같은 다양한 다이 타입 중 어느 하나일 수 있다. 도 24를 참조하면, 다이(190, 192)가 접착제(186) 위에 배치된 후, 접착제(186)는 완전히 경화된다. 당업자가 빌드업 기술의 다음 단계에서 쉽게 인식하듯이, 비아 및 금속화 경로는 칩 패키지(10)와 같은 칩 패키지를 형성하기 위해 도 6에 대해 설명된 바와 유사한 방식으로 유전체 층(166)에 형성될 수 있다.
이제 도 26-29를 참조하면, 칩 패키지(10)(도 6)와 같은 칩 패키지를 제조하기 위한 대안적인 기술에서의 단계는 본 발명의 다른 실시예에 따라 빌드업 프로세스의 다양한 단계에서 도시된 칩 패키지(10)의 측단면도로 설명된다. 도 25를 참조하면, 유전체 층(12)(도 1)과 유사하고, 상부 표면(200) 및 하부 표면(2002)을 가진 유전체 층(198)이 제공된다. 선택적으로, 금속 층(204)은 유전체 층(198)의 상부 표면(168)에 증착되거나 미리 패턴화될 수 있다.
빌드업 기술의 다음 단계에서, 접착제(208)로 채워진 잉크젯 프린터헤드(206)는 도 27에 도시된 바와 같이 유전체 층(198)의 가장자리(210)에 위치된다. 잉크젯 프린터헤드(206)가 유전체 층(198)을 통과할 때, 접착제(208)는 각각의 다이 위치(212)에서 유전체 층(198)의 상부 표면(200)에 걸친 패턴으로 분배된다. 도 28에 도시된 바와 같이, 접착제(208)는 갭(214)이 인접한 다이 위치(212) 사이의 유전체 층(198)의 상부 표면(200)에 형성되도록 분배된다. 갭(214)은 실질적으로 접착제가 없다.
그 다음, 접착제(208)는 점착성 상태로 경화된 B 스테이지이다. 그 후, 많은 접촉 패드(220)를 다이(216, 218)는 접착제(208)와 정렬된다. 도 29에 도시된 바와 같이, 각 다이(216, 218)의 각각의 활성 표면(222)은 픽 앤 플레이스 머신 또는 진공 척을 이용하여 접착제(208)에 배치된다. 그 다음, 접착제(208)는 완전히 경화된다. 당업자가 빌드업 기술의 다음 단계에서 쉽게 인식하듯이, 비아 및 금속화 경로는 칩 패키지(10)와 같은 칩 패키지를 형성하기 위해 도 6에 대해 설명된 바와 유사한 방식으로 유전체 층(198)에 형성될 수 있다.
이제 도 30-35를 참조하면, 칩 패키지를 제조하기 위한 대안적인 기술에서의 단계는 본 발명의 또 다른 실시예에 따라 설명된다. 먼저 도 30을 참조하면, 박리 시트(224)는 접착제 층(226)으로 코팅된다. 그 다음, 접착제 층(226)은 부분적으로 접착제 층(226)을 경화시키기 위해 B 스테이지로 베이크(bake)된다. 접착제 층(226)은 다양한 실시예에 따라 점착성 상태 또는 비점착성 상태로 베이크될 수 있다. 제조 프로세스의 다음 단계에서, 접착제 층(226)은 개개의 다이(232, 234)의 활성 표면(230)(도 34)의 표면 영역과 실질적으로 일치하도록 크기가 정해지는 개개의 접착제 부분(228)으로 (예를 들어 레이저를 통해) 스크라이브되거나 절단된다.
이제 도 32 및 33을 참조하면, 접착제 부분(228)은 인접한 접착제 부분(228) 사이의 유전체 층(238)에서 갭(244)을 떠난 각각의 다이 위치(240, 242)에 있는 폴리이미드 플렉스 층 또는 유전체 층(238)의 상부 표면(236)에 위치된다. 일 실시예에서, 유전체 층(238)의 상부 표면(236)에는 미리 패턴화된 금속 상호 연결 층(246)이 형성된다. 제조 프로세스의 다음 단계에서, 도 34에 도시된 바와 같이, 다이(232, 234)는 예를 들어 진공 척 또는 픽 앤 플레이스 머신을 이용하여 각각의 다이 위치(240, 242)와 정렬된다. 접착제 층(226)이 점착성 상태로 경화된 실시예에서, 다이(232, 234)의 각각의 활성 표면(230)은 각각의 접착제 부분(228)으로 배치된다. 접착제 층(226)이 비점착성 상태로 경화된 실시예에서, 다이(232, 234) 및/또는 유전체 층(238)은 다이(232, 234)를 배치하기 전에 가열된다. 도 35에 도시된 바와 같이, 다이(232, 234) 및/또는 유전체 층(238)으로부터의 열은 접착제 부분(228)이 점착성이 있게 되고, 다이(232, 234)가 접착제 부분(228)에 접합하도록 한다. 그리고 나서, 접착제 부분(228)은 완전히 경화된다. 당업자가 빌드업 기술의 다음 단계에서 쉽게 인식하듯이, 비아 및 금속화 경로는 칩 패키지(10)와 같은 칩 패키지를 형성하기 위해 도 6에 대해 설명된 바와 유사한 방식으로 유전체 층(238)에 형성될 수 있다.
따라서, 본 발명의 실시예는 접착제가 다이의 활성 표면 중 하나에 직접 도포되는 칩 제조 방법을 제공하여 접착제로 전체 유전체 층을 코팅하는 종래 기술의 상술한 결점을 극복하고, 다이를 유전체 층에 배치하기 전에 다이 위치에 대응하는 유전체 층의 부분을 선택한다. 따라서, 생성된 집적 회로 장치의 유전체 기판의 표면은 접착제를 가진 적어도 하나의 부분 및 실질적으로 접착제가 없는 적어도 하나의 부분을 갖는다. 접착제를 다이에 직접 도포하는 것은 처리 단계를 단순화하고, 다음 처리 단계를 줄이고, 다이가 더욱 서로 근접하여 배치되도록 하며, 유전체 층의 표면에 대한 접촉제의 량을 상당히 감소시켜, 불균형 응력을 최소화하고 재료 비용을 줄인다.
따라서, 본 발명의 일 실시예에 따르면, 칩 패키지는 적어도 하나의 다이 패드를 배치한 활성 표면을 포함하는 제 1 다이, 상기 제 1 다이의 상기 활성 표면에 결합된 제 1 표면 및 상기 제 1 표면과 대향하는 제 2 표면을 가진 제 1 접착제 층, 및 상부 표면을 가진 제 1 유전체 층을 포함하며, 상기 제 1 유전체 층의 상부 표면의 제 1 부분은 상기 제 1 접착제 층의 상기 제 2 표면에 결합된다. 상기 제 1 부분과 다른 상기 제 1 유전체 층의 상부 표면의 제 2 부분은 실질적으로 접착제가 없다.
본 발명의 다른 실시예에 따르면, 집적 칩 패키지를 형성하는 방법은 적어도 하나의 접촉 패드를 배치한 활성 표면을 포함하는 제 1 반도체 다이를 제공하는 단계, 접착제 층을 상기 제 1 반도체 다이의 상기 활성 표면에 도포하는 단계, 및 상기 접착제 층을 도포한 상기 제 1 반도체 다이를 상기 접착제 층을 통해 유전체 기판의 상부 표면에 부착하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따르면, 집적 칩 패키지는 유전체 기판 및 제 1 다이 조립체를 포함한다. 제 1 다이 조립체는 접촉 패드를 배치한 활성 표면을 가진 반도체 다이, 및 상기 제 반도체 다이의 상기 활성 표면에 결합된 제 1 표면을 가진 비전도성 접착제 층을 포함한다. 상기 접착제 층의 제 1 표면의 표면 영역은 실질적으로 상기 반도체 다이의 활성 표면의 표면 영역과 동일하다. 상기 제 1 표면과 대향하는 상기 접착제 층의 제 2 표면은 상기 유전체 기판의 표면에 결합된다. 상기 제 1 다이 조립체에 인접한 유연한 기판의 표면의 하위 부분은 실질적으로 접착제가 없다.
본 발명의 또 다른 실시예에 따르면, 집적 칩 패키지를 형성하는 방법은 다이 위치를 유전체 기판의 상부 표면에 배치한 유전체 기판을 제공하는 단계, 적어도 하나의 접촉 패드를 배치한 활성 표면을 포함하는 제 1 반도체 다이를 제공하는 단계, 및 접착제 층을 상기 제 1 반도체 다이의 상기 활성 표면 및 상기 유전체 기판의 상기 다이 위치 중 하나에 도포하는 단계를 포함한다. 상기 접착제 층은 상기 제 1 반도체 다이의 활성 표면의 표면 영역과 거의 동일하다. 방법은 추가로 상기 제 1 반도체 다이를 상기 접착제 층을 통해 상기 유전체 기판의 상부 표면에 부착하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따르면, 집적 칩 패키지를 형성하는 방법은 복수의 다이 위치를 유전체 기판의 표면에 배치한 유전체 기판을 제공하는 단계, 및 인접한 다이 위치 사이의 상기 유전체 기판의 표면에 갭이 형성되도록 패턴화된 접착제 층을 상기 유전체 기판의 상기 복수의 다이 위치에 도포하는 단계를 포함하며, 상기 갭은 실질적으로 접착제가 없다. 방법은 또한 복수의 반도체 다이를 상기 접착제 층을 통해 상기 유전체 기판에 부착하는 단계를 포함한다.
이러한 설명은 최상의 양태를 포함하는 본 발명을 개시하며 또한 당업자가 어떤 장치 또는 시스템을 제조하며 이용하거나 어떤 통합된 방법을 수행하는 것을 포함하는 본 발명을 실시할 수 있도록 하기 위해 예를 활용한다. 본 발명의 특허 가능한 범위는 청구범위에 의해 정의되며, 당업자에게 발생하는 다른 예를 포함할 수 있다. 그러한 다른 예는 그들이 청구범위의 문리적 언어(literal language)와 다르지 않은 구조적인 요소를 가지거나 청구범위의 문리적 언어와 약간의 차이를 가진 동등한 구조적인 요소를 포함할 경우에 청구범위의 범위 내에 속하도록 의도된다.

Claims (35)

  1. 적어도 하나의 다이 패드가 배치된 활성 표면을 포함하는 제 1 다이와,
    상기 제 1 다이의 상기 활성 표면에 결합된 제 1 표면 및 상기 제 1 표면과 대향하는 제 2 표면을 가진 제 1 접착제 층과,
    상부 표면을 가지는 제 1 유전체 층 -상기 제 1 유전체 층의 상기 상부 표면의 제 1 부분은 상기 제 1 접착제 층의 상기 제 2 표면에 결합됨- 을 포함하되,
    상기 제 1 부분과 다른, 상기 제 1 유전체 층의 상기 상부 표면의 제 2 부분은 실질적으로 접착제가 없는
    칩 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 유전체 층의 상기 상부 표면의 상기 제 2 부분은 상기 유전체 층의 상기 상부 표면의 상기 제 1 부분을 실질적으로 둘러싸는
    칩 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 접착제 층의 상기 제 1 표면은 상기 제 1 다이의 상기 활성 표면의 표면 영역과 거의 동일한
    칩 패키지.
  4. 제 1 항에 있어서,
    적어도 하나의 다이 패드가 배치된 활성 표면을 포함하는 제 2 다이와,
    상기 제 2 다이의 상기 활성 표면에 결합된 제 1 표면 및 상기 제 1 표면과 대향하는 제 2 표면을 가진 제 2 접착제 층을 더 포함하되,
    상기 제 2 접착제 층의 상기 제 2 표면은 상기 제 1 유전체 층의 상부 표면의 제 3 부분에 결합되는
    칩 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이는 상기 제 1 다이와 상기 제 2 다이 사이에 갭(gap)이 형성되도록 배치되며,
    상기 갭과 정렬되는 상기 제 1 유전체 층의 상기 상부 표면의 부분은 실질적으로 접착제가 없는
    칩 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 접착제 층은 비전도성인
    칩 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 유전체 층의 상기 상부 표면에 결합된 제 1 금속화 층을 더 포함하는
    칩 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 유전체 층을 통해 형성되며 상기 제 1 금속화 층과 상기 적어도 하나의 다이 패드 중 적어도 하나와 접촉하는 제 1 복수의 금속화 연결부를 더 포함하는
    칩 패키지.
  9. 제 1 항에 있어서,
    상기 상부 표면과 대향하는, 상기 유전체 층의 하부 표면에 결합되는 재분포 층(re-distribution layer)을 더 포함하되,
    상기 재분포 층은,
    제 2 유전체 층과,
    상기 제 2 유전체 층에 결합된 제 2 금속화 층과,
    상기 제 2 유전체 층을 통해 형성되며 상기 제 1 금속화 층 및 제 2 금속화 층과 전기적 접촉하는 제 2 복수의 금속화 연결부를 포함하는
    칩 패키지.
  10. 집적 칩 패키지를 형성하는 방법에 있어서,
    적어도 하나의 접촉 패드가 배치된 활성 표면을 포함하는 제 1 반도체 다이를 제공하는 단계와,
    상기 제 1 반도체 다이의 상기 활성 표면에 접착제 층을 도포하는 단계와,
    상기 접착제 층이 도포된 상기 제 1 반도체 다이를 상기 접착제 층을 통해 유전체 기판의 상부 표면에 부착하는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 제 1 반도체 다이의 상기 활성 표면에 상기 접착제 층을 도포하는 단계는 상기 접착제 층의 제 1 표면이 반도체 웨이퍼의 활성 표면과 접촉하도록 상기 접착제 층을 상기 반도체 웨이퍼에 도포하는 단계를 포함하며,
    상기 방법은 상기 반도체 웨이퍼로부터 상기 제 1 반도체 다이를 싱귤레이팅하는(singulating) 단계를 더 포함하는
    방법.
  12. 제 11 항에 있어서,
    상기 제 1 반도체 다이를 싱귤레이팅하기 전에, 박리 시트(release sheet)를 상기 제 1 표면과 대향하는 상기 접착제 층의 제 2 표면에 결합하는 단계를 더 포함하는
    방법.
  13. 제 11 항에 있어서,
    상기 제 1 반도체 다이를 싱귤레이팅하기 전에 상기 접착제 층을 B 스테이지 경화하는(B-stage curing) 단계를 더 포함하는
    방법.
  14. 제 10 항에 있어서,
    적어도 하나의 다이 패드가 배치된 활성 표면을 포함하는 제 2 반도체 다이를 제공하는 단계와,
    상기 제 2 반도체 다이의 상기 활성 표면에 접착제 층을 도포하는 단계와,
    상기 접착제 층이 도포된 상기 제 2 반도체 다이를 상기 유전체 기판의 상부 표면에 부착하는 단계를 더 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 제 1 반도체 다이와 제 2 반도체 다이의 접착제 층 사이의 상기 유전체 기판의 상기 상부 표면에 갭이 형성되도록 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 상기 유전체 기판의 상기 상부 표면에 배치하는 단계를 더 포함하는
    방법.
  16. 제 10 항에 있어서,
    상기 유전체 기판의 상기 상부 표면에 제 1 금속화 층을 형성하는 단계와,
    상기 유전체 기판을 통해 제 1 복수의 금속화 연결부를 형성하는 단계를 더 포함하되,
    상기 제 1 복수의 금속화 연결부는 상기 제 1 금속화 층과 상기 적어도 하나의 접촉 패드 중 적어도 하나와 접촉하는
    방법.
  17. 집적 칩 패키지로서,
    유전체 기판과,
    제 1 다이 조립체를 포함하되,
    상기 제 1 다이 조립체는,
    접촉 패드가 배치된 활성 표면을 가진 반도체 다이와,
    상기 반도체 다이의 상기 활성 표면에 결합된 제 1 표면을 가진 비전도성 접착제 층을 포함하고,
    상기 접착제 층의 제 1 표면의 표면 영역은 상기 반도체 다이의 활성 표면의 표면 영역과 실질적으로 동일하며,
    상기 제 1 표면과 대향하는 상기 접착제 층의 제 2 표면은 상기 유전체 기판의 표면에 결합되고,
    상기 제 1 다이 조립체에 인접한 유연한 기판의 표면의 하위 부분은 실질적으로 접착제가 없는
    집적 칩 패키지.
  18. 제 17 항에 있어서,
    제 2 다이 조립체를 더 포함하되,
    상기 제 2 다이 조립체는,
    접촉 패드가 배치된 활성 표면을 가진 반도체 다이와,
    상기 반도체 다이의 상기 활성 표면에 결합된 접착제 층 -상기 접착제 층의 표면 영역은 상기 반도체 다이의 활성 표면의 표면 영역과 실질적으로 동일함- 을 포함하며,
    상기 제 2 다이 조립체는 상기 유연한 기판의 상기 표면에 결합되는
    집적 칩 패키지.
  19. 제 18 항에 있어서,
    상기 제 1 다이 조립체와 제 2 다이 조립체 사이의 상기 유연한 기판의 상기 표면에 형성된 갭은 실질적으로 접착제가 없는
    집적 칩 패키지.
  20. 제 18 항에 있어서,
    상기 제 2 다이 조립체는 상기 제 1 다이 조립체의 상기 접착제 층이 상기 제 2 다이 조립체의 상기 접착제 층과 접촉하지 않도록 상기 유연한 기판의 상기 표면에 배치되는
    집적 칩 패키지.
  21. 집적 칩 패키지를 형성하는 방법에 있어서,
    다이 위치가 유전체 기판의 상부 표면에 배치된 상기 유전체 기판을 제공하는 단계와,
    적어도 하나의 접촉 패드가 배치된 활성 표면을 포함하는 제 1 반도체 다이를 제공하는 단계와,
    접착제 층을 상기 제 1 반도체 다이의 상기 활성 표면 및 상기 유전체 기판의 상기 다이 위치 중 하나에 도포하는 단계 -상기 접착제 층은 상기 제 1 반도체 다이의 상기 활성 표면의 상기 표면 영역과 거의 동일함- 와,
    상기 제 1 반도체 다이를 상기 접착제 층을 통해 상기 유전체 기판의 상기 상부 표면에 부착하는 단계를 포함하는
    방법.
  22. 제 21 항에 있어서,
    상기 제 1 반도체 다이를 상기 유전체 기판에 부착하기 전에 상기 접착제 층을 상기 제 1 반도체 다이의 상기 활성 표면에 도포하는 단계를 더 포함하는
    방법.
  23. 제 21 항에 있어서,
    상기 제 1 반도체 다이를 상기 유전체 기판에 부착하기 전에 상기 접착제 층을 상기 유전체 기판의 상기 상부 표면 상의 상기 다이 위치에 도포하는 단계를 더 포함하는
    방법.
  24. 제 23 항에 있어서,
    적어도 하나의 부분적으로 경화된 접착제 패드를 상기 유전체 기판의 상기 상부 표면에 배치하는 단계를 더 포함하는
    방법.
  25. 제 23 항에 있어서,
    상기 접착제 층을 상기 유전체 기판의 상기 상부 표면 상의 상기 다이 위치에 도포하도록 마스킹 동작을 수행하는 단계를 더 포함하는
    방법.
  26. 제 23 항에 있어서,
    금속 스크린의 개구부가 상기 유전체 기판의 상부 표면 상의 상기 다이 위치와 정렬되도록 상기 금속 스크린을 상기 유전체 기판의 상부 표면과 정렬하는 단계와,
    상기 접착제 층을 형성하도록 상기 금속 스크린의 개구부를 통해 접착제를 분배하는 단계를 더 포함하는
    방법.
  27. 제 23 항에 있어서,
    상기 유전체 기판의 상기 상부 표면에 상기 접착제 층을 잉크젯 인쇄하는 단계를 더 포함하는
    방법.
  28. 제 21 항에 있어서,
    상기 다이 위치를 둘러싼 상기 유전체 기판의 상기 상부 표면의 영역이 실질적으로 접착제가 없도록 상기 접착제 층을 도포하는 단계를 더 포함하는
    방법.
  29. 집적 칩 패키지를 형성하는 방법에 있어서,
    복수의 다이 위치가 유전체 기판의 표면에 배치된 상기 유전체 기판을 제공하는 단계와,
    인접한 다이 위치 사이의 상기 유전체 기판의 표면에 갭이 형성되도록 패턴화된 접착제 층을 상기 유전체 기판의 상기 복수의 다이 위치에 도포하는 단계 -상기 갭은 실질적으로 접착제가 없음- 와,
    복수의 반도체 다이를 상기 접착제 층을 통해 상기 유전체 기판에 부착하는 단계를 포함하는
    방법.
  30. 제 29 항에 있어서,
    상기 유전체 기판의 상기 복수의 다이 위치에 상기 접착제 층을 잉크젯 인쇄하는 단계와,
    형성된 각각의 다이 위치에 대응하는 복수의 홀을 가진 스크린을 통해 상기 접착제 층을 상기 유전체 기판의 상기 복수의 다이 위치에 패턴화하는 단계를 더 포함하는
    방법.
  31. 제 29 항에 있어서,
    복수의 부분적으로 경화된 접착제 부분을 형성하는 단계 -각각의 접착제 부분은 각각의 반도체 다이의 활성 표면의 표면 영역과 실질적으로 동일한 표면 영역을 가짐- 와,
    상기 패턴화된 접착제 층을 형성하기 위해 상기 복수의 부분적으로 경화된 접착제 부분을 상기 유전체 기판의 상기 복수의 다이 위치에 배치하는 단계를 더 포함하는
    방법.
  32. 제 29 항에 있어서,
    상기 복수의 반도체 다이를 부착하기 전에 상기 접착제 층을 부분적으로 경화시키는 단계를 더 포함하는
    방법.
  33. 제 29 항에 있어서,
    상기 복수의 다이를 부착한 후에 상기 접착제 층을 완전히 경화시키는 단계를 더 포함하는
    방법.
  34. 제 29 항에 있어서,
    상기 복수의 다이 위치를 둘러싼 상기 유전체 기판의 상기 표면의 하위 부분이 실질적으로 접착제가 없도록 상기 접착제 층을 패턴화하는 단계를 더 포함하는
    방법.
  35. 제 29 항에 있어서,
    제 1 금속화 층을 상기 유전체 기판의 표면에 형성하는 단계와,
    상기 유전체 기판을 통해 제 1 복수의 금속화 연결부를 형성하는 단계 -상기 제 1 복수의 금속화 연결부는 상기 제 1 금속화 층과 상기 복수의 반도체 다이의 하나의 다이의 적어도 하나의 접촉 패드 중 적어도 하나와 접촉함- 를 더 포함하는
    방법.
KR1020130067968A 2012-06-15 2013-06-13 집적 회로 패키지 및 그 제조 방법 Active KR102027339B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/524,369 US9117813B2 (en) 2012-06-15 2012-06-15 Integrated circuit package and method of making same
US13/524,369 2012-06-15

Publications (2)

Publication Number Publication Date
KR20130141387A true KR20130141387A (ko) 2013-12-26
KR102027339B1 KR102027339B1 (ko) 2019-10-01

Family

ID=48578955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130067968A Active KR102027339B1 (ko) 2012-06-15 2013-06-13 집적 회로 패키지 및 그 제조 방법

Country Status (6)

Country Link
US (2) US9117813B2 (ko)
EP (1) EP2674970A3 (ko)
JP (1) JP2014003292A (ko)
KR (1) KR102027339B1 (ko)
CA (1) CA2818040C (ko)
TW (1) TWI578452B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11128786B2 (en) * 2014-11-21 2021-09-21 Apple Inc. Bending a circuit-bearing die
US9666516B2 (en) * 2014-12-01 2017-05-30 General Electric Company Electronic packages and methods of making and using the same
US20170064821A1 (en) * 2015-08-31 2017-03-02 Kristof Darmawikarta Electronic package and method forming an electrical package
JP2017073472A (ja) * 2015-10-07 2017-04-13 株式会社ディスコ 半導体装置の製造方法
US20190148429A1 (en) 2016-03-12 2019-05-16 Ningbo Sunny Opotech Co., Ltd. Camera module, and photosensitive component thereof and manufacturing method therefor
KR102555721B1 (ko) 2018-08-20 2023-07-17 삼성전자주식회사 플립 칩 본딩 방법
US12009319B2 (en) * 2020-01-08 2024-06-11 Texas Instruments Incorporated Integrated circuit with metal stop ring outside the scribe seal
US12550417B2 (en) * 2023-07-17 2026-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit packages and methods of forming the same
CN120229024B (zh) * 2025-05-29 2025-08-29 浙江鼎晶科技有限公司 一种Micro OLED的喷墨方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
EP2184774A1 (en) * 2008-11-05 2010-05-12 General Electric Company Low-temperature recoverable electronic component

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793883A (en) 1986-07-14 1988-12-27 National Starch And Chemical Corporation Method of bonding a semiconductor chip to a substrate
US5776799A (en) * 1996-11-08 1998-07-07 Samsung Electronics Co., Ltd. Lead-on-chip type semiconductor chip package using an adhesive deposited on chip active surfaces at a wafer level and method for manufacturing same
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6773962B2 (en) 2001-03-15 2004-08-10 General Electric Company Microelectromechanical system device packaging method
KR100517075B1 (ko) 2003-08-11 2005-09-26 삼성전자주식회사 반도체 소자 제조 방법
US7243421B2 (en) * 2003-10-29 2007-07-17 Conductive Inkjet Technology Limited Electrical connection of components
US7101620B1 (en) * 2004-09-07 2006-09-05 National Semiconductor Corporation Thermal release wafer mount tape with B-stage adhesive
US8049338B2 (en) 2006-04-07 2011-11-01 General Electric Company Power semiconductor module and fabrication method
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
KR100999919B1 (ko) * 2008-09-08 2010-12-13 삼성전기주식회사 인쇄회로기판 제조 방법
US7851266B2 (en) * 2008-11-26 2010-12-14 Micron Technologies, Inc. Microelectronic device wafers including an in-situ molded adhesive, molds for in-situ molding adhesives on microelectronic device wafers, and methods of molding adhesives on microelectronic device wafers
US8008125B2 (en) 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
US20110156261A1 (en) 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
JP2011253939A (ja) * 2010-06-02 2011-12-15 Sony Chemical & Information Device Corp ウエハのダイシング方法、接続方法及び接続構造体
US8623699B2 (en) 2010-07-26 2014-01-07 General Electric Company Method of chip package build-up
US8114712B1 (en) 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
EP2184774A1 (en) * 2008-11-05 2010-05-12 General Electric Company Low-temperature recoverable electronic component

Also Published As

Publication number Publication date
US20150287699A1 (en) 2015-10-08
JP2014003292A (ja) 2014-01-09
TW201405724A (zh) 2014-02-01
US20130334706A1 (en) 2013-12-19
EP2674970A3 (en) 2014-03-26
CA2818040A1 (en) 2013-12-15
KR102027339B1 (ko) 2019-10-01
US9613932B2 (en) 2017-04-04
EP2674970A2 (en) 2013-12-18
US9117813B2 (en) 2015-08-25
TWI578452B (zh) 2017-04-11
CA2818040C (en) 2020-09-22

Similar Documents

Publication Publication Date Title
KR102027339B1 (ko) 집적 회로 패키지 및 그 제조 방법
US9236348B2 (en) Ultrathin buried die module and method of manufacturing thereof
US10607929B2 (en) Electronics package having a self-aligning interconnect assembly and method of making same
US12218098B2 (en) Chip assembling on adhesion layer or dielectric layer, extending beyond chip, on substrate
TWI536526B (zh) 用於一積體電路封裝之電氣互連及其製造方法
US20120282767A1 (en) Method for producing a two-sided fan-out wafer level package with electrically conductive interconnects, and a corresponding semiconductor package
US10347548B2 (en) Integrated circuit package structure and testing method using the same
JP2009246367A (ja) ウェーハ・スケール・パッケージを形成するシステム及び方法
US8378487B2 (en) Wafer level chip package and a method of fabricating thereof
US11133283B2 (en) Integrated fan-out device
TWI425580B (zh) 製造半導體晶片封裝模組之方法

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

A201 Request for examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20220822

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000