KR20130141876A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 셀 영역 및 슬리밍 영역을 포함하는 기판 상에 다층으로 적층된 콘트롤 게이트들; 상기 기판의 슬리밍 영역 중 일부에 다층으로 적층되며, 상기 콘트롤 게이트들과 동일한 층에 형성되어 상기 콘트롤 게이트들로 둘러싸여진 희생막들; 상기 셀 영역 및 상기 슬리밍 영역을 포함하는 상기 기판 상에 다층으로 적층되며, 상기 콘트롤 게이트들 사이 및 상기 희생막들 사이에 개재된 서브 콘트롤 게이트들; 및 상기 슬리밍 영역에서 상기 층간절연막들과 상기 서브 콘트롤 게이트들을 관통하는 공통 노드를 포함한다. 인접한 메모리 셀들 간의 간섭을 최소화할 수 있다. 또한, 반도체 장치의 제조시, 슬리밍 영역에서 층간절연막들과 서브 콘트롤 게이트들을 관통하도록 공통 노드를 형성하므로, 별도의 공정을 추가하지 않고 용이하게 공통 노드를 형성할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 공통 노드를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
종래기술에 따른 3차원 비휘발성 메모리 소자는 기판으로부터 돌출된 채널막을 따라 차례로 적층된 하부 선택 트랜지스터, 메모리 셀들 및 상부 선택 트랜지스터를 포함한다. 그러나, 전술한 바와 같은 구조에 따르면, 수직 및 수평 방향으로 인접한 메모리 셀들 간에 간섭이 유발되어 메모리 소자의 특성이 저하되는 문제점이 있다.
본 발명은 인접한 메모리 셀들 간의 간섭 효과를 감소시키는데 적합한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 슬리밍 영역을 포함하는 기판 상에 다층으로 적층된 콘트롤 게이트들; 상기 기판의 슬리밍 영역 중 일부에 다층으로 적층되며, 상기 콘트롤 게이트들과 동일한 층에 형성되어 상기 콘트롤 게이트들로 둘러싸여진 희생막들; 상기 셀 영역 및 상기 슬리밍 영역을 포함하는 상기 기판 상에 다층으로 적층되며, 상기 콘트롤 게이트들 사이 및 상기 희생막들 사이에 개재된 서브 콘트롤 게이트들; 및 상기 슬리밍 영역에서 상기 층간절연막들과 상기 서브 콘트롤 게이트들을 관통하는 공통 노드를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 셀 영역 및 슬리밍 영역이 정의된 기판 상에 제1 도전막들 및 희생막들을 교대로 형성하는 단계; 상기 제1 도전막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계; 상기 셀 영역의 희생막들은 전부 제거되고 상기 슬리밍 영역의 희생막들은 일부 잔류되도록, 상기 슬릿에 노출된 상기 희생막들을 식각하는 단계; 상기 희생막들이 식각된 영역에 제2 도전막을 형성하는 단계; 및 상기 제1 도전막들 및 잔류하는 상기 희생막들을 관통하는 공통 노드를 형성하는 단계를 포함한다.
반도체 장치는 슬리밍 영역에서 층간절연막들과 서브 콘트롤 게이트들을 관통하는 공통 노드를 포함하며, 반도체 장치의 구동시, 공통 노드를 통해 서브 콘트롤 게이트들에 동일한 전압을 인가한다. 따라서, 인접한 메모리 셀들 간의 간섭을 최소화할 수 있다. 또한, 반도체 장치의 제조시, 슬리밍 영역에서 층간절연막들과 서브 콘트롤 게이트들을 관통하도록 공통 노드를 형성하므로, 별도의 공정을 추가하지 않고 용이하게 공통 노드를 형성할 수 있다.
도 1a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 각 번호의 a도는 레이아웃도이고, 각 번호의 b도는 a도의 I-I' 단면도이고, 각 번호의 c도는 a도의 Ⅱ-Ⅱ' 단면도이다. 본 실시예에서는 설명의 편의를 위해 선택 트랜지스터들은 생략하고 메모리 셀들이 형성되는 영역을 중심으로 도시하였다.
도 1a 내지 도 1c에 도시된 바와 같이, 셀 영역(A) 및 슬리밍 영역(B)을 포함하는 기판(미도시됨) 상에 제1 도전막들(12) 및 희생막들(11)을 교대로 형성한다. 본 도면에는 도시되지 않았으나, 기판 상에는 소스 영역, 하부 선택 트랜지스터, 파이프 트랜지스터 등의 요구되는 하부 구조물이 형성될 수 있다. 이러한 경우, 층간절연막을 사이에 두고 하부 구조물 상에 제1 도전막들(12) 및 희생막들(11)이 형성된다.
여기서, 기판은 셀 영역(A) 및 슬리밍 영역(B)을 포함한다. 셀 영역(A)은 메모리 셀들이 형성될 영역이고, 슬리밍 영역(B)은 적층된 도전막들에 콘택 플러그들을 각각 연결하도록 계단형으로 패터닝될 영역이다. 슬리밍 영역(B)은 셀 영역(A)의 일측에 한해 형성되거나, 셀 영역(A)을 사이에 두고 셀 영역(A)의 양측에 형성될 수 있다. 제1 도전막들(12) 및 희생막들(11)은 셀 영역(A) 및 슬리밍 영역(B)에 모두 형성된다.
제1 도전막(12)은 서브 콘트롤 게이트를 형성하기 위한 것으로, 불순물이 도핑된 폴리실리콘막 등의 도전막으로 형성될 수 있다. 희생막(11)은 콘트롤 게이트를 형성하기 위한 것으로 산화막, 질화막 등으로 형성될 수 있다. 제1 도전막(12)과 희생막(11)은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 예를 들어, 후속 공정에서 희생막(11)을 제거한 후에 형성할 제2 전하차단막의 두께를 고려하여, 희생막(11)을 제1 도전막(12)보다 두껍게 형성할 수 있다.
이어서, 제1 도전막들(12) 및 희생막들(11)을 식각하여, 셀 영역에 위치된 채널 홀들(H)을 형성한다. 이어서, 채널 홀들(H)의 내벽에 노출된 희생막들(11)을 일부 두께 식각하여 제1 리세스 영역들을 형성한 후, 제1 리세스 영역들의 내면을 따라 제1 전하차단막(13)을 형성한다.
이어서, 제1 전하차단막(13)이 형성된 제1 리세스 영역들 내에 전하저장막(14)을 형성한 후, 채널 홀들(H)의 내벽에 터널절연막(15)을 형성한다. 여기서, 전하저장막(14)은 폴리실리콘막, 질화막 및 나노 닷 중 적어도 하나를 포함하거나, 이들을 조합하여 형성될 수 있다. 예를 들어, 전하저장막(14)은 폴리실리콘막으로 형성된 플로팅 게이트일 수 있다.
이어서, 터널절연막(15) 상에 채널막(16)을 형성한다. 여기서, 채널막(16)은 채널 홀(H)을 완전히 채우도록 형성되거나, 오픈된 중심 영역을 갖도록 형성될 수 있다. 채널막(16)의 오픈된 중심 영역에는 절연막을 채운다. 이로써, 셀 영역(A)에 적층된 메모리 셀들이 형성된다.
이어서, 슬리밍 영역(B)에 형성된 제1 도전막들(12) 및 희생막들(11)을 계단형으로 패터닝하기 위한 슬리밍 공정을 실시한다. 예를 들어, 제1 도전막들(12) 및 희생막들(11)의 상부에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴에 의해 노출된 한 쌍의 제1 도전막(12) 및 희생막(11)을 식각한다. 이어서, 포토레지스트 패턴을 축소시킨 후, 한 쌍의 제1 도전막(12) 및 희생막(11)을 식각한다. 이때, 먼저 식각된 제1 도전막(12) 및 희생막(11)도 함께 식각되면서 단차를 유지하게 된다. 이와 같이, 포토레지스트 패턴의 축소 및 식각 공정을 반복 수행하여 슬리밍 영역(B)에 형성된 제1 도전막들(12) 및 희생막들(11)을 계단형으로 패터닝할 수 있다.
여기서, 슬리밍 공정은 한 층의 제1 도전막(12)과 한 층의 희생막(11)이 하나의 단을 형성하도록 실시된다. 또한, 각 단은 상부의 희생막(11)과 하부의 제1 도전막(12)으로 이루어지도록 형성되어, 각 단의 상부면에 희생막(11)이 노출되도록 한다. 이와 같이, 각 단의 상부면에 희생막(11)을 노출시킬 경우, 후속 공정에서 형성되는 콘트롤 게이트와 콘택 플러그를 게이트를 용이하게 연결시킬 수 있다.
참고로, 본 실시예에서는 메모리 셀들을 형성한 후에 슬리밍 공정을 실시하는 것으로 설명하였으나, 슬리밍 공정을 먼저 실시한 후에 메모리 셀들을 형성하는 것도 가능하다.
도 2a 내지 도 2c에 도시된 바와 같이, 슬리밍 공정이 실시된 결과물의 전체 구조 상에 층간절연막(17)을 형성한다. 이어서, 층간절연막(17), 제1 도전막들(12) 및 희생막들(11)을 식각하여 채널 홀들(H) 사이에 슬릿들(SL1, SL2)을 형성한다.
슬릿들(SL1, SL2)은 각 메모리 블록(MB)의 내부에 형성된 제1 슬릿들(SL1) 및 및 메모리 블록들(MB) 간의 경계에 형성된 제2 슬릿들(SL2)을 포함하며, 희생막들(11)을 모두 노출시키는 깊이로 형성된다. 또한, 모든 슬릿들(SL1, SL2)을 동시에 형성하거나, 일부 슬릿들(SL1, SL2)을 1차로 형성하고 1차로 형성된 슬릿들(SL1, SL2)에 절연막을 매립한 후 나머지 슬릿들(SL1, SL2)을 2차로 형성하는 것도 가능하다.
본 도면에서는 셀 영역(A)에 한해 제1 슬릿들(SL1)이 형성된 것으로 도시되었으나, 제1 슬릿(SL1)을 슬리밍 영역(B)까지 확장시키거나, 슬리밍 영역(B)에 별도의 슬릿을 형성하는 것도 가능하다. 또한, 슬릿들(SL1, SL2)은 라인 형태, 홀 형태 등 다양한 형태로 형성될 수 있다.
이어서, 슬릿들(SL1, SL2) 내에 노출된 희생막들(11)을 식각한다. 이때, 셀 영역(A)의 희생막들(11)은 전부 제거되고 슬리밍 영역(B)의 희생막들(11)은 일부 잔류되도록 희생막들(11)이 식각되는 두께를 조절한다. 예를 들어, 시간 등의 식각 조건을 조절하여 희생막들(11)이 식각되는 두께를 조절할 수 있다.
여기서, 셀 영역(A)의 희생막들(11)이 제거된 제2 리세스 영역은 콘트롤 게이트가 형성될 영역이다. 또한, 슬리밍 영역(B)의 희생막들(11)이 제거된 제3 리세스 영역은 콘택 패드가 형성될 영역이다.
슬리밍 영역(B)에 형성된 희생막들(11)의 경우, 슬리밍 공정에 의해 계단형으로 패터닝되었기 때문에, 하부에 위치된 희생막(11)일수록 폭이 넓다. 따라서, 하부에 위치된 희생막(11)일수록 넓은 폭으로 잔류하게 된다. 도 2a의 레이아웃에서는 각 층의 희생막(11)이 잔류된 영역을 점선으로 표시하였다.
참고로, 희생막들(11)을 식각하는 과정에서, 제2 및 제3 리세스 영역들에 노출된 제1 전하차단막(13)이 함께 식각되어 전하저장막(14)이 노출될 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 제2 및 제3 리세스 영역들의 내면을 따라 제2 전하차단막(18)을 형성한 후, 제2 전하차단막(18)이 형성된 제2 및 제3 리세스 영역들 내에 제2 도전막을 형성한다. 이어서, 슬릿들(SL1, SL2) 내에 절연막을 형성한다.
여기서, 제2 전하차단막(18)은 제1 도전막들(12)과 제2 도전막들(19)의 사이에 개재되어 제1 도전막들(12)과 제2 도전막들(19)을 전기적으로 분리시킨다. 또한, 제2 전하차단막(18)은 전하저장막들(14)과 제2 도전막들(19) 사이에 개재된다. 따라서, 희생막들(11)을 식각하는 과정에서 제1 전하차단막(13)이 손상되더라도, 추가로 제2 전하차단막(18)을 형성함으로써 제1 전하차단막(13)을 보완할 수 있다.
제2 도전막(19)은 폴리실리콘막이거나, 텅스텐(W) 등의 금속막일 수 있다. 제2 도전막(19)은 메모리 셀들의 콘트롤 게이트로 사용된다.
도 4a 내지 도 4c에 도시된 바와 같이, 층간절연막(17) 및 제2 전하차단막(18)을 식각하여, 제2 도전막들(19)을 각각 노출시키는 제1 콘택 홀들을 형성한다. 이어서, 제1 콘택 홀들 내에 도전막을 매립하여, 슬리밍 영역(B)의 각 단에 노출된 제2 도전막(19)에 연결된 콘택 플러그들(CP)을 형성한다.
이어서, 층간절연막(17), 제1 도전막들(12) 및 잔류하는 희생막들(11)을 식각하여, 슬리밍 영역(B)에 위치된 제2 콘택 홀을 형성한다. 이어서, 제2 콘택 홀 내에 도전막을 매립하여, 제1 도전막들(12)과 연결된 공통 노드(CN)를 형성한다.
여기서, 공통 노드(CN)는 제1 도전막들(12)에 공통된 전압을 인가하기 위한 것이다. 따라서, 본 발명의 일 실시예에서는 공통 노드(CN)가 다층으로 적층된 제1 도전막들(12)과 모두 연결되면서 제2 도전막들(19)과는 전기적으로 분리되도록, 제1 도전막들(12)과 희생막들(11)이 교대로 적층된 영역에 공통 노드(CN)를 형성한다. 즉, 각 층의 희생막들(11)이 잔류하는 영역에 공통 노드(CN)를 형성함으로써, 자연히 공통 노드(CN)와 제2 도전막(19)을 절연시킬 수 있다. 따라서, 공통 노드(CN)와 제2 도전막(19)을 절연시키기 위한 별도의 절연막 등을 형성할 필요가 없이 공통 노드(CN)를 용이하게 형성할 수 있다.
참고로, 공통 노드(CN)를 형성한 후에 콘택 플러그들(CP)을 형성하는 것도 가능하다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도를 나타낸다. 특히, 본 도면에서는 기판으로부터 수직으로 스트링이 배열된 경우에 대해 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 소스 영역(51)이 구비된 기판(50)으로부터 돌출된 채널막(54), 채널막(54)을 따라 차례로 적층된 하부 선택 트랜지스터(LST), 메모리 셀들(MC) 및 상부 선택 트랜지스터(UST)를 포함한다.
하부 선택 트랜지스터(LST)는 층간 절연막(51)을 사이에 두고 기판(50) 상에 형성된다. 하부 선택 트랜지스터(LST)는 채널막(54), 채널막(54)을 둘러싼 게이트 절연막, 게이트 절연막을 사이에 두고 채널막(54)을 감싸는 하부 선택 게이트(53)를 포함한다. 예를 들어, 터널절연막(55) 및 제1 전하차단막(57)을 게이트 절연막으로 사용할 수 있다. 또한, 하부 선택 게이트(53)는 폴리실리콘막으로 형성될 수 있다.
메모리 셀들(MC)은 제1 및 제2 전하차단막(57, 58)을 사이에 두고 하부 선택 트랜지스터(LST) 상에 적층된다. 각 메모리 셀(MC)은 채널막(54), 채널막(54)을 감싸는 터널절연막(15), 터널절연막(15)을 사이에 두고 채널막(54)을 감싸는 전하저장막(56), 적어도 제2 전하차단막(58)을 사이에 두고 전하저장막(56)를 감싸는 콘트롤 게이트(59)를 포함한다.
여기서, 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)와 인접한 메모리 셀들(MC)은 더미 셀로 사용될 수 있다. 본 실시예와 같이 수직으로 스트링을 배열시키는 경우, 최하부의 메모리 셀(MC)과 최상부의 메모리 셀(MC)을 더미 셀로 사용할 수 있다.
상부 선택 트랜지스터(UST)는 제1 및 제2 전하차단막(57, 58)을 사이에 두고 메모리 셀들(MC)의 상부에 형성된다. 상부 선택 트랜지스터(UST)는 채널막(54), 채널막(54)을 둘러싼 게이트 절연막, 게이트 절연막을 사이에 두고 채널막(54)을 감싸는 상부 선택 게이트게이트 전극(61)을 포함한다. 예를 들어, 터널절연막(55) 및 제1 전하차단막(57)을 게이트 절연막으로 사용할 수 있다. 또한, 상부 선택 게이트(61)는 폴리실리콘막으로 형성될 수 있다.
참고로, 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)는 메모리 셀들(MC)과 함께 형성되거나, 별도의 공정으로 형성될 수 있다. 일 예로, 소스 영역(51)이 구비된 기판(50) 상에 층간절연막(52) 및 하부 선택 게이트용 도전막을 형성한 후, 제1 도전막들 및 희생막들을 교대로 형성하고, 상부 선택 게이트용 도전막을 형성한다. 이어서, 상부 선택 게이트용 도전막, 제1 도전막들, 희생막들, 하부 선택 게이트용 도전막 및 층간절연막(52)을 식각하여 채널 홀들을 형성한다. 이 후의 공정은 앞서 설명한 바와 동일하게 진행된다. 다른 예로, 하부 선택 트랜지스터(LST)를 형성한 후에 메모리 셀들(MC)을 형성하고, 이어서, 상부 선택 트랜지스터(UST)를 형성한다.
반도체 장치는 적층된 메모리 셀들(MC)의 콘트롤 게이트들(59) 사이마다 개재된 서브 콘트롤 게이트들(60)을 더 포함한다. 서브 콘트롤 게이트들(60)은 불순물이 도핑된 폴리실리콘막 등의 도전막으로 형성될 수 있다.
여기서, 슬리밍 영역에 형성된 서브 콘트롤 게이트들(60) 및 콘트롤 게이트들(59)은 계단형으로 패터닝되며, 상부의 콘트롤 게이트(59)와 하부의 서브 콘트롤 게이트(60)가 하나의 단을 구성하도록 패터닝된다. 또한, 각 단의 콘트롤 게이트들(59)은 콘택 플러그들(CP)과 연결된다.
또한, 반도체 장치는 교대로 적층된 서브 콘트롤 게이트들(60) 및 잔류하는 희생막들(미도시됨)을 관통하는 공통 노드(CN)를 더 포함한다. 여기서, 공통 노드(CN)는 메모리 블록마다 형성될 수 있다. 설명의 편의를 위해, 본 도면에서는 도 5의 단면 뒷편에 위치되는 공통 노드(CN)를 점선으로 도시하였다.
이러한 구조에 따르면, 각 메모리 셀(MC)은 콘트롤 게이트(59)가 전하저장막(56)의 측면을 완전히 감싸는 게이트 올 어라운드(Gate All Around) 구조를 갖는다. 따라서, 전하저장막(56)의 일부에 전계(electric field)가 집중되지 않고 전면에 고르게 전계가 형성될 수 있다. 또한, 적층된 콘트롤 게이트들(59) 사이마다 서브 콘트롤 게이트(60)가 개재되고, 반도체 장치의 구동시 공통 노드(CN)를 통해 서브 콘트롤 게이트들(60)에 동일한 전압을 인가할 수 있다. 따라서, 반도체 장치의 구동시, 서브 콘트롤 게이트들(60)이 적층된 메모리 셀들(MC) 간에 쉴딩 역할을 하여 메모리 셀들(MC) 간의 간섭을 최소화할 수 있다.
예를 들어, 프로그램 동작시, 선택된 콘트롤 게이트(59)에 프로그램 전압을 인가하고 비선택된 콘트롤 게이트들(59)에 패스 전압을 인가한다. 이때, 공통 노드(CN)를 통해 서브 콘트롤 게이트들(60)에 패스 전압보다 높고 프로그램 전압보다 낮은 레벨의 전압을 인가함으로써 인접한 메모리 셀들(MC) 간의 간섭을 최소화할 수 있다.
리드 동작시, 선택된 콘트롤 게이트(59)에 리드 전압을 인가하고, 비선택된 콘트롤 게이트(59)에 턴온 전압을 인가하고, 서브 콘트롤 게이트들(60)에 동작 전압을 인가한다. 여기서, 리드 전압은 프로그램된 메모리 셀(MC)은 턴오프시키고 소거된 메모리 셀(MC)은 턴온시키는 레벨의 전압이다. 또한, 턴온 전압은 프로그램 또는 소거 상태에 관계없이 메모리 셀(MC)을 턴온시키는 레벨의 전압이다. 이를 통해, 인접한 메모리 셀들(MC) 간의 간섭을 최소화할 수 있다.
소거 동작시, 콘트롤 게이트들(59)을 접지시키고, 벌크에 소거 전압을 인가하고, 서브 콘트롤 게이트들(60)을 접지시킨다. 이를 통해, 소거 속도를 개선할 수 있다.
참고로, 기판 상에 U 형태로 스트링을 배열하는 것도 가능하다. 이러한 경우, 반도체 장치는 채널막들의 하부를 연결시키는 파이프 채널막, 파이프 채널막을 감싸는 파이프 게이트 및 파이프 채널막과 파이프 게이트 사이에 개재된 게이트 절연막을 더 포함한다. 예를 들어, 터널절연막 및 제1 전하차단막을 게이트 절연막으로 사용할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 셀 구조를 포함하도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 6을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
50: 기판 51: 소스 영역
52: 층간절연막 53: 하부 선택 게이트
54: 채널막 55: 터널절연막
56: 전하저장막 57: 제1 전하차단막
58: 제2 전하차단막 59: 콘트롤 게이트
60: 서브 콘트롤 게이트 61: 상부 선택 게이트

Claims (13)

  1. 셀 영역 및 슬리밍 영역을 포함하는 기판 상에 다층으로 적층된 콘트롤 게이트들;
    상기 기판의 슬리밍 영역 중 일부에 다층으로 적층되며, 상기 콘트롤 게이트들과 동일한 층에 형성되어 상기 콘트롤 게이트들로 둘러싸여진 희생막들;
    상기 셀 영역 및 상기 슬리밍 영역을 포함하는 상기 기판 상에 다층으로 적층되며, 상기 콘트롤 게이트들 사이 및 상기 희생막들 사이에 개재된 서브 콘트롤 게이트들; 및
    상기 슬리밍 영역에서 상기 층간절연막들과 상기 서브 콘트롤 게이트들을 관통하는 공통 노드
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판의 상기 셀 영역에 위치되며, 상기 콘트롤 게이트들을 관통하는 채널막; 및
    상기 채널막을 감싸며, 상기 채널막과 상기 콘트롤 게이트들 사이에 개재된 전하저장막들;
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 슬리밍 영역에 형성된 상기 서브 콘트롤 게이트들 및 상기 콘트롤 게이트들은 계단형으로 패터닝된
    반도체 장치.
  4. 제3항에 있어서,
    상기 계단형으로 패터닝된 슬리밍 영역에서 상기 콘트롤 게이트들과 각각 연결된 콘택 플러그들
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 콘트롤 게이트들의 하부에 형성된 하부 선택 게이트; 및
    상기 콘트롤 게이트들의 상부에 형성된 상부 선택 게이트
    를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 콘트롤 게이트들 중 상기 하부 선택 게이트 또는 상부 선택 게이트와 인접한 적어도 한 층의 콘트롤 게이트들은 더미로 사용되는
    반도체 장치.
  7. 제1항에 있어서,
    프로그램, 리드 또는 소거 동작시, 상기 서브 콘트롤 게이트들은 상기 공통 노드에 의해 동일한 전압이 인가되는
    반도체 장치.
  8. 셀 영역 및 슬리밍 영역이 정의된 기판 상에 제1 도전막들 및 희생막들을 교대로 형성하는 단계;
    상기 제1 도전막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계;
    상기 셀 영역의 희생막들은 전부 제거되고 상기 슬리밍 영역의 희생막들은 일부 잔류되도록, 상기 슬릿에 노출된 상기 희생막들을 식각하는 단계;
    상기 희생막들이 식각된 영역에 제2 도전막을 형성하는 단계; 및
    상기 제1 도전막들 및 잔류하는 상기 희생막들을 관통하는 공통 노드를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 슬리밍 영역의 상기 제1 도전막들 및 상기 희생막들을 계단형으로 패터닝하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 도전막을 형성한 후, 상기 계단형으로 패터닝된 슬리밍 영역에서 상기 제2 도전막들과 각각 연결된 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제1 도전막들 및 상기 희생막들을 식각하여, 상기 셀 영역에 채널 홀들을 형성하는 단계;
    상기 채널 홀들 내에 노출된 상기 희생막들을 일부 두께 식각하는 단계;
    상기 희생막들이 식각된 영역에 전하저장막을 형성하는 단계;
    상기 채널 홀들의 내벽에 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 채널막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 희생막들을 일부 두께 식각한 후, 상기 희생막들이 식각된 영역의 내면을 따라 제1 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 희생막들을 식각한 후, 상기 희생막들이 식각된 영역의 내면을 따라 제2 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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