KR20140034332A - 보안 장치 및 이를 구비하는 집적 회로 - Google Patents

보안 장치 및 이를 구비하는 집적 회로 Download PDF

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KR20140034332A KR1020120088957A KR20120088957A KR20140034332A KR 20140034332 A KR20140034332 A KR 20140034332A KR 1020120088957 A KR1020120088957 A KR 1020120088957A KR 20120088957 A KR20120088957 A KR 20120088957A KR 20140034332 A KR20140034332 A KR 20140034332A
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Abstract

집적 회로에 대한 외부의 부적절한 접근을 방지하기 위한 보안 장치 및 이를 포함하는 집적 회로가 개시된다. 본 발명의 일실시예에 따른 보안 장치는 데이터를 송수신하는 복수 개의 제1 및 제2 도선들, 상기 도선들을 통해서 데이터를 송수신하는 제1 및 제2 로직부를 구비하고, 상기 제1 및 제2 로직부를 제어하고 상기 도선들의 단선이나 합선을 탐지하는 탐지부를 더 구비할 수 있다. 제1 로직부는 탐지부로부터 불특정 패턴을 수신할 수 있고, 제2 도선들을 통해서 수신되는 데이터를 시프트하여 제1 도선을 통해서 송신할 수 있으며, 제2 로직부는 제1 도선들을 통해서 수신된 데이터를 논리 연산하여 제2 도선들을 통해서 송신할 수 있다. 탐지부는 상기 도선들을 거치면서 변화된 패턴을 수신하여 예상 패턴과 비교하여 불일치하는 경우 에러 신호를 발생시킬 수 있다.

Description

보안 장치 및 이를 구비하는 집적 회로{Security device and integrated circuit having the same}
본 발명은 보안 장치 및 이를 구비하는 집적 회로에 관한 것으로, 자세하게는 집적 회로에 대한 외부의 부적절한 접근을 방지하기 위한 보안 장치 및 이를 구비하는 집적 회로에 관한 것이다.
스마트 카드(smart card)와 같이 보안 대상 회로를 포함하는 집적 회로들은 디지털 서명 또는 지불형 TV(pay-TV)의 디코딩을 위한 암호화 부호등과 같이 고도의 가치 있는 비밀 정보를 저장하는데 사용된다. 이에 따라 상기 집적 회로들은 집적 회로의 내부에 저장된 비밀 정보를 알아내거나 집적 회로의 동작을 변경하기 위한 목적으로 공격자들의 공격 대상이 된다. 공격자들은 이러한 목적을 달성하기 위하여 다양한 수단을 사용하는데, 탐침(probing)은 이러한 수단들 가운데 가장 흔하고 효과적인 방법 중의 하나이다.
공격자들은 집적 회로가 암호화(encryption) 동작을 하거나 부호를 적재(load)하는 것과 같이 중요한 동작을 수행하는 동안 집적 회로의 내부 신호들을 탐침할 수 있다. 이러한 탐침을 통해서 공격자들은 비교적 짧은 시간 안에 추출되는 데이터의 추가적인 처리과정 없이도 집적 회로가 포함하는 비밀 정보를 알아낼 수 있어서 매우 효과적일 수 있다. 따라서, 집적 회로에 대한 공격자들의 탐침을 방지하기 위한 방안이 필요하다.
본 발명은 공격자들의 부적절한 접근을 방지하기 위한 보안 장치에 관한 것으로서, 특히 복수 개의 도선들을 통해 전송되는 데이터를 제어하고 모니터링하는 보안 장치 및 이를 구비하는 집적 회로를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 보안 장치는, 복수 개의 제1 및 제2 도선들을 구비하는 보호면, 제1 패턴을 수신하고 상기 제1 패턴에 기반한 데이터를 상기 제1 도선들 중 적어도 하나를 통해서 송신하고 상기 제2 도선들을 통해서 수신된 데이터에 기반한 검출 패턴을 출력하는 제1 로직부, 상기 제1 도선들을 통해서 수신된 데이터를 논리 연산하여 상기 제2 도선들을 통해서 송신하는 제2 로직부 및 상기 제1 로직부로 상기 제1 패턴을 제공하고 상기 제1 로직부로부터 상기 검출 패턴을 수신하여 외부로부터의 접근을 탐지하는 탐지부를 포함하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 집적 회로에 있어서, 상기 집적회로는 나란한 상위 및 하위 층을 구비하고, 상기 상위 층에 배치되고 복수의 제1 및 제2 도선들을 구비하는 보호면, 상기 상위 층에 배치되고 제1 패턴을 수신하며 상기 제2 도선들을 통해서 수신된 데이터에 기반한 검출 패턴을 출력하는 제1 로직부, 상기 상위 층에 배치되고 상기 제1 도선들을 통해서 수신된 데이터를 논리 연산하여 상기 제2 도선들을 통해서 송신하는 제2 로직부, 상기 하위 층에 배치되고 외부의 접근에 대하여 보안 대상 회로부 및 상기 하위 층에 배치되고 상기 제1 로직부로 상기 제1 패턴을 제공하고 상기 제1 로직부로부터 상기 검출 패턴을 수신하여 상기 보안 대상 회로부에 대한 외부로부터의 접근을 탐지하는 탐지부를 포함하는 것을 특징으로 한다.
상기의 보안 장치에 따르면, 공격자들의 부적절한 접근을 효율적으로 감지하고, 공격자들의 보안 장치 동작에 대한 예측가능성을 감소시킬 수 있으며, 집적 회로 내부에서 작은 공간을 차지하면서 전력소비를 줄일 수 있다.
도 1은 본 발명의 일실시예에 따른 보안 장치 및 이를 포함하는 집적 회로를 나타내는 블록도이다.
도 2은 도 1의 탐지부의 일 구현예를 나타내는 블록도이다.
도 3는 도 2의 패턴 생성부의 일 구현예를 나타내는 블록도이다.
도 4는 도 3의 난수 생성기의 동작의 일예를 나타낸다.
도 5는 본 발명의 일실시예에 따른 집적 회로의 최상위 층의 구조를 나타낸다.
도 6은 도 5의 제1 및 제2 로직부의 일 구현 예를 나타낸다.
도 7a 내지 7d는 도 5의 제1 로직부의 구현 예들을 나타낸다.
도 8은 도 5의 제2 로직부의 일 구현예를 나타낸다.
도 9는 본 발명의 일실시예에 따른 보안 장치의 동작을 나타내는 플로우차트이다.
도 10은 본 발명의 일실시예에 따른 보안 장치를 장착하는 스마트 카드 및 그 단면을 나타낸다.
도 11은 본 발명의 일실시예에 따른 보안 장치를 장착하는 집적 회로의 구현예를 나타낸다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명의 일실시예에 따른 보안 장치 및 이를 포함하는 집적 회로를 나타내는 블록도이다. 집적 회로는 복수 개의 층(Layer)들을 구비할 수 있으며, 각각의 층에는 프로세서, 메모리 등의 다양한 종류의 회로들이 배치될 수 있다. 예컨대, 도 1에 도시된 바와 같이, 집적 회로는 복수 개의 도선들(1100)을 포함하는 제1 층과, 복수 개의 도선들(1100)을 통한 데이터 전송을 제어하는 탐지부(2100)를 포함하는 제2 층을 포함할 수 있다. 복수 개의 도선들(1100)을 포함하는 제1 층은 복수 개의 층들 중 최상위 층일 수 있으며, 탐지부(2100)를 포함하는 제2 층은 제1 층 하부에 배치되는 다수의 하위 층들 중 어느 하나일 수 있다. 본 발명의 실시예들을 설명함에 있어서, 복수 개의 도선들(1100)을 포함하는 제1 층은 최상위 층(1000)인 것으로 지칭하며, 탐지부(2100)를 포함하는 제2 층은 하위 층(2000)인 것으로 지칭한다.
최상위 층(1000)은 복수 개의 도선들(1100)을 구비하고 디지털 데이터가 도선들(1100)을 통해서 전송될 수 있다. 상기 복수 개의 도선들(1100)이 차지하는 영역을 보호면(shield)이라고 부를 수 있다. 하위 층(2000)은 최상위 층(1000)의 아래의 층에 배치되고, 상기 도선들(1100)의 단선 또는 합선을 탐지하는 탐지부(2100) 및 보안 대상 회로(security-required circuit)(2200)를 구비할 수 있다. 보안 대상 회로(2200)를 외부의 부적절한 접근으로부터 보호하는 보안 장치(1500)는 복수 개의 도선들(1100) 및 탐지부(2100)를 구비할 수 있다.
탐지부(2100)는 최상위 층(1000)에 배치된 도선들(1100)을 통해서 전송되는 데이터를 제어하고, 상기 데이터를 모니터링할 수 있다. 외부의 부적절한 접근이 발생할 때 도선들(1100)을 통한 데이터의 값이 변동될 수 있으며, 데이터의 값을 모니터링함에 의하여 외부의 접근 여부를 판단할 수 있다. 탐지부(2100)는 데이터의 값이 변동된 경우 외부로부터 부적절한 접근의 발생을 알리는 신호를 오류 신호로서 출력할 수 있다. 보안 대상 회로(2200)는 외부의 부적절한 접근으로부터 보호되어야 할 데이터를 저장하거나 비밀이 유지되어야 할 동작을 수행하는 회로를 포함할 수 있다. 보안 대상 회로(2200)는 탐지부(2100)로부터 신호를 수신하여 필요한 동작을 수행할 수 있다. 예컨대, 보안 대상 회로(2200)는 탐지부(2100)로부터 수신되는 신호에 대응하여 저장하고 있는 데이터를 변경하거나 정상적인 동작이 불가능 하도록 처리할 수 있다.
도 2은 도 1의 탐지부의 일 구현예를 나타내는 블록도이다. 도 1 및 도 2를 참조하면, 탐지부(2100)는 최상위 층(1000)과 통신하여 최상위 층(1000)에 속하는 도선들(1100)을 통해 전송되는 데이터를 제어하고, 외부의 부적절한 접근을 탐지할 수 있다. 예컨대, 도 2에 도시된 바와 같이 탐지부(2100)는 최상위 층(1000)으로 패턴(PAT_IN)을 송신하고, 또한 최상위 층(1000)의 도선들(1100)을 통해 전송되는 데이터를 제어하기 위한 제어 신호(CTRL)를 출력할 수 있다. 제어 신호(CTRL)는 시프트 신호, 선택 신호 및 출력 활성화 신호 등을 포함할 수 있다. 또한, 탐지부(2100)는 최상위 층(1000)으로부터 탐지 패턴(PAT_DET)을 수신할 수 있고, 외부의 부적절한 접근이 발생하는 경우, 이를 탐지하여 에러 신호(ERROR)를 출력할 수 있다.
본 발명의 일실시예에 따라, 탐지부(2100)는 제어부(2110), 패턴 생성부(2220) 및 비교기(2230)를 구비할 수 있다. 제어부(2110)는 패턴 생성부(2220)를 제어하고, 패턴 생성부(2220)가 생성한 패턴을 수신하여 예상 패턴(PAT_EXP)을 출력할 수 있다. 또한, 제어부(2110)는 스테이트 머신(state machine)을 포함할 수 있으며, 비교기(2230)가 출력하는 비교 결과에 응답하여 에러 신호(ERROR)를 탐지부(2100) 외부로 출력할 수 있다. 패턴 생성부(2220)는 적어도 하나 이상의 패턴(PAT_IN)을 생성할 수 있고, 탐지부(2100)의 외부로 출력할 수 있다. 비교기(2230)는 최상위 층(1000)으로부터 탐지 패턴(PAT_DET)을 수신하고 제어부(2110)로부터 예상 패턴(PAT_EXP)을 수신하여 서로 비교할 수 있다. 탐지 패턴(PAT_DET)과 예상 패턴(PAT_EXP) 사이에 일치 또는 불일치가 발생하는 경우, 비교기(2230)는 각 경우에 대응하는 신호를 출력할 수 있다.
도 3는 도 2의 패턴 생성부의 일 구현예를 나타내는 블록도이다. 도 2 및 도 3을 참조하면, 패턴 생성부(2220)는 난수를 생성하는 난수 생성기(2221)를 포함할 수 있으며, 난수 생성기(2221)는 불규칙적인 적어도 하나 이상의 수를 생성할 수 있다. 예컨대, 도 3에 도시된 바와 같이 난수 생성기(2221)는 제어부에 의하여 제어되고 제1 패턴(PAT_1) 및 제2 패턴(PAT_2)을 생성할 수 있다. 상기 제1 패턴(PAT_1) 및 제2 패턴(PAT_2)은 최상위 층으로 전송되고, 탐지부(2100)의 내부에서 제어부(2110)로 전송되어 예상 패턴을 생성하는데 사용될 수 있다.
도 4는 도 3의 난수 생성기의 동작의 일예를 나타낸다. 도 3의 난수 생성기(2221)는 생성할 수 있는 모든 수에 대하여 하나의 주기 동안 적어도 하나 이상 생성하는 의사(pseudo) 난수 생성기를 포함할 수 있다. 예컨대, 도 4에 도시된 바와 같이, 의사 난수 생성기가 3 비트의 난수를 생성하는 경우, 8개의 의사 난수를 생성하는 하나의 주기 동안 “000” 내지 “111”에 포함되는 수는 적어도 한번 생성될 수 있다. 반면, 하나의 주기 동안 생성되는 수의 순서는 각 주기 마다 불규칙적으로 변할 수 있다.
의사 난수 생성기는 카운터(미도시)와 진정(true) 난수 생성기를 포함할 수 있다. 카운터는 하나의 주기동안 모든 수에 대하여 순차적으로 생성시킬 수 있고, 의사 난수 생성기는 진정 난수 생성기가 생성하는 난수에 응답하여 하나의 주기 동안 카운터가 생성하는 수의 순서를 재배치하여 외부로 출력할 수 있다. 의사 난수 생성기로 인하여, 탐지부는 외부로부터 부적절한 접근이 발생한 경우, 일정 시간 내에 이를 탐지할 수 있다. 즉, 탐지부는 의사 난수 생성기의 하나의 주기 내에 제1 또는 제2 도선들의 단선 또는 합선을 탐지할 수 있다.
도 5는 본 발명의 일실시예에 따른 집적 회로의 최상위 층의 구조를 나타낸다. 보호면은 집적 회로의 최상위 층에 배치되기 때문에 공격자가 보안 대상 회로에 접근하기 위해서는 보호면을 해체하거나 우회하는 작업을 수행할 수 있다. 이러한 공격자의 작업을 방해하기 위하여 보호면은 복수 개의 도선들을 구비할 수 있고, 상기 도선들을 통해서 데이터를 송수신하고, 송수신된 데이터를 모니터링함으로써 공격자의 부적절한 접근을 탐지할 수 있다.
도 5에 도시된 바와 같이, 최상위 층(1000)은 데이터를 전송하는 복수 개의 제1 도선들(1110) 및 제2 도선들(1120)을 구비할 수 있고, 상기 도선들을 통해서 데이터를 송수신하는 제1 로직부(1200) 및 제2 로직부(1300)를 구비할 수 있다. 제1 로직부(1200)는 제1 도선들(1110)을 통해서 제2 로직부(1300)로 데이터를 송신하고, 제2 로직부(1300)로부터 제2 도선들(1120)을 통해서 데이터를 수신할 수 있다. 제2 로직부는 제1 로직부(1200)로 제2 도선들(1120)을 통해서 데이터를 송신하고, 제1 로직부(1200)로부터 제1 도선들(1110)을 통해서 데이터를 수신할 수 있다.
한편, 제1 로직부(1200)는 도 1에 도시된 탐지부(2100)와 통신하여 제1 도선들(1120)을 통해서 송신하는 데이터를 제어할 수 있다. 예컨대, 도 5에 도시된 바와 같이 제1 로직부(1200)는 탐지부로부터 제1 패턴(PAT_1)을 수신하여 제1 도선들(1120) 중 적어도 하나를 통해서 제2 로직부로 송신할 수 있다. 또한, 탐지부는 제1 로직부(1200)에 대하여 제어 신호(CTRL)를 전송하여 제1 로직부(1200)가 제1 도선들(1110)을 통해서 데이터를 송신하는 시점을 조절할 수 있다. 제어 신호(CTRL)는 시프트 신호, 선택 신호 및 출력 활성화 신호 등을 포함할 수 있다. 또한, 제1 로직부(1200)는 제2 도선들(1120)을 통해서 수신되는 데이터에 기반한 탐지 패턴(PAT_DET)을 탐지부로 전송할 수 있다.
제2 로직부(1300)는 조합 논리 회로를 포함할 수 있으며, 제1 도선들(1110)을 통해서 제1 로직부(1200)로부터 수신한 데이터에 대하여 논리 연산을 수행한 후, 그 결과 데이터를 제2 도선들(1120)을 통해서 제1 로직부(1200)로 송신할 수 있다. 제2 로직부의 자세한 구조는 후술하기로 한다.
도 5에서 제1 도선들(1110) 및 제2 도선들(1120)은 서로 평행한 직선으로 도시되었으나 각각 인접한 도선과 합선되지 않으면서 구부러진 형태가 될 수 있다. 또한, 도 5에서는 제1 도선들(1110) 및 제2 도선들(1120)에 포함되는 각각의 도선들이 서로 교차하여 배치되어 있으나, 제1 도선들(1110) 및 제2 도선들(1120) 각각에 포함되는 복수 개의 도선들이 무리 지어 배치될 수 있다.
도 6은 도 5의 제1 및 제2 로직부의 일 구현 예를 나타낸다. 도 6에 도시된 바와 같이, 제1 로직부(1210)는 복수 개의 플립플롭(flipflop)들을 구비할 수 있고, 각각의 플립플롭들의 클락 및 출력단은 각각 탐지부로부터 수신되는 시프트 신호(SHIFT) 및 탐지부로 전송되는 탐지 패턴과 연결될 수 있다. 제1 로직부(1210)가 탐지부로부터 수신하는 제1 패턴(PAT_1)은 입력 플립플롭(1211)의 입력단에 연결될 수 있고, 탐지부로 전송하는 탐지 패턴은 출력 플립플롭(1213)의 출력단에 연결될 수 있다. 하나 이상의 전달 플립플롭들(1212)의 입력단은 제2 도선들(1120)과 연결되고, 그 출력단은 제1 도선들(1110)과 연결될 수 있다.
제2 로직부(1310)는 복수 개의 조합 논리 회로를 구비할 수 있고, 각각의 조합 논리 회로의 입력단은 제1 도선들(1110)과 연결되고, 그 출력단은 제2 도선들(1120)과 연결될 수 있다. 각각의 조합 논리 회로는 서로 다른 논리 연산을 수행할 수 있도록 설계될 수 있다. 예컨대, 도 6에 도시된 바와 같이, 제1 조합 논리 회로(1311) 및 제2 조합 논리 회로(1312)는 같은 입력 데이터에 대하여 서로 다른 데이터를 출력할 수 있다.
제1 도선들(1110) 및 제2 도선들(1120)을 통해서 전송되는 신호들에 대한 공격자들의 예측 가능성을 감소시키기 위하여, 탐지부는 제1 로직부(1201)로 전송하는 시프트 신호(SHIFT)를 중단시킬 수 있다. 예컨대, 탐지부는 시프트 신호(SHIFT)의 전송을 중단함으로써, 제1 도선들(1110) 및 제2 도선들(1120)을 통해서 송수신되는 데이터가 유지될 수 있다. 즉, 탐지부는 시프트 신호(SHIFT)를 불규칙적으로 전송하여 제1 도선들(1110) 및 제2 도선들(1120)을 통해서 송수신되는 데이터에 대한 공격자들의 예측 가능성을 더욱 감소시켜 보안 장치를 해체하려는 시도를 방지할 수 있다.
도 7a 내지 7d는 도 5의 제1 로직부의 구현 예들을 나타낸다. 제1 로직부는 다양한 로직 회로를 포함할 수 있으며, 탐지부로부터 제어 신호를 수신할 수 있고, 제1 및 제2 도선들을 통해서 제2 로직부와 데이터를 송수신할 수 있다.
도 7a는 본 발명의 일실시예에 따른 도 5의 제1 로직부의 구현예를 나타낸다. 플립플롭(flipflop)은 클락 신호의 상승 또는 하강 에지(edge)에 응답하여 입력 데이터를 출력하는 반면, 래치(1221)는 인에이블 입력으로 수신되는 신호가 활성화(active)되는 경우 입력 데이터를 출력하는 동작을 수행할 수 있다. 래치(1221)는 적은 수의 트랜지스터로 구현 가능하므로, 제1 로직부(1220)가 집적 회로에서 차지하는 공간을 줄일 수 있다. 다만, 하나의 시프트 신호(SHIFT)가 필요한 플립플롭과 달리, 도 7a에 도시된 바와 같이 인접한 래치(1221)들은 각각 제1 시프트 신호(SHIFT_1) 및 제2 시프트 신호(SHIFT_2)를 수신할 수 있고, 탐지부는 제1 로직부(1220)으로 전송하는 제1 시프트 신호(SHIFT_1) 및 제2 시프트 신호(SHIFT_2)를 서로 다른 시점에 활성화 시킬 수 있다.
도 7b는 본 발명의 다른 실시예에 따른 도 5의 제1 로직부의 구현예를 나타낸다. 멀티플렉서(1232)의 입력단은 인접한 플립플롭의 출력단 및 제2 도선들 중 적어도 하나와 연결될 수 있고, 선택 신호(SEL)에 응답하여 양 입력단 중에 어느 하나를 출력단과 연결할 수 있다. 멀티플렉서(1232)의 출력단은 인접한 플립플롭의 입력단에 연결될 수 있다. 보안 장치의 초기 동작시, 탐지부는 멀티플렉서(1232)의 출력단이 인접한 플립플롭의 출력단과 연결되도록 선택 신호(SEL)를 제어할 수 있다. 또한, 제1 로직부(1230)가 제1 도선들(1110)을 통해서 복수의 제1 패턴(PAT_1)들을 출력할 때까지, 탐지부는 시프트 신호(SHIFT)의 에지를 발생시키는 동시에, 일련의 제1 패턴(PAT_1)을 제1 로직부(1230)로 전송할 수 있다. 이후 탐지부는 선택 신호(SEL)를 제어하여 멀티플렉서(1232)가 제2 도선들(1120)을 통해서 수신하는 데이터를 출력하도록 제어할 수 있다. 탐지부는 시프트 신호(SHIFT)의 에지를 발생시키고, 탐지 패턴(PAT_DET)을 수신하여 제1 도선들(1110) 또는 제2 도선들(1120)의 단선 또는 합선을 탐지할 수 있다.
도 7c는 본 발명의 다른 실시예에 따른 도 5의 제1 로직부의 구현예를 나타낸다. 최상위 층이 포함하는 제1 및 제2 도선들은 집적 회로의 양단을 가로지르는 형태로 배치되므로 도선의 길이가 길고, 이에 따라 제1 및 제2 도선들이 가지는 캐패시턴스(capacitance)가 상대적으로 높을 수 있다. 따라서, 제1 및 제2 도선들에 인가되는 데이터의 변화 또는 제1 및 제2 도선들이 속하는 각각의 도선에 인가되는 신호의 천이(transition)가 발생할수록 전류소모가 증가할 수 있고, 결과적으로 보안 장치의 전체 전력 소모도 증가할 수 있다. 이를 방지하기 위하여 제1 또는 제2 로직부는 복수 개의 스위치들을 구비할 수 있고, 상기 스위치들은 제1 또는 제2 도선들에 연결될 수 있다. 스위치들은 탐지부에 의하여 제어될 수 있고, 3상 버퍼(tri-state buffer)를 포함할 수 있다.
도 7c에 도시된 바와 같이, 제1 로직부(1240)는 플립플롭(1241), 멀티플렉서(1242) 및 3상 버퍼(1243)를 구비할 수 있다. 플립플롭(1241), 멀티플렉서(1242) 및 3상 버퍼(1243)는 탐지부로부터 수신되는 시프트 신호(SHIFT), 선택 신호(SEL) 및 출력 활성화 신호(OE) 각각에 의해서 제어될 수 있다. 도 7b의 설명 부분에서 언급한 바와 같이, 보안 장치의 초기 동작시, 제1 로직부(1230)에 속하는 플립플롭(1241)들의 출력단에 탐지부로부터 수신되는 일련의 제1 패턴(PAT_1)이 출력될 때까지, 탐지부는 시프트 신호(SHIFT) 및 선택 신호(SEL)를 제어할 수 있다. 또한, 탐지부는 제1 도선을 통하여 각 플립플롭(1241)의 출력 데이터가 제1 도선들(1110)을 통해서 전달되지 않도록 출력 활성화 신호(OE)를 제어할 수 있다. 이에 따라, 플립플롭(1241)들이 일련의 제1 패턴(PAT_1)을 제1 도선들(1110)을 통해서 출력할 수 있는 시점까지 제1 도선들(1110)에 인가되는 데이터의 변화를 방지하여 전력 소모를 줄일 수 있다.
도 7d는 본 발명의 다른 실시예에 따른 도 5의 제1 로직부의 구현예를 나타낸다. 제1 로직부가 차지하는 공간을 줄이기 위하여, 이상의 실시예들에서 플립플롭은 조합 논리 회로로 대체될 수 있다. 예컨대, 제1 로직부(1250)는 하나 이상의 플립플롭(1251)과 하나 이상의 조합 논리 회로(1252)를 구비할 수 있다. 각 플립플롭(1251)은 탐지부로부터 수신하는 시프트 신호(SHIFT)의 에지에 따라 입력 데이터를 출력하는 반면, 각 조합 논리 회로(1252)는 입력 데이터를 논리 연산하고, 그 결과를 조합 논리 회로(1252)의 전달지연시간(propagation delay)이 지난 후에 출력할 수 있다. 집적 회로에서 허용되는 공간의 크기에 따라 제1 로직부(1250)가 구비하는 플립플롭(1251) 및 조합 논리 회로(1252)의 개수가 가변될 수 있다.
도 7b 내지 7d에서 제1 로직부는 플립플롭을 포함하는 것으로 도시되었지만, 도 7a에 도시된 바와 같이 플립플롭은 래치로 대체될 수 있고, 그에 따라 탐지부로부터 추가적인 시프트 신호를 수신할 수 있다.
도 8은 도 5의 제2 로직부의 일 구현예를 나타낸다. 제2 로직부(1320)는 복수 개의 조합 논리 회로(1321)들을 구비할 수 있다. 또한, 제2 로직부(1320)는 탐지부로부터 제2 패턴(PAT_2)을 수신할 수 있고, 제2 로직부(1320)에 속하는 조합 논리 회로(1321)는 제1 도선들(1110)을 통해서 수신되는 데이터뿐만 아니라 제2 패턴(PAT_2)을 논리 연산하고, 그 결과를 제2 도선들(1120)을 통해서 송신할 수 있다. 본 실시예에 있어서, 제2 로직부(1320)가 제2 패턴(PAT_2)을 수신함으로써 제1 도선들(1110) 및 제2 도선들(1120)을 통해서 전송되는 데이터에 대한 공격자들의 예측가능성을 더욱 감소시킬 수 있다.
도 9는 본 발명의 일실시예에 따른 보안 장치의 동작을 나타내는 플로우차트이다. 탐지부에 속하는 패턴 생성부는 제어부가 전송하는 시프트 신호에 따라 패턴을 생성할 수 있다(S10). 앞서 언급한 바와 같이 패턴 생성부는 적어도 하나 이상의 난수를 생성하는 난수 생성기를 포함할 수 있으며, 상기 패턴은 난수 생성기가 생성하는 난수를 포함할 수 있다. 최상위 층에 속하는 제1 로직부는 패턴 생성부로부터 패턴을 수신할 수 있다.
탐지부로부터 수신되는 시프트 신호에 따라 제1 로직부는 일련의 패턴을 제1 도선들을 통해서 출력이 가능할 때까지 패턴을 시프트할 수 있다(S20). 또한, 패턴 생성부는 각각의 시프트 신호 마다 서로 다른 패턴을 생성하여 제1 로직부로 전송할 수 있다. 제2 로직부는 제1 도선들을 통해서 데이터를 수신하고, 수신된 데이터에 기반한 데이터를 제2 도선들을 통해서 제1 로직부로 송신할 수 있다(S30). 앞서 언급한 바와 같이, 제2 로직부는 제1 도선들을 통해서 수신하는 데이터를 논리 연산할 수 있고, 논리 연산의 결과 데이터를 제2 도선들을 통해서 송신할 수 있다.
제1 로직부는 제2 도선들을 통해서 수신되는 데이터를 시프트 신호에 따라 시프트하여 제1 도선들을 통해서 송신할 수 있다(S40). 도 7b에서 설명한 바와 같이 제1 로직부는 복수 개의 멀티플렉서를 구비할 수 있고, 패턴 생성부로부터 수신한 일련의 패턴 및 제2 도선들을 통해서 수신한 데이터 중에서 선택하여 제1 도선을 통해서 송신할 수 있다.
제1 로직부는 제2 도선들을 통해서 수신한 데이터에 기반한 탐지 패턴을 탐지부로 송신할 수 있고(S50), 탐지부는 탐지 패턴과 예상 패턴을 비교할 수 있다(S60). 탐지 패턴과 예상 패턴이 일치하는 경우, 시프트 신호에 따라 제1 및 제2 도선들을 통해서 데이터를 송수신하고, 그에 따라 탐지 패턴과 예상 패턴을 비교하는 과정을 반복할 수 있다. 만약 제1 또는 제2 도선들에 있어서 단선이나 합선이 발생하여 탐지 패턴과 예상 패턴이 불일치하는 경우, 탐지부는 외부로부터 집적 회로에 대한 부적절한 접근이 있음을 알리는 신호를 출력할 수 있다(S70).
도 10은 본 발명의 일실시예에 따른 보안 장치를 장착하는 스마트 카드 및 그 단면을 나타낸다. 스마트 카드(3000)는 전자적으로 대금을 지불하는 등 다양한 용도로 사용될 수 있는 휴대용 카드를 말한다. 스마트 카드(3000)는 포트 영역(3100) 및 마이크로 칩(3200)을 구비할 수 있다. 포트 영역(3100)은 마이크로 칩(3200)과 복수 개의 와이어들(미도시)을 통해서 연결되고, 외부기기(미도시)와 마이크로 칩(3200)은 포트 영역(3100)을 통해서 서로 통신할 수 있다. 스마트 카드(3000)가 내장하는 마이크로 칩(3200)은 앞서 언급한 본 발명의 다양한 실시예에 따른 보안 장치를 구비할 수 있다. 공격자들은 스마트 카드(3000)를 해체하여 마이크로 칩(3200)에 저장된 데이터를 알아내거나 변경하기 위하여 탐침을 시도할 수 있다. 보안 장치는 마이크로 칩(3200)의 최상위 층에 배치되어 공격자들의 부적절한 접근을 방지할 수 있다.
도 11은 본 발명의 일실시예에 따른 보안 장치를 장착하는 집적 회로의 구현예를 나타낸다. 집적 회로(4000)는 하나 이상의 층을 구비할 수 있고, 최상위 층(4100)은 복수의 도선들(4110)을 구비할 수 있다. 하위 층(4200)은 비휘발성 메모리(non-volatile memory, NVM)(4210), 비휘발성 메모리 관리부(4220) 및 탐지부(4230)를 구비할 수 있다. 비휘발성 메모리(4210)는 외부로부터 비밀이 유지되어야 할 데이터를 저장할 수 있으며, 비휘발성 메모리(4210)를 외부의 부적절한 접근으로부터 보호하기 위하여 집적 회로(4000)는 보안 장치(4300)를 구비할 수 있다. 보안 장치(4300)는 복수의 도선들(4110) 및 탐지부(4230)를 구비할 수 있다.
앞서 설명한 본 발명의 다양한 실시예들에 따른 보안 장치(4300)가 집적 회로(4000)에 적용될 수 있다. 본 발명의 일실시예에 따라, 탐지부(4230)는 최상위 층(4100)에 속하는 복수의 도선들(4110)을 통해서 전송되는 데이터를 모니터링할 수 있다. 공격자들에 의하여 도선들(4110)에 대한 단선 또는 합선이 발생하는 경우, 탐지부(4230)는 이를 탐지하여 에러 신호를 출력할 수 있다. 비휘발성 메모리 관리부(4220)는 탐지부(4230)로부터 에러 신호를 수신할 수 있고, 공격자들이 비휘발성 메모리(4210)에 저장된 데이터에 접근하지 못하도록 필요한 동작을 수행할 수 있다. 예컨대, 비휘발성 메모리 관리부(4220)가 에러 신호를 수신하는 경우, 비휘발성 메모리 관리부(4220)는 비휘발성 메모리(4210)에 저장된 데이터를 소거할 수 있다. 또한, 비휘발성 메모리(4210)가 저장하는 데이터가 비휘발성 메모리(4210)의 외부로 출력되지 않도록, 비휘발성 메모리(4210)가 포함하는 제어 회로의 동작에 장애를 발생시킬 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 하나 이상의 제1 및 제2 도선을 구비하는 보호면;
    제1 패턴을 수신하고, 상기 제1 패턴에 기반한 데이터를 상기 제1 도선을 통해서 송신하고, 상기 제2 도선을 통해서 수신된 데이터에 기반한 검출 패턴을 출력하는 제1 로직부;
    상기 제1 도선을 통해서 수신된 데이터를 논리 연산하여 상기 제2 도선을 통해서 송신하는 제2 로직부; 및
    상기 제1 로직부로 상기 제1 패턴을 제공하고, 상기 제1 로직부로부터 상기 검출 패턴을 수신하여 외부로부터의 접근을 탐지하는 탐지부;를 포함하는 것을 특징으로 하는 보안 장치.
  2. 제1항에 있어서,
    상기 탐지부는 상기 제2 로직부로 제2 패턴을 더 제공하고,
    상기 제2 로직부는 상기 제1 도선을 통해서 수신되는 데이터 및 상기 제2 패턴을 논리 연산한 결과를 상기 제2 도선을 통해서 송신하는 것을 특징으로 하는 보안 장치.
  3. 제1항에 있어서,
    상기 보안 장치는 복수의 층(Layer)들에 배치되며,
    상기 보호면, 제1 및 제2 로직부는 상기 복수의 층들 중 최상위 층에 배치되고,
    상기 탐지부는 상기 보호면의 하부 층에 배치되는 것을 특징으로 하는 보안 장치.
  4. 제1항에 있어서,
    상기 보호면은 복수 개의 제1 및 제2 도선들을 포함하고,
    상기 제1 로직부는 상기 제2 도선들을 통해서 수신된 데이터를 시프트하여 상기 제1 도선들을 통해서 더 송신하고,
    상기 탐지부는 상기 제1 로직부의 시프트 동작을 제어하는 것을 특징으로 하는 보안 장치.
  5. 제4항에 있어서,
    상기 제1 로직부는 복수 개의 플립플롭(flipflop)들 및/또는 래치(latch)들을 구비하고,
    상기 제1 도선들 각각은 상기 플립플롭 또는 래치의 출력단에 연결되는 것을 특징으로 하는 보안 장치.
  6. 제1항에 있어서,
    상기 탐지부는 적어도 하나의 패턴을 생성하는 패턴 생성부; 상기 패턴 생성부를 제어하고, 상기 패턴에 기초한 예상 패턴을 생성하는 제어부; 및 상기 검출 패턴 및 상기 예상 패턴을 수신하여 서로 비교하는 비교부;를 구비하고,
    상기 패턴 생성부는 상기 제어부로부터 수신되는 제어신호에 응답하여 난수를 생성하는 난수 생성기를 포함하는 것을 특징으로 하는 보안 장치.
  7. 제1항에 있어서, 상기 보안 장치는
    스마트 카드가 포함하는 칩에 대한 외부의 접근을 탐지하기 위한 것으로서,
    상기 보호면이 상기 칩의 최상위 층에 배치되는 것을 특징으로 하는 보안 장치.
  8. 복수의 층들을 구비하는 집적 회로에 있어서,
    상기 복수의층들 중 제1 층에 배치되고, 하나 이상의 제1 및 제2 도선을 구비하는 보호면;
    상기 제1 층에 배치되며, 제1 패턴을 수신하고, 상기 제1 패턴에 기반한 데이터를 상기 제1 도선을 통해서 송신하고, 상기 제2 도선을 통해서 수신된 데이터에 기반한 검출 패턴을 출력하는 제1 로직부;
    상기 제1 층에 배치되고, 상기 제1 도선을 통해서 수신된 데이터를 논리 연산하여 상기 제2 도선들을 통해서 송신하는 제2 로직부;
    상기 제1 층의 하부에 위치하는 제2 층에 배치되는 보안 대상 회로부; 및
    상기 제2 층에 배치되고, 상기 제1 로직부로 상기 제1 패턴을 제공하고, 상기 제1 로직부로부터 상기 검출 패턴을 수신하여 상기 집적 회로에 대한 외부로부터의 접근을 탐지하는 탐지부;를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서,
    상기 보호면은 복수 개의 제1 및 제2 도선들을 포함하고,
    상기 제1 로직부는 상기 제2 도선들을 통해서 수신된 데이터를 시프트하여 상기 제1 도선들을 통해서 송신하고,
    상기 탐지부는 상기 제1 로직부의 시프트 동작을 제어하는 것을 특징으로 하는 집적 회로.
  10. 제8항에 있어서,
    상기 보안 대상 회로부는 비휘발성 메모리 및 비휘발성 메모리 관리부를 포함하고,
    상기 메모리 관리부는 상기 탐지부로부터 수신되는 신호에 응답하여, 상기 메모리에 저장된 데이터를 변경하는 것을 특징으로 하는 집적 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210089960A (ko) * 2020-01-09 2021-07-19 삼성전자주식회사 침습성 공격을 검출하기 위한 장치 및 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450644B2 (en) * 2012-09-19 2016-09-20 Qualcomm Incorporated Higher order multiple input multiple output in ethernet
EP3147830B1 (en) * 2015-09-23 2020-11-18 Nxp B.V. Protecting an integrated circuit
US10547461B2 (en) 2017-03-07 2020-01-28 Nxp B.V. Method and apparatus for binding stacked die using a physically unclonable function

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE350766T1 (de) * 2000-08-21 2007-01-15 Infineon Technologies Ag Vorrichtung zum schutz einer integrierten schaltung
US20040212017A1 (en) * 2001-08-07 2004-10-28 Hirotaka Mizuno Semiconductor device and ic card
KR100528477B1 (ko) * 2003-07-22 2005-11-15 삼성전자주식회사 스마트카드의 해킹검지회로
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
FR2888975B1 (fr) * 2005-07-21 2007-09-07 Atmel Corp Procede de securisation pour la protection de donnees
WO2007086046A2 (en) * 2006-01-24 2007-08-02 Nds Limited Chip attack protection
US7352203B1 (en) * 2006-12-26 2008-04-01 Atmel Corporation Method to reduce power in active shield circuits that use complementary traces
KR101299602B1 (ko) * 2007-03-27 2013-08-26 삼성전자주식회사 리버스 엔지니어링을 보호하는 집적회로
US7982488B2 (en) * 2009-05-29 2011-07-19 Infineon Technologies Ag Phase-change memory security device
US20120081226A1 (en) * 2010-10-05 2012-04-05 Yun Xiang Technology Inc. Burglarproof security system and installing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210089960A (ko) * 2020-01-09 2021-07-19 삼성전자주식회사 침습성 공격을 검출하기 위한 장치 및 방법

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