KR20140065909A

KR20140065909A - 송신회로, 수신회로 및 송/수신 시스템

Info

Publication number: KR20140065909A
Application number: KR1020120132965A
Authority: KR
Inventors: 이현우
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-11-22
Filing date: 2012-11-22
Publication date: 2014-05-30
Also published as: CN103841068A; US20140140431A1; US9020028B2; TWI573022B; TW201421251A

Abstract

송/수신 시스템은, 전송 라인; 상기 전송 라인으로 클럭을 전송하되, 데이터의 논리 레벨에 따라 상기 클럭의 진폭을 조절하는 송신회로; 및 상기 전송 라인으로 전달되는 클럭을 수신하고, 상기 클럭의 진폭을 검출해 상기 데이터를 복원하는 수신회로를 포함한다.

Description

송신회로, 수신회로 및 송/수신 시스템{TRANSMITTER CIRCUIT, RECEIVER CIRCUIT AND TRANSMIT/RECEIVE SYSTEM}

본 발명은 데이터를 송신 및 수신하는 기술에 관한 것이다.

각종 집적회로 칩은 혼자 동작하지 않으며, 주변의 칩들과 데이터를 주고 받으며 동작한다. 예를 들어, DRAM, Flash 등의 메모리 칩들은 메모리 콘트롤러(memory controller)와 데이터를 주고 받으며, CPU 또한 마더보드 상의 각종 칩들과 데이터를 주고 받는다.

도 1은 종래의 송신 회로(110)과 수신 회로(120) 간의 데이터 전송 방식을 나타낸 도면이다.

도 1을 참조하면, 송신 회로(110)은 수신 회로(120)으로 클럭(CLK, CLKB)과 함께 데이터(DATA1, DATA2)를 전송한다. 그러면, 수신 회로(120)은 클럭(CLK, CLKB)에 동기해 데이터(DATA1, DATA2)를 수신한다. 안정적으로 고주파(고속) 데이터를 주고받기 위해서는 데이터에 동기된 클럭이 필수적이기에 고속의 송/수신 시스템에서는 대부분 도 1과 같은 데이터 전송 방식을 사용한다.

일부의 송/수신 시스템에서는 클럭 없이 데이터만을 전송하고, 클럭 데이터 복원회로(CDR: Clock Data Recovery circuit)를 이용해 데이터 내부에 포함된 클럭을 복원하는 방식을 사용하는데, 클럭 데이터 복원회로는 기본적으로 클럭 생성기와 유사한 구조를 가지므로 많은 전류를 소모하고 안정적으로 동작하지도 못한다는 문제점이 있다.

본 발명의 실시예는, 하나의 라인에 클럭과 데이터를 동시에 송/수신하면서도 적은 전류를 소모하며, 안정적인 고속 송/수신이 가능한 기술을 제공한다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 송/수신 시스템은, 전송 라인; 상기 전송 라인으로 클럭을 전송하되, 데이터의 논리 레벨에 따라 상기 클럭의 진폭을 조절하는 송신회로; 및 상기 전송 라인으로 전달되는 클럭을 수신하고, 상기 클럭의 진폭을 검출해 상기 데이터를 복원하는 수신회로를 포함할 수 있다.

또한, 본 발명의 일실시예에 따른 송신회로는, 전송 라인으로 클럭을 구동하는 제1드라이버; 및 상기 전송 라인으로 상기 클럭을 구동하되, 데이터가 제1레벨이면 활성화되고 상기 데이터가 제2레벨이면 비활성화되는 제2드라이버를 포함할 수 있다.

또한, 본 발명의 일실시예에 따른 수신회로는, 전송 라인으로 수신된 신호의 논리 하이와 논리 로우를 검출해 클럭을 복원하는 클럭 수신부; 및 상기 전송 라인으로 수신된 신호의 진폭을 검출해 데이터를 복원하는 데이터 수신부를 포함할 수 있다.

또한, 본 발명의 다른 실시예에 따른 송/수신 시스템은, 제1전송 라인; 제2전송 라인; 상기 제1전송 라인으로 정클럭을 전송하되, 제1데이터의 논리 레벨에 따라 상기 정클럭의 진폭을 조절하는 제1송신부; 상기 제2전송 라인으로 부클럭을 전송하되, 제2데이터의 논리 레벨에 따라 상기 부클럭의 진폭을 조절하는 제2송신부; 및 상기 제1전송 라인과 상기 제2전송 라인으로 전달되는 정클럭과 부클럭을 수신하고, 수신된 상기 정클럭의 진폭을 검출해 상기 제1데이터를 복원하고, 수신된 상기 부클럭의 진폭을 검출해 상기 제2데이터를 복원하는 수신회로를 포함할 수 있다.

또한, 본 발명의 다른 실시예에 따른 수신회로는, 제1전송 라인으로 수신된 신호와 제2전송 라인으로 수신된 신호를 비교해 정클럭과 부클럭을 복원하는 클럭 수신부; 및 상기 제1전송 라인으로 수신된 신호의 진폭을 검출해 제1데이터를 복원하고, 상기 제2전송 라인으로 수신된 신호의 진폭을 검출해 제2데이터를 복원하는 데이터 수신부를 포함할 수 있다.

본 발명의 실시예에 따르면, 클럭과 데이터가 하나의 전송라인으로 동시에 전송되므로 데이터 전송에 필요한 라인의 개수를 줄이면서도, 안정적인 고속 동작이 가능하다는 장점이 있다.

또한, 복잡하며 전류 소모가 많은 클럭 발생기 기반의 클럭 데이터 복원회로를 사용할 필요도 없다는 장점이 있다.

도 1은 종래의 송신 회로(110)와 수신 회로(120) 간의 데이터 전송 방식을 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 송/수신 시스템의 구성도.
도 3은 도 2의 송신회로(210)의 일실시예 구성도.
도 4는 도 2의 수신회로(220)의 일실시예 구성도.
도 5는 도 2 내지 도 4에서 설명한 송신회로(210)와 수신회로(220)의 동작을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 송/수신 시스템의 구성도.
도 7은 도 6의 송신회로(610)의 일실시예 구성도.
도 8은 도 6의 수신회로(620)의 일실시예 구성도.
도 9는 도 6 내지 도 8에서 설명한 송신회로(610)와 수신회로(620)의 동작을 설명하기 위한 도면.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 송/수신 시스템의 구성도이다.

도 2를 참조하면, 송/수신 시스템은 송신회로(210)와 수신회로(220) 그리고 전송 라인(LINE)을 포함한다. 송신회로(210)와 수신회로(220)는 서로 다른 집적회로 칩 상에 구비되는 것이 일반적이나, 동일한 칩 내부에 송신회로(210)와 수신회로(220)가 구비될 수도 있다.

송신회로(210)는 기본적으로 클럭(CLK)을 전송 라인(LINE)으로 전송한다. 그런데, 송신회로(210)가 전송 라인(LINE)으로 전송하는 클럭(CLK)의 진폭(amplitude)은 데이터(DATA)의 값에 따라 결정된다. 예를 들어, 송신회로(210)는 데이터가 '1'이면 전송 라인(LINE) 상의 클럭(CLK)의 진폭을 크게하고 데이터(DATA)가 '0'이면 전송 라인(LINE) 상의 클럭(CLK)의 진폭을 작게한다. 즉, 송신회로(210)는 데이터(DATA)의 값에 따라서 진폭이 변경되는 클럭(CLK)을 전송 라인(LINE)으로 전송한다.

수신회로(220)는 전송라인(LINE)의 신호를 입력받고, 전송라인(LINE)의 신호의 논리 레벨이 '1'이면 클럭(CLK)을 '1'로 인식하고 전송라인(LINE)의 신호의 논리 레벨이 '0'이면 클럭(CLK)을 '0'으로 인식한다. 그리고, 전송라인(LINE)의 신호의 진폭을 감지해 데이터(DATA)를 '0' 또는 '1'로 인식한다.

도 3은 도 2의 송신회로(210)의 일실시예 구성도이다.

도 3을 참조하면, 송신회로(210)는 제1드라이버(310)와 제2드라이버(320)를 포함한다.

제1드라이버(310)는 클럭(CLK)을 입력받아 전송 라인(LINE)으로 구동한다. 제1드라이버(310)에는 전송 라인(LINE)을 풀업 구동하기 위한 제1풀업 전압(V_PU1)과 전송 라인(LINE)을 풀다운 구동하기 위한 제1풀다운 전압(V_PD1)이 공급된다.

제2드라이버(320) 역시 클럭(CLK)을 전송 라인(LINE)으로 구동한다. 그러나, 제2드라이버(320)는 데이터(DATA)가 '1'의 값을 가질 때만 활성화되며 데이터(DATA)가 '0'의 값을 가질 때는 비활성화된다. 즉, 제2드라이버(320)는 데이터(DATA)가 '1'의 값을 가지면 클럭(CLK)을 전송 라인(LINE)으로 구동하지만 데이터(DATA)가 '0'의 값을 가지면 클럭(CLK)을 전송 라인(LINE)으로 구동하지 않는다. 제2드라이버(320)에는 전송 라인(LINE)을 풀업 구동하기 위한 제2풀업 전압(V_PU2)과 전송 라인(LINE)을 풀다운 구동하기 위한 제2풀다운 전압(V_PD2)이 공급된다. 제2풀업 전압(V_PU2)은 제1풀업 전압(V_PU1)보다 높은 레벨을 가지며, 제2풀다운 전압(V_PD2)은 제1풀다운 전압(V_PD1)보다 낮은 레벨을 가진다.

송신회로(210)로 입력되는 데이터(DATA)의 값이 '0'인 경우에는 제1드라이버(310)만 클럭(CLK)을 전송 라인(LINE)으로 구동하지만, 데이터(DATA)의 값이 '1'인 경우에는 제1드라이버(310)와 제2드라이버(320)가 동시에 클럭(CLK)을 전송 라인(LINE)으로 구동한다. 따라서, 데이터(DATA)의 값에 따라서 전송 라인(LINE)으로 구동되는 클럭(CLK)의 진폭이 달라진다.

도 3에서는 제1드라이버(310)와 제2드라이버(320)에 공급되는 풀업 전압들(V_PU1, V_PU2) 및 풀다운 전압들(V_PD1, V_PD2)이 서로 다른 것을 예시하였으나, 제1드라이버(310)와 제2드라이버(320)에 동일한 풀업 전압 및 풀다운 전압이 공급될 수도 있다(즉, V_PU1=V_PU2, V_PD1=V_PD2 일 수 있다). 제1드라이버(310)와 제2드라이버(320)가 동일한 풀업 전압과 풀다운 전압을 사용하더라도, 제1드라이버(310)만 클럭(CLK)을 구동하는 경우와 제1드라이버(310)와 제2드라이버(320)가 동시에 클럭(CLK)을 구동하는 경우에 구동력의 차이가 있으므로 전송 라인(LINE)으로 구동되는 클럭(CLK)의 진폭이 달라질 수 있기 때문이다.

도 4는 도 2의 수신회로(220)의 일실시예 구성도이다.

도 4를 참조하면, 수신회로(220)는 클럭(CLK)을 수신하기 위한 클럭 수신부(410)와 데이터를 수신하기 위한 데이터 수신부(420, 430)를 포함한다. 데이터 수신부는 이븐(even) 데이터 수신부(420)와 오드(odd) 데이트 수신부(430)로 구성된다.

클럭 수신부(410)는 전송 라인(LINE)으로 수신된 신호를 제1기준전압(VREF1)과 비교해 클럭(CLK)을 복원한다. 전송 라인(LINE)으로 수신된 신호의 전압 레벨이 제1기준전압(VREF1)보다 높으면 클럭(CLK)을 '1'의 값으로 복원하고 전송 라인(LINE)으로 수신된 신호의 전압 레벨이 제1기준전압(VREF1)보다 낮으면 클럭(CLK)을 '0'의 값으로 복원한다. 여기서, 제1기준전압(VREF1)은 신호의 논리가 '1'인지 '0'인지를 구별하는 기준이 되는 전압을 의미한다.

이븐 데이터 수신부(420)는 전송 라인(LINE)으로 수신된 신호로부터 이븐 데이터(E_DATA)를 복원한다. 이븐 데이터(E_DATA)는 클럭(CLK)의 '1'구간에 동기된 데이터를 의미한다. 이븐 데이터 수신부(420)는 전송 라인(LINE)으로 수신된 신호와 제2기준전압(VREF2)의 레벨을 비교하고, 비교결과를 클럭에 동기해 샘플링해 이븐 데이터(E_DATA)를 복원한다. 이븐 데이터 수신부(420)는 차동버퍼(421)와 래치(422)를 포함할 수 있다. 차동버퍼(421)는 전송 라인(LINE)으로 수신된 신호와 제2기준전압(VREF2)을 비교해 전송 라인(LINE)으로 수신된 신호가 제2기준전압(VREF2)보다 높으면 '1'의 신호를 출력하고 전송 라인(LINE)으로 수신된 신호(LINE)가 제2기준전압(VREF2)보다 낮으면 '0'의 신호를 출력한다. 그리고, 래치(422)는 클럭(CLK)에 동기해(즉, 클럭(CLK)이 '1'의 레벨일 때), 차동버퍼(421)의 출력을 래치한다. 그리고 래치(422)에 래치된 신호가 바로 이븐 데이터(E_DATA)가 된다. 여기서, 제2기준전압(VREF2)은 제1기준전압(VREF1)보다 높은 레벨을 가지는 기준전압이다. 제2기준전압(VREF2)은 전송 라인(LINE) 신호가 진폭이 큰 '1'인 경우보다는 낮고, 전송 라인(LINE) 신호가 진폭이 작은 '1'인 경우보다는 높게 설정된다.

오드 데이터 수신부(430)는 전송 라인(LINE)으로 수신된 신호로부터 오드 데이터(O_DATA)를 복원한다. 오드 데이터(O_DATA)는 클럭(CLK)의 '0'구간에 동기된 데이터를 의미한다. 오드 데이터 수신부(430)는 전송라인(LINE)으로 수신된 신호와 제3기준전압(VREF3)의 레벨을 비교하고, 비교결과를 클럭(CLK)을 반전한 신호(CLKB)에 동기해 샘플링해 오드 데이터(O_DATA)를 복원한다. 오드 데이터 수신부(430)는 차동버퍼(431)와 래치(432)를 포함할 수 있다. 차동버퍼(431)는 전송 라인(LINE)으로 수신된 신호와 제3기준전압(VREF3)을 비교해 전송 라인(LINE)으로 수신된 신호가 제3기준전압(VREF3)보다 낮으면 '1'의 신호를 출력하고 전송 라인(LINE)으로 수신된 신호가 제3기준전압(VREF3)보다 높으면 '0'의 신호를 출력한다. 그리고 래치(432)는 신호(CLKB)에 동기해(즉 신호(CLKB)가 '1'이고 클럭(CLK)이 '0'일 때), 차동버퍼(431)의 출력을 래치한다. 그리고 래치(432)에 래치된 신호가 바로 오드 데이터(O_DATA)가 된다. 여기서 제3기준전압(VREF3)은 제1기준전압(VREF1)보다 낮은 레벨을 가지는 기준전압이다. 제3기준전압(VREF3)은 전송라인(LINE)의 신호가 진폭이 큰 '1'인 경우보다는 높고, 전송라인(LINE)의 신호가 진폭이 작은 '1'인 경우보다는 낮게 설정된다.

도 5는 도 2 내지 도 4에서 설명한 송신회로(210)와 수신회로(220)의 동작을 설명하기 위한 도면이다.

도 5의 (a)는 송신회로(210)가 전송라인(LINE)으로 송신하는 신호의 레벨을 도시한 도면이고, 도 5의 (b)는 수신회로(220)가 전송라인(LINE)의 신호 레벨을 이용해 복원한 클럭(CLK)과 데이터(DATA)의 레벨을 나타낸다. (b)의 데이터에서 E로 표시된 데이터는 이븐 데이터 수신부(420)가 복원한 이븐 데이터(E_DATA)를 나타내고, O로 표시된 데이터는 오드 데이터 수신부(430)가 복원한 오드 데이터(O_DATA)를 나타낸다.

도 5를 참조하면, 송신회로(210)는 데이터(DATA)의 레벨에 따라 전송 라인(LINE)으로 전송되는 클럭(CLK)의 진폭을 조절하고, 수신회로(220)는 전송 라인(LINE)으로 전송된 신호의 논리값을 이용해 클럭(CLK)을 복원하고 전송라인(LINE)으로 전송된 신호의 진폭을 이용해 데이터(DATA)를 복원하는 것을 확인할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 송/수신 시스템의 구성도이다. 도 6에서는 디퍼런셜(differential) 방식의 클럭(CLK, CLKB)을 이용하는 송/수신 시스템에 대해 알아보기로 한다.

도 6을 참조하면, 송/수신 시스템은 송신회로(610)와 수신회로(620)를 포함한다. 송신회로(610)와 수신회로(620)는 서로 다른 집적회로 칩 상에 구비되는 것이 일반적이나, 동일한 칩 내부에 송신회로(610)와 수신회로(620)가 구비될 수도 있다.

송신회로(610)는 기본적으로 정클럭(CLK)을 제1전송 라인(LINE1)으로 전송하고, 부클럭(CLKB)을 제2전송 라인(LINE2)으로 전송한다. 그런데, 송신회로(610)가 전송 라인들(LINE1, LINE2)로 전송하는 클럭들(CLK, CLKB)의 진폭은 데이터(DATA1, DATA2)의 값에 따라 결정된다. 예를 들어, 송신회로(610)는 제1데이터(DATA1)가 '1'이면 제1전송 라인(LINE1) 상의 정클럭(CLK)의 진폭을 크게하고 제1데이터(DATA1)가 '0'이면 제1전송 라인(LINE1) 상의 정클럭(CLK)의 진폭을 작게 한다. 또한, 제2데이터(DATA2)가 '1'이면 제2전송 라인(LINE2) 상의 부클럭(CLKB)의 진폭을 크게하고 제2데이터(DATA2)가 '0'이면 제2전송 라인(LINE2) 상의 부클럭(CLKB)의 진폭을 작게 한다. 즉, 송신회로(610)는 데이터(DATA1, DATA2)의 값에 따라서 진폭이 변경되는 클럭들(CLK, CLKB)을 전송 라인들(LINE1, LINE2)로 전송한다.

수신회로(620)는 제1전송 라인(LINE1)의 신호의 논리 레벨이 '1'이면 정클럭(CLK)을 '1'로 인식하고 제1전송 라인(LINE1)의 신호의 논리 레벨이 '0'이면 정클럭(CLK)을 '0'으로 인식한다. 그리고, 제1전송 라인(LINE1)의 신호의 진폭을 감지해 제1데이터(DATA1)를 '0' 또는 '1'로 인식한다. 또한, 제2전송 라인(LINE2)의 신호의 논리 레벨이 '1'이면 부클럭(CLKB)을 '1'로 인식하고 제2전송 라인(LINE2)의 신호의 논리 레벨이 '0'이면 부클럭(CLKB)을 '0'으로 인식한다. 그리고, 제2전송 라인(LINE2)의 신호의 진폭을 감지해 제2데이터(DATA2)를 '0' 또는 '1'로 인식한다.

도 7은 도 6의 송신회로(610)의 일실시예 구성도이다.

도 7을 참조하면, 송신회로는 제1드라이버(710), 제2드라이버(720), 제3드라이버(730) 및 제4드라이버(740)를 포함한다.

제1드라이버(710)는 정클럭(CLK)을 입력받아 제1전송 라인(LINE1)으로 구동한다. 제1드라이버(710)에는 제1전송 라인(LINE1)을 풀업 구동하기 위한 제1풀업 전압(V_PU1)과 제1전송 라인(LINE1)을 풀다운 구동하기 위한 제1풀다운 전압(V_PD1)이 공급된다.

제2드라이버(720) 역시 정클럭(CLK)을 제1전송 라인(LINE1)으로 구동한다. 그러나, 제2드라이버(720)는 제1데이터(DATA1)가 '1'의 값을 가질 때만 활성화되며 제1데이터(DATA1)가 '0'의 값을 가질 때는 비활성화된다. 즉, 제2드라이버(720)는 제1데이터(DATA1)가 '1'의 값을 가지면 정클럭(CLK)을 제1전송 라인(LINE1)으로 구동하지만 제1데이터(DATA1)가 '0'의 값을 가지면 정클럭(CLK)을 제1전송 라인(LINE1)으로 구동하지 않는다. 제2드라이버(720)에는 제1전송 라인(LINE1)을 풀업 구동하기 위한 제2풀업 전압(V_PU2)과 제1전송 라인(LINE1)을 풀다운 구동하기 위한 제2풀다운 전압(V_PD2)이 공급된다. 제2풀업 전압(V_PU2)은 제1풀업 전압(V_PU1)보다 높은 레벨을 가지며, 제2풀다운 전압(V_PD2)은 제1풀다운 전압(V_PD1)보다 낮은 레벨을 가진다.

제3드라이버(730)는 부클럭(CLKB)을 입력받아 제2전송 라인(LINE2)으로 구동한다. 제3드라이버(730)에는 제2전송 라인(LINE2)을 풀업 구동하기 위한 제1풀업 전압(V_PU1)과 제2전송 라인(LINE2)을 풀다운 구동하기 위한 제1풀다운 전압(V_PD1)이 공급된다.

제4드라이버(740) 역시 부클럭(CLKB)을 제2전송 라인(LINE1)으로 구동한다. 그러나, 제4드라이버(720)는 제2데이터(DATA2)가 '1'의 값을 가질 때만 활성화되며 제2데이터(DATA2)가 '0'의 값을 가질 때는 비활성화된다. 즉, 제4드라이버(740)는 제2데이터(DATA2)가 '1'의 값을 가지면 부클럭(CLKB)을 제2전송 라인(LINE2)으로 구동하지만 제2데이터(DATA2)가 '0'의 값을 가지면 부클럭(CLKB)을 제2전송 라인(LINE2)으로 구동하지 않는다. 제4드라이버(740)에는 제2전송 라인(LINE2)을 풀업 구동하기 위한 제2풀업 전압(V_PU2)과 제2전송 라인(LINE2)을 풀다운 구동하기 위한 제2풀다운 전압(V_PD2)이 공급된다. 제2풀업 전압(V_PU2)은 제1풀업 전압(V_PU1)보다 높은 레벨을 가지며, 제2풀다운 전압(V_PD2)은 제1풀다운 전압(V_PD1)보다 낮은 레벨을 가진다.

도 7의 송신회로(710)는 2가지의 데이터(DATA1, DATA2)에 따라 2가지의 클럭(CLK, CLKB)을 전송한다는 점만이 도 3의 송신회로(310)와 다를 뿐이며, 도 3의 송신회로(210)와 동일한 원리로 동작한다. 따라서, 도 3에서 설명한 것과 같이 드라이버들(710~740)에 동일한 풀업 전압 및 풀다운 전압이 공급될 수도 있다. 즉, V_PU1=V_PU2, V_PD1=V_PD2 일 수도 있다.

도 8은 도 6의 수신회로(620)의 일실시예 구성도이다.

도 8을 참조하면, 수신회로(620)는 클럭들(CLK, CLKB)을 수신하기 위한 클럭 수신부(810)와 데이터(DATA1, DATA2)를 수신하기 위한 데이터 수신부(820~850)를 포함한다. 데이터 수신부는 제1이븐 데이터 수신부(820), 제1오드 데이터 수신부(830), 제2이븐 데이터 수신부(840), 및 제2오드 데이터 수신부(850)를 포함한다.

클럭 수신부(810)는 제1전송 라인(LINE1)과 제2전송 라인(LINE2)으로 수신된 신호의 레벨을 비교해 정클럭(CLK)과 부클럭(CLKB)을 복원한다. 제1전송 라인(LINE1)의 신호가 제2전송 라인(LINE2)의 신호보다 높은 경우에는 정클럭(CLK)을 '1' 부클럭(CLKB)을 '0'으로 출력하고, 제2전송 라인(LINE2)의 신호가 제1전송 라인(LINE1)의 신호보다 높은 경우에는 정클럭(CLK)을 '0' 부클럭(CLKB)을 '1'로 출력한다. 클럭 수신부(810)는 디퍼런셜 입력 디퍼런셜 출력(differential input - differential output) 타입의 차동 버퍼일 수 있다.

제1이븐 데이터 수신부(820)는 제1전송 라인(LINE)으로 수신된 신호로부터 제1이븐 데이터(E_DATA1)를 복원한다. 제1이븐 데이터(E_DATA1)는 정클럭(CLK)의 '1'구간에 동기된 제1데이터(DATA1)를 의미한다. 제1이븐 데이터 수신부(820)는 제1전송 라인(LINE1)으로 수신된 신호와 제2기준전압(VREF2)의 레벨을 비교하고, 비교결과를 정클럭(CLK)에 동기해 샘플링해 제1이븐 데이터(E_DATA1)를 복원한다. 제1이븐 데이터 수신부(820)는 차동버퍼(821)와 래치(822)를 포함할 수 있다. 차동버퍼(821)는 제1전송 라인(LINE1)으로 수신된 신호와 제2기준전압(VREF2)을 비교해 제1전송 라인(LINE1)으로 수신된 신호가 제2기준전압(VREF2)보다 높으면 '1'의 신호를 출력하고 제1전송 라인(LINE1)으로 수신된 신호가 제2기준전압(VREF2)보다 낮으면 '0'의 신호를 출력한다. 그리고, 래치(822)는 정클럭(CLK)에 동기해(즉, 정클럭(CLK)이 '1'의 레벨일 때), 차동버퍼(821)의 출력을 래치한다. 그리고 래치(822)에 래치된 신호가 바로 제1이븐 데이터(E_DATA1)가 된다.

제1오드 데이터 수신부(830)는 제1전송 라인(LINE1)으로 수신된 신호로부터 제1오드 데이터(O_DATA1)를 복원한다. 제1오드 데이터(O_DATA1)는 부클럭(CLKB)의 '1'구간에 동기된 제1데이터(DATA1)를 의미한다. 제1오드 데이터 수신부(830)는 제1전송라인(LINE1)으로 수신된 신호와 제3기준전압(VREF3)의 레벨을 비교하고, 비교결과를 부클럭(CLKB)에 동기해 샘플링해 제1오드 데이터(O_DATA1)를 복원한다. 제1오드 데이터 수신부(830)는 차동버퍼(831)와 래치(832)를 포함할 수 있다. 차동버퍼(831)는 제1전송 라인(LINE1)으로 수신된 신호와 제3기준전압(VREF3)을 비교해 제1전송 라인(LINE1)으로 수신된 신호가 제3기준전압(VREF3)보다 낮으면 '1'의 신호를 출력하고 제1전송 라인(LINE1)으로 수신된 신호가 제3기준전압(VREF3)보다 높으면 '0'의 신호를 출력한다. 그리고 래치(832)는 부클럭(CLKB)에 동기해(즉 부클럭(CLKB)이 '1'의 레벨일 때), 차동버퍼(831)의 출력을 래치한다. 그리고 래치(832)에 래치된 신호가 바로 제1오드 데이터(O_DATA1)가 된다.

제2이븐 데이터 수신부(840)는 제2전송 라인(LINE2)으로 수신된 신호로부터 제2이븐 데이터(E_DATA2)를 복원한다. 제2이븐 데이터(E_DATA2)는 정클럭(CLK)의 '1'구간에 동기된 제2데이터(DATA2)를 의미한다. 제2이븐 데이터 수신부(840)는 제2전송라인(LINE2)으로 수신된 신호와 제3기준전압(VREF3)의 레벨을 비교하고, 비교결과를 정클럭(CLK)에 동기해 샘플링해 제2이븐 데이터(E_DATA2)를 복원한다. 제2이븐 데이터 수신부(840)는 차동버퍼(841)와 래치(842)를 포함할 수 있다. 차동버퍼(841)는 제2전송 라인(LINE2)으로 수신된 신호와 제3기준전압(VREF3)을 비교해 제2전송 라인(LINE2)으로 수신된 신호가 제3기준전압(VREF3)보다 낮으면 '1'의 신호를 출력하고 제2전송 라인(LINE2)으로 수신된 신호가 제3기준전압(VREF3)보다 높으면 '0'의 신호를 출력한다. 그리고 래치(842)는 정클럭(CLK)에 동기해(즉 정클럭(CLK)이 '1'의 레벨일 때), 차동버퍼(841)의 출력을 래치한다. 그리고 래치(842)에 래치된 신호가 바로 제2이븐 데이터(E_DATA2)가 된다.

제2오드 데이터 수신부(850)는 제2전송 라인(LINE2)으로 수신된 신호로부터 제2오드 데이터(O_DATA2)를 복원한다. 제2오드 데이터(O_DATA2)는 부클럭(CLKB)의 '1'구간에 동기된 제2데이터(DATA2)를 의미한다. 제2오드 데이터 수신부(850)는 제2전송라인(LINE2)으로 수신된 신호와 제2기준전압(VREF2)의 레벨을 비교하고, 비교결과를 부클럭(CLKB)에 동기해 샘플링해 제2오드 데이터(O_DATA2)를 복원한다. 제2오드 데이터 수신부(850)는 차동버퍼(851)와 래치(852)를 포함할 수 있다. 차동버퍼(851)는 제2전송 라인(LINE2)으로 수신된 신호와 제2기준전압(VREF2)을 비교해 제2전송 라인(LINE2)으로 수신된 신호가 제2기준전압(VREF2)보다 높으면 '1'의 신호를 출력하고 제2전송 라인(LINE2)으로 수신된 신호가 제2기준전압(VREF2)보다 낮으면 '0'의 신호를 출력한다. 그리고 래치(852)는 부클럭(CLKB)에 동기해(즉 부클럭(CLKB)이 '1'의 레벨일 때), 차동버퍼(851)의 출력을 래치한다. 그리고 래치(852)에 래치된 신호가 바로 제2오드 데이터(O_DATA2)가 된다.

도 9는 도 6 내지 도 8에서 설명한 송신회로(610)와 수신회로(620)의 동작을 설명하기 위한 도면이다.

도 9의 (a)는 송신회로(610)가 전송 라인들(LINE1, LINE2)로 송신하는 신호의 레벨을 도시한 도면이고, 도 9의 (b)는 수신회로(620)가 전송 라인들(LINE1, LINE2)의 신호 레벨을 이용해 복원한 클럭들(CLK, CLKB)과 데이터들(DATA1, DATA2)의 레벨을 나타낸다. (b)의 데이터에서 E로 표시된 데이터는 이븐 데이터(E_DATA1, E_DATA2)를 나타내고, O로 표시된 데이터는 오드 데이터(O_DATA1, O_DATA2)를 나타낸다.

본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

상기 실시예들에서는 송신회로가 데이터가 '1'일 때 전송하는 클럭의 진폭을 높이고 데이터가 '0'일 때 클럭의 진폭을 낮추는 것을 예시하였으나, 그 반대의 경우도 가능함은 당연하다.

또한, 송신회로와 수신회로 간에 다수개(예, 8개)의 전송 라인들이 구비되고, 이 중에 2개의 전송 라인들에서는 상기 실시예에서 설명한 방식의 전송방식이 사용되고 나머지 6개의 전송 라인들에서는 종래와 동일한 데이터 전송방식이 사용되는 형태의 실시예도 가능하다.

또한, 데이터가 전송되지 않는 구간에서는 데이터의 값이 '0'으로 고정되고 전송라인으로는 일정한 진폭을 가지는 클럭만이 전송될 수도 있다.

210: 송신회로 220: 수신회로
LINE: 전송라인

Claims

전송 라인;
상기 전송 라인으로 클럭을 전송하되, 데이터의 논리 레벨에 따라 상기 클럭의 진폭을 조절하는 송신회로; 및
상기 전송 라인으로 전달되는 클럭을 수신하고, 상기 클럭의 진폭을 검출해 상기 데이터를 복원하는 수신회로
를 포함하는 송/수신 시스템.
제 1항에 있어서,
상기 송신회로는
상기 전송 라인으로 클럭을 구동하는 제1드라이버; 및
상기 전송 라인으로 상기 클럭을 구동하되, 상기 데이터가 제1레벨이면 활성화되고 상기 데이터가 제2레벨이면 비활성화되는 제2드라이버를 포함하는
송/수신 시스템.
제 1항에 있어서,
상기 수신회로는
상기 전송 라인으로 수신된 신호와 제1기준전압의 레벨을 비교해 상기 클럭을 복원하는 클럭 수신부;
상기 전송 라인으로 수신된 신호와 제2기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 클럭에 동기해 샘플링해 이븐 데이터를 복원하는 이븐 데이터 수신부; 및
상기 전송 라인으로 수신된 신호와 제3기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 클럭을 반전한 신호에 동기해 샘플링해 오드 데이터를 복원하는 오드 데이터 수신부를 포함하는
송/수신 시스템.
제 3항에 있어서,
상기 제2기준전압은 상기 제1기준전압보다 높고, 상기 제3기준전압은 상기 제1기준전압보다 낮은
송/수신 시스템.
제 1항에 있어서,
상기 송신회로와 상기 수신회로는 서로 다른 칩에 구비되는
송/수신 시스템.
전송 라인으로 클럭을 구동하는 제1드라이버; 및
상기 전송 라인으로 상기 클럭을 구동하되, 데이터가 제1레벨이면 활성화되고 상기 데이터가 제2레벨이면 비활성화되는 제2드라이버
를 포함하는 송신회로.
제 6항에 있어서,
상기 제1드라이버는 제1풀업 전압과 제1풀다운 전압을 공급받아 동작하고,
상기 제2드라이버는 상기 제1풀업 전압보다 높은 제2풀업 전압과 상기 제1풀다운 전압보다 낮은 제2풀다운 전압을 공급받아 동작하는
송신회로.
전송 라인으로 수신된 신호의 논리 하이와 논리 로우를 검출해 클럭을 복원하는 클럭 수신부; 및
상기 전송 라인으로 수신된 신호의 진폭을 검출해 데이터를 복원하는 데이터 수신부
를 포함하는 수신회로.
제 8항에 있어서,
상기 클럭 수신부는
제1기준전압과 상기 전송 라인으로 수신된 신호의 논리 레벨을 비교해 상기 클럭을 복원하는
수신회로.
제 9항에 있어서,
상기 데이터 수신부는
상기 전송 라인으로 수신된 신호와 제2기준전압을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 클럭에 동기해 샘플링해 이븐 데이터를 복원하는 이븐 데이터 수신부; 및
상기 전송 라인으로 수신된 신호와 제3기준전압을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 클럭을 반전한 신호에 동기해 샘플링해 오드 데이터를 복원하는 오드 데이터 수신부를 포함하는
수신회로.
제 10항에 있어서,
상기 제2기준전압은 상기 제1기준전압보다 높고, 상기 제3기준전압은 상기 제1기준전압보다 낮은
수신회로.
제 10항에 있어서,
상기 이븐 데이터 수신부는
상기 전송 라인으로 수신된 신호와 상기 제2기준전압을 비교해 제1비교결과를 출력하는 제1차동버퍼; 및
상기 복원된 클럭에 동기해 상기 제1차동버퍼의 출력신호를 래치하는 제1래치를 포함하고,
상기 오드 데이터 수신부는
상기 전송 라인으로 수신된 신호와 상기 제3기준전압을 비교해 제2비교결과를 출력하는 제2차동버퍼; 및
상기 복원된 클럭의 반전신호에 동기해 상기 제2차동버퍼의 출력신호를 래치하는 제2래치를 포함하는
수신회로.
제1전송 라인;
제2전송 라인;
상기 제1전송 라인으로 정클럭을 전송하되, 제1데이터의 논리 레벨에 따라 상기 정클럭의 진폭을 조절하는 제1송신부;
상기 제2전송 라인으로 부클럭을 전송하되, 제2데이터의 논리 레벨에 따라 상기 부클럭의 진폭을 조절하는 제2송신부; 및
상기 제1전송 라인과 상기 제2전송 라인으로 전달되는 정클럭과 부클럭을 수신하고, 수신된 상기 정클럭의 진폭을 검출해 상기 제1데이터를 복원하고, 수신된 상기 부클럭의 진폭을 검출해 상기 제2데이터를 복원하는 수신회로
를 포함하는 송/수신 시스템.
제 13항에 있어서,
상기 제1송신부는
상기 제1전송 라인으로 상기 정클럭을 구동하는 제1드라이버; 및
상기 제1전송 라인으로 상기 정클럭을 구동하되, 상기 제1데이터가 제1레벨이면 활성화되고 상기 제1데이터가 제2레벨이면 비활성화되는 제2드라이버를 포함하고,
상기 제2송신부는
상기 제2전송 라인으로 상기 부클럭을 구동하는 제3드라이버; 및
상기 제2전송 라인으로 상기 부클럭을 구동하되, 상기 제2데이터가 제1레벨이면 활성화되고 상기 제2데이터가 제2레벨이면 비활성화되는 제4드라이버를 포함하는
송/수신 시스템.
제 13항에 있어서,
상기 수신회로는
상기 제1전송 라인과 상기 제2전송 라인으로 수신된 신호의 레벨을 비교해 상기 정클럭과 상기 부클럭을 복원하는 클럭 수신부;
상기 제1전송 라인으로 수신된 신호와 제1기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 정클럭에 동기해 샘플링해 제1이븐 데이터를 복원하는 제1이븐 데이터 수신부;
상기 제1전송 라인으로 수신된 신호와 제2기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 부클럭에 동기해 샘플링해 제1오드 데이터를 복원하는 제1오드 데이터 수신부;
상기 제2전송 라인으로 수신된 신호와 상기 제2기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 정클럭에 동기해 샘플링해 제2이븐 데이터를 복원하는 제2이븐 데이터 수신부; 및
상기 제2전송 라인으로 수신된 신호와 상기 제1기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 부클럭에 동기해 샘플링해 제2오드 데이터를 복원하는 제2오드 데이터 수신부를 포함하는
송/수신 시스템.
제 15항에 있어서,
상기 제1기준전압은 논리 하이와 로우의 기준이되는 전압의 레벨보다 높고, 상기 제2기준전압은 논리 하이와 로우의 기준이되는 전압의 레벨보다 낮은
송/수신 시스템.
제 13항에 있어서,
상기 제1송신부와 상기 제2송신부는 제1칩에 구비되며, 상기 수신회로는 제2칩에 구비되는
송/수신 시스템.
제1전송 라인으로 수신된 신호와 제2전송 라인으로 수신된 신호를 비교해 정클럭과 부클럭을 복원하는 클럭 수신부; 및
상기 제1전송 라인으로 수신된 신호의 진폭을 검출해 제1데이터를 복원하고, 상기 제2전송 라인으로 수신된 신호의 진폭을 검출해 제2데이터를 복원하는 데이터 수신부
를 포함하는 수신회로.
제 18항에 있어서,
상기 데이터 수신부는
상기 제1전송 라인으로 수신된 신호와 제1기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 정클럭에 동기해 샘플링해 제1이븐 데이터를 복원하는 제1이븐 데이터 수신부;
상기 제1전송 라인으로 수신된 신호와 제2기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 부클럭에 동기해 샘플링해 제1오드 데이터를 복원하는 제1오드 데이터 수신부;
상기 제2전송 라인으로 수신된 신호와 상기 제2기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 정클럭에 동기해 샘플링해 제2이븐 데이터를 복원하는 제2이븐 데이터 수신부; 및
상기 제2전송 라인으로 수신된 신호와 상기 제1기준전압의 레벨을 비교하고, 비교결과를 상기 클럭 수신부에 의해 복원된 부클럭에 동기해 샘플링해 제2오드 데이터를 복원하는 제2오드 데이터 수신부를 포함하는
수신회로.