KR20140067524A - 파워소자의 웨이퍼 레벨 패키징 방법 - Google Patents

파워소자의 웨이퍼 레벨 패키징 방법 Download PDF

Info

Publication number
KR20140067524A
KR20140067524A KR1020120134866A KR20120134866A KR20140067524A KR 20140067524 A KR20140067524 A KR 20140067524A KR 1020120134866 A KR1020120134866 A KR 1020120134866A KR 20120134866 A KR20120134866 A KR 20120134866A KR 20140067524 A KR20140067524 A KR 20140067524A
Authority
KR
South Korea
Prior art keywords
layer
forming
exposing
solder bump
polymer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020120134866A
Other languages
English (en)
Inventor
최혁순
허홍표
김종섭
신재광
오재준
황인준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120134866A priority Critical patent/KR20140067524A/ko
Priority to US13/938,580 priority patent/US20140147973A1/en
Publication of KR20140067524A publication Critical patent/KR20140067524A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/66—Conductive materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01204—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using temporary auxiliary members, e.g. using sacrificial coatings or handle substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
    • H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251—Changing the shapes of bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07202—Connecting or disconnecting of bump connectors using auxiliary members
    • H10W72/07204—Connecting or disconnecting of bump connectors using auxiliary members using temporary auxiliary members, e.g. sacrificial coatings
    • H10W72/07207—Temporary substrates, e.g. removable substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H10W72/227—Multiple bumps having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9226—Bond pads being integral with underlying chip-level interconnections with via interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

파워 소자의 웨이퍼 레벨 패키징 방법이 개시된다. 개시된 파워 소자의 웨이퍼 레벨 패키징 방법은, 각각 그 상면에 복수의 전극이 형성된 복수의 질화물 파워소자가 그 상면에 형성된 웨이퍼를 마련하는 단계와, 상기 복수의 질화물 파워소자 상으로 폴리머층을 형성하는 단계와, 상기 폴리머층에서, 각 전극을 노출시키는 단계와, 상기 노출된 전극 상으로 솔더 범프를 형성하는 단계와, 상기 폴리머층 상으로 상기 솔더 범프를 덮는 몰딩층을 형성하는 단계와, 상기 웨이퍼를 제거하고, 상기 솔더 범프를 노출시키는 단계를 포함한다.

Description

파워소자의 웨이퍼 레벨 패키징 방법{Wafer level packaging method of power device}
복수의 파워소자가 형성된 웨이퍼를 패키징하면서 웨이퍼를 제거하는 방법에 관한 것이다.
전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자는 실리콘(Si)을 기반으로 하는 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 대부분이다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 이와 관련해서, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 주목받고 있다.
고전자이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고전자이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
고전자이동도 트랜지스터에 고전압을 인가하면, 임계전계가 낮은 하부기판으로 전류가 누설되어서, 이 하부기판에서 브레이크다운(breakdown)이 발생될 수 있다. 이 하부기판을 제거한 파워소자는 항복전압(breakdown voltage)이 향상될 수 있다.
웨이퍼 상에 복수의 파워소자를 형성한 후 웨이퍼를 제거시, 복수의 파워소자의 두께가 얇아서 손상되기 쉽고, 핸들링의 문제가 생긴다. 파워 소자 상에 별도의 지지기판을 형성하는 공정은 제조공정이 복잡해질 수 있다.
본 발명의 실시예는 파워소자를 웨이퍼 레벨로 패키징하는 과정에 웨이퍼를 제거하는 방법을 제공한다.
본 발명의 일 실시예에 따른 파워 소자의 웨이퍼 레벨 패키징 방법은:
각각 그 상면에 복수의 전극이 형성된 복수의 질화물 파워소자가 그 상면에 형성된 웨이퍼를 마련하는 단계;
상기 복수의 질화물 파워소자 상으로 폴리머층을 형성하는 단계;
상기 폴리머층에서, 각 전극을 노출시키는 단계;
상기 노출된 전극 상으로 솔더 범프를 형성하는 단계;
상기 폴리머층 상으로 상기 솔더 범프를 덮는 몰딩층을 형성하는 단계; 및
상기 웨이퍼를 제거하고, 상기 솔더 범프를 노출시키는 단계를 포함한다.
상기 전극 노출단계는 상기 폴리머층에 상기 각 전극을 노출시키는 제1홀을 형성하는 단계를 포함하며, 상기 솔더 범프 형성단계는 상기 제1홀 상에 상기 솔더 범프를 형성하는 단계일 수 있다.
상기 솔더 범프를 노출시키는 단계는, 상기 몰딩층 상에 상기 솔더 범프와 대응되는 콘택이 형성된 전기적 연결 플레이트를 상기 몰딩층 상에 배치하는 단계를 포함하며, 상기 웨이퍼 제거는 후속공정으로 수행할 수 있다.
상기 전기적 연결 플레이트는 인쇄회로기판 또는 인터포우저일 수 있다.
상기 폴리머층은 대략 30nm ~ 1㎛ 두께로 형성될 수 있다.
상기 폴리머층은 폴리머 또는 유전체를 포함할 수 있다.
상기 몰딩층은 대략 30㎛ ~ 3mm 두께로 형성될 수 있다.
상기 몰딩층은 에폭시를 포함할 수 있다.
본 발명의 다른 실시예에 따른 파워 소자의 웨이퍼 레벨 패키징 방법은: 각각 그 상면에 소스, 드레인 및 게이트 전극이 형성된 복수의 질화물 파워소자가 그 상면에 형성된 웨이퍼를 마련하는 단계;
상기 복수의 질화물 파워소자 상으로 폴리머층을 형성하는 단계;
상기 폴리머층에서, 상기 소스 전극 및 게이트 전극을 노출시키는 단계;
상기 노출된 전극 상으로 솔더 범프를 형성하는 단계;
상기 폴리머층 상으로 상기 솔더 범프를 덮는 몰딩층을 형성하는 단계;
상기 웨이퍼를 제거하고, 상기 솔더 범프를 노출시키는 단계;
상기 복수의 질화물 파워소자의 하면에 절연층을 형성하는 단계;
상기 절연층으로부터 상기 드레인 전극을 노출시키는 비아홀을 형성하는 단계; 및
상기 절연층 상으로 상기 드레인 전극과 전기적으로 연결되는 금속박막층을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 별도의 지지 웨이퍼를 사용하지 않고 웨이퍼 레벨 패키징에 사용되는 몰딩 부재를 지지 부재로 사용하므로, 웨이퍼가 없는 복수의 파워소자의 제조방법이 단순해질 수 있다.
또한, 폴리머층으로 솔더 범프의 위치를 한정한 후, 몰딩층을 형성하므로, 솔더 범프의 형성이 용이해진다.
도 1a ~ 도 1d는 본 발명의 일 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 단계별로 설명하는 단면도다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 설명하는 단면도다.
도 3a ~ 도 3e는 본 발명의 일 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 단계별로 설명하는 단면도다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 설명하는 단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1a ~ 도 1d는 본 발명의 일 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 단계별로 설명하는 단면도다.
도 1a를 참조하면, 복수의 파워 소자가 형성된 웨이퍼를 준비한다. 웨이퍼 상에 복수의 파워 소자를 형성하는 방법은 잘 알려져 있으므로 상세한 설명은 생략한다. 도 1a에는 파워 소자로서 하나의 고전자이동도 트랜지스터(100)가 도시되어 있다. 본 발명의 실시예는 고전자이동도 트랜지스터에 한정되는 것은 아니다. 예컨대, IGBT 등의 다른 파워소자일 수도 있다.
웨이퍼 상에는 복수의 파워 소자가 형성되나, 이하에서는 편의상 하나의 고전자이동도 트랜지스터(100)를 가지고 설명한다. 웨이퍼는 이하에서는 기판(110)으로 칭할 수도 있다.
기판(110) 상에 채널층(120)이 형성되어 있다. 기판(110)은 예를 들면, 사파이어(sapphire), 글래스 또는 Si 등으로 이루어질 수 있다. 그러나, 이는 단지 예시적인 것으로, 기판(110)은 이외에도 다른 다양한 물질로 이루어질 수 있다.
채널층(120)은 제1 질화물 반도체 물질로 이루어질 수 있다. 제1 질화물 반도체 물질은 Ⅲ-Ⅴ 계의 화합물 반도체 물질일 수 있다. 예를 들면, 채널층(120)은 GaN계 물질층 또는 GaAs층이 될 수 있다. 구체적인 예로서, 채널층(110)은 GaN층이 될 수 있다. 이 경우, 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
도면에는 도시되어 있지 않으나, 기판(110)과 채널층(120) 사이에는 버퍼층이 더 마련될 수도 있다. 버퍼층은 기판(110)과 채널층(120) 사이의 격자상수 및 열팽창계수의 차이를 완화시켜 채널층(120)의 결정성 저하를 방지하기 위한 것이다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 버퍼층은 예를 들면, AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어질 수 있다. 기판(110)과 버퍼층 사이에는 버퍼층의 성장을 위한 씨드층(seed layer)(미도시)이 더 마련될 수도 있다.
채널층(120) 상에는 채널공급층(130)이 형성될 수 있다. 채널공급층(130)은 채널층(120)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 2차원 전자가스(2DEG)는 채널층(120)과 채널공급층(130)의 계면 아래의 채널층(120) 내에 형성될 수 있다. 채널공급층(130)은 채널층(120)을 이루는 제1 질화물 반도체 물질과는 다른 제2 질화물 반도체 물질로 이루어질 수 있다. 제2 반도체 물질은 제1 질화물 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 제2 질화물 반도체 물질은 제1 질화물 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 질화물 반도체 물질보다 클 수 있다.
채널공급층(130)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물로 이루어질 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 채널공급층(130)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 으로 이루어질 수 있다. 채널층(120)이 GaAs로 이루어진 경우, 채널공급층(130)은 AlGaAs로 이루어질 수 있다. 채널공급층(130)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 이러한 채널공급층(130)의 두께는 예를 들면, 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(130)의 두께는 약 50㎚ 이하일 수 있지만, 이에 한정되는 것은 아니다.
채널공급층(130) 양측의 채널층(120) 상에는 소스 전극(141) 및 드레인 전극(142)이 형성될 수 있다. 소스전극(141) 및 드레인 전극(142)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 소스 전극(141) 및 드레인 전극(142)은 채널공급층(130) 상에 형성될 수도 있다. 도 1에서 보듯이, 소스 전극(141) 및 드레인 전극(142)은 채널층(120)의 내부까지 삽입되도록 형성될 수 있다. 이외에도 소스 전극(141) 및 드레인 전극(142)의 구성은 다양하게 변화될 수 있다.
채널공급층(130) 상에서 소스 전극(141) 및 드레인 전극(142) 사이에 게이트 전극(143)이 형성된다. 게이트 전극(143)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다.
채널공급층(130) 및 게이트 전극(143) 사이에 게이트 절연층이 더 형성될 수도 있다.
기판(110) 상에 고전자이동도 트랜지스터(100)를 덮는 폴리머층(150)을 형성한다. 폴리머층(150)은 게이트 전극(143)을 덮도록 형성된다. 폴리머층(150)은 대략 30nm ~ 1㎛ 두께로 형성될 수 있다. 폴리머층(150)은 폴리머를 스핀코팅하여 형성할 수 있다. 폴리머층(150)은 유전체, 예컨대 실리콘 옥사이드를 증착하여 형성할 수도 있다.
도 1b를 참조하면, 고전자 이동도 트랜지스터(100)의 각 전극(141, 142, 143)을 노출시키는 제1홀(152)을 폴리머층(150)에 형성한다. 제1홀(152)의 형성은 통상의 포토리소그래피 방법을 사용할 수 있으며, 상세한 설명은 생략한다.
도 1c를 참조하면, 제1홀(152)에 솔더 범프(160)를 형성한다. 솔더 범프(160)는 대략 수십㎛ ~ 수백㎛ 크기로 형성될 수 있다. 솔더 범프(160)를 각 제1홀(152)에 기계를 이용하여 배치할 수 있으며, 또한, 전기도금 방법을 이용하여 각 제1홀(152)에 메탈을 형성한 후, 상기 메탈을 열처리하여 솔더 범프(160)를 형성할 수도 있다. 폴리머층(150)의 제1홀(152)은 솔더 범프(160)의 형성영역을 한정한다.
폴리머층(150) 상으로 솔더 범프(160)를 덮는 몰딩층(170)을 형성한다. 몰딩층(170)은 대략 30㎛ ~ 3mm 두께로 형성될 수 있다. 몰딩층(170)은 에폭시를 스핀코팅 또는 스크린 프린팅 방법을 사용하여 형성할 수 있다. 이어서 몰딩층(170)을 열처리하여 경화시킨다.
도 1d를 참조하면, 기판(110)을 제거한다. 기판(110)은 대략 수백 ㎛ 두께를 가지며, 기판(110)을 제거하기 위해, 먼저 기계적 그라인딩으로 기판(110)을 대략 수십 ㎛ 이하의 두께로 만든다. 이어서, 나머지 기판(110)을 식각하여 완전히 제거한다.
또한, 몰딩층(170)을 그라인딩하여 솔더 범프(160)를 노출시킨다. 몰딩층(170)의 그라인딩은 화학적-기계적 평탄화 방법(chemical-mechanical planarization)을 사용하거나 또는 기계적 그라인딩 방법을 사용할 수 있다.
몰딩층(170)의 그라인딩 공정을 기판(110) 제거 공정 이전에 수행할 수도 있다.
상기 방법으로 웨이퍼 레벨로 패키징된 복수의 파워 소자를 제조할 수 있다. 이어서, 다이싱 공정을 통해서 개별 파워 소자 패키지를 만들 수 있다.
본 발명의 실시예에 따르면, 별도의 지지 웨이퍼를 사용하지 않고 웨이퍼 레벨 패키징에 사용되는 몰딩 부재를 지지 부재로 사용하므로, 웨이퍼가 없는 복수의 파워소자의 제조방법이 단순해질 수 있다. 또한, 폴리머층으로 솔더 범프의 위치를 한정한 후, 몰딩층을 형성하므로, 솔더 범프의 형성이 용이해진다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 설명하는 단면도다.
도 1a 내지 도 1c의 제조공정은 동일하므로, 상세한 설명은 생략한다.
도 2a를 참조하면, 도 1c의 결과물에서, 몰딩층(170)을 그라인딩하여 솔더 범프(160)를 노출시킨다. 몰딩층(170)의 그라인딩은 화학적-기계적 평탄화 방법(chemical-mechanical planarization)을 사용하거나 또는 기계적 그라인딩 방법을 사용할 수 있다.
몰딩층(170) 상에 전기적 연결 플레이트(180)를 배치한다. 전기적 연결 플레이트(180)에는 솔더 범프(160)와 대응되게 콘택(182)이 형성되어서 솔더 범프(160)와 콘택(182)가 전기적으로 연결된다. 콘택(182)은 전기적 연결 플레이트(180)에 형성된 배선에 연결되게 형성될 수 있다. 전기적 연결 플레이트(180)는 인쇄회로기판(PCB 기판) 또는 인터포우저(interposer)일 수 있다.
도 2b를 참조하면, 기판(110)의 하면을 제거한다. 기판(110)은 대략 수백 ㎛ 두께를 가지며, 기판(110)을 제거하기 위해, 먼저 기계적 그라인딩으로 기판(110)을 대략 수십 ㎛ 이하의 두께로 만든다. 이어서, 나머지 기판(110)을 식각하여 완전히 제거한다.
상기 실시예에서는 전기적 연결 플레이트(180)를 배치한 후, 기판(110)을 제거하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 기판(110)을 먼저 제거한 후, 몰딩층(170)의 그라인딩 및 전기적 연결 플레이트(180) 배치를 수행할 수도 있다.
상기 방법으로 웨이퍼 레벨로 패키징된 복수의 파워 소자를 제조할 수 있다. 이어서, 다이싱 공정을 통해서 개별 파워 소자 패키지를 만들 수 있다.
도 3a ~ 도 3e는 본 발명의 일 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 단계별로 설명하는 단면도다.
도 1a의 제조공정은 동일하므로, 상세한 설명은 생략한다.
도 3a를 참조하면, 도 1a의 결과물에서, 고전자 이동도 트랜지스터(100)의 소스 전극 및 게이트 전극(143)을 노출시키는 제1홀(152)을 폴리머층(150)에 형성한다. 제1홀(152)의 형성은 통상의 포토리소그래피 방법을 사용할 수 있으며, 상세한 설명은 생략한다.
도 3b를 참조하면, 제1홀(152) 상에 솔더 범프(160)를 형성한다. 솔더 범프(160)는 대략 수십㎛ ~ 수백㎛ 크기로 형성될 수 있다. 솔더 범프(160)를 각 제1홀(152)에 기계를 이용하여 배치할 수 있으며, 또한, 전기도금 방법을 이용하여 각 홀에 메탈을 형성한 후, 상기 메탈을 열처리하여 솔더 범프(160)를 형성할 수도 있다.
폴리머층(150) 상으로 솔더 범프(160)를 덮는 몰딩층(170)을 형성한다. 몰딩층(170)은 대략 30㎛ ~ 3mm 두께로 형성될 수 있다. 몰딩층(170)은 에폭시를 스핀코팅 또는 스크린 프린팅 방법을 사용하여 형성할 수 있다. 이어서 몰딩층(170)을 열처리하여 경화시킨다.
도 3c를 참조하면, 기판(110)을 완전히 제거한다. 기판(110)은 대략 수백 ㎛ 두께를 가지며, 기판(110)을 제거하기 위해, 먼저 기계적 그라인딩으로 기판(110)을 대략 수십 ㎛ 이하의 두께로 만든다. 이어서, 나머지 기판(110)을 식각하여 완전히 제거한다.
몰딩층(170)을 그라인딩하여 솔더 범프(160)를 노출시킨다. 몰딩층(170)의 그라인딩은 화학적-기계적 평탄화 방법(chemical-mechanical planarization)을 사용하거나 또는 기계적 그라인딩 방법을 사용할 수 있다.
기판(110) 제거 이전에 몰딩층(170)을 그라인딩할 수도 있다.
도 3d를 참조하면, 기판(110)의 하면 상에 절연층(190), 예컨대, AlN층을 대략 수십 nm 두께로 형성할 수 있다. AlN층(190)은 일반적인 증착방법을 수행하여 형성할 수 있다. AlN층(190)은 절연층이면서도 열전도가 높다.
절연층(190) 및 채널층(120)을 순차적으로 식각하여 드레인 전극(142)을 노출시키는 제2홀(192)을 형성한다.
도 3e를 참조하면, 절연층(190) 상으로 제2홀(192)을 채우는 금속박막층(195)을 형성한다. 금속박막층(195)은 드레인 전극(142)과 전기적으로 연결된다. 금속박막층(195)은 복수의 파워소자의 드레인 전극들과 연결되는 공통전극일 수 있다. 금속박막층(195)은 금, 주석 등으로 형성될 수 있다.
상기 방법으로 웨이퍼 레벨로 패키징된 복수의 파워 소자를 제조할 수 있다. 이어서, 다이싱 공정을 통해서 개별 파워 소자 패키지를 만들 수 있다.
상기 파워 소자는 고전압이 걸리는 드레인 전극패드가 소스 전극 및 게이트 전극이 형성된 면과 마주보는 면에 형성되어 있어서, 배선(electrical connection) 설치가 용이하다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨로 파워 소자를 제조하는 방법을 설명하는 단면도다.
도 3a 및 도 3b의 제조공정은 동일하므로, 상세한 설명은 생략한다.
도 4a를 참조하면, 도 3b의 결과물에서, 몰딩층(170)을 그라인딩하여 솔더 범프(160)를 노출시킨다. 몰딩층(170)의 그라인딩은 화학적-기계적 평탄화 방법(chemical-mechanical planarization)을 사용하거나 또는 기계적 그라인딩 방법을 사용할 수 있다.
몰딩층(170) 상에 전기적 연결 플레이트(180)를 배치한다. 전기적 연결 플레이트(180)에는 솔더 범프(160)와 대응되게 콘택(182)이 형성되어서 솔더 범프(160)와 전기적으로 연결된다. 전기적 연결 플레이트(180)는 PCB 기판 또는 인터포우저(interposer)일 수 있다.
도 4b를 참조하면, 기판(110)을 제거한다. 기판(110)은 대략 수백 ㎛ 두께를 가지며, 기판(110)을 제거하기 위해, 먼저 기계적 그라인딩으로 기판(110)을 대략 수십 ㎛ 이하의 두께로 만든다. 이어서, 나머지 기판(110)을 식각하여 완전히 제거한다.
상기 실시예에서는 전기적 연결 플레이트(180)를 배치한 후, 기판(110)을 제거하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 기판을 먼저 제거한 후, 몰딩층(170)의 그라인딩 및 전기적 연결 플레이트(180) 배치를 수행할 수도 있다.
이하의 절연층 형성공정 및 금속박막층 형성공정은 도 3d 및 도 3e에 개시된 공정과 실질적으로 동일하므로 상세한 설명은 생략한다.
이상에서 본 발명의 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
100: 고전자 이동도 트랜지스터 110: 기판
120: 채널층 130: 채널 공급층
141: 소스 전극 142: 드레인 전극
143: 게이트 전극 150: 폴리머층
152: 제1홀 160: 솔더 범프
170: 몰딩층 180: 전기적 연결 플레이트
182: 콘택 190: 절연층
192: 제2홀 195: 금속박막층

Claims (17)

  1. 각각 그 상면에 복수의 전극이 형성된 복수의 질화물 파워소자가 그 상면에 형성된 웨이퍼를 마련하는 단계;
    상기 복수의 질화물 파워소자 상으로 폴리머층을 형성하는 단계;
    상기 폴리머층에서, 각 전극을 노출시키는 단계;
    상기 노출된 전극 상으로 솔더 범프를 형성하는 단계;
    상기 폴리머층 상으로 상기 솔더 범프를 덮는 몰딩층을 형성하는 단계; 및
    상기 웨이퍼를 제거하고, 상기 솔더 범프를 노출시키는 단계를 포함하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  2. 제 1 항에 있어서,
    상기 전극 노출단계는 상기 폴리머층에 상기 각 전극을 노출시키는 제1홀을 형성하는 단계를 포함하며, 상기 솔더 범프 형성단계는 상기 제1홀 상에 상기 솔더 범프를 형성하는 단계인 파워 소자의 웨이퍼 레벨 패키징 방법.
  3. 제 1 항에 있어서,
    상기 솔더 범프를 노출시키는 단계는 상기 몰딩층 상에 상기 솔더 범프와 대응되는 콘택이 형성된 전기적 연결 플레이트를 상기 몰딩층 상에 배치하는 단계를 포함하며, 상기 웨이퍼 제거는 후속공정으로 수행하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  4. 제 3 항에 있어서,
    상기 전기적 연결 플레이트는 인쇄회로기판 또는 인터포우저인 파워 소자의 웨이퍼 레벨 패키징 방법.
  5. 제 1 항에 있어서,
    상기 폴리머층은 대략 30nm ~ 1㎛ 두께로 형성되는 파워 소자의 웨이퍼 레벨 패키징 방법.
  6. 제 5 항에 있어서,
    상기 폴리머층은 폴리머 또는 유전체를 포함하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  7. 제 1 항에 있어서,
    상기 몰딩층은 대략 30㎛ ~ 3mm 두께로 형성되는 파워 소자의 웨이퍼 레벨 패키징 방법.
  8. 제 7 항에 있어서,
    상기 몰딩층은 에폭시를 포함하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  9. 각각 그 상면에 소스, 드레인 및 게이트 전극이 형성된 복수의 질화물 파워소자가 그 상면에 형성된 웨이퍼를 마련하는 단계;
    상기 복수의 질화물 파워소자 상으로 폴리머층을 형성하는 단계;
    상기 폴리머층에서, 상기 소스 전극 및 게이트 전극을 노출시키는 단계;
    상기 노출된 전극 상으로 솔더 범프를 형성하는 단계;
    상기 폴리머층 상으로 상기 솔더 범프를 덮는 몰딩층을 형성하는 단계;
    상기 웨이퍼를 제거하고, 상기 솔더 범프를 노출시키는 단계;
    상기 복수의 질화물 파워소자의 하면에 절연층을 형성하는 단계;
    상기 절연층으로부터 상기 드레인 전극을 노출시키는 비아홀을 형성하는 단계; 및
    상기 절연층 상으로 상기 드레인 전극과 전기적으로 연결되는 금속박막층을 형성하는 단계를 포함하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  10. 제 9 항에 있어서,
    상기 소스 전극 및 게이트 전극 노출단계는 상기 폴리머층에 상기 각 전극을 노출시키는 제1홀을 형성하는 단계를 포함하며, 상기 솔더 범프 형성단계는 상기 제1홀 상에 상기 솔더 범프를 형성하는 단계인 파워 소자의 웨이퍼 레벨 패키징 방법.
  11. 제 9 항에 있어서,
    상기 솔더 범프를 노출시키는 단계는 상기 몰딩층 상에 상기 솔더 범프와 대응되는 콘택이 형성된 전기적 연결 플레이트를 상기 몰딩층 상에 배치하는 단계를 포함하며, 상기 웨이퍼 제거는 후속공정으로 수행하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  12. 제 11 항에 있어서,
    상기 전기적 연결 플레이트는 인쇄회로기판 또는 인터포우저인 파워 소자의 웨이퍼 레벨 패키징 방법.
  13. 제 9 항에 있어서,
    상기 폴리머층은 대략 30nm ~ 1㎛ 두께로 형성되는 파워 소자의 웨이퍼 레벨 패키징 방법.
  14. 제 13 항에 있어서,
    상기 폴리머층은 폴리머 또는 유전체를 포함하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  15. 제 9 항에 있어서,
    상기 몰딩층은 대략 30㎛ ~ 3mm 두께로 형성되는 파워 소자의 웨이퍼 레벨 패키징 방법.
  16. 제 15 항에 있어서,
    상기 몰딩층은 에폭시를 포함하는 파워 소자의 웨이퍼 레벨 패키징 방법.
  17. 제1항 내지 제16항의 제조방법으로 제조된 복수의 파워소자를 포함한 웨이퍼.
KR1020120134866A 2012-11-26 2012-11-26 파워소자의 웨이퍼 레벨 패키징 방법 Withdrawn KR20140067524A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120134866A KR20140067524A (ko) 2012-11-26 2012-11-26 파워소자의 웨이퍼 레벨 패키징 방법
US13/938,580 US20140147973A1 (en) 2012-11-26 2013-07-10 Method of packaging power devices at wafer level

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120134866A KR20140067524A (ko) 2012-11-26 2012-11-26 파워소자의 웨이퍼 레벨 패키징 방법

Publications (1)

Publication Number Publication Date
KR20140067524A true KR20140067524A (ko) 2014-06-05

Family

ID=50773646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120134866A Withdrawn KR20140067524A (ko) 2012-11-26 2012-11-26 파워소자의 웨이퍼 레벨 패키징 방법

Country Status (2)

Country Link
US (1) US20140147973A1 (ko)
KR (1) KR20140067524A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015173225A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体装置およびその製造方法
US11581280B2 (en) * 2019-12-27 2023-02-14 Stmicroelectronics Pte Ltd WLCSP package with different solder volumes
WO2021243654A1 (en) * 2020-06-04 2021-12-09 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481899B2 (ja) * 2000-03-08 2003-12-22 沖電気工業株式会社 半導体装置の製造方法
JP4122880B2 (ja) * 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
JP4353845B2 (ja) * 2004-03-31 2009-10-28 富士通株式会社 半導体装置の製造方法
US7232740B1 (en) * 2005-05-16 2007-06-19 The United States Of America As Represented By The National Security Agency Method for bumping a thin wafer
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20140147973A1 (en) 2014-05-29

Similar Documents

Publication Publication Date Title
US12062700B2 (en) Gallium-nitride-based module with enhanced electrical performance and process for making the same
US9608100B2 (en) High electron mobility transistor and method of manufacturing the same
KR102794875B1 (ko) Rf 반도체 디바이스 및 이를 형성하는 방법
US9082693B2 (en) Nitride semiconductor based power converting device
US8603880B2 (en) Semiconductor device including gate electrode provided over active region in P-type nitride semiconductor layer and method of manufacturing the same, and power supply apparatus
US9059027B2 (en) Semiconductor device
CN108074902A (zh) 半导体器件
KR20140042470A (ko) 노멀리 오프 고전자이동도 트랜지스터
KR102899098B1 (ko) 트랜지스터 상의 캡슐화 스택 및 그 제작 방법
US8907377B2 (en) High electron mobility transistor and method of manufacturing the same
KR102916033B1 (ko) 파워 소자 및 그 제조방법
TWI849600B (zh) 高電子遷移率電晶體及其製造方法
US20250323218A1 (en) 3d semiconductor structure for wide-bandgap semiconductor devices
US9123740B2 (en) High electron mobility transistors and methods of manufacturing the same
US20150021666A1 (en) Transistor having partially or wholly replaced substrate and method of making the same
KR20140067524A (ko) 파워소자의 웨이퍼 레벨 패키징 방법
US20240395920A1 (en) High electron mobility transistor and its manufacturing method
US10068780B2 (en) Lead frame connected with heterojunction semiconductor body
US12183785B2 (en) Monolithic semiconductor device assemblies
US12199017B2 (en) Semiconductor device and method for manufacturing the same
JP7656701B2 (ja) 高電子移動度を有するトランジスタを製造する方法及び製造したトランジスタ
KR101392398B1 (ko) 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈
WO2024087005A1 (en) Nitride-based semiconductor device and method for manufacturing the same
Cheng et al. All GaN-on-Si high power module design and performance evaluation
JP2018041784A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PC1203 Withdrawal of no request for examination

St.27 status event code: N-1-6-B10-B12-nap-PC1203

WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid
P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000