KR20140077499A - 저항 변화 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

저항 변화 메모리 장치는 반도체 기판;
상기 반도체 기판상에 일정 간격을 가지고 배열되는 복수의 수직 트랜지스터;
상기 복수의 수직 트랜지스터 상부에 각각 형성되는 저항 변화 영역; 및
인접하는 수직 트랜지스터 사이의 공간에 위치되며, 상기 수직 트랜지스터게이트와 전기적으로 연결되도록 구성되는 션트 게이트를 포함한다.

Description

저항 변화 메모리 장치 및 그 제조방법{Variable Resistance Memory Device and Method of Manufacturing The Same}
본 발명은 저항 변화 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 트랜지스터를 억세스(access) 소자로 이용하는 저항 변화 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile telecommunication system) 및 메모리 카드 등에 널리 채택되고 있다.
비휘발성 메모리 장치들로서 대표적으로 플래쉬 메모리 소자가 널리 사용되고 있다. 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 이와 같은 플래쉬 메모리 소자는 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서 상기 터널 산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율(coupling ratio)이 증가되어야 한다.
현재에는 상기한 플래쉬 메모리 장치를 대신하여, 새로운 차세대 메모리 장치들, 예컨대 상변화 메모리 장치, 자기 저항 메모리 장치, 및 저항 메모리 장치가 제안되고 있다.
그 중 대표적인 차세대 메모리 장치인 상변화 메모리 장치는 상변화 저항층에 선택적으로 전류를 제공하기 위한 억세스 소자(access device)를 필요로 한다. 현재, 상변화 메모리 장치의 억세스 소자로는 트랜지스터 및 다이오드가 주로 이용되고 있다.
그런데, 트랜지스터의 경우, 문턱 전압은 낮은 반면, 다이오드에 비해 상대적으로 큰 면적을 많이 차지하는 문제가 있다. 다이오드의 경우, 면적은 트랜지스터에 비해 적게 차지하는 한편, 트랜지스터 보다 큰 문턱 전압을 갖는다는 문제가 있다. 더욱이, 워드 라인 상부에 다이오드가 배열되는 경우, 워드 라인의 저항 차이로 인해 워드 라인 바운스(bounce) 현상이 발생된다.
본 발명은 좁은 면적을 차지하면서도 낮은 문턱 전압을 확보할 수 있는 저항 변화 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 실시예에 따른 저항 변화 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 일정 간격을 가지고 배열되는 복수의 수직 트랜지스터, 상기 복수의 수직 트랜지스터 상부에 각각 형성되는 저항 변화 영역, 및 인접하는 수직 트랜지스터 사이의 공간에 위치되며 상기 수직 트랜지스터의 게이트와 전기적으로 연결되도록 구성되는 션트 게이트를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 저항 변화 메모리 장치의 제조방법은, 반도체 기판 상부에 필라 및 상기 필라 하부를 둘러싸는 게이트로 구성되는 수직 트랜지스터를 복수개 형성하는 단계, 상기 게이트 상부의 필라 측벽에 제 1 및 제 2 스페이서를 형성하는 단계, 상기 수직 트랜지스터 사이를 절연막으로 매립하는 단계, 상기 필라 일측부에 위치하는 상기 제 2 스페이서 및 상기 절연막의 상부 영역을 제거하여 공간부를 형성하는 단계, 및 상기 공간부내에 도전물을 매립하여, 션트 게이트를 형성하는 단계를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는, 채널 필라를 서라운드하는 게이트; 및 상기 채널 필라 사이에 위치되며 인접하는 게이트 중 하나와 연결되어 상기 게이트의 면적을 연장시키는 션트 게이트를 포함한다.
수직 필라를 둘러싸는 메인 게이트와 연결되도록 션트 게이트를 형성한다. 션트 게이트는 메인 게이트 사이의 공간에 위치하도록 형성되어, 별도의 면적이 요구되지 않는다. 또한, 션트 게이트는 메인 게이트의 면적을 확장시키므로써, 게이트의 바운스를 방지할 수 있다. 또한, 션트 게이트를 사용함으로써, 게이트 저항이 보완된 수직 트랜지스터를 저항 변화 메모리 장치의 억세스 소자로 사용할 수 있기 때문에, 낮은 문턱 전압으로 구동이 가능하다. 에 따라, 억세스 소자의 전류 구동 특성을 개선시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 채널 필라의 배치 형태를 보여주는 평면도이다.
도 2a-도 2b, 도 3a-도 3b, 도 4a-도 4b, 도 5a-도 5b, 도 6a-도 6b, 도 7a-도 7b 및 도 8a-도 8b는 본 발명에 따른 저항 변화 메모리 장치의 제조방법을 공정 순서별로 나타낸 단면도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치를 나타낸 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 채널 필라의 배치 형태를 보여주는 평면도이고, 도 2a-도 2b, 도 3a-도 3b, 도 4a-도 4b, 도 5a-도 5b, 도 6a-도 6b, 도 7a-도 7b 및 도 8a-도 8b는 본 발명에 따른 저항 변화 메모리 장치의 제조방법을 공정 순서별로 나타낸 단면도이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 도 1의 X-X'방향(워드 라인과 평행하는 방향)으로 절단한 단면도이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 도 1의 y-y'방향(비트 라인과 평행하는 방향)으로 절단한 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(100)을 소정 부분 식각하여, 복수의 필라(100a)를 형성한다. 복수의 필라(100a)는 도 1과 같이 매트릭스 형태가 되도록 구성될 수 있으며, 필라(100a)의 상부 영역이 드레인 영역이 되고, 필라(100a)간을 연결하는 반도체 기판(100)이 억세스 소자의 커먼 소스(common source)가 되며, 상기 드레인 영역과 상기 커먼 소스 사이의 필라(100a) 부분이 억세스 소자의 채널 영역이 된다. 상기 드레인 영역 및 상기 커먼 소스 영역은 별도의 불순물 주입 공정으로 형성 및 한정될 수 있다.
복수의 필라(100a) 및 반도체 기판(100) 표면에, 제 1 절연막(110)을 피복한 후, 복수의 필라(100a) 사이가 충진되도록 제 2 절연막(115)을 형성한다. 다음, 필라(100a) 사이의 공간 하부에만 잔류하도록, 제 2 절연막(115)을 비등방성 과도 식각할 수 있다. 필라(100a) 사이의 공간에 잔류되는 제 2 절연막(115)은 이후 형성될 메인 게이트의 높이를 한정할 수 있다. 이때, 제 2 절연막(115)의 비등방성 식각 공정에 의해 필라(100a) 상면의 제 1 및 제 2 절연막(110,115)가 제거될 수 있다.
도 3a 및 도 3b를 참조하면, 노출된 필라(100a)의 측벽, 보다 자세히는 필라(100a) 측벽의 제 1 절연막(110)의 측면에, 제 1 스페이서(120) 및 제 2 스페이서(125)를 형성한다. 제 1 및 제 2 스페이서(120,125)는 각각 절연막으로 구성될 수 있으며, 이들은 순차적으로 혹은 동시에 형성될 수 있다. 여기서, 제 1 스페이서(120)는 상기 필라(100a)를 둘러싸고 있는 제 1 절연막(110)을 보호하는 역할을 하며, 제 2 스페이서(125)는 이후 형성될 션트 게이트를 한정하기 위한 희생막으로 제공될 수 있다. 또한, 제 1 및 제 2 스페이서(120,125)는 상기 제 2 절연막(115)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 제 1 및 제 2 스페이서(120,125)의해 노출된 제 2 절연막(115)을 선택적으로 제거한다. 제 2 절연막(115)을 선택적으로 제거하기 위해 습식 식각 방식이 이용될 수 있다. 제 2 절연막(115)의 제거에 따라, 필라(100a) 하부의 측벽 및 반도체 기판(100) 표면이 노출된다.
다음, 노출된 필라(100a)의 측벽 및 반도체 기판(100) 표면을 따라 게이트 절연막(130)을 형성하고, 게이트 절연막(130)으로 둘러싸여진 공간내에 게이트 전극 물질을 충진한다. 게이트 전극 물질은 예를들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo,Ta, TiSi, TiW, TiON, TiAlON, WON 및 TaON과 같은 금속막 또는 도핑된 폴리실리콘막 및 SiGe막과 같은 반도체막이 이용될 수 있다.
다음, 제 2 스페이서(125)를 마스크로 이용하여, 게이트 전극 물질 및 게이트 절연막(130)을 패터닝하여, 메인 게이트(135, 혹은 서라운드 게이트)를 한정한다. 도면에서 H1은 워드 라인 방향 측면에서 메인 게이트(135) 사이의 공간을 나타낸다.
도 5a 및 도 5b를 참조하면, 상기 게이트 전극(135) 사이의 공간(H1)이 매립되도록 제 3 절연막(140)을 충진한다. 다음, 반도체 기판(100)에 대해 수직 방향으로 형성되어 있는 제 2 스페이서(125)에 이온 주입하기 위해, 사선 이온 주입 공정을 실시한다. 상기 사선 이온 주입 공정은 제 2 스페이서(125)에 데미지를 입히기 위해 제공되는 공정으로, Ar 이온 및 H2 이온 뿐만 아니라 다양한 이온들이 이용될 수 있다. 이때, 상기 사선 이온 주입 공정에 의해, 제 2 스페이서(125)는 물론 제 3 절연막(140)의 상부 영역까지 데미지를 입게 된다.
도 6a 및 도 6b를 참조하면, 상기 이온 주입에 의해 데미지를 입은 제 2 스페이서(125) 및 제 3 절연막(140)을 선택적으로 제거하여, 션트(shunt) 게이트 예정 영역(H2)을 한정한다. 알려진 바와 같이, 동일한 막이라 할지라도 이온 주입에 따른 데미지 정도에 따라 식각 속도가 달라진다. 본 실시예에서는 이러한 점을 이용하여, 데미지를 입은 제 2 스페이서 영역(125) 및 제 3 절연막(140)의 일부를 선택적으로 제거하여 션트 게이트 예정 영역(H2)을 한정한다. 이때, 션트 게이트 예정 영역(H2)은 메인 게이트(135)를 노출시키도록 형성되어야 한다.
도 7a 및 도 7b를 참조하면, 상기 션트 게이트 예정 영역(H2)이 매립되도록 도전 물질, 예를 들어 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo,Ta, TiSi, TiW, TiON, TiAlON, WON 및 TaON과 같은 금속막 중 하나, 또는 도핑된 폴리실리콘막 및 SiGe막과 같은 반도체막 중 하나를 매립시켜, 메인 게이트(135)와 콘택되는 션트 게이트(145)를 형성한다. 션트 게이트(145)는 메인 게이트(135)와 전기적으로 연결되어, 메인 게이트(135)의 면적을 연장시키는 역할을 하며, 이에 따라, 전체적인 게이트 저항을 낮추는 역할을 한다.
도 8a 및 도 8b를 참조하면, 션트 게이트(145)가 형성된 결과물 상부에 층간 절연막(150)을 형성한다음, 상기 필라(100a)가 노출되도록 층간 절연막(150)을 식각하여, 저항 변화 영역(PCA)을 한정한다. 저항 변화 영역(PCA)의 하부 영역내에 가열 전극(155)을 공지의 방식으로 형성한다. 저항 변화 영역(PCA)의 측벽부에 내열 스페이서(160)를 형성한다음, 저항 변화 영역(PCA)이 매립되도록 저항 변화층(165)을 형성한다. 이때, 저항 변화층(165)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다.
본 실시예에 따르면, 저항 변화 메모리 장치는 필라를 감싸는 형태의 서라운드(surround) 게이트 구조를 갖는 수직 구조 트랜지스터를 억세스 소자로 이용하므로써, 낮은 문턱 전압을 제공할 수 있으며, 억세스 소자의 면적을 기존의 트랜지스터 보다 감소시킬 수 있다.
또한, 필라 사이의 공간에 서라운딩 게이트와 연결되는 션트 게이트를 형성하므로써, 게이트 면적이 증대되어, 게이트 저항을 감소시킴과 더불어, 워드 라인 저항을 개선하여, 워드 라인 바운스 현상을 감소시킬 수 있다.
또한, 션트 게이트는 상기 필라와 제 1 절연막(115) 및 제 1 스페이서(120)를 사이에 두고 배열되므로, 충분한 절연막 두께를 가지고 있기 때문에, 캐패시터 특성도 동시에 개선할 수 있으므로, 추가적인 워드 라인 바운스 현상을 감소시킬 수 있다.
도 9 및 도 10에 도시된 바와 같이, 션트 게이트(145a,145b)는 저항 변화 영역(PCA) 사이까지 연장되어 형성될 수도 있다. 이러한 경우, 션트 게이트(145a)가 필라(100a) 사이 영역에서 저항 변화층(165) 사이의 영역으로 확장되므로써, 게이트 전극의 면적을 보다 확보할 수 있다.
도 9는 션트 게이트(145a)중 반도체 기판(100) 표면과 평행하는 부분(145a-2)이 모두 저항 변화층(165) 사이에 위치하는 예를 보여주며, 도 10은 션트 게이트중 반도체 기판(100) 표면과 평행하는 부분(145b)이 필라(100a) 사이의 영역 및 저항 변화층(165) 사이의 영역에 각각 위치하는 경우를 보여준다. 도 9의 미설명 부호 145a-1은 션트 게이트(145a)중 반도체 기판(100)에 대해 수직을 이루는 부분을 지시한다.
이들 저항 변화층(165) 사이에 위치하는 션트 게이트 부분은 이전 실시예와 같이 션트 게이트(145)를 형성한 후, 추가적으로 도전층을 형성하고, 상기 션트 게이트(145)와 전기적으로 연결되도록 추가의 도전층을 패터닝하여 연장된 션트 게이트(145a,145b)를 형성할 수 있다. 여기서, 미설명 도면 부호 146은 저항 변화층(165) 사이에 위치하는 션트 게이트를 한정하기 위한 하드 마스크이다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 저항 변화 메모리 장치의 억세스 소자를 필라 및 서라운드 게이트를 이용한 수직 구조 트랜지스터를 사용하되, 서라운드 게이트와 연결되도록, 필라 사이에 추가의 션트 게이트를 형성한다.
이에 따라, 다이오드 보다 충분히 낮은 문턱 전압을 확보할 수 있으며, 션트 게이트에 의해, 서라운드 게이트의 실질적인 면적이 증대되어, 워드 라인의 RC 딜레이를 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 커먼 소스 영역 100a : 필라
130 : 게이트 절연막 135 : 메인 게이트
145,145a : 션트 게이트

Claims (14)

  1. 반도체 기판;
    상기 반도체 기판상에 일정 간격을 가지고 배열되는 복수의 수직 트랜지스터;
    상기 복수의 수직 트랜지스터 상부에 각각 형성되는 저항 변화 영역; 및
    인접하는 수직 트랜지스터 사이의 공간에 위치되며, 상기 수직 트랜지스터의 게이트와 전기적으로 연결되도록 구성되는 션트 게이트를 포함하는 저항 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 트랜지스터는,
    상기 반도체 기판 표면으로 부터 수직 방향으로 연장된 필라; 및
    상기 필라의 하부 영역을 둘러싸도록 구성되는 서라운드 게이트를 포함하는 저항 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 션트 게이트는 인접하는 서라운드 게이트 중 선택되는 하나와 연결되도록 구성되는 저항 변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 션트 게이트는 상기 서라운드 게이트와 콘택되며 상기 반도체 기판과 수직인 방향으로 연장되는 제 1 부분, 및 상기 제 1 부분과 연결되며 상기 반도체 기판 표면과 수평인 방향으로 연장되는 제 2 부분을 포함하는 저항 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 부분은 상기 저항 변화 영역 사이의 공간으로 연장되는 저항 변화 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 부분과 상기 필라 사이에 절연 스페이서가 개재되는 저항 변화 메모리 장치.
  7. 반도체 기판 상부에 필라 및 상기 필라 하부를 둘러싸는 게이트로 구성되는 수직 트랜지스터를 복수개 형성하는 단계;
    상기 게이트 상부의 필라 측벽에 제 1 및 제 2 스페이서를 형성하는 단계;
    상기 수직 트랜지스터 사이를 절연막으로 매립하는 단계;
    상기 필라 일측부에 위치하는 상기 제 2 스페이서 및 상기 절연막의 상부 영역을 제거하여 공간부를 형성하는 단계; 및
    상기 공간부내에 도전물을 매립하여, 션트 게이트를 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 션트 게이트를 형성하는 단계 이후에,
    상기 수직 트랜지스터 상부에 가열 전극을 형성하는 단계; 및
    상기 가열 전극 상부에 저항 변화층을 형성하는 단계를 더 포함하는 저항 변화 메모리 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 공간부를 형성하는 단계는,
    상기 제 2 스페이서 및 상기 절연막 상부 영역에 데미지를 인가하는 단계; 및
    상기 데미지가 인가된 제 2 스페이서 및 절연막 상부 영역을 선택적으로 제거하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 2 스페이서 및 상기 절연막 상부 영역에 데미지를 인가하는 단계는,
    사선 이온 주입 공정을 진행하는 단계인 저항 변화 메모리 장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 션트 게이트를 형성하는 단계 이후에,
    반도체 기판 결과물 상부에 도전층을 증착하는 단계;
    상기 수직 트랜지스터의 사이의 공간에 잔류되도록 상기 도전층을 패터닝하는 단계; 및
    상기 도전층 양측의 수직 트랜지스터 상부에 가열 전극 및 저항 변화층을 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 션트 게이트를 형성하는 단계 이후에,
    성가 션트 게이트 상부에 추가의 게이트층을 형성하는 단계;및
    상기 수직 트랜지스터 상부에 저항 변화 구조물을 형성하는 단계를 더 포함하는 저항 변화 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 저항 변화 구조물을 형성하는 단계는,
    상기 수직 트랜지스터 상부에 가열 전극을 형성하는 단계; 및
    상기 가열 전극 상부에 저항 변화 물질층을 형성하는 단계를 포함하는 저항 변화 메모리 장치의 제조방법.
  14. 채널 필라를 서라운드하는 게이트; 및
    상기 채널 필라 사이에 위치되며 인접하는 게이트 중 하나와 연결되어 상기 게이트의 면적을 연장시키는 션트 게이트를 포함하는 반도체 메모리 장치.
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