KR20140084131A - 패키지 기판에 대한 와이어본드를 갖지 않는 어셈블리를 위한 스터브 최소화 - Google Patents

패키지 기판에 대한 와이어본드를 갖지 않는 어셈블리를 위한 스터브 최소화 Download PDF

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Abstract

마이크로 전자 패키지(100)는 기판(102)과 마이크로 전자 요소(130)를 포함하며, 마이크로 전자 요소는 면(134)과 이 면에서 노출되는 컨택(132)의 하나 이상의 컬럼(138, 139)을 가지며, 컨택(132)이 기판의 표면(120)에서 노출되는 대응하는 컨택을 바라보고 이 컨택에 연결된다. 축면(140)은 제1 방향(142)으로 연장하는 라인을 따라 마이크로 전자 요소의 면을 교차하고, 요소 컨택(132)의 컬럼에 대하여 센터링될 수 있다. 패키지 단자의 컬럼(104A, 104B)은 제1 방향으로 연장할 수 있다. 제2 표면의 중앙 영역(112)에서 노출된 제1 단자는 마이크로 전자 요소 내의 어드레스 가능 메모리 지점을 결정하기 위해 이용할 수 있는 어드레스 정보를 전달하도록 구성될 수 있다. 중앙 영역(112)은 패키지 단자의 컬럼들 간의 최소 피치(150)의 3.5배보다 크지 않은 폭(152)을 가질 수 있다. 축면은 중앙 영역을 교차할 수 있다.

Description

패키지 기판에 대한 와이어본드를 갖지 않는 어셈블리를 위한 스터브 최소화{STUB MINIMIZATION FOR ASSEMBLIES WITHOUT WIREBONDS TO PACKAGE SUBSTRATE}
관련 출원에 대한 상호 참조
본 출원은 2012년 4월 4일자로 출원된 미국 특허 출원 번호 13/439,286의 계속 출원이며, 상기 특허 출원은 2012년 2월 7일자로 출원된 미국 가특허 출원 번호 61/600,361, 2011년 10월 3일자로 출원된 미국 가특허 출원 번호 61/542,488, 및 2011년 10월 3일자로 출원된 미국 가특허 출원 번호 61/542,553의 출원 일자의 이점을 주장한다. 상기 특허 출원 모두의 개시 내용은 원용에 의해 본 명세서에 통합되어 있다.
본 출원의 기술 요지는 마이크로 전자 패키지 및 마이크로 전자 패키지를 통합하는 어셈블리에 관한 것이다.
반도체칩은 흔히 개별적인 패키징된 유닛으로서 제공된다. 표준 칩은 칩의 내부 회로에 접속되는 컨택을 갖는 커다란 전면을 구비하는 평탄한 직사각형 본체부를 갖는다. 각각의 개별 칩은 통상적으로 외부 단자를 갖는 패키지에 포함되며, 이러한 외부 단자가 인쇄 회로 기판과 같은 회로 패널에 전기 접속되고, 칩의 컨택을 회로 패널의 전도체에 접속한다. 많은 종래의 설계에서, 칩 패키지는 칩 자체의 면적보다 상당히 큰 회로 패널의 면적을 차지한다. 본 명세서에서 전면을 갖는 평탄한 칩을 참조하여 사용되는 경우, "칩의 면적"이라는 표현은 전면의 면적을 지칭하는 것으로 이해되어야 한다.
"플립 칩(flip chip)" 설계에서, 칩의 전면은 패키지 유전체 요소, 즉 패키지의 기판의 면을 정면으로 보며, 칩 상의 컨택은 솔더 범프 또는 기타 접속 요소에 의해 기판의 컨택에 직접 본딩된다. 그 다음으로, 기판이 기판의 면 위에 놓여지는 단자를 통해 회로 패널에 본딩될 수 있다. "플립 칩" 설계는 비교적 콤팩트한 배열을 제공한다. 몇몇 경우에, 각각의 패키지는 칩의 전면의 면적과 동일하거나 약간 더 큰 회로 패널의 면적을 차지하는 "칩-스케일 패키지"일 수 있으며, 이에 대해서는 예컨대 공동 양수된 미국 특허 제5,148,265호, 제5,148,266호, 및 제5,679,977호의 특정 실시예에 개시되어 있으며, 이들 특허의 개시 내용은 원용에 의해 본 명세서에 통합된다. 어떠한 혁신적인 실장 기술은 종래의 플립-칩 본딩의 조밀성(compactness)에 도달하거나 또는 그와 동일한 조밀성을 제공한다. 크기는 칩의 임의의 물리적 배열에 있어서 중요한 고려사항이다. 휴대가능 전자 디바이스가 급속히 진보하면서 칩의 보다 콤팩트한 물리적 배열에 대한 요구가 한층 더 커지고 있다. 단지 예를 들면, 흔히 "스마트 폰"으로 지칭되는 디바이스는, 셀룰러 폰의 기능에, 고해상도 디스플레이 및 연관된 이미지 처리 칩과 함께, 강력한 데이터 프로세서, 메모리 및 보조 디바이스, 예컨대 GPS 수신기, 전자 카메라, 및 근거리 통신망(LAN) 접속을 통합하고 있다. 이러한 디바이스들은, 완전한 인터넷 접속성, 풀 해상도 비디오를 포함하는 엔터테인먼트, 내비게이션, 전자 뱅킹 등과 같은 기능을 모두 포켓 사이즈 디바이스로 제공할 수 있다. 복잡한 휴대가능 디바이스는 다수의 칩들을 작은 공간 안에 패킹할 것을 요구한다. 더욱이, 이러한 칩들 중 일부는 흔히 "I/O"로 지칭되는 많은 입출력 접속을 갖는다. 이러한 I/O는 다른 칩의 I/O와 상호접속되어야 한다. 상호접속은 신호 전파 지연을 최소화하기 위해 짧아야만 한다. 이러한 상호접속을 형성하는 컴포넌트들은 어셈블리의 크기를 크게 증가시키지 않아야 한다. 예를 들면 향상된 성능 및 크기 감소가 요구되는 인터넷 서치 엔진에서 이용되는 것과 같은 데이터 서버의 경우와 마찬가지로 다른 응용에서도 유사한 요구가 발생하고 있다.
메모리 저장 어레이를 포함하는 반도체칩, 특히 다이나믹 랜덤 액세스 메모리칩(DRAM) 및 플래시 메모리칩은 흔히 다중 칩 패키지 및 어셈블리로 패키징된다. 각각의 패키지는 단자, 즉 패키지의 외부 접속 포인트와 그 안의 칩들 간의 신호의 전달, 전력 및 접지를 위한 많은 전기적 접속을 갖는다. 이러한 전기적 접속은, 칩의 컨택 지지 표면에 대해 수평 방향으로 연장되는 수평 전도체(예컨대 트레이스, 빔 리드 등)와, 칩의 표면에 대해 수직 방향으로 연장되는 수직 전도체(예컨대, 비아)와, 칩의 표면에 대해 수평 방향 및 수직 방향 모두로 연장되는 와이어 본드 등의 상이한 종류의 전도체들을 포함할 수 있다.
종래의 마이크로 전자 패키지는 주로 메모리 저장 어레이 기능을 갖는 마이크로 전자 요소, 즉 임의의 기타 기능보다 메모리 저장 어레이 기능을 제공하기 위한 더 많은 수의 능동 소자를 구현하는 마이크로 전자 요소를 통합할 수 있다. 이러한 마이크로 전자 요소는 DRAM 칩, 또는 이러한 반도체칩의 적층된 전기적 상호접속 어셈블리이거나 이들을 포함할 수 있다. 통상적으로, 이러한 패키지의 모든 단자는 마이크로 전자 요소가 실장되는 패키지 기판의 하나 이상의 주변 에지에 인접하는 컬럼의 세트로 배치된다. 예컨대, 도 1에 도시되어 있는 하나의 종래의 마이크로 전자 패키지(12)에서, 패키지 기판(20)의 제1 주변 에지(16)에 인접하여 단자의 3개의 컬럼(14)이 배치될 수 있고, 패키지 기판(20)의 제2 주변 에지(22)에 인접하여 단자의 3개의 다른 컬럼(18)이 배치될 수 있다. 종래의 패키지에서 패키지 기판(20)의 중앙 영역(24)은 단자의 어떠한 컬럼도 갖지 않는다. 도 1은 또한 한 면(28) 상에 요소 컨택(26)을 갖는 패키지 내의 반도체칩(11)을 나타내고, 이러한 요소 컨택(26)은 패키지 기판(20)의 중앙 영역(24)에서의 애퍼처, 예컨대 본드 윈도우(bond window)를 통해 연장되는 와이어 본드(30)를 통하여 패키지(12)의 단자의 컬럼(14, 18)과 전기적으로 상호접속된다. 몇몇 경우에는, 마이크로 전자 요소와 기판 간의 기계적 연결을 강화하도록 마이크로 전자 요소(11)의 면(28)과 기판(20) 사이에 접착층(32)이 배치될 수 있고, 와이어 본드가 접착층(32)의 개구를 통해 연장된다.
상기한 설명의 관점에서, 특히 이러한 마이크로 전자 패키지들 및 이러한 마이크로 전자 패키지들이 실장되어 서로 전기적으로 상호접속될 수 있는 회로 패널을 포함하는 어셈블리에서는, 전기적 성능을 향상시키기 위해 마이크로 전자 패키지 상에 단자를 배치함에 있어서의 개선이 이루어질 수 있다.
본 발명의 특징에 따른 마이크로 전자 패키지는 메모리 저장 어레이 기능을 갖는 마이크로 전자 요소를 포함할 수 있다. 일례에서, 마이크로 전자 요소는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 소자를 구현할 수 있다. 마이크로 전자 요소는 마이크로 전자 요소의 면에서 노출된 요소 컨택의 하나 이상의 컬럼(column)을 가질 수 있으며, 각각의 상기 컬럼이 상기 마이크로 전자 요소의 면을 따라 제1 방향으로 연장한다. 상기 마이크로 전자 요소의 면에 수직한 축면(axial plane)이 상기 제1 방향으로 연장하는 라인을 따라 상기 마이크로 전자 요소의 면을 교차하고, 상기 요소 컨택의 하나 이상의 컬럼에 대하여 센터링될 수 있다. 상기 마이크로 전자 요소는 기판을 포함할 수 있으며, 상기 기판은 제1 및 제2 반대 표면과, 상기 요소 컨택을 바라보는 상기 제1 표면에서 노출되고 상기 요소 컨택에 연결되는 복수의 기판 컨택을 갖는다. 제2 표면에서 노출되는 단자의 복수의 평행한 컬럼이 상기 기판의 제2 표면을 따라 제1 방향으로 연장할 수 있다. 상기 단자는 상기 기판 컨택과 전기 접속되고, 상기 마이크로 전자 패키지를 상기 마이크로 전자 패키지 외부의 콤포넌트와 접속하도록 구성될 수 있다.
상기 단자는 상기 기판의 제2 표면의 중앙 영역 내의 상기 기판의 제2 표면에서 노출된 제1 단자를 포함할 수 있다. 상기 제1 단자가 상기 마이크로 전자 요소 내의 메모리 저장 어레이의 이용할 수 있는 어드레스 가능 메모리 지점(available addressable memory location)의 전부 중에서 어드레스 가능 메모리 지점을 결정하기 위해 상기 패키지 내의 회로에 의해 사용 가능한 어드레스 정보를 전달하도록 구성될 수 있다. 일례에서, 제2 표면의 상기 중앙 영역은 상기 제1 방향을 가로지르는 상기 기판의 제2 표면을 따르는 제2 방향에서의 폭을 가질 수 있으며, 상기 중앙 영역의 폭이 상기 단자의 평행한 컬럼의 임의의 2개의 인접한 컬럼들 간의 최소 피치의 3.5배보다 크지 않아도 된다. 이러한 예에서, 상기 축면이 상기 중앙 영역을 교차할 수 있다.
일례에서, 상기 단자는 어드레스 가능 메모리 지점을 결정하기 위해 상기 마이크로 전자 패키지 내의 회로에 의해 사용 가능한 어드레스 정보의 전부를 전달하도록 구성될 수 있다.
일례에서, 상기 제1 단자는 상기 마이크로 전자 요소의 작동 모드를 제어하는 정보를 전달하도록 구성될 수 있다.
일례에서, 상기 제1 단자는 상기 마이크로 전자 패키지에 전송되는 코맨드 신호의 전부를 전달하도록 구성될 수 있으며, 상기 코맨드 신호가 기입 인이에블 신호, 행 어드레스 스트로브 신호, 및 열 어드레스 스트로브 신호이다.
일례에서, 상기 제1 단자는 상기 마이크로 전자 패키지에 전송되는 클록 신호를 전달하도록 구성되며, 상기 마이크로 전자 패키지는 어드레스 정보를 전달하는 단자에서 수신된 신호를 샘플링하기 위해 상기 클록 신호를 이용하도록 구성된다.
일례에서, 상기 제1 단자는 상기 마이크로 전자 패키지에 전송되는 뱅크 어드레스 신호의 전부를 전달하도록 구성될 수 있다.
일례에서, 상기 제1 단자는 상기 단자의 컬럼 중의 단지 2개의 컬럼 내에 배치될 수 있다.
일례에서, 상기 제1 단자는 상기 단자의 컬럼 중의 하나의 컬럼 내에 배치될 수 있다.
일례에서, 상기 제1 단자에 접속되는 상기 요소 컨택은 상기 요소 컨택의 하나의 컬럼 내에 배치될 수 있다.
일례에서, 상기 요소 컨택은 상기 마이크로 전자 요소의 전면에서 노출되는 재분배 컨택(redistribution contact)을 포함할 수 있다. 각각의 상기 재분배 컨택은 트레이스 또는 비아 중의 적어도 하나를 통해 상기 마이크로 전자 요소의 컨택 패드와 전기적으로 접속될 수 있다. 상기 재분배 컨택의 적어도 몇몇이 상기 마이크로 전자 요소의 면을 따라 적어도 하나의 방향으로 상기 요소 컨택으로부터 변위될 수 있다.
일례에서, 상기 기판은 상기 제1 및 제2 반대 표면 사이에서 각각 연장하는 제1 및 제2 반대 에지를 가질 수 있다. 상기 제1 및 제2 에지는 제1 방향으로 연장할 수도 있다. 상기 제2 표면은 상기 제1 에지와 상기 제2 에지에 각각 인접한 제1 주변 영역과 제2 주변 영역을 가질 수 있다. 이러한 예에서, 상기 중앙 영역은 상기 제1 주변 영역과 상기 제2 주변 영역을 분리할 수 있다. 상기 단자는 상기 주변 영역 중의 적어도 하나의 주변 영역에서의 상기 제2 표면에서 노출되는 복수의 제2 단자를 포함할 수 있다. 상기 제2 단자 중의 적어도 몇몇이 어드레스 정보 이외의 정보를 전달하도록 구성될 수 있다.
일례에서, 상기 제2 단자의 적어도 몇몇이 데이터 신호를 전달하도록 구성될 수 있다.
일례에서, 상기 마이크로 전자 요소는, 상기 기판 컨택에 연결되는 컨택을 갖는 제1 반도체칩과, 상기 기판의 제1 표면으로부터 떨어져 상기 제1 반도체칩의 면 위에 놓여지고 상기 제1 반도체칩과 전기 접속되는 적어도 하나의 제2 반도체칩을 포함할 수 있다.
일례에서, 상기 제1 반도체칩은, 상기 제1 단자로부터 어드레스 정보의 적어도 몇몇을 수신하고, 상기 적어도 하나의 제2 반도체칩에 전송하기 위해 상기 적어도 몇몇의 어드레스 정보를 재생하도록 구성될 수 있다. 일례에서, 상기 적어도 하나의 제2 반도체칩은 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위한 더 많은 수의 능동 소자를 구현할 수 있다.
일례에서, 상기 제1 단자는 상기 마이크로 전자 요소의 작동 모드를 제어하는 정보를 전달하도록 구성될 수 있다. 상기 제1 반도체칩은 상기 작동 모드를 제어하는 정보를 재생하거나 적어도 부분적으로 디코드하는 것 중의 적어도 하나를 행하도록 구성될 수 있다.
일례에서, 상기 제1 반도체칩은 상기 적어도 하나의 제2 반도체칩을 상기 제1 반도체칩과 전기 접속하는 복수의 관통 실리콘 비아(through-silicon-via)를 포함할 수 있다.
일례에서, 상기 제1 반도체칩과 상기 적어도 하나의 제2 반도체칩 간의 전기적 상호접속의 적어도 몇몇이 와이어 본드를 통해 이루어질 수 있다.
일례에서, 상기 적어도 하나의 제2 반도체칩은 상기 제1 반도체칩의 표면에서 노출된 제1 컨택을 바라보고 이 제1 컨택과 연결되는 상기 제2 반도체칩의 표면에서 노출되는 제2 컨택의 플립-칩 전기적 상호접속을 통해 상기 제1 반도체칩과 전기적으로 상호접속될 수 있다. 이러한 예에서, 상기 제1 반도체칩의 표면이 상기 기판의 제1 표면으로부터 먼 쪽으로 바라볼 수 있다.
일례에서, 상기 제1 반도체칩은 각각의 제2 반도체칩에 전송하기 위해 상기 제1 단자에서 수신된 어드레스 정보의 적어도 몇몇을 버퍼링하도록 구성될 수 있고, 각각의 상기 제2 반도체칩은 어드레스 정보를 버퍼링하도록 구성되지 않아도 된다.
일례에서, 상기 제1 반도체칩은 각각의 제2 반도체칩에 전송하기 위해 상기 제1 단자에서 수신된 어드레스 정보를 적어도 부분적으로 디코드하도록 구성될 수 있으며, 각각의 상기 제2 반도체칩은 어드레스 정보를 전체적으로 디코드하도록 구성되지 않아도 된다.
일례에서, 상기 제2 반도체칩은 복수의 적층된 제2 반도체칩이어도 된다.
일례에서, 상기 제1 반도체칩 및 상기 적어도 하나의 제2 반도체칩의 반도체칩들 중의 적어도 몇몇은 복수의 관통 실리콘 비아에 의해 서로 전기적으로 접속될 수 있다.
일례에서, 상기 적어도 하나의 제2 반도체칩의 적어도 하나는, 자신의 컨택에서 수신된 정보를 부분적으로 또는 전체적으로 디코드하거나, 또는 상기 제1 반도체칩의 적어도 하나의 반도체칩 또는 상기 적어도 하나의 제2 반도체칩의 또 다른 반도체칩에 전송하기 위해 자신의 컨택에서 수신된 정보를 재생하는 중의 하나를 행하도록 구성될 수 있다.
일례에서, 상기 제1 반도체칩과 상기 제2 반도체칩 간의 전기적 상호접속 중의 적어도 몇몇은 상기 마이크로 전자 요소의 적어도 하나의 에지를 따라 연장하는 전기 도전성 트레이스를 통해 이루어질 수 있다.
일례에서, 상기 제1 반도체칩과 상기 제2 반도체칩 간의 전기적 상호접속 중의 적어도 몇몇은 와이어 본드를 통해 이루어질 수 있다. 이러한 예에서, 상기 적어도 하나의 제2 반도체칩의 면이 상기 제1 반도체칩으로부터 먼 쪽을 향하게 된다. 상기 와이어 본드의 적어도 몇몇이 상기 제1 반도체칩을 상기 적어도 하나의 제2 반도체칩의 면에서 노출되는 컨택과 접속할 수 있다.
일례에서, 상기 제1 반도체칩과 상기 제2 반도체칩 간의 전기적 상호접속의 적어도 몇몇은 와이어 본드를 통해 이루어질 수 있다. 이러한 예에서, 상기 적어도 하나의 제2 반도체칩의 면이 상기 제1 반도체칩을 향하도록 된다. 상기 와이어 본드의 적어도 몇몇이 상기 제1 반도체칩을 상기 적어도 하나의 제2 반도체칩의 면에서 노출되는 컨택과 접속할 수 있다.
일례에서, 상기 제1 반도체칩 또는 상기 적어도 하나의 제2 반도체칩 중의 적어도 하나는 다이나믹 랜덤 액세스 메모리(DRAM) 저장 어레이를 포함하여도 된다.
일례에서, 상기 제1 반도체칩 또는 상기 적어도 하나의 제2 반도체칩 중의 적어도 하나는, NAND 플래시, RRAM(저항성 RAM), 스태틱 랜덤 액세스 메모리(SRAM), PCM(상 변화 메모리), MRAM(마그네틱 랜덤 액세스 메모리), 스핀-토크 RAM, 또는 컨텐츠-어드레스 가능 메모리 기술로 실시될 수 있다.
본 발명의 특징에 따른 마이크로 전자 패키지는 메모리 저장 어레이 기능을 갖는 마이크로 전자 요소를 포함할 수 있다. 상기 마이크로 전자 요소는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 개수의 능동 소자를 구현할 수 있다. 상기 마이크로 전자 요소는 마이크로 전자 요소의 면에서 노출되어 있는 요소 컨택의 하나 이상의 컬럼을 가질 수 있다. 각각의 상기 컬럼이 상기 마이크로 전자 요소의 면을 따라 제1 방향으로 연장할 수 있다. 상기 마이크로 전자 요소의 면에 수직한 축면이 상기 제1 방향으로 연장하는 라인을 따라 상기 마이크로 전자 요소의 면을 교차할 수 있다. 상기 축면이 상기 요소 컨택의 하나 이상의 컬럼에 대하여 센터링될 수 있다.
상기 마이크로 전자 요소는 기판을 포함할 수 있으며, 상기 기판은 제1 및 제2 반대 표면과, 상기 요소 컨택을 바라보는 상기 제1 표면에서 노출되고 상기 요소 컨택에 연결되는 복수의 기판 컨택을 갖는다. 제2 표면에서 노출되는 단자의 복수의 평행한 컬럼이 기판의 제2 표면에서 제1 방향으로 연장할 수 있다. 상기 단자가 상기 기판 컨택과 전기 접속되고, 상기 마이크로 전자 패키지를 상기 마이크로 전자 패키지 외부의 콤포넌트와 접속하도록 구성될 수 있다. 상기 단자가 상기 기판의 제2 표면의 중앙 영역에서 노출된 제1 단자를 포함할 수 있다. 상기 제1 단자가 상기 마이크로 전자 요소 내의 메모리 저장 어레이의 이용할 수 있는 어드레스 가능 메모리 지점의 전부 중에서 어드레스 가능 메모리 지점을 결정하기 위해 상기 패키지 내의 회로에 의해 사용 가능한 어드레스 정보의 다수를 전달하도록 구성될 수 있다. 일례에서, 상기 중앙 영역은 상기 제1 방향을 가로지르는 상기 기판의 제2 표면을 따르는 제2 방향에서의 폭을 가질 수 있으며, 상기 중앙 영역의 폭이 상기 단자의 평행한 컬럼의 임의의 2개의 인접한 컬럼들 간의 최소 피치의 3.5배보다 크지 않다. 상기 축면은 상기 중앙 영역을 교차할 수도 있다.
이러한 예에서, 상기 제1 단자는 상기 어드레스 가능 메모리 지점을 결정하기 위해 상기 패키지 내의 회로에 의해 이용 가능한 어드레스 정보의 적어도 3/4을 전달하도록 구성될 수 있다.
도 1은 DRAM 칩을 포함하는 종래의 마이크로 전자 패키지를 예시하는 단면도이다.
도 2는 회로 패널 및 회로 패널의 제1 및 제2 반대 표면에 서로 반대로 실장된 복수의 마이크로 전자 패키지를 통합하는, 예컨대 DIMM 모듈과 같은, 마이크로 전자 어셈블리를 예시하는 개략도이다.
도 3은 도 2에 도시된 것과 같은 어셈블리에서의 제1 및 제2 마이크로 전자 패키지와 회로 패널 간의 전기적 상호접속을 예시하는 단면도이다.
도 4는 도 2에 도시된 것과 같은 어셈블리에서의 제1 마이크로 전자 패키지와 제2 마이크로 전자 패키지 간의 전기적 상호접속을 예시하는 평면도이다.
도 5는 본 발명의 실시예에 따른 마이크로 전자 패키지에서의 단자의 배열 및 신호 할당을 예시하는 평면도이다.
도 6a는 도 5의 라인 6A-6A를 따라 절취한 단면도로, 도 5에 도시된 마이크로 전자 패키지를 예시하는 도면이다.
도 6b는 도 5 및 도 6a에 도시된 실시예를 포함한 본 명세서에 개시된 실시예들 중의 임의의 실시예에 따른 마이크로 전자 패키지 내의 마이크로 전자 요소 상의 요소 컨택의 가능한 배열 및 컨택의 타입을 예시하는 평면도이다.
도 6c는 도 5 및 도 6a에 도시된 실시예를 포함한 본 명세서에 개시된 실시예들 중의 임의의 실시예에 따른 마이크로 전자 패키지 내의 마이크로 전자 요소 상의 요소 컨택의 가능한 배열 및 컨택의 타입을 예시하는 평면도이다.
도 7a는 도 5 및 도 6a에 도시된 실시예에 따른 마이크로 전자 패키지 내의 마이크로 전자 요소 상의 요소 컨택의 또 다른 가능한 배열을 예시하는 평면도이다.
도 7b는 도 5 및 도 6a에 도시된 실시예에 따른 단자의 배열을 예시하는 평면도이다.
도 7c는 본 발명의 실시예에 따른 마이크로 전자 어셈블리 및 이 마이크로 전자 어셈블리와 전기적으로 상호접속되는 제1 및 제2 마이크로 전자 패키지를 예시하는 단면도이다.
도 7d는 다른 것들 중에서도 본 발명의 실시예에 따른 회로 패널 및 이 회로 패널에 전기 접속되는 마이크로 전자 패키지를 포함하는 마이크로 전자 어셈블리를 예시하는 개략도이다.
도 8은 도 5 및 도 6a에 도시된 실시예의 변형예에 따른 마이크로 전자 패키지 상의 단자의 다른 배열을 예시하는 평면도이다.
도 9a는 도 5 및 도 6a에 도시된 실시예의 변형예에 따른 마이크로 전자 패키지를 예시하는 평면도이다.
도 9b는 도 5 및 도 6a에 도시된 실시예의 변형예에 따른 마이크로 전자 패키지를 예시하는 도 9a의 라인 9B-9B를 따라 절취한 대응하는 단면도이다.
도 9c는 도 9a 및 도 9b에 도시된 바와 같은 마이크로 전자 패키지의 실시예에서 마이크로 전자 요소와 기판 간의 전기적 상호접속 및 요소 컨택의 배열을 예시하는 평면도이다.
도 10은 본 발명의 실시예에 따른, 반도체칩의 적층되고 전기 접속된 어셈블리를 포함하는 마이크로 전자 패키지를 예시하는 단면도이다.
도 11a는 본 발명의 실시예에 따른, 반도체칩의 적층되고 전기 접속된 어셈블리를 포함하는 마이크로 전자 패키지를 예시하는 단면도이다.
도 11b는 본 발명의 실시예에 따른, 반도체칩의 적층되고 전기 접속된 어셈블리를 포함하는 마이크로 전자 패키지를 예시하는 단면도이다.
도 12는 본 발명의 실시예에 따른, 반도체칩의 적층되고 전기 접속된 어셈블리를 포함하는 마이크로 전자 패키지를 예시하는 단면도이다.
도 13a는 본 발명의 실시예에 따른, 반도체칩의 적층되고 전기 접속된 어셈블리를 포함하는 마이크로 전자 패키지를 예시하는 단면도이다.
도 13b는 본 발명의 실시예에 따른, 반도체칩의 적층되고 전기 접속된 어셈블리를 포함하는 마이크로 전자 패키지를 예시하는 단면도이다.
도 14는 대응하는 기판 컨택을 바라보고 이 기판 컨택에 연결되는 요소 컨택을 각각 갖는 제1 및 제2 마이크로 전자 요소를 포함하는 마이크로 전자 패키지의 실시예를 예시하는 단면도이다.
도 15a는 도 14에 도시된 실시예에 따른 마이크로 전자 패키지 상의 단자의 신호 할당을 예시하는 평면도이며, 여기서 도 14는 도 15a의 라인 14-14을 따라 절취한 단면도이다.
도 15b는 제1 및 제2 마이크로 전자 요소 상의 요소 컨택에 대한 도 14 및 도 15a의 패키지 상의 단자의 가능한 배치를 예시하는 평면도이다.
도 16a는 기판 상에 서로 떨어져 이격된 제1, 제2, 제3 및 제4 마이크로 전자 요소를 갖는 마이크로 전자 패키지의 또 다른 실시예를 예시하는 평면도이다.
도 16b는 도 16a에 도시된 실시예에 따른 마이크로 전자 패키지 상의 단자의 가능한 배열 및 신호 할당을 예시하는 평면도이다.
도 17a는 기판 상의 핀휠 배열(pinwheel arrangement)에서 서로 떨어져 이격된 제1, 제2, 제3 및 제4 마이크로 전자 요소를 갖는 마이크로 전자 패키지의 또 다른 실시예를 예시하는 평면도이다.
도 17b는 도 17a에 도시된 실시예에 따른 마이크로 전자 패키지 상의 단자의 가능한 배열 및 신호 할당을 예시하는 평면도이다.
도 18a는 도 5 및 도 6a에 도시된 실시예의 변형예에 따른 웨이퍼-레벨 마이크로 전자 패키지를 예시하는 단면도이다.
도 18b는 도 18a에 도시된 실시예의 변형예에 따른 팬-아웃(fan-out) 웨이퍼-레벨 마이크로 전자 패키지를 예시하는 단면도이다.
도 19는 본 발명의 실시예에 따른 시스템을 예시하는 단면도이다.
도 1에 관련하여 설명된 예시의 종래의 마이크로 전자 패키지(12)에 비추어, 본 발명의 발명자는 메모리 저장 어레이 칩을 통합하는 패키지와 이러한 패키지를 통합하는 어셈블리의 전기적 성능을 향상시키는데 도움을 줄 수 있는 실현 가능한 개선을 인지하였다.
이러한 개선은 특히, 패키지(12A)가 회로 패널의 표면에 실장되고, 이 회로 패널의 반대쪽의 표면 상에 또 다른 유사 패키지(12B)가 반대로 실장되는, 도 2 내지 도 4에 도시된 것과 같은 어셈블리에 제공될 때의 마이크로 전자 패키지의 사용의 경우에 이루어질 수 있다. 패키지(12A, 12B)는 통상적으로 서로에 대하여 기능적으로 및 기계적으로 동등하다. 통상적으로, 기능적으로 및 기계적으로 동등한 패키지의 다른 쌍(12C와 12D; 12E와 12F) 또한 동일한 회로 패널(34)에 실장된다. 회로 패널 및 이 회로 패널에 조립된 패키지는 듀얼 인라인 메모리 모듈(DIMM)로서 흔히 지칭되는 어셈블리의 부분을 형성할 수 있다. 각각의 서로 반대로 실장된 패키지 쌍에서의 패키지, 예컨대 패키지 12A 및 12B는 각각의 쌍에서의 패키지가 통상적으로 자신의 각각의 면적의 90%보다 많게 서로의 위에 놓여지도록 회로 패널의 상호 반대쪽 표면들 상의 컨택에 접속한다. 회로 패널(34) 내의 국부 와이어링(local wiring)은 예컨대 각각의 패키지 상의 도면부호 "1"과 "5"로 표시된 단자와 같은 단자를 회로 패널 상의 전역 와이어링(global wiring)에 접속한다. 전역 와이어링은 몇몇 신호를 접속 사이트 Ⅰ, Ⅱ 및 Ⅲ과 같은 회로 패널(34) 상의 접속 사이트에 접속하기 위해 이용되는 버스(36)의 신호 전도체를 포함한다. 예컨대, 패키지 12A와 12B는 접속 사이트 Ⅰ에 연결된 국부 와이어링에 의해 버스(36)에 전기 접속되며, 패키지 12C와 12D는 접속 사이트 Ⅱ에 연결된 국부 와이어링에 의해 버스에 전기 접속되며, 패키지 12E와 12F는 접속 사이트 Ⅲ에 연결된 국부 와이어링에 의해 버스에 전기 접속된다.
회로 패널(34)은 패키지 12A의 한쪽 에지(16) 부근의 도면부호 "1"로 표시된 단자를 회로 패널(34)을 통해 패키지 12B의 동일한 에지(16) 부근의 패키지 12B의 도면부호 "1"로 표시된 단자에 접속하는 열십자형 또는 "신발끈형(shoelace)" 패턴과 유사하게 보이는 국부 인터커넥트 와이어링을 이용하여 각각의 패키지(12A, 12B)의 단자들을 전기적으로 상호접속한다. 그러나, 회로 패널(34)에 조립될 때의 패키지 12B의 에지(16)는 패키지 12A의 에지(16)로부터 멀리 위치하고 있다. 도 2 내지 도 4는 또한 패키지 12A의 에지(22) 부근의 도면부호 "5"로 표시된 단자가 회로 패널(34)을 통해 패키지 12B의 동일한 에지(22) 부근의 패키지 12B의 도면부호 "5"로 표시된 단자에 접속된다는 것을 보여주고 있다. 어셈블리(38)에서는, 패키지 12A의 에지(22)가 패키지 12B의 에지(22)로부터 멀리 위치하고 있다.
예컨대 패키지 12A와 같은 각각의 패키지 상의 단자들과 예컨대 패키지 12B와 같은 그 반대편에 실장되는 패키지 상의 대응하는 단자 간의 회로 패널을 통한 접속은 상당히 길다. 도 3에 추가로 나타낸 바와 같이, 유사한 마이크로 전자 패키지(12A, 12B)의 이러한 어셈블리에서, 회로 패널(34)은, 버스로부터의 동일한 신호가 각각의 패키지에 전송될 때에는, 버스(36)의 신호 전도체를 패키지 12A의 도면부호 "1"로 표시된 단자 및 패키지 12B의 도면부호 "1"로 표시된 대응 단자와 전기적으로 상호접속할 수 있다. 유사하게, 회로 패널(34)은 버스(36)의 또 다른 신호 전도체를 패키지 12A의 도면부호 "2"로 표시된 단자 및 패키지 12B의 도면부호 "2"로 표시된 대응 단자와 전기적으로 상호접속할 수 있다. 버스의 다른 신호 전도체 및 각각의 패키지의 대응 단자들에도 동일한 접속 배열이 적용될 수 있다. 회로 패널(34) 상의 버스(36)와, 예컨대 회로 패널의 접속 사이트 Ⅰ에서의 패키지 12A 및 12B(도 2)와 같은 각각의 패키지 쌍의 각각의 패키지와 간의 국부 와이어링은 종단되지 않은 스터브(unterminated stub) 형태로 이루어질 수 있다. 이러한 국부 와이어링은 비교적 긴 때에는 몇몇 경우에 하술되는 바와 같이 어셈블리(38)의 성능에 영향을 줄 수도 있다. 더욱이, 회로 패널(34)은 또한 다른 패키지의 특정한 단자, 예컨대 패키지의 쌍 12C와 12D, 및 패키지의 쌍 12E와 12F를, 버스(36)의 전역 와이어링에 전기적으로 상호접속하기 위해 국부 와이어링을 요구하며, 이러한 와이어링 또한 동일한 방식으로 어셈블리의 성능에 영향을 줄 수 있다.
도 4는 신호를 전달하도록 할당된 각각의 쌍의 단자 "1", "2", "3", "4", "5", "6", "7" 및 "8"에 대한 마이크로 전자 패키지(12A, 12B) 간의 상호접속을 도시하고 있다. 도 4에 나타낸 바와 같이, 단자의 컬럼(14, 18)이 각각의 패키지(12A, 12B)의 에지(16, 22) 부근에 각각 있기 때문에, 단자의 컬럼(14, 18)이 연장하는 방향(42)을 가로지르는 방향(40)으로 회로 패널(34)을 가로지르기 위해 요구되는 와이어링은 꽤 길 수 있다. DRAM 칩의 길이는 각각의 측면이 10 밀리미터의 범위로 될 수 있다는 인지에서, 동일한 신호를 2개의 상호 반대로 실장된 패키지(12A, 12B)의 대응하는 단자에 라우팅하기 위해 요구되는 도 2 내지 도 4에 나타낸 어셈블리(38)에서의 회로 패널(34)의 국부 와이어링의 길이는 5 내지 10 밀리미터 사이의 범위일 수 있고, 통상적으로 약 7 밀리미터일 수도 있다.
몇몇 경우에, 이러한 반대로 실장된 마이크로 전자 패키지의 단자들을 접속하기 위해 요구되는 회로 패널 와이어링의 길이는 어셈블리의 전기 성능에 크게 영향을 주지 않을 수도 있다. 그러나, 패키지(12A, 12B) 상의 단자들의 접속된 쌍에 의해 전달된 신호가 어드레스 정보 또는 회로 패널에 접속된 복수의 패키지의 메모리 저장 어레이 기능의 조작에서 공통되는 어드레스 정보를 샘플링하기 위한 클록 정보와 같은 기타 정보를 전달하기 위해 이용되는 버스(36)로부터의 신호인 때에는, 본 발명의 발명자는 버스(36)로부터 각각의 패키지 상의 단자로 연장하는 스터브의 와이어링 길이가 성능에 크게 영향을 줄 수도 있다는 것을 인지하였다. 상호접속 와이어링이 비교적 긴 때에는, 더욱 심각한 영향이 발생하여, 전송된 신호에 대한 정착 시간(settling time), 링잉(ringing), 지터 또는 부호간 간섭(intersymbol interference)을 수용 가능하지 않은 정도까지 증가시킬 수 있다.
특정 실시예에서, 어드레스 정보를 전달하기 위해 사용된 버스(36)는 코맨드 정보, 어드레스 정보, 뱅크 어드레스 정보, 및 클록 정보를 전달하기 위해 구성된 코맨드-어드레스 버스(36)일 수 있다. 구체적인 구현예에서, 코맨드 정보는 회로 패널 상의 각각의 신호 전도체를 통해 코맨드 신호로서 전송될 수 있다. 또한, 어드레스 정보가 각각의 신호 전도체를 통해 어드레스 신호로서 전송되는 것도 가능하고, 뱅크 어드레스 정보가 각각의 신호 전도체를 통해 뱅크 어드레스 신호로서 전송되는 것도 가능하며, 클록 정보가 각각의 신호 전도체를 통해 클록 신호로서 전송되는 것도 가능하다. DRAM 칩과 같은 메모리 저장 어레이를 갖는 마이크로 전자 요소의 구체적인 구현예에서, 버스(36)에 의해 전달될 수 있는 코맨드 신호는 기입 인에이블, 행 어드레스 스트로브(row address strobe) 및 컬럼 어드레스 스트로브(column address strobe)일 수 있으며, 버스(36)에 의해 전달될 수 있는 클록 신호는 적어도 버스(36)에 의해 전달된 어드레스 신호를 샘플링하기 위해 사용되는 클록 신호일 수 있다.
이에 따라, 본 명세서에서 설명되는 본 발명의 특정 실시예는 제1 및 제2 마이크로 전자 패키지가 예컨대 회로 기판, 모듈 기판 또는 카드, 또는 가요성 회로 패널과 같은 회로 패널의 상호 반대쪽 표면 상에 서로 반대로 실장될 때에 회로 패널 상의 스터브의 길이를 감소되도록 하기 위해 구성된 마이크로 전자 패키지를 제공한다. 서로 반대의 회로 패널의 지점에서 회로 패널에 전기 접속되는 제1 및 제2 마이크로 전자 패키지를 통합하는 어셈블리는 각각의 패키지 간에 크게 감소된 스터브 길이를 가질 수 있다. 이러한 어셈블리 내의 스터브 길이를 감소시키는 것은 다른 것들 중에서도 정착 시간, 링잉, 지터, 또는 부호간 간섭 중의 하나 이상을 감소시킴에 의해서와 같이 전기적 성능을 향상시킬 수 있다. 더욱이, 회로 패널의 구조를 간략화시키거나, 또는 회로 패널의 설계 또는 제조, 또는 회로 패널의 설계 및 제조 모두에 대한 복잡도와 비용을 감소시키는 것과 같은 다른 이점을 얻는 것도 가능할 수 있다.
그러므로, 본 발명의 실시예에 따른 마이크로 전자 패키지(100)가 도 5 및 도 6a에 예시되어 있다. 여기에 나타낸 바와 같이, 패키지(100)는 메모리 저장 어레이 기능을 갖는 마이크로 전자 요소(130)를 포함할 수 있다. 일례에서, 마이크로 전자 요소가 임의의 다른 기능보다도 메모리 저장 어레이 기능을 제공하도록 구성된 예컨대 트랜지스터와 같은 많은 수의 능동 소자를 가질 수 있다는 점에서, 마이크로 전자 요소는 대부분 메모리 저장 어레이 기능을 제공하도록 구성될 수 있다.
추가로 나타낸 바와 같이, 패키지는 제1 및 제2 반대 표면(120, 110)을 갖는 기판(102)을 포함한다. 제1 표면과 제2 표면은 반대 방향으로 바라보고 있고, 그러므로 서로에 대하여 반대로 되어 있으므로, "반대 표면"으로 지칭한다. 복수의 제1 단자(104) 및 복수의 제2 단자(106)가 기판(102)의 제2 표면(110)에서 노출되어 있다. 본 명세서에 사용된 바와 같이, 전기 전도성 요소가 구조체의 표면에 "노출되어" 있다는 표현은 전기 전도성 요소가 구조체 외측으로부터 표면 쪽으로 표면에 직각을 이루는 방향으로 이동하는 이론상의 점과의 접촉에 이용 가능하다는 것을 나타낸다. 그러므로, 구조체의 표면에서 노출되어 있는 단자 또는 기타 도전성 요소는 이러한 표면으로부터 돌출할 수도 있고, 또는 이러한 표면에 대하여 리세스되고 구조체의 구멍 또는 침하부(depression)를 통해 노출될 수도 있다.
기판은 시트형 유전체 요소를 포함할 수 있으며, 이 유전체 요소는 몇몇 경우에는 다른 것들 중에서도 기본적으로 예컨대 수지 또는 폴리이미드와 같은 중합체 재료를 포함할 수 있다. 이와 달리, 기판은 예컨대 BT 수지 또는 FR-4 구성의 글래스 강화 에폭시와 같은 복합 구성을 갖는 유전체 요소를 포함할 수 있다. 또 다른 예에서, 기판은 12 ppm(parts per million) 미만의 열팽창 계수(CTE)를 갖는 재료의 지지 요소를 포함할 수 있으며, 그 지지 요소 위에 단자 및 기타 도전성 구조체가 배치된다. 예컨대, 이러한 낮은 열팽창 계수(CTE) 요소는 기본적으로 글래스, 세라믹 또는 반도체 재료, 또는 액정 폴리머 재료, 또는 이러한 재료의 조합을 포함할 수 있다.
제1 단자(104)는 제1 방향으로 연장하는 복수의 평행한 컬럼(104A, 104B) 내의 지점에 배치될 수 있으며, 제2 단자(106)는 기판의 표면(110)에서 노출된 복수의 컬럼(106A, 106B) 내의 지점에 배치될 수 있다. 도 5에 도시된 예에서, 컬럼(104A, 104B)은 각각 표면(110)의 중앙 영역(112)에 배치된 몇몇의 제1 단자를 포함하고 있을 수 있으며, 컬럼(106A, 106B)은 각각 중앙 영역을 지나 배치된 각각의 둘레 영역(114A, 114B)에 몇몇 단자를 포함하고 있을 수 있다. 중앙 영역은 제1 방향을 가로지르는 제2 방향의 폭을 갖는다. 중앙 영역은 아래에서 도 7b에 관련하여 나타내고 추가로 설명되는 바와 같이 단자들의 평행 컬럼 중의 인접한 컬럼들 사이의 최소 피치의 3과 1/2배(3.5배)보다 넓지 않다. 위에서 나타낸 바와 같이, 제1 단자는 마이크로 전자 패키지에 전송되는 어드레스 정보를 전달하도록 구성될 수 있다. 특정 실시예에서, 어레스 정보는 회로 패널 상의 버스(36), 예컨대 코맨드-어드레스 버스로부터 제1 단자에 의해 수신될 수 있다. 어드레스 정보는 각각의 제1 단자를 통해 예컨대 신호 A0 내지 A15와 같은 개별 어드레스 신호로서 수신될 수 있거나, 또는 어드레스 정보의 몇몇 또는 전부는 하나보다 많은 제1 단자를 통해 수신된 전압 레벨의 조합으로서, 예컨대 수신될 시에 인코딩 형태의 정보로서 수신될 수 있다. 특정 실시예에서, 어드레스 정보의 몇몇 또는 전부가 정보를 샘플링하기 위해 사용된 클록의 상승 전이(rising trasition), 즉 제1 상태의 높은쪽 전압으로부터 제2 상태의 낮은쪽 전압으로의 클록의 전이 시에 제1 단자 중의 하나 이상을 통해 수신될 수 있거나, 또는 어드레스 정보의 몇몇 또는 전부가 클록의 하강 전이(falling trasition), 즉 제2 상태의 낮은쪽 전압으로부터 제1 상태의 높은쪽 전압으로의 클록의 전이 시에 제1 단자 중의 하나 이상을 통해 수신될 수 있다. 또 다른 예에서, 어드레스 정보의 몇몇은 클록의 상승 전이 시에 제1 단자 중의 하나 이상을 통해 수신될 수 있는 한편, 어드레스 정보의 몇몇은 클록의 하강 전이 시에 제1 단자 중의 하나 이상을 통해 수신될 수 있다.
위에서 설명한 바와 같이, 제2 단자(106)는 기판 표면(110)의 제1 및 제2 둘레 영역(114A, 114B) 중의 하나 이상의 영역 내의 위치에 배치될 수 있고, 도시된 바와 같이 컬럼(106A, 106B) 내의 위치에 배치될 수도 있다. 제1 및 제2 둘레 영역은 몇몇 경우에는 도 5에 나타낸 바와 같이 표면(110)의 제1 및 제2 반대 에지(116, 118)에 인접하게 될 수 있다. 중앙 영역(112)은 제1 및 제2 둘레 영역(114A, 114B) 사이에 배치된다. 일례에서, 제2 단자는 복수의 단자를 각각 갖는 하나 이상의 컬럼(106A, 106B) 내의 지점에 배치될 수 있다.
특정 예에서, 마이크로 전자 요소가 DRAM 반도체칩을 포함하거나 DRAM 반도체칩인 때에, 중앙 영역에서의 제1 단자는 마이크로 전자 요소 내의 메모리 저장 어레이의 이용할 수 있는 어드레스 가능 메모리 지점(addressable memory location) 전부 중에서 어드레스 가능 메모리 지점을 결정하기 위해 패키지 내의 회로에 의해, 예컨대 행 어드레스 및 열 어드레스 디코더 및 뱅크 선택 회로(존재하는 경우)에 의해, 이용할 수 있는 마이크로 전자 패키지에 전송되는 어드레스 정보를 전달하도록 구성될 수 있다. 통상적으로, 마이크로 전자 요소가 DRAM 칩을 포함할 때, 일실시예에서의 어드레스 정보는 판독 액세스, 또는 판독 액세스와 기입 액세스의 둘 중 하나를 위해 마이크로 전자 패키지 내의 메모리 저장 어레이 내에서의 랜덤 액세스 어드레스 가능 메모리 지점을 결정하기 위해 이용되는, 예컨대 회로 패널과 같은, 패키지 외부의 콤포넌트로부터 패키지에 전송되는 모든 어드레스 정보를 포함할 수 있다.
마이크로 전자 요소가 회로 패널 상의 코맨드-어드레스 버스로부터 어드레스 신호를 수신하는 타입의 것인 때와 같은 구체적인 구현예에서, 제1 단자는 어드레스 신호, 뱅크 어드레스 신호, 특정 코맨드 신호, 및 어드레스 신호를 샘플링하기 위해 사용된 클록인 클록 신호를 전달하도록 구성될 수 있다. 클록 신호가 다양한 타입의 것일 수 있지만, 일실시예에서, 이들 단자에 의해 전달된 클록 신호는 차동(differentail) 또는 실제(true) 클록 신호 및 보완(complement) 클록 신호로서 수신된 차동 클록 신호의 하나 이상의 쌍일 수 있다. 이 경우에서의 "코맨드 신호"는 마이크로 전자 패키지 내의 마이크로 전자 요소에 의해 이용되는 기입 인에이블 신호, 행 어드레스 스트로브 신호, 및 열 어드레스 스트로브 신호일 수 있다. 예컨대, 도 5에 나타낸 바와 같은 특정한 예에서, 제1 단자는 어드레스 신호 A0 내지 A15 및 뱅크 어드레스 신호 BA0, BA1 및 BA2뿐만 아니라 클록 신호 CK 및 CKB, 행 어드레스 스트로브 RAS, 열 어드레스 스트로브 CAS, 및 기입 인에이블 신호 WE를 포함할 수 있다.
도 6a의 단면도에 나타낸 바와 같이, 마이크로 전자 패키지(100) 내의 마이크로 전자 요소(130)는 마이크로 전자 요소(130)의 면(134)에서 노출된 요소 컨택(132)을 갖는다. 요소 컨택(132)은 기판(102)의 표면(120)에 노출된 대응하는 기판 컨택(136)을 바라보고 있다. 예컨대, 마이크로 전자 요소의 컨택은 솔더, 주석, 인듐, 금, 공융 혼합물(eutectic) 또는 기타 전기 전도성 본드 금속 등의 본드 금속, 또는 본드 재료를 이용하여 플립-칩 방식으로 기판의 컨택과 연결될 수 있다. 이와 달리, 적절한 경우에, 예컨대 요소 컨택(132)과 대응하는 기판 컨택(136) 중의 하나 또는 둘 모두 상의 구리 범프를 이용하는 구리-구리 결합 프로세스(joining process)와 같은 금속 대 금속 연결 등의 또 다른 기술이 이용될 수 있다.
도 5 및 도 6a에 나타낸 예에서, 마이크로 전자 패키지(100)는 기판(102)의 표면(110)의 중앙 영역(112) 내의 기판의 표면(110)에서 노출된 제1 단자(104)를 포함하는 단자의 컬럼(104A, 104B)을 갖는다. 도 6b에 추가로 나타낸 바와 같이, 마이크로 전자 요소(130)의 면(134)에서 노출된 요소 컨택(132)은 마이크로 전자 요소의 면(134) 상에서 제1 방향(142)으로 각각 연장하는 제1 및 제2 컬럼(138, 139) 내의 지점에 배치될 수 있다. 마이크로 전자 요소 상의 컨택의 컬럼은 컬럼(138)의 경우에서와 같이 전체적으로 존재할 수도 있고, 또는 컨택의 컬럼이 컬럼(139)의 예에서와 같이 단지 컬럼 내의 몇몇 위치에 컨택을 가질 수도 있다. 도 6a 및 도 6b에 나타낸 바와 같이, 마이크로 전자 요소(130)의 축면(axial plane)(140)은 제1 방향(142)으로 연장하는 라인을 따라 마이크로 전자 요소(130)의 면(134)을 교차하며, 이 축면(140)은 또한 마이크로 전자 요소의 면(134)에 수직한 제2 방향으로 연장한다. 도 6b에 나타낸 마이크로 전자 요소(130)의 경우에, 축면(140)은 예컨대 요소 컨택의 컬럼(138, 139) 사이의 등거리의 점(point)과 같은 센터링된 점에서 마이크로 전자 요소의 면(134)을 교차할 수 있다. 도 6b에 추가로 나타낸 바와 같이, 요소 컨택의 컬럼(138, 139)이 통상적으로 마이크로 전자 요소의 반대 에지(146, 148) 사이에 정밀하게 센터링되지 않음에 따라, 축면(140)은, 제1 방향(142)으로 연장하고 반대 에지(146, 148) 사이에 정밀하게 센터링되는 중앙 라인(144)으로부터, 면(134)을 따라 직각 방향(143)으로 변위될 수 있고, 통상적으로 그와 같이 이루어진다. 그러나, 특정 실시예에서, 중앙 라인(144)이 컬럼들 사이에 센터링되도록 컬럼(138, 139)의 위치가 배치될 때에는, 축면(140)은 중앙 라인(144)과 일치할 수 있다.
도 6b에 추가로 나타낸 바와 같이, 마이크로 전자 요소(130)는 주변 에지(146, 148) 중의 하나 이상에 인접한 복수의 주변 컨택을 추가로 포함할 수 있다. 이들 주변 컨택은 파워, 그라운드, 또는 시험을 위해 사용될 수도 있는 것과 같은 프로빙 디바이스(probing device)와의 접촉에 이용할 수 있는 컨택에 대한 접속을 위해 이용될 수 있다. 이 경우, 마이크로 전자 요소의 면(134)과의 축면(140)의 교차지점은 마이크로 전자 요소의 중앙 부근에 서로 인접하게 배치되는 컨택의 컬럼(138, 139)에 대해서만 센터링되어도 된다. 마이크로 전자 요소의 에지(146 또는 148) 중의 하나에 인접하게 배치되고 파워, 그라운드 또는 프로빙에 대한 접속을 위해 구성되는 다른 컨택(192)은, 마이크로 전자 요소(130)와의 축면(140)의 교차지점의 위치를 결정하는데 무시된다.
그러므로, 마이크로 전자 요소의 컨택은 제1 컨택으로 이루어지면서 컨택의 다수를 포함하고 있는 하나 이상의 컬럼(138, 139)을 포함할 수 있다. 마이크로 전자 요소의 컨택은, 마이크로 전자 요소의 면에서 노출되고 마이크로 전자 요소의 면의 하나 이상의 에지에 인접하게 배치된 제2 컨택(192)을 추가로 포함할 수 있다. 제2 컨택(192)은 그 면의 임의의 하나의 컬럼에서의 제1 컨택의 개수보다 적다. 특정한 예에서, 제2 컨택의 각각은 파워 소스 또는 그라운드 중의 하나에 접속되도록 구성되거나, 또는 프로빙 디바이스에 대한 접속을 위해 구성될 수 있다. 완성된 패키지(100)에서, 이들 컨택은 기판(102)과의 전기 접속이 없을 수도 있거나, 또는 몇몇 경우에는 기판 상의 대응하는 파워 또는 그라운드 전도체에만 전기적으로 접속될 수 있다. 이러한 예에서, 마이크로 전자 요소(130)의 면(134)과의 축면(140)의 교차지점은 제2 컨택(192)의 위치에 상관없이 도 6b에 나타낸 바와 같이 예컨대 컬럼(138, 139)과 같은 제1 컨택의 컬럼에 대하여 센터링될 수 있다.
도 6c는 마이크로 전자 요소(330)의 컨택 패드(332)가 마이크로 전자 요소(330)의 중앙 부근의, 예컨대 마이크로 전자 요소의 중앙축(140)에 인접한, 하나 또는 2개의 컬럼(338, 339)에 배치될 수 있는 또 다른 예를 도시하고 있다. 이 예에서, 기판의 대응하는 컨택(136)(도 6a)에 결합되는 요소 컨택은 마이크로 전자 요소 상의 재분배 컨택(145, 147)일 수 있다. 컨택 패드(332)와 전기적으로 접속되는 재분배 컨택(145, 147)의 몇몇 또는 전부는 마이크로 전자 요소의 면을 따라 하나 이상의 방향(142, 143)으로 컨택 패드(332)로부터 변위될 수 있다. 일례에서, 재분배 컨택은 컨택 패드(332)의 컬럼(338, 339)보다 마이크로 전자 요소의 에지(146, 148)에 더 근접한 복수의 컬럼(135, 137)으로 배치될 수 있다. 특정한 예에서, 재분배 컨택은 마이크로 전자 요소의 표면에서 노출되는 영역 어레이로 분포될 수 있다. 또 다른 특정한 예에서, 재분배 컨택은 제1 방향(142)으로 연장하는 마이크로 전자 요소의 하나 이상의 주변 에지(146, 148)를 따라 분포될 수 있거나, 또는 제1 방향(142)을 가로지르는 제2 방향(143)으로 연장하는 마이크로 전자 요소의 하나 이상의 주변 에지(151, 153)를 따라 분포될 수 있다. 또 다른 예에서, 재분배 컨택은 마이크로 전자 요소의 주변 에지(146, 148, 151, 153)를 따라 분포될 수 있다. 이들 예들 중의 어떠한 것에서도, 재분배 컨택(145, 147)은 컨택 패드(332)와 동일한 마이크로 전자 요소의 면 상에 배치될 수도 있고, 또는 컨택 패드 반대쪽의 마이크로 전자 요소의 면 상에 배치될 수도 있다. 일례에서, 각각의 컨택 패드는 재분배 컨택에 접속될 수 있다. 또 다른 예에서, 하나 또는 그 이상의 컨택 패드에 재분배 컨택이 접속되지 않을 수도 있다. 재분배 컨택에 접속되지 않는 이러한 하나 이상의 컨택 패드(332)는 패키지의 하나 이상의 대응 단자에 전기적으로 접속될 수도 있고, 접속되지 않을 수도 있다.
도 6a를 참조하면, 축면(140)은 마이크로 전자 패키지(100)의 기판(102)의 표면(110)의 중앙 영역(112)을 교차한다. 이에 따라, 축면은 전술한 어드레스 정보를 전달하도록 구성된 제1 단자(104) 또는 특정한 구현예에서는 코맨드-어드레스 버스 정보 또는 코맨드-어레드스 버스 신호를 전달하기 위해 구성된 단자를 포함하고 있는 컬럼(104A, 104B)이 노출되는 기판 표면(110)의 중앙 영역(112)을 교차한다. 이후, 제1 단자에 대한 언급은 기판 표면의 중앙 영역(112)에서 노출된 단자를 지칭하는 것으로 이해될 것이며, 전체적으로 이러한 단자는 마이크로 전자 패키지의 마이크로 전자 요소 내의 메모리 저장 어레이의 이용할 수 있는 어드레스 가능 메모리 지점의 전부 중에서 어드레스 가능 메모리 지점을 결정하기 위해 마이크로 전자 패키지 내의 회로에 의해 이용할 수 있는 어드레스 정보를 전달하도록 구성되며, 제1 단자는 이러한 메모리 저장 어레이 내의 어드레스 가능 메모리 지점을 결정하기 위해 패키지 내의 회로에 의해 사용되는 어드레스 정보의 전부 또는 적어도 다수, 또는 일례에서는 3/4 또는 그 이상을 전달하도록 구성된다. 몇몇 실시예에서, 제1 단자는 또한 전술한 바와 같이 기입 인에이블, 행 어드레스 스트로브 및 열 어드레스 스트로브 기능을 위한 코맨드 정보 또는 코맨드 신호, 뱅크 어드레스 정보, 및 클록 정보와 같은 추가의 정보 또는 신호를 마찬가지로 전달하도록 구성될 수 있다.
도 6a에 추가로 나타낸 바와 같이, 패키지(100)의 단자를 회로 패널의 대응 컨택과 같은 패키지 외부의 콤포넌트에 결합하기 위해 사용될 수 있는, 예컨대 솔더, 주석, 인듐 또는 공융 혼합물 등의 본드 금속, 또는 기타 전기 전도성 본드 재료의 결합 요소(154A, 154B)가 단자(104A, 104B)에 결합될 수 있다.
도 7a에 추가로 도시된 바와 같이, 몇몇 경우에, 마이크로 전자 요소(230)는 면(134)에서 노출된 복수의 컨택을 포함하고 있는 단지 하나의 컬럼(238)을 가질 수 있으며, 그 경우 축면(240)이 컨택의 컬럼(238)을 통해 연장한다. 도 7b에 도시된 바와 같이, 마이크로 전자 패키지(200)에 통합된 때에, 축면(240)은 단자의 컬럼(104A, 104B) 사이의 지점에서 기판 표면의 중앙 영역(112)과 교차할 수 있으며, 축면(240) 및 각각의 컬럼(104A, 104B)은 마이크로 전자 요소의 컨택의 컬럼(238)이 연장하는 제1 방향(142)으로 연장한다. 이와 달리, 또 다른 예(도시하지 않음)에서, 축면(240)은 제1 방향으로 연장하는 라인을 따라 중앙 영역(112)을 교차할 수도 있으며, 여기서 그 라인이 단자의 컬럼(104A, 104B) 중의 하나를 교차한다.
도 7b에 추가로 나타낸 바와 같이, 최소 피치(150)는 기판 상의 단자의 임의의 2개의 인접한 컬럼 사이의 최단 거리로서 나타내진다. 최소 피치는 각각의 인접한 컬럼을 통과하는 방향(162)으로 연장하는 센터라인들 사이의 최소 거리로서 정의된다.
최소 피치는 예컨대 컬럼 104A와 같은 특정한 컬럼에서의 단자가 배열되는 방향(142)에 직각인 방향(143)에서 정해진다. 도 7b에 도시된 예에서, 최소 피치는 기판(110)의 에지(116, 118) 사이에서 서로에 대해 가장 근접한 컬럼(104A, 104B) 사이에서 발생한다. 도 7b를 참조하면, 중앙 영역(112)은 피치의 방향(143), 즉 제1 방향(142)을 가로지르는 제2 방향에서 기판 표면(110)을 따라 최대폭(152)을 가지며, 그 폭(152)은 예컨대 단자의 컬럼(104A, 104B)과 같은 단자의 임의의 2개의 인접한 컬럼들 사이의 최소 피치의 3.5배보다 크지 않다.
도 7c는 회로 패널(354)의 제1 및 제2 반대 표면(350, 352)에 실장된 바와 같은 제1 및 제2 마이크로 전자 패키지(100A, 100B)의 마이크로 전자 어셈블리(300)를 도시하며, 각각의 마이크로 전자 패키지는 도 5 내지 도 6b를 참조하여 설명한 바와 같은 마이크로 전자 패키지(100)이다. 회로 패널은 다른 것들 중에서도 듀얼 인라인 메모리 모듈(DIMM) 모듈, 시스템 내의 다른 콤포넌트와 접속될 회로 기판 또는 회로 패널, 또는 마더보드 등의 다양한 타입의 것일 수 있다. 회로 패널은 마이크로 전자 패키지에 전기 접속하도록 구성된 컨택을 갖는다. 특정 실시예에서, 회로 패널은 12 ppm/℃(parts per million per degree Celsius)보다 작은 열팽창 계수(CTE)를 갖는 요소를 포함할 수 있으며, 제1 및 제2 표면에서의 패널 컨택들이 그 요소를 통해 연장하는 비아에 의해 접속된다. 예컨대, 요소는 기본적으로 반도체, 글래스, 세라믹, 또는 액정 폴리머 재료를 포함할 수 있다.
제1 및 제2 마이크로 전자 패키지(100A, 100B)는 회로 패널(354)의 제1 및 제2 표면(350, 352)에서 노출된 대응하는 패널 컨택(360, 362)에 실장될 수 있다. 도 7c에 도시된 예에서, 제1 단자(104-1, 104-2)는 제1 패키지(100A) 상의 그리드(grid)(105) 내의 지점에 배치될 수 있다. 제2 패키지(100B)의 제1 단자(104-1, 104-2)는 또한 제2 패키지 상의 그리드(105) 내의 지점에 배치될 수 있다. 단자의 각각의 그리드는 전체적으로 존재하도록 될 수 있다. 즉, 각각의 그리드의 각각의 위치를 점유하는 단자가 있다. 이와 달리, 각각의 그리드의 하나 이상의 위치가 단자에 의해 점유되지 않을 수도 있다. 도 7c로부터 명백한 바와 같이, 그리드는 회로 패널의 표면(350)에 평행한 x 및 y 직교 방향에서 서로의 1 볼 피치(one ball pitch) 내에 정렬될 수 있으며, 볼 피치는 둘 중 하나의 패키지 상의 단자의 임의의 2개의 인접한 평행 컬럼들 사이의 최소 피치보다 크지 않다. 특정 예에서, 제1 및 제2 패키지의 그리드의 위치의 적어도 절반이 회로 패널의 제1 표면에 평행한 x 및 y 직교 방향에서 서로 정렬될 수 있다.
특정한 예에서, 그리드들은 제1 및 제2 마이크로 전자 패키지 상의 제1 단자들의 적어도 몇몇이 서로 일치(coincident)하도록 x 및 y 방향에서 서로 정렬될 수 있다. 본 명세서에 사용된 바와 같이, 회로 패널의 반대 표면에 있는 패키지들의 제1 단자들이 서로 "일치하는" 때에, 정렬은 관례적 제조 공차(customary manufacturing tolerance) 내에 있을 수 있거나, 또는 제1 및 제2 회로 패널 표면에 평행한 x 및 y 직교 방향에서 서로의 1 볼 피치의 절반 미만의 공차 내에 있을 수 있으며, 볼 피치는 위에서 설명한 바와 같다.
회로 패널(354) 내의 와이어링은 도시된 바와 같이 패키지(100A)의 단자들의 컬럼(104A) 내의 단자(104-1)를 패키지(100B)의 단자들의 컬럼(104A) 내의 단자(104-1)에 전기적으로 접속한다. 전기 접속을 형성하는 와이어링은 이 와이어링이 도 7c에 제공된 특정 도면에서는 가려질 수도 있기 때문에 도 7c에서는 점선(320)으로 도시되어 있다. 유사하게, 회로 패널(354) 내의 와이어링은 패키지(100A)의 단자들의 컬럼(104B)의 단자(104-2)를 패키지(100B)의 단자들의 컬럼(104B)의 단자(104-2)와 전기적으로 접속하며, 이러한 단자들 간의 전기적 상호접속은 도 7c에 점선(322)으로 도시되어 있다.
또한, 도 7c에 도시된 바와 같은 특정한 예에서, 각각의 그리드에서 제1 단자들을 포함하는 2개의 컬럼(104A, 104B)이 있고, 그리드가 서로 적어도 1 볼 피치 내에 정렬되는 경우, 패키지(100A)의 제1 단자들 중의 "A"로 표시된 단자를 패키지(100B)의 제1 단자들 중의 "A"로 표시된 단자와 접속하기 위해 요구되는 회로 패널(354) 상의 와이어링은 비교적 짧을 수 있다. 구체적으로, 각각의 패키지 상의 각각의 그리드(104)가 2개의 컬럼(104A, 104B)을 갖고, 그리드(104)가 전술한 방식으로 정렬되는 때에, 제1 패키지(100A)의 제1 컬럼(104A)은 회로 패널의 제1 표면(350)에 평행한 x 및 y 직교 방향에서 제2 패키지의 제2 컬럼(104B)의 1 볼 피치 내에 정렬되며, 제1 패키지(100A)의 제2 컬럼(104B)은 회로 패널의 제1 표면(350)에 평행한 x 및 y 직교 방향에서 제2 패키지의 제1 컬럼(104A)의 1 볼 피치 내에 정렬된다.
따라서, 제1 패키지(100A)의 제1 단자(104-1)를 제2 패키지(100B) 상의 대응하는 제1 단자(104-1)와 전기 접속하는 회로 패널(354) 상의 스터브의 전기적 길이는 각각의 패키지 상의 제1 단자의 최소 피치의 7배 미만, 예컨대 도 7b에서의 제1 단자의 컬럼(104A, 104B) 간의 피치(150)의 7배보다 작을 수 있다. 달리 말하면, 제1 및 제2 패널 컨택을 회로 패널 상의 버스의 대응하는 전도체와 전기적으로 상호접속하기 위해 회로 패널의 제1 및 제2 표면에 노출된 전기적으로 연결되는 제1 및 제2 패널 컨택의 쌍을 접속하는 도전성 요소의 총 합계 길이는, 예컨대 패널 컨택의 최소 피치의 7배보다 작을 수 있다. 더욱이, 제1 마이크로 전자 패키지의 제1 단자들 중의 하나와 제2 마이크로 전자 패키지의 제1 단자들 중의 대응하는 하나의 단자 간의 전기 접속들 중의 적어도 하나의 접속의 스터브의 길이는, 제1 마이크로 전자 패키지 상의 제1 단자들의 최소 피치의 7배보다 작을 수 있다. 제1 단자가 전술한 코맨드-어드레스 버스 신호를 전달하기 위해 구성되는 특정 실시예에서, 제1 및 제2 패널 컨택을 회로 패널 상의 대응하는 코맨드-어드레스 버스 신호 중의 하나의 신호와 전기적으로 상호접속하기 위해 회로 패널의 제1 및 제2 표면에서 노출된 전기적으로 연결되는 제1 및 제2 패널 컨택의 쌍을 접속하는 도전성 요소들의 총 합계 길이는, 패널 컨택의 최소 피치의 7배보다 작게 될 수 있다. 또 다른 예에서, 제1 패키지(100A)의 제1 단자(104-1)와 제2 패키지(100B) 상의 대응하는 제1 단자(104-1) 사이의 접속의 전기적 길이는 제1 및 제2 표면(350, 352) 사이의 회로 패널(354)의 두께(356)와 대략 동일할 수도 있다.
이들 전기 접속의 길이의 감소는 회로 패널 및 어셈블리에서의 스터브 길이를 감소시킬 수 있으며, 이것은 제1 단자에 의해 전달되고 제1 및 제2 패키지 둘 모두에서의 마이크로 전자 요소에 전송되는 전술한 신호들에 대한 정착 시간, 링잉, 지터 또는 부호간 간섭을 감소시키는 것과 같은 전기적 성능을 향상시키는데 도움을 줄 수 있다.
더욱이, 회로 패널의 구조를 간략화시키거나 또는 회로 패널의 설계 또는 제조의 복잡도와 비용을 감소시키는 것과 같은 다른 이점을 획득하는 것도 가능할 수 있다. 즉, 회로 패널 상의 접속은 어드레스 정보를 전달하는 전술한 버스 또는 코맨드-어드레스 버스와 같은 회로 패널 상의 버스에 각각의 패키지의 제1 단자를 상호접속하기 위해 더 적은 층의 와이어링을 요구할 수 있다.
이에 부가하여, 예컨대 어드레스 정보 또는 코맨드-어드레스 버스 신호와 같은 제1 단자에 의해 전달된 전술한 신호로부터의 신호를 라우팅하기 위해 요구되는, 회로 패널의 표면에 전반적으로 평행한 적어도 한 방향으로 연장하는 와이어링과 같은 전도체의 전체적인 라우팅 층(global routing layer)의 개수가 감소될 수 있는 경우도 있다. 예컨대, 제1 쌍의 마이크로 전자 패키지(100A, 100B)가 접속되는 접속 사이트와 하나 이상의 다른 마이크로 전자 패키지가 접속되는 상이한 접속 사이트 사이, 예컨대 이들 위의 접속 사이트 Ⅱ와 Ⅲ(도 7d)의 사이의 이러한 전체적인 라우팅 층의 개수는, 그곳에 부착된 마이크로 전자 패키지가 본 명세서의 원리에 따라 구성된 때에는 감소될 수 있다. 구체적으로, 회로 패널을 따라 이러한 신호를 라우팅하기 위해 요구되는 전체적인 라우팅 층의 개수는 2개 또는 그보다 작은 개수의 라우팅 층으로 감소될 수 있다. 특정한 예에서, 제1 및 제2 마이크로 전자 패키지가 접속되는 접속 사이트와 적어도 제3 마이크로 전자 패키지(100A 또는 100B)가 전기 접속되는 상이한 접속 사이트 사이에 전술한 어드레스 또는 코맨드-어드레스 버스 신호의 전부의 전체적인 라우팅을 위해 기껏해야 하나의 라우팅 층이 존재할 수 있다. 그러나, 회로 패널 상에는, 전술한 어드레스 신호 또는 코맨드-어드레스 버스 신호 이외의 신호를 전달하기 위해 더 많은 개수의 전체적인 라우팅 층이 이용될 수 있다. 도 7d는 다른 것들 중에서도 제1 및 제2 반대 표면에 서로 반대로 실장되는 복수의 마이크로 전자 패키지와 회로 패널을 통합하는 예컨대 DIMM와 같은 마이크로 전자 어셈블리를 도시하고 있다. 도 7d에 도시된 바와 같이, 전술한 어드레스 신호 또는 코맨드-어드레스 버스 신호는, 각각의 쌍의 마이크로 전자 패키지(100A, 100B)가 회로 패널의 반대측에 접속되는 접속 사이트 Ⅰ, Ⅱ 또는 Ⅲ 사이의 적어도 하나의 방향(143)으로 회로 패드 또는 회로 보드(354) 상의 예컨대 어드레스 버스 또는 코맨드-어드레스 버스와 같은 버스(36)를 통해 라우팅될 수 있다. 이러한 버스(36)의 신호는 다소 상이한 시각에 각각의 접속 사이트 Ⅰ, Ⅱ 또는 Ⅲ에서 각각의 쌍의 패키지에 도달한다. 적어도 하나의 방향(143)이, 각각의 패키지(100A, 100B) 내의 적어도 하나의 마이크로 전자 요소 상의 복수의 컨택의 적어도 하나의 컬럼(138)이 연장하는 방향(142)을 가로지르거나 직교할 수 있다. 이러한 방식으로, 회로 패널(354) 상의(즉, 회로 패널 상의 또는 회로 패널 내의) 버스(36)의 신호 전도체는 몇몇 경우에는 회로 패널에 접속된 패키지(100A, 100B) 내의 마이크로 전자 요소 상의 컨택의 적어도 하나의 컬럼(138)에 평행한 방향(142)으로 서로 떨어져 이격될 수 있다. 이러한 구성은, 특히 각각의 마이크로 전자 패키지의 제1 단자(104-1, 104-2)가 이러한 방향(142)으로 연장하는 하나 이상의 컬럼 내의 위치에서 노출되는 때에, 버스(36)의 신호를 라우팅하기 위해 사용된 회로 패널 상의 하나 이상의 전체적인 라우팅 층의 신호 전도체의 라우팅을 간략화하는데 도움을 줄 수 있다. 예컨대, 각각의 패키지 상의 동일한 수직 레이아웃 위치에 비교적 적은 제1 단자가 배치되는 때에, 회로 패널 상의 코맨드-어드레스 버스 신호의 라우팅을 간략화하는 것이 가능할 수도 있다. 그러므로, 도 5에 도시된 예에서, 어드레스 신호(A3, A1)를 수신하도록 구성된 제1 단자(104)와 같은 단지 2개의 제1 단자(104)가 각각의 패키지 상의 동일한 수직 레이아웃 위치에 배치된다.
일례의 실시예에서, 마이크로 전자 어셈블리(354)는 어셈블리(354)의 마이크로 전자 패키지(100A, 100B)에 전송되는 적어도 몇몇의 신호의 버퍼링을 수행하도록 구성된 반도체칩을 포함할 수 있는 제2 마이크로 전자 요소(358)를 가질 수 있다. 특정 실시예에서, 제1 마이크로 전자 요소는 주로 솔리드 스테이트 드라이브 컨트롤러와 같은 로직 기능을 수행하도록 구성될 수 있으며, 마이크로 전자 패키지(100A, 100B) 내의 마이크로 전자 요소(358) 중의 하나 이상은 각각 비휘발성 플래시 메모리와 같은 메모리 저장 요소를 포함할 수 있다. 일례에서, 제2 마이크로 전자 요소(358)는 마이크로 전자 요소(130)에 포함된 메모리 저장 요소에 데이터를 전송하고 이러한 메모리 저장 요소로부터 데이터를 전송받는 것을 감독하는 것으로부터 시스템(1500)(도 19)과 같은 시스템의 중앙 처리 유닛이 벗어나도록 하기 위해 구성되는 특수한 용도의 프로세서를 포함할 수 있다. 솔리드 스테이트 드라이브 컨트롤러를 포함하는 이러한 마이크로 전자 요소(358)는 시스템(1500)과 같은 시스템의 마더보드(예컨대, 도 19에 도시된 회로 패널(1502)) 상의 데이터 버스에의 다이렉트 메모리 액세스 및 이러한 데이터 버스로부터의 다이렉트 메모리 액세스를 제공할 수 있다. 특정한 실시예에서, 마이크로 전자 요소(358)는 버퍼링 기능을 가질 수 있다. 이러한 마이크로 전자 요소(358)는 마이크로 전자 어셈블리(354) 또는 시스템(1500)(도 19) 외부의 콤포넌트에 대한 마이크로 전자 패키지(100A, 100B)에서의 마이크로 전자 요소(130)의 각각에 대한 임피던스 격리를 제공하는데 도움을 주도록 구성된다.
특정 실시예에서, 마이크로 전자 패키지의 제1 단자(104)는 마이크로 전자 요소(101)의 작동 모드를 제어하는 정보를 전달하도록 구성될 수 있다. 보다 구체적으로, 제1 단자는 마이크로 전자 패키지(100)에 전송되는 특정한 세트의 코맨드 신호 및/또는 클록 신호의 전부를 전달하도록 구성될 수 있다. 일실시예에서, 제1 단자(104)는 외부 콤포넌트로부터 마이크로 전자 패키지(100)에 전송되는 코맨드 신호, 어드레스 신호, 뱅크 어드레스 신호, 및 클록 신호의 전부를 전달하도록 구성될 수 있으며, 여기서 코맨드 신호는 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 및 기입 인에이블 신호를 포함한다. 이러한 실시예에서, 제1 칩은 작동 모드를 제어하는 정보를 재생(regenerate)하도록 구성될 수 있다. 이와 달리 또는 이에 부가하여, 제1 칩은 마이크로 전자 요소의 작동 모드를 제어하는 정보를 부분적으로 또는 전체적으로 디코드하도록 구성될 수 있다. 이러한 실시예에서, 각각의 제2 칩은 어드레스 정보, 코맨드 정보, 또는 마이크로 전자 요소의 작동 모드를 제어하는 정보 중의 하나 이상을 전체적으로 디코드하도록 구성될 수도 있고, 디코드하도록 구성되지 않을 수도 있다.
단자의 다른 배열을 그 위에 갖는 마이크로 전자 패키지가 제공될 수 있다. 예컨대, 도 8에 예시된 마이크로 전자 패키지(400)에서, 단자의 4개의 컬럼(404A, 404B, 404C, 404D)이 기판 표면의 중앙 영역(112)에 배치되며, 이들 컬럼은 어드레스 신호를 샘플링하기 위해 이용되는 코맨드 신호, 어드레스 신호, 뱅크 어드레스 신호, 및 클록 신호의 전부를 전달하도록 구성되는 제1 단자를 포함한다. 또 다른 예(도시하지 않음)에서, 마이크로 전자 패키지의 제1 단자들이 3개의 컬럼 내의 위치들에 배치되도록 하는 것도 가능하다.
도 9a 및 도 9b에 예시된 마이크로 전자 패키지(500)에서, 제1 단자(504)들은 기판 표면의 중앙 영역(512)에 배치된 단일 컬럼(505) 내의 위치들에 배치되며, 이 단일 컬럼(505)은 마이크로 전자 패키지의 에지(516, 518)에 평행한 방향으로 연장한다. 도 9a에 도시되어 있지만, 제2 단자는 도시를 명료하기 위해 도 9b에서 생략되어 있다.
도 9a에 도시된 특정한 예에서, 기판 상의 단자의 임의의 2개의 컬럼들 간의 최소 피치는 기판 표면의 주변 영역(514B)에 배치된 제2 단자의 인접한 컬럼들(506B, 506C) 간의 피치(552)이다. 중앙 영역의 폭(554)은 단자의 컬럼(506B, 506C) 사이의 최소 피치(552)의 3.5배보다 크지 않다.
도 9b에 추가로 도시된 바와 같이, 마이크로 전자 패키지(500)의 마이크로 전자 요소(530)는 마이크로 전자 요소의 면(534) 상의 요소 컨택(538)의 단일 컬럼을 가질 수 있다. 이러한 경우에, 요소 컨택(538)과 마이크로 전자 패키지(500)의 제1 단자(504) 간의 내부 전기 접속이 특히 짧아지게 될 수 있다. 예컨대, 도 9c에 도시된 마이크로 전자 패키지(500)에서, 요소 컨택(538A)과 제1 단자(504) 간의 접속은 어느 하나의 경우에는 요소 컨택의 컬럼(538A)이 마이크로 전자 요소(530)의 면(534) 상에서 연장하는 제1 방향(524)으로만 연장할 수 있거나 또는 주로 이러한 제1 방향으로 연장할 수 있다. 또 다른 경우에, 요소 컨택(538B)과 제1 단자(504) 간의 접속은 어느 하나의 경우에는 컨택(538B) 위의 수직 방향으로만 연장할 수 있어, 패키지(500)의 적어도 몇몇 제1 단자(504)가 컨택(538B)이 전기 접속되는 요소 컨택(538) 위에 적어도 부분적으로 놓여질 수 있게 된다.
도 10은 마이크로 전자 요소(630)가 복수의 수직 적층된 전기적으로 상호접속된 반도체칩(632, 634)을 포함하는 특정한 예에 따른 마이크로 전자 패키지(600)를 도시하고 있다. 이 경우, 마이크로 전자 요소(630)는 제1 반도체칩(632)의 면(638) 상의 요소 컨택(636)이 기판의 제1 표면(610)에서 노출된 기판 컨택(640)을 바라보고 기판 컨택(640)에 결합되는 제1 반도체칩(632)을 포함한다. 마이크로 전자 요소는 또한 제1 반도체칩의 면(638) 반대쪽의 제1 반도체칩(632)의 면(642) 위에 놓여지는 하나 이상의 제2 반도체칩(634)을 포함하며, 이 면(642)은 기판(602)의 제1 표면(610)으로부터 떨어져 있다. 하나 이상의 제2 반도체칩(634)은 제1 반도체칩(632)과 전기적으로 상호접속된다. 예컨대, 도 10에 나타낸 바와 같이, 제2 반도체칩(634)의 면들이 서로 위에 놓여지는 수직으로 적층된 3개의 제2 반도체칩(634)이 있다.
도 10에 나타낸 마이크로 전자 패키지(600)에서, 각각의 제1 및 제2 반도체칩(632, 634)은 메모리 저장 어레이 기능을 가질 수 있다. 일례에서, 각각의 제1 및 제2 반도체칩은 각각의 이러한 반도체칩이 임의의 다른 기능보다는 메모리 저장 어레이 기능을 제공하기 위해 다수의 능동 소자를 구현하도록 구성될 수 있다. 예컨대, 각각의 제1 및 제2 반도체칩은 메모리 저장 어레이 및 메모리 저장 어레이에 데이터를 입력하고 메모리 저장 어레이로부터 데이터를 출력하기 위해 요구되는 모든 회로를 포함할 수 있다. 예컨대, 각각의 반도체칩 내의 메모리 저장 어레이가 기입 가능한 때에, 각각의 반도체칩은 패키지의 단자로부터 외부 데이터 입력을 수신하도록 구성된 회로뿐만 아니라 이러한 반도체칩으로부터 출력된 데이터를 패키지의 단자에 전송하도록 구성되는 회로를 포함할 수 있다. 그러므로, 각각의 제1 반도체칩(632) 및 각각의 제2 반도체칩(634)은 다이나믹 랜덤 액세스 메모리(DRAM) 칩 또는 이러한 반도체칩 내의 메모리 저장 어레이에 데이터를 입력하고 이로부터 데이터를 출력하며 이러한 데이터를 수신하여 마이크로 전자 패키지 외부의 콤포넌트에 전송할 수 있는 기타 메모리칩이어도 된다. 달리 말하면, 이러한 경우, 각각의 DRAM 칩 또는 기타 메모리칩 내의 메모리 저장 어레이로의 신호 및 이러한 메모리 저장 어레이로부터의 신호는 마이크로 전자 패키지 내의 추가의 반도체칩에 의한 버퍼링을 필요로 하지 않는다.
이와 달리, 또 다른 예에서, 하나 이상의 제2 반도체칩(634)은 임의의 다른 기능보다는 메모리 저장 어레이 기능을 제공하기 위한 다수의 능동 소자를 구현할 수 있지만, 제1 반도체칩(632)은 상이한 타입의 칩이어도 된다. 이 경우, 제1 반도체칩(632)은 예컨대 신호를 버퍼링하도록, 즉 하나 이상의 제2 반도체칩(634)에 전송하기 위한 단자에서 수신된 신호를 재생하거나, 또는 단자에 전송하기 위한 제2 반도체칩(634) 중의 하나 이상으로부터 수신된 신호를 재생하거나, 또는 단자로부터 하나 이상의 제2 반도체칩(634)으로의 방향과 하나 이상의 반도체칩으로부터 마이크로 전자 패키지의 단자로의 방향의 둘 모두의 방향으로 전송되는 신호를 재생하도록, 예컨대 설계, 구축 또는 셋업되는 등으로 구성될 수 있다.
이와 달리 또는 전술한 바와 같이 신호를 재생하는 것에 부가하여, 일례에서, 이러한 복합 마이크로 전자 요소에서의 제1 칩은 마이크로 전자 요소의 작동 모드를 제어하는 정보를 부분적으로 또는 전체적으로 디코드하도록 구성될 수 있다. 특정한 예에서, 이러한 복합 마이크로 전자 요소에서의 제1 반도체칩은 제1 단자와 같은 단자에서 수신된 어드레스 정보 또는 코맨드 정보 중의 적어도 하나를 부분적으로 또는 전체적으로 디코드하도록 구성될 수 있다. 그리고나서, 제1 칩은 하나 이상의 제2 반도체칩(634)에 전송하기 위해 이러한 부분적 디코딩 또는 전체적인 디코딩의 결과물을 출력할 수 있다.
특정한 예에서, 제1 반도체칩은 어드레스 정보 또는 일례에서는 하나 이상의 제2 반도체칩에 전송되는 코맨드 신호, 어드레스 신호 및 클록 신호를 버퍼링하도록 구성될 수 있다. 예컨대, 제1 반도체칩(632)은 임의의 다른 기능보다는 예컨대 하나 이상의 제2 반도체칩(634)과 같은 다른 디바이스에 신호를 전송함에 있어서의 버퍼링 기능을 제공하기 위해 다수의 능동 소자를 구현하는 버퍼 칩일 수 있다. 그러므로, 하나 이상의 제2 반도체칩은, 메모리 저장 어레이를 갖지만 다른 것들 중에서도 버퍼 회로, 디코더 또는 프리디코더, 또는 워드라인 드라이버와 같은 DRAM에 공통되는 회로를 생략할 수 있는 감소된 기능의 칩이어도 된다. 그 경우, 제1 칩(632)은 스택에서의 "마스터" 칩으로서 기능할 수 있고, 각각의 제2 반도체칩(634)에서의 동작을 제어할 수 있다. 특정한 예에서, 제2 반도체칩은 버퍼링 기능을 수행할 수 없도록 구성될 수도 있다. 그 경우, 제1 및 제2 반도체칩의 적층 배열은 마이크로 전자 패키지에서 요구되는 버퍼링 기능이 제1 반도체칩에 의해 수행될 수 있고, 적층 배열에서의 제2 반도체칩의 어떠한 것에 의해서도 수행될 수 없도록 구성된다.
본 명세서에 설명된 실시예의 어떠한 것에서도, 하나 이상의 반도체칩은 이하의 기술 중의 하나 이상의 기술로 구현될 수 있다: DRAM, NAND 플래시 메모리, RRAM(저항성 RAM 또는 저항성 랜덤 액세스 메모리), 스태틱 랜덤 액세스 메모리(SRAM), 상변화 메모리(phase-change memory, PCM), 예컨대 터널 접합 소자를 구현할 수 있는 것과 같은 자기 저항성 랜덤 액세스 메모리(magnetoresistive random access memory), 스핀-토크 RAM(spin-torque RAM), 또는 컨텐츠-어드레스 가능 메모리(content-addressable memory) 등.
도 10은 하나 이상의 제2 반도체칩(634)이 제1 반도체칩(632)의 제1 및 제2 반대 면(638, 642) 사이의 제1 반도체칩(632)의 두께(652)의 방향으로 연장하는 관통 실리콘 비아(through silicon via, TSV)(650)에 의해 제1 반도체칩(632)과 전기적으로 접속되는 특정한 예에 따른 마이크로 전자 패키지(600)를 도시하고 있다. 도 10에 나타낸 바와 같이, 일례에서, TSV(650)는 제1 반도체칩(632)의 면(638)을 따라 연장하는 트레이스(654)에 의해서와 같이 제1 반도체칩(632)의 요소 컨택(636)과 전기 접속될 수 있다. 제1 반도체칩과 제2 반도체칩 간의 임의의 전기 접속이 이러한 방식으로 이루어질 수 있지만, 이러한 접속은 제1 및 제2 반도체칩에 대한 파워 및 그라운드의 재분배에 아주 적합하다.
버퍼 요소로서 동작하는 제1 반도체칩(632)에 의해 재생되는, 그 후 하나 이상의 제2 반도체칩에 전송되는, 신호는 예컨대 내부 회로에 접속된 TSV를 통해 라우팅될 수 있다. 도 10에 추가로 나타낸 바와 같이, 마이크로 전자 패키지는 또한 제2 반도체칩(634) 중의 하나 이상을 통해 부분적으로 또는 전체적으로 연장하는 광통 실리콘 비아(650)를 포함할 수 있다. TSV(650)는 기판(602)에 직접 접속하지는 않지만, 그 대신 반도체칩(632)에 포함된 회로 상에서 종단될 수 있다.
도 11a는 도 10에 도시된 실시예의 변형예에 따른 마이크로 전자 패키지(700)를 도시하고 있다. 이 경우, 제1 반도체칩(732)은 도 10에 관련하여 전술한 것과 동일한 방식으로 기판(702)과 상호접속된다. 그러나, 하나 이상의 제2 반도체칩(734)이 와이어 본드를 통해 제1 반도체칩(732)과 전기적으로 상호접속된다.
도 11a에 도시된 예에서, 제2 반도체칩(734)은 자신의 전면 및 그 위의 컨택(731)이 위쪽으로 바라보게, 즉 제1 반도체칩(732)으로부터 먼 쪽으로 바라보게 위치된다. 그러나, 도 11b에 도시된 또 다른 변형예에서, 제1 및 제2 반도체칩(832, 834)이 마이크로 전자 패키지에 함께 실장되는 또 다른 방식은 제2 반도체칩(834)의 각각이 자신의 전면 및 컨택(831)이 아래쪽으로, 즉 기판(602) 쪽으로 바라보게 위치된다. 그 방식에서, 컨택(831)은 와이어 본드(836)를 통해 제1 반도체칩(832)의 전면(838) 상의 대응하는 컨택(841)에 전기 접속될 수 있다. 이 경우, 컨택(841)은 제1 반도체칩(832)의 전면(838)을 따라 연장하는 트레이스(838)에 의해서와 같이 제1 반도체칩(832) 상의 요소 컨택(636)에 전기 접속될 수 있으며, 요소 컨택(636)과 기판 컨택(640) 사이의 접속이 도 10에 관련하여 설명된 바와 같이 이루어진다.
도 12는 도 10에 관련하여 위에서 설명된 실시예의 추가의 변형예에 따른 마이크로 전자 패키지를 예시하며, 하나 이상의 제2 반도체칩(934)과 제1 반도체칩(932)의 컨택들 간의 접속이 마이크로 전자 요소(930)의 하나 이상의 에지를 따라 연장하는, 즉 마이크로 전자 요소 내의 반도체칩(932, 934)의 에지를 따라 연장하는 트레이스(936)를 포함할 수 있다. 반도체칩(932, 934) 간의 전기 접속은 각각 제1 반도체칩(932) 및 제2 반도체칩(934)의 전면을 따라 연장하는 트레이스(938, 940)를 더 포함할 수 있다. 도 12에 추가로 도시된 바와 같이, 제2 반도체칩의 전면(942)은 기판(602)으로부터 먼 쪽으로 위쪽으로 향할 수도 있고, 또는 기판(602)을 향해 아래쪽으로 향할 수도 있다. 역시, 전술한 구조(도 10 및 도 11a)에서와 같이, 제1 반도체칩(932) 내의 TSV는 제1 반도체칩(932)의 두께를 부분적으로 또는 전체적으로 통과하여 연장할 수도 있고, 또는 제1 반도체칩(932) 내의 TSV의 몇몇이 반도체칩의 두께를 부분적으로 통과하여 연장하는 한편, 다른 TSV가 제1 반도체칩(932)의 두께를 전체적으로 통과하여 연장할 수도 있다.
도 13a는, 제2 반도체칩(954)이 제1 반도체칩(952)의 면(950) 상의 대응하는 컨택(948)을 바라보는 컨택(946)을 갖고, 컨택(946, 948)이 금속, 본드 금속 또는 다른 전기 도전성 재료를 통해서와 같이 함께 결합되어, 제1 및 제2 반도체칩(952, 954) 간의 플립칩 접속을 형성하는, 도 10에 관련하여 위에서 설명한 실시예의 또 다른 변형예에 따른 마이크로 전자 패키지를 도시한다.
도 13b는 도 13a에 도시된 마이크로 전자 패키지의 변형예를 예시한다. 도 13a에 도시된 패키지와 달리, 예컨대 패키지 내의 다른 반도체칩에 전송하기 위한 신호를 재생하는 것과 같이 어드레스 정보 또는 기타 정보를 재생하거나 또는 적어도 부분적으로 디코딩하도록 구성될 수 있는 반도체칩(964)은 기판(902)의 제1 표면(108)에 인접하게 위치되지 않는다. 그보다는, 이 경우, 반도체칩(964)은 하나 이상의 다른 반도체칩 위에 놓여지는 패키지 내의 위치에 배치될 수 있다. 예컨대, 도 13b에 도시된 바와 같이, 반도체칩(964)은 기판(902)의 제1 표면(108)에 인접하게 배치되는 반도체칩(962) 위에 적어도 부분적으로 놓여지고, 반도체칩(962) 위에 배치되거나 또는 적어도 부분적으로는 반도체칩(962) 위에 놓여지는 반도체칩(963A, 963B) 위에 적어도 부분적으로 놓여진다.
일례에서, 반도체칩(962, 963A, 963B)은 메모리 저장 어레이를 포함할 수 있따. 전술한 예에서와 같이, 이러한 반도체칩(962, 963A, 963B)은 예컨대 이러한 반도체칩에 기입될 데이터, 이러한 반도체칩으로부터 판독되는 데이터, 또는 이러한 기입될 데이터 및 판독되는 데이터 둘 모두를 예컨대 일시적으로 저장하는 것과 같이 버퍼링하도록 구성된 회로를 각각 통합할 수 있다. 이와 달리, 반도체칩(962, 963A, 963B)은 기능면에서 더 제한될 수도 있으며, 이러한 반도체칩으로부터 판독되는 데이터, 또는 이러한 기입될 데이터 및 판독되는 데이터 둘 모두를 일시적으로 저장하도록 구성되는 하나 이상의 다른 칩과 함께 사용될 필요가 있을 수도 있다.
반도체칩(964)은 기판(902)의 제1 표면(108)에 노출되는 컨택에 접속하는 예컨대 TSV(972a, 972b)(통칭하여 TSV(972))와 같은 전기 도전성 구조체를 통해 예컨대 제1 단자(904) 및 제2 단자(906)가 배치되는 그리드와 같은 마이크로 전자 패키지의 단자에 전기 접속될 수 있다. 예컨대 TSV(972)와 같은 전기 도전성 구조물은, 반도체칩(964) 상의 컨택(938)을 통해, 그리고 반도체칩(964)의 면(943)을 따라, 또는 반도체칩(963A)의 대향 면(931)을 따라, 또는 반도체칩(964)의 면(943)과 반도체칩(963A)의 대향 면(931) 둘 모두를 따라 연장하는 전도체(도시하지 않음)를 통해, 반도체칩(964)에 전기 접속할 수 있다. 위에서 나타낸 바와 같이, 반도체칩(964)은 도전성 구조체를 통해, 예컨대 TSV(972a, 972b)와 같은 TSV(972)를 통해 수신하는 신호 또는 정보를 재생하거나 적어도 부분적으로 디코드하도록 구성될 수 있으며, 재생된 또는 적어도 부분적으로 디코딩된 신호 또는 정보를 반도체칩(962, 963A, 963B)과 같은 패키지 내의 다른 칩에 전송하도록 구성될 수 있다.
도 13b에 나타낸 바와 같이, 반도체칩(962, 963A, 963B)은 1개, 2개, 3개 또는 그 이상의 이러한 반도체칩을 연장할 수 있는 복수의 관통 실리콘 비아(TSV)(972, 974, 976)에 의해 반도체칩(964)에 전기 접속되고 또한 서로 전기 접속될 수 있다. 각각의 이러한 TSV는 예컨대 반도체칩(962, 963A, 963B, 964) 중의 2개 또는 그 이상의 반도체칩의 도전성 패드 또는 트레이스와 같은 패키지 내의 와이어링으로 전기 접속할 수 있다. 특정 예에서, 신호 또는 정보는 TSV의 제1 서브세트(972A)를 따라 기판(902)으로부터 반도체칩(964)에 전송될 수 있고, 신호 또는 정보는 TSV의 제2 서브세트(972B)를 따라 반도체칩(964)으로부터 기판으로 전송될 수 있다. 일실시예에서, TSV(972)의 적어도 일부분은 특정 신호 또는 정보에 따라서 신호 또는 정보가 반도체칩(964)과 기판(902) 간의 둘 중 어느 하나의 방향으로 전송되게 하도록 구성될 수 있다. 일례(도시하지 않음)에서, 관통 실리콘 비아는, 각각의 관통 실리콘 비아가 이들이 통과하여 연장하는 각각의 이러한 반도체칩과 전기적으로 접속하지 않을 수도 있지만, 모든 반도체칩(962, 963A, 963B)의 두께를 통해 연장할 수 있다.
도 13b에 도시된 바와 같이, 복수의 핀(fin)(971)을 포함할 수도 있는 히트 싱크 또는 히트 스프레더(968)는 열 접착제, 열전도성 그리스, 또는 솔더 등과 같은 열도전성 재료(969)를 통해서와 같이 반도체칩(964)의 면, 예컨대 반도체칩(964)의 배면(933)에 열 결합될 수 있다.
도 13b에 도시된 마이크로 전자 어셈블리(995)는 기판 상에 제공된 제1 및 제2 단자를 통해 마이크로 전자 패키지 상으로의 또는 마이크로 전자 패키지로부터의 사이클 당 지정된 수의 데이터 비트를 전송할 수 있는 메모리 모듈로서 작동하도록 구성될 수 있다. 예컨대, 마이크로 전자 어셈블리는 제1 단자(904) 및 제2 단자(906)와 전기적으로 접속될 수 있는 회로 패널과 같은 외부 콤포넌트에 또는 이러한 외부 컴포넌트로부터 32 데이터 비트, 64 데이터 비트, 또는 96 데이터 비트 등과 같은 다수의 데이터 비트를 전송하도록 구성될 수 있다. 또 다른 예에서, 패키지에 전송되고 패키지로부터 전송되는 비트가 에러 정정 코드 비트를 포함하는 때에, 패키지에 또는 패키지로부터 사이클당 전송되는 비트의 수는 예컨대 36비트, 74비트, 또는 108비트 등과 같은 상이한 비트 수이어도 된다. 본 명세서에서 구체적으로 설명되는 것 이외의 다른 데이터 폭도 가능하다.
도 14, 도 15a 및 도 15b는 전술한 실시예들 중의 하나 이상의 실시예의 다른 변형예에 따른 마이크로 전자 패키지(1100)를 예시하고 있다. 도 14에 나타낸 바와 같이, 패키지(1100)는 제1 및 제2 마이크로 전자 요소(1130. 1131)를 포함하며, 각각의 마이크로 전자 요소는 기판(1102)의 제1 표면(1120) 상의 대응하는 기판 컨택(1140)을 바라보고 결합되는 컨택(1138)을 갖는다. 그 다음으로, 기판 컨택(1140)의 몇몇이 전기 전도성 트레이스(1144)를 통해서와 같이 제2 표면(1110)의 중앙 영역(1112) 내의 제1 단자(1142)와 전기 접속된다. 몇몇 실시예에서, 기판 컨택(1138)의 몇몇은 그 대신에 제2 표면의 하나 이상의 주변 영역(1164)에서의 제2 단자(1162)와 전기 접속될 수도 있다.
본 실시예 및 기타 실시예는 전술한 바와 같이 본 명세서에서의 하나보다 많은 마이크로 전자 요소를 통합한다. 복수의 칩 패키지는 그 안의 칩을 볼 그리드 어레이(ball grid array), 랜드 그리드 어레이(land grid array), 또는 핀 그리드 어레이(pin grid array) 등과 같은 단자의 어레이를 통해 패키지가 전기적으로 및 기계적으로 접속될 수 있는 예컨대 인쇄 배선 기판과 같은 회로 패널에 접속하기 위해 요구되는 면적 또는 공간의 양을 감소시킬 수 있다. 이러한 접속 공간은 통상적으로 예컨대 더 넓은 세상에의 무선 접속성과 개인용 컴퓨터의 기능을 조합하는 "스마트폰" 또는 태블릿과 같은 예컨대 핸드헬드 디바이스와 같은 소형의 또는 휴대용의 컴퓨팅 디바이스에서 특히 제한된다. 멀티-칩 패키지는 특히 예컨대 DDR3 타입 DRAM 칩 또는 그 후속의 칩에서의 예컨대 진보된 고성능 동적 랜덤 액세스 메모리(DRAM) 칩과 같은, 시스템에 이용할 수 있는 상대적으로 저렴한 메모리를 대량으로 제조하는데 특히 유용할 수 있다.
특정한 경우에, 멀티-칩 패키지를 회로 패널에 접속하기 위해 요구되는 회로 패널의 면적의 양은, 적어도 몇몇 신호를 자신의 진로를 따라 패키지 내의 2개 이상의 칩으로 이동하도록 하거나 또는 2개 이상의 칩으로부터 자신의 진로로 이동하도록 하는 패키지 상의 공통 단자를 제공함으로써 감소될 수 있다. 그러므로, 도 14, 도 15a, 및 도 15b에 예시된 예에서, 패키지 내의 복수의 칩의 대응하는 컨택은 예컨대 인쇄 회로 기판, 외부 마이크로 전자 요소, 또는 기타 콤포넌트 등의 회로 패널과 같은 패키지 외부의 컴포넌트와 접속하도록 구성된 패키지의 단일 공통 전극과 전기적으로 접속될 수 있다.
전술한 실시예에서와 같이, 기판 표면(1110)의 중앙 영역(1112)은 패키지 상의 단자(1142)의 임의의 2개의 인접 컬럼들 간의 최소 피치(1152)의 3.5배보다 크지 않은 폭(1154)을 가지며, 2개의 인접한 컬럼들의 각각은 그 안에 복수의 단자를 갖는다.
마이크로 전자 요소의 면에 직교하는 방향으로 연장하는 축면(1150)은, 복수의 요소 컨택을 포함하고 있는 각각의 컬럼이 연장하고, 제1 및 제2 마이크로 전자 요소(1130, 1131)의 요소 컨택의 컬럼(1138) 전부 중에서 센터링되는 동일한 제1 방향으로 연장한다. 축방향 평면은 표면(1110)에 수직한 방향으로 기판의 중앙 영역을 교차한다(중앙 영역을 통해 연장한다). 일례에서, 축면은 마이크로 전자 요소(1130, 1131)의 인접한 에지(1134, 1135) 사이에 센터링된 라인을 따라 기판을 교차할 수 있다. 도 15a 및 도 15b를 참조하면, 제1 단자(1142)의 하나 이상의 컬럼은 도면에 도시된 바와 같이 제1 및 제2 마이크로 전자 요소의 인접한 에지(1134, 1135) 사이의 패키지의 영역과 정렬된 중앙 영역의 일부분에 배치될 수 있거나, 또는, 도시되지는 않았지만, 제1 단자(1142)의 컬럼 중의 하나 이상이 제1 및 제2 마이크로 전자 요소(1130, 1131)의 면(1136) 중의 하나 이상 면 위에 놓여질 수 있다. 전술한 실시예에서와 같이, 중앙 영역에서 단자의 하나의 컬럼(1142) 이상으로 될 필요가 없다. 통상적으로는, 중앙 영역에 단자의 단지 4개의 컬럼(1142)이 있을 것이다. 도 14에 추가로 도시된 바와 같이, 제1 및 제2 마이크로 전자 요소의 면(1136)은 기판(1102)의 제1 표면(1120)에 평행한 단일 평면(1146) 내에 연장할 수 있다.
도 16a 및 도 16b는 도 14, 도 15a 및 도 15b에 도시된 실시에의 변현예에 따른 마이크로 전자 패키지(1200)를 도시하는 도면이며, 이 변형예에서는, 마이크로 전자 패키지(1100)(도 14, 도 15a 및 도 15b)에 관해 위에서 설명한 것과 동일한 패키지(1200) 내의 배열 및 전기적 상호접속을 갖는 제1 및 제2 마이크로 전자 요소(1230, 1231)에 추가하여, 제3 및 제4 마이크로 전자 요소(1233, 1235)를 더 포함하고 있다. 제3 및 제4 마이크로 전자 요소는 각각 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 소자를 채용할 수 있다. 제1 및 제2 마이크로 전자 요소와 마찬가지로, 제3 및 제4 마이크로 전자 요소(1233, 1235)는, 도 15a를 참조하여 위에서 설명한 플립칩 방식에서와 같이, 기판의 제1 표면(1120)(도 14) 상의 대응하는 기판 컨택을 바라보고, 이것에 결합되는 요소 컨택(1238)을 통해 패키지의 단자(1242)와 전기적으로 상호접속된다.
마이크로 전자 패키지의 제1 단자(1243)는 전술한 바와 같이 단자의 컬럼들 간의 최소 피치의 3.5배보다 크지 않은 폭을 갖는 중앙 영역(1254)에서 컬럼들(1242) 내에 배치될 수 있다. 도 16a에 추가로 도시된 바와 같이, 축면(1250)은 패키지(1200) 내의 제1, 제2, 제3 및 제4 마이크로 전자 요소의 면(1236) 상의 요소 컨택의 모든 컬럼(1238)들에 평행하고 그 사이에 센터링될 수 있다. 도 16a에 도시된 바와 같은 예에서, 축면(1250)은 제1 단자를 포함하고 있는 컬럼(1242)이 연장하는 방향에 평행한 제1 방향으로 연장한다.
도 14, 도 15a 및 도 15b에 관련하여 위에서 설명한 것과 유사한 방식으로, 마이크로 전자 요소(1230, 1231, 1233, 1235)의 면(1236)은 면(1236)의 전부가 공통 평면을 이루도록, 즉 도 14에 도시된 바와 같은 단일 평면(1146)과 같은 단일 평면 내에서 연장하도록 패키지(1200) 내에 배열될 수 있다.
도 16b는 패키지(1200) 상의 단자의 가능한 신호 할당을 도시하며, 여기에서는 제1 단자가 중앙 영역의 하나 이상의 컬럼(1242) 내에 배치되고, 제2 단자(1244)가 패키지의 주변 에지(1260, 1261, 1262, 1263) 가까이의 복수의 영역 내의 위치에 배치되어 있다. 이 경우, 몇몇 제2 단자는 그리드(1270)와 같은 그리드 내의 위치에 배치될 수 있으며, 몇몇 제2 단자는 그리드(1272)와 같은 그리드 내의 위치에 배치될 수 있다. 이에 부가하여, 몇몇 제2 단자는 그리드(1274)와 같은 그리드 내의 위치에 배치될 수 있으며, 몇몇 제2 단자는 그리드(1276) 내의 위치에 배치될 수 있다.
또한, 도 16b에 나타낸 바와 같이, 그리드(1274)에서의 제2 단자의 신호 부류 할당(signal class assignment)은 수직축(1250)에 대해 대칭일 수 있으며, 그리드(1276)에서의 제2 단자의 신호 부류 할당은 수직축(1250)에 대해 대칭일 수 있다. 본 명세서에서 사용된 바와 같이, 2개의 신호 부류 할당은, 신호 할당이 동일한 부류의 할당으로 되어 있다면, 부류 내의 숫자 인덱스가 상이한 경우에도, 서로에 대해 대칭을 이룰 수 있다. 일례의 신호 부류 할당은 데이터 신호, 데이터 스트로브 신호, 데이터 스트로브 보완 신호(data strobe complement signal), 데이터 마스크 신호를 포함할 수 있다. 특정한 예에서, 그리드(1274)에서, 신호 할당 DQSH# 및 DQSL#을 갖는 제2 단자는, 이들 제2 단자가 상이한 신호 할당을 갖는 경우에도, 데이트 스트로브 보완인 자신의 신호 부류 할당에 대해 수직축(1250)에 대해 대칭이 된다.
도 16b에 나타낸 바와 같이, 데이터 신호 DQ0, DQ1,...에 대해서와 같이 마이크로 전자 패키지 상의 제2 단자의 공간적 위치에의 데이터 신호의 할당은 수직축(1250)에 대한 모듈로-X 대칭(modulo-X symmetry)을 가질 수 있다. 모듈로-X 대칭은, 제1 및 제2 패키지의 하나 이상의 쌍이 회로 패널에 대해 서로 반대로 실장되고, 회로 패널이 각각의 반대로 실장된 패키지 쌍에서의 이들 제1 및 제2 패키지의 제2 단자의 대응하는 쌍을 전기 접속하는, 도 7c 및 도 7d에 나타낸 바와 같은 어셈블리(300 또는 354)에서의 신호 무결성을 유지하는데 도움을 줄 수 있다. 단자의 신호 할당이 축에 대해 "모듈로-X 대칭"을 가질 때, 동일한 번호 "모듈로-X"를 갖는 신호를 전달하는 단자가 축에 대해 대칭을 이루는 위치에 배치된다. 그러므로, 도 7c 및 도 7d에서와 같은 이러한 어셈블리(300 또는 354)에서, 모듈로-X 대칭은 제1 패키지의 단자 DQ0가 동일한 번호 모듈로 X(X는 이 경우에는 8임)를 갖는 제2 패키지의 단자 DQ8에 회로 패널을 통해 전기 접속될 수 있도록 회로 패널을 통해 전기 접속이 이루어질 수 있도록 하며, 이로써 전기 접속이 근본적으로 회로 패널을 두께를 통해 일직선의 방향, 즉 회로 패널의 두께에 수직한 방향으로 이루어질 수 있게 된다.
일례에서, "X"는 숫자 2n(2의 n 제곱)일 수 있으며, 여기서 n은 2보다 크거나 동일하거나, 또는 X는 8×N개일 수 있으며, N은 2 이상이다. 그러므로, 일례에서, X는 하프-바이트(4 비트), 바이트(8 비트), 복수 바이트(8×N, N은 2 이상), 워드(32 비트), 또는 복수 워드에서의 비트의 수와 동일할 수도 있다. 이러한 방식으로, 일례에서, 도 16b에 도시된 바와 같이 모듈로-8 대칭이 있을 때, 데이터 신호 DQ0를 전달하도록 구성된 그리드(1274)에서의 패키지 단자 DQ0의 신호 할당은, 데이터 신호 DQ8을 전달하도록 구성된 또 다른 패키지 단자 DQ8의 신호 할당과 수직축(1250)에 대해 모듈로-8 대칭이다. 더욱이 그리드(1276)에서의 패키지 단자 DQ0 및 DQ8의 신호 할당에 대해서도 동일하다. 도 16b에 나타낸 바와 같이, 그리드(1274)에서의 패키지 단자 DQ2 및 DQ10의 신호 할당은 수직축에 대해 모듈로-8 대칭을 가지며, 그리드(1276)에서의 패키지 단자에 대해서도 동일하다. 본 명세서에 설명된 바와 같은 모듈로-8 대칭은 패키지 단자 DQ0 내지 DQ15의 각각의 신호 할당에 대해 그리드(1274, 1276)에서 나타나게 될 수 있다.
도시되지는 않았지만, 모듈로 번호 "X"는 2n(2의 n 제곱) 이외의 숫자일 수 있으며, 2보다 큰 임의의 숫자일 수 있다. 그러므로, 대칭이 기반으로 하는 모듈로 번호 X는, 패키지를 어떠한 데이터 크기를 위한 것으로 구축하거나 구성할 기준이 되는 데이터 크기에서 얼마나 많은 비트가 존재하는 지에 좌우될 수 있다. 예컨대, 데이터 크기가 8 대신 10 비트인 때에, 신호 할당은 모듈로-10 대칭을 가질 수 있다. 데이터 크기가 홀수의 비트를 가질 때에, 모듈로 번호 X가 이러한 숫자를 가질 수 있을 것이다.
도 17a 및 도 17b는 도 16a 및 도 16b에 관하여 위에서 설명한 실시예(1200)의 변형예에 따른 마이크로 전자 패키지(1300)를 도시하며, 이 패키지(1300)는 제1 단자를 포함하고 있는 컬럼(1341)이 배치되는 중앙 영역(1312)을 갖는 기판 표면(1310)을 포함한다. 이들 도면에서 알 수 있는 바와 같이, 제1 및 제2 마이크로 전자 요소(1330, 1331)는, 이들 마이크로 전자 요소 상의 요소 컨택이 동일한 제1 방향(1342)으로 연장하는 컬럼(1338) 내의 위치에 배치된다는 점에서, 마이크로 전자 패키지(1100)(도 14, 도 15a, 및 도 15b)의 마이크로 전자 요소(1130, 1131)의 배열과 유사한 방식으로 기판(1302) 상에 배열된다. 그러나, 도 17a에 나타낸 바와 같이, 제3 및 제4 마이크로 전자 요소(1332, 1333)는, 제1 방향(1342)을 가로지르는 또 다른 방향(1344)으로 마이크로 전자 요소(1332, 1333)의 면을 따라 연장하는 컬럼(1340) 내의 위치에 배치되는 요소 컨택을 갖는다.
도 17a 및 도 17b에 추가로 나타낸 바와 같이, 마이크로 전자 요소(1330, 1331, 1332, 1333)의 각각은, 통상적으로 각각의 마이크로 전자 요소 상의 컨택의 하나 이상의 컬럼과 동일한 방향으로 연장하는 2개의 제1 평행 에지(1360)와, 제1 에지가 연장하는 방향을 가로지르는 방향으로 연장하는 2개의 제2 평행 에지(1362)를 갖는다. 몇몇 경우에, 각각의 마이크로 전자 요소의 제1 에지(1360)는 이러한 마이크로 전자 요소의 제2 에지(1362)보다 큰 길이를 가질 수 있다. 그러나, 다른 경우에, 제2 에지(1362)는 제1 에지(1360)보다 큰 길이를 가질 수 있다. 도 17a에 나타낸 특정 패키지에서, 마이크로 전자 요소(1330, 1331, 1332, 1333) 중의 적어도 하나의 마이크로 전자 요소의 어느 하나의 제1 에지(1360)를 포함하고 이러한 마이크로 전자 요소의 면에 직각을 이루는 평면(1370)은, 패키지(1300) 내의 또 다른 마이크로 전자 요소의 에지(1360)를 교차한다. 도 17a에 도시된 바와 같이, 마이크로 전자 요소(1333)의 에지(1360)를 포함하는 평면(1370)은 도면부호 1344 방향으로 연장하고, 패키지 내의 마이크로 전자 요소(1330)의 에지(1360)를 교차한다. 도 17a에 도시된 예에서, 평면(1370)은 패키지 내의 단지 하나의 다른 마이크로 전자 요소의 에지(1360)를 교차한다. 마이크로 전자 요소는, 마이크로 전자 요소(1330, 1331, 1332, 1333)의 임의의 마이크로 전자 요소의 제1 에지(1360)를 포함하고 이러한 마이크로 전자 요소의 면에 직각을 이루는 평면(1370)이 패키지(1300) 내의 또 다른 마이크로 전자 요소의 에지(1360)를 교차하도록 배열될 수 있다.
이에 부가하여, 도 17a에 추가로 나타낸 바와 같이, 중앙 영역(1312)은 추가로 제한될 수 있다. 구체적으로, 도 17a는, 기판 표면(1310) 상에 배치된 바와 같은 마이크로 전자 요소(1330, 1331, 1332, 13333)를 수용할 기판(1302)의 표면(1310) 상의 최소의 직사각 영역(1372)이 있고, 제1, 제2, 제3 및 제4 마이크로 전자 요소(1330, 1331, 1332, 1333)의 어느 것도 이 직사각 영역을 지나 연장하지 않는다는 것을 보여주고 있다. 도 17a 및 도 17b에 도시된 마이크로 전자 패키지(1300)에서, 중앙 영역(1312)은 그 직사각 영역(1372)의 어떠한 에지를 지나 연장하지 않는다. 도 17b는 마이크로 전자 패키지(1300) 내의 단자의 가능한 배열을 도시하며, 이 배열에서는 제1 단자(1341)가 중앙 영역(1312) 내에 배치되고, 중앙 영역(1312)이, 패키지의 상호 반대쪽 에지(1316, 1318) 사이의 방향, 즉 상호 반대쪽 에지에 직교하는 방향으로, 패키지 상의 단자의 가장 근접한 2개의 인접 컬럼들 간의 최소 피치의 3.5배보다 크지 않은 폭에 걸치고 있다(span). 둘레 영역은 기판(1302)의 표면(1310)의 나머지 영역을 차지하며, 각각 중앙 영역의 에지들과 패키지의 상호 반대쪽 에지(1316, 1318)들 사이의 폭(1356, 1357)에 걸치고 있다.
도 18a는 전술한 실시예들 중의 하나 이상의 실시예의 변형예에 따른 마이크로 전자 패키지(1400)를 도시한다. 이 경우, 마이크로 전자 패키지(1400)가 마이크로 전자 요소(1430)의 전면(1428) 위에 놓여지는 전기 도전성 재분배층을 포함하는 패키징 구조를 갖는 마이크로 전자 요소(1430)의 형태로 될 수 있도록 기판이 생략될 수 있다. 재분배층은 패키지의 유전체층(1442)을 통해 마이크로 전자 요소의 컨택(1438)까지 연장하는 전기 도전성의 금속화된 비아(1440)를 갖는다. 재분배층은 단자(1446) 및 단자(1446)와 전기 접속되는 트레이스(1448)를 포함할 수 있으며, 단자(1446)가 금속화된 비아(1440)를 통해 또는 금속화된 비아(1440) 및 전기 전도성 트레이스(1448)를 통해서와 같이 컨택(1438)과 전기 접속된다. 이 경우, 패키지는 "그 위에 재분배층을 갖는 웨이퍼-레벨 패키지"로서 지칭될 수 있다.
도 18b는 제2 단자의 하나 이상의 컬럼(1450)이 마이크로 전자 요소(1430)의 하나 이상의 에지(1432, 1434)를 지나 연장하는 유전체층(1442)의 영역 상에 배치될 수 있다는 점을 제외하고는 마이크로 전자 패키지(1400)와 유사한 마이크로 전자 패키지(1410)를 도시한다. 이 경우, 패키지(1410)는 "그 위에 재분배층을 갖는 팬-아웃(fan-out) 웨이퍼-레벨 패키지"로서 지칭될 수 있다.
전술한 실시예 및 변형예의 각각은 마찬가지로 도 18a 또는 도 18b에 도시된 패키지에 적용될 수 있으며, 도 7c에 관련하여 위에 나타내고 설명한 전술한 어셈블리는 도 18a 또는 도 18b에 도시된 마이크로 전자 패키지를 통합할 수 있다.
전술한 구조는 다양한 전자 시스템의 구성에 활용될 수 있다. 예컨대, 도 19에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 시스템(1500)은 다른 전자 콤포넌트(1508, 1510)와 함께 전술한 바와 같은 마이크로 전자 패키지 또는 구조체(1506)를 포함한다. 도시된 예에서, 콤포넌트(1508)는 반도체칩 또는 마이크로전자 패키지일 수 있는 한편, 콤포넌트(1510)는 디스플레이 스크린이지만, 임의의 다른 콤포넌트가 사용될 수 있다. 물론, 예시를 명료하게 하기 위해 도 19에는 단지 2개의 추가 콤포넌트가 도시되어 있지만, 본 시스템은 이러한 콤포넌트의 어떠한 개수도 포함할 수 있다. 위에서 설명한 바와 같은 구조체(1506)는 예컨대 전술한 실시예의 임의의 실시에와 관련하여 위에서 설명한 바와 같은 마이크로 전자 패키지이어도 된다. 다른 변형에서, 하나보다 많은 패키지가 제공될 수 있으며, 이러한 패키지의 어떠한 개수도 사용될 수 있다. 패키지(1506) 및 콤포넌트(1508, 1510)는 점선으로 개략적으로 도시된 공통 하우징(1501)에 탑재되고, 원하는 회로를 형성하기 위해 필요한 바대로 서로 전기적으로 상호접속된다. 도시된 예의 시스템에서, 시스템은 가요성 인쇄 회로 패널 또는 회로 기판과 같은 회로 패널(1502)을 포함하며, 회로 패널은 도 19에는 단지 하나만이 도시되어 있고 콤포넌트와 서로 상호접속하는 다수의 전도체(1504)를 포함한다. 그러나, 이것은 단지 예시에 불과하며, 전기 접속을 이루기 위한 어떠한 적합한 구조도 이용될 수 있다. 하우징(1501)은 예컨대 셀룰러 전화 또는 PDA(personal digital assistant)에서 사용 가능한 타입의 휴대용 하우징으로서 도시되며, 스크린(1510)은 하우징의 표면에서 노출되어 있다. 구조체(1506)가 이미징 칩과 같은 감광성 요소를 포함하는 곳에서는, 구조체에 대해 광을 라우팅하기 위해 렌즈(1511) 또는 기타 광 디바이스가 제공될 수 있다. 또한, 도 19에 도시된 간략화된 시스템은 단지 예시를 위한 것이며, 데스크탑 컴퓨터, 라우터 등과 같은 고정 구조체로서 흔히 간주되는 시스템을 포함한 기타 시스템이 전술한 구조를 이용하여 구성될 수 있다.
본 발명의 전술한 실시예의 다양한 특징부는 본 발명의 범위 또는 사상으로부터 벗어나지 않고서도 위에 구체적으로 설명된 것 이외의 방식으로 조합될 수 있다. 본 발명은 위에서 설명한 본 발명의 실시예의 이러한 조합 및 변형예 모두를 포함한다.

Claims (31)

  1. 마이크로 전자 패키지에 있어서,
    메모리 저장 어레이 기능을 갖는 마이크로 전자 요소로서, 상기 마이크로 전자 요소가 요소 컨택(element contact)의 하나 이상의 컬럼(column)을 갖고, 각각의 상기 컬럼이 상기 마이크로 전자 요소의 면을 따라 제1 방향으로 연장하며, 상기 마이크로 전자 요소의 면에 수직한 축면(axial plane)이 상기 제1 방향으로 연장하는 라인을 따라 상기 마이크로 전자 요소의 면을 교차하고, 상기 요소 컨택의 하나 이상의 컬럼에 대하여 센터링되도록 되는, 마이크로 전자 요소;
    제1 및 제2 반대 표면과, 상기 요소 컨택을 바라보는 상기 제1 표면에서 노출되고 상기 요소 컨택에 연결되는 복수의 기판 컨택을 갖는 기판; 및
    제1 방향으로 연장하고 상기 기판의 제2 표면에서 노출되는 단자의 복수의 평행한 컬럼으로서, 상기 단자가 상기 기판 컨택과 전기 접속되고, 상기 마이크로 전자 패키지를 상기 마이크로 전자 패키지 외부의 콤포넌트와 접속하도록 구성되는, 복수의 평행한 컬럼
    을 포함하며,
    상기 단자가 상기 기판의 제2 표면의 중앙 영역에서 노출된 제1 단자를 포함하고, 상기 제1 단자가 상기 마이크로 전자 요소 내의 메모리 저장 어레이의 이용할 수 있는 어드레스 가능 메모리 지점(available addressable memory location)의 전부 중에서 어드레스 가능 메모리 지점을 결정하기 위해 상기 패키지 내의 회로에 의해 사용 가능한 어드레스 정보를 전달하도록 구성되며,
    상기 중앙 영역이 상기 제1 방향을 가로지르는 상기 기판의 제2 표면을 따르는 제2 방향에서의 폭을 가지며, 상기 중앙 영역의 폭이 상기 단자의 평행한 컬럼의 임의의 2개의 인접한 컬럼들 간의 최소 피치의 3.5배보다 크지 않으며, 상기 축면이 상기 중앙 영역을 교차하는,
    마이크로 전자 패키지.
  2. 제1항에 있어서,
    상기 마이크로 전자 요소는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 개수의 능동 소자를 구현하는, 마이크로 전자 패키지.
  3. 제1항에 있어서,
    상기 제1 단자는 어드레스 가능 메모리 지점을 결정하기 위해 상기 마이크로 전자 패키지 내의 회로에 의해 사용 가능한 어드레스 정보의 전부를 전달하도록 구성되는, 마이크로 전자 패키지.
  4. 제1항에 있어서,
    상기 제1 단자는 상기 마이크로 전자 요소의 작동 모드를 제어하는 정보를 전달하도록 구성되는, 마이크로 전자 패키지.
  5. 제4항에 있어서,
    상기 제1 단자는 상기 마이크로 전자 패키지에 전송되는 코맨드 신호의 전부를 전달하도록 구성되며, 상기 코맨드 신호가 기입 인이에블 신호, 행 어드레스 스트로브 신호, 및 열 어드레스 스트로브 신호인, 마이크로 전자 패키지.
  6. 제1항에 있어서,
    상기 제1 단자는 상기 마이크로 전자 패키지에 전송되는 클록 신호를 전달하도록 구성되며, 상기 마이크로 전자 패키지는 어드레스 정보를 전달하는 단자에서 수신된 신호를 샘플링하기 위해 상기 클록 신호를 이용하도록 구성되는, 마이크로 전자 패키지.
  7. 제1항에 있어서,
    상기 제1 단자는 상기 마이크로 전자 패키지에 전송되는 뱅크 어드레스 신호의 전부를 전달하도록 구성되는, 마이크로 전자 패키지.
  8. 제1항에 있어서,
    상기 제1 단자는 상기 단자의 컬럼 중의 단지 2개의 컬럼 내에 배치되는, 마이크로 전자 패키지.
  9. 제1항에 있어서,
    상기 제1 단자는 상기 단자의 컬럼 중의 하나의 컬럼 내에 배치되는, 마이크로 전자 패키지.
  10. 제9항에 있어서,
    상기 제1 단자에 접속되는 상기 요소 컨택은 상기 요소 컨택의 하나의 컬럼 내에 배치되는, 마이크로 전자 패키지.
  11. 제1항에 있어서,
    상기 요소 컨택은 상기 마이크로 전자 요소의 전면에서 노출되는 재분배 컨택을 포함하며, 각각의 상기 재분배 컨택은 트레이스 또는 비아 중의 적어도 하나를 통해 상기 마이크로 전자 요소의 컨택 패드와 전기적으로 접속되며, 상기 재분배 컨택의 적어도 몇몇이 상기 마이크로 전자 요소의 면을 따라 적어도 하나의 방향으로 상기 요소 컨택으로부터 변위되어 있는, 마이크로 전자 패키지.
  12. 제1항에 있어서,
    상기 기판은 상기 제1 및 제2 반대 표면 사이에서 각각 연장하는 제1 및 제2 반대 에지를 가지며, 상기 제1 및 제2 에지는 제1 방향으로 연장하고, 상기 제2 표면은 상기 제1 에지와 상기 제2 에지에 각각 인접한 제1 주변 영역과 제2 주변 영역을 가지며, 상기 중앙 영역은 상기 제1 주변 영역과 상기 제2 주변 영역을 분리시키며,
    상기 단자는 상기 주변 영역 중의 적어도 하나의 주변 영역에서의 상기 제2 표면에서 노출되는 복수의 제2 단자를 포함하며, 상기 제2 단자 중의 적어도 몇몇이 어드레스 정보 이외의 정보를 전달하도록 구성되는,
    마이크로 전자 패키지.
  13. 제12항에 있어서,
    상기 제2 단자의 적어도 몇몇이 데이터 신호를 전달하도록 구성되는, 마이크로 전자 패키지.
  14. 제1항에 있어서,
    상기 마이크로 전자 요소는, 상기 기판 컨택에 연결되는 컨택을 갖는 제1 반도체칩과, 상기 기판의 제1 표면으로부터 떨어져 상기 제1 반도체칩의 면 위에 놓여지고 상기 제1 반도체칩과 전기 접속되는 적어도 하나의 제2 반도체칩을 포함하는, 마이크로 전자 패키지.
  15. 제14항에 있어서,
    상기 제1 반도체칩은, 상기 제1 단자로부터 어드레스 정보의 적어도 몇몇을 수신하고, 상기 적어도 하나의 제2 반도체칩에 전송하기 위해 상기 적어도 몇몇의 어드레스 정보를 재생하도록 구성되며, 상기 적어도 하나의 제2 반도체칩은 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위한 더 많은 수의 능동 소자를 구현하는, 마이크로 전자 패키지.
  16. 제14항에 있어서,
    상기 제1 단자는 상기 마이크로 전자 요소의 작동 모드를 제어하는 정보를 전달하도록 구성되며, 상기 제1 반도체칩은 상기 작동 모드를 제어하는 정보를 재생하거나 적어도 부분적으로 디코드하는 것 중의 적어도 하나를 행하도록 구성되는, 마이크로 전자 패키지.
  17. 제15항에 있어서,
    상기 제1 반도체칩은 상기 적어도 하나의 제2 반도체칩을 상기 제1 반도체칩과 전기 접속하는 복수의 관통 실리콘 비아(through-silicon-via)를 포함하는, 마이크로 전자 패키지.
  18. 제15항에 있어서,
    상기 제1 반도체칩과 상기 적어도 하나의 제2 반도체칩 간의 전기적 상호접속의 적어도 몇몇이 와이어 본드를 통해 이루어지는, 마이크로 전자 패키지.
  19. 제15항에 있어서,
    상기 적어도 하나의 제2 반도체칩은 상기 제1 반도체칩의 표면에서 노출된 제1 컨택을 바라보고 이 제1 컨택과 연결되는 상기 제2 반도체칩의 표면에서 노출되는 제2 컨택의 플립-칩 전기적 상호접속을 통해 상기 제1 반도체칩과 전기적으로 상호접속되며, 상기 제1 반도체칩의 표면이 상기 기판의 제1 표면으로부터 먼 쪽으로 바라보는, 마이크로 전자 패키지.
  20. 제19항에 있어서,
    상기 제1 반도체칩은 각각의 제2 반도체칩에 전송하기 위해 상기 제1 단자에서 수신된 어드레스 정보의 적어도 몇몇을 버퍼링하도록 구성되며, 각각의 상기 제2 반도체칩은 상기 제1 반도체칩과 상기 제2 반도체칩의 또 다른 반도체칩에 전송하기 위한 어드레스 정보를 버퍼링하도록 구성되지 않는, 마이크로 전자 패키지.
  21. 제19항에 있어서,
    상기 제1 반도체칩은 각각의 제2 반도체칩에 전송하기 위해 상기 제1 단자에서 수신된 어드레스 정보를 적어도 부분적으로 디코드하도록 구성되며, 각각의 상기 제2 반도체칩은 어드레스 정보를 전체적으로 디코드하도록 구성되지 않는, 마이크로 전자 패키지.
  22. 제21항에 있어서,
    상기 제2 반도체칩은 복수의 적층된 제2 반도체칩인, 마이크로 전자 패키지.
  23. 제14항에 있어서,
    상기 제1 반도체칩 및 상기 적어도 하나의 제2 반도체칩의 반도체칩들 중의 적어도 몇몇은 복수의 관통 실리콘 비아에 의해 서로 전기적으로 접속되는, 마이크로 전자 패키지.
  24. 제14항에 있어서,
    상기 적어도 하나의 제2 반도체칩의 적어도 하나는, 자신의 컨택에서 수신된 정보를 부분적으로 또는 전체적으로 디코드하거나, 또는 상기 제1 반도체칩의 적어도 하나의 반도체칩 또는 상기 적어도 하나의 제2 반도체칩의 또 다른 반도체칩에 전송하기 위해 자신의 컨택에서 수신된 정보를 재생하는 중의 하나를 행하도록 구성되는, 마이크로 전자 패키지.
  25. 제14항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 간의 전기적 상호접속 중의 적어도 몇몇은 상기 마이크로 전자 요소의 적어도 하나의 에지를 따라 연장하는 전기 도전성 트레이스를 통해 이루어지는, 마이크로 전자 패키지.
  26. 제14항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 간의 전기적 상호접속 중의 적어도 몇몇은 와이어 본드를 통해 이루어지며, 상기 적어도 하나의 제2 반도체칩의 면이 상기 제1 반도체칩으로부터 먼 쪽으로 바라보며, 상기 와이어 본드의 적어도 몇몇이 상기 제1 반도체칩을 상기 적어도 하나의 제2 반도체칩의 면에서 노출되는 컨택과 접속하는, 마이크로 전자 패키지.
  27. 제26항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 간의 전기적 상호접속의 적어도 몇몇은 와이어 본드를 통해 이루어지며, 상기 적어도 하나의 제2 반도체칩의 면이 상기 제1 반도체칩을 향해 바라보며, 상기 와이어 본드의 적어도 몇몇이 상기 제1 반도체칩을 상기 적어도 하나의 제2 반도체칩의 면에서 노출되는 컨택과 접속하는, 마이크로 전자 패키지.
  28. 제14항에 있어서,
    상기 제1 반도체칩 또는 상기 적어도 하나의 제2 반도체칩 중의 적어도 하나는 다이나믹 랜덤 액세스 메모리(DRAM) 저장 어레이를 포함하는, 마이크로 전자 패키지.
  29. 제14항에 있어서,
    상기 제1 반도체칩 또는 상기 적어도 하나의 제2 반도체칩 중의 적어도 하나는, NAND 플래시, RRAM(저항성 RAM), 스태틱 랜덤 액세스 메모리(SRAM), PCM(상 변화 메모리), MRAM(마그네틱 랜덤 액세스 메모리), 스핀-토크 RAM, 또는 컨텐츠-어드레스 가능 메모리 기술로 구현되는, 마이크로 전자 패키지.
  30. 마이크로 전자 패키지에 있어서,
    메모리 저장 어레이 기능을 갖는 마이크로 전자 요소로서, 상기 마이크로 전자 요소가 요소 컨택의 하나 이상의 컬럼을 갖고, 각각의 상기 컬럼이 상기 마이크로 전자 요소의 면을 따라 제1 방향으로 연장하며, 상기 마이크로 전자 요소의 면에 수직한 축면이 상기 제1 방향으로 연장하는 라인을 따라 상기 마이크로 전자 요소의 면을 교차하고, 상기 요소 컨택의 하나 이상의 컬럼에 대하여 센터링되도록 되는, 마이크로 전자 요소;
    제1 및 제2 반대 표면과, 상기 요소 컨택을 바라보는 상기 제1 표면에서 노출되고 상기 요소 컨택에 연결되는 복수의 기판 컨택을 갖는 기판; 및
    상기 기판의 제2 표면에서 노출되고 상기 제1 방향으로 연장하는 단자의 복수의 평행한 컬럼으로서, 상기 단자가 상기 기판 컨택과 전기 접속되고, 상기 마이크로 전자 패키지를 상기 마이크로 전자 패키지 외부의 콤포넌트와 접속하도록 구성되는, 복수의 평행한 컬럼
    을 포함하며,
    상기 단자가 상기 기판의 제2 표면의 중앙 영역에서 노출된 제1 단자를 포함하고, 상기 제1 단자가 상기 마이크로 전자 요소의 메모리 저장 어레이의 이용할 수 있는 어드레스 가능 메모리 지점의 전부 중에서 어드레스 가능 메모리 지점을 결정하기 위해 상기 패키지 내의 회로에 의해 사용 가능한 어드레스 정보의 다수를 전달하도록 구성되며,
    상기 중앙 영역이 상기 제1 방향을 가로지르는 상기 기판의 제2 표면을 따르는 제2 방향에서의 폭을 가지며, 상기 중앙 영역의 폭이 상기 단자의 평행한 컬럼의 임의의 2개의 인접한 컬럼들 간의 최소 피치의 3.5배보다 크지 않으며, 상기 축면이 상기 중앙 영역을 교차하는,
    마이크로 전자 패키지.
  31. 제30항에 있어서,
    상기 제1 단자는 상기 어드레스 가능 메모리 지점을 결정하기 위해 상기 패키지 내의 회로에 의해 이용 가능한 어드레스 정보의 적어도 3/4을 전달하도록 구성되는, 마이크로 전자 패키지.
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