KR20140086579A - 클럭 신호의 주파수 변화 제어 회로 - Google Patents

클럭 신호의 주파수 변화 제어 회로 Download PDF

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Abstract

본 발명은 입력되는 클럭 신호의 원치않는 급격한 주파수 변동을 차단하는 클럭 신호의 주파수 변동 제어 회로를 개시한다. 상기 클럭 신호의 주파수 변동 제어 회로는, 주파수 제어 신호에 응답하여 기준 클럭과 피드백 클럭의 위상차 신호를 출력하는 위상 검출기; 상기 위상차 신호에 대응한 제어 전압을 출력하는 발진 제어부; 상기 제어 전압에 대응하는 주파수의 발진 신호를 출력하는 전압 제어 발진기; 상기 발진 신호를 분주하여 상기 피드백 클럭으로 출력하는 클럭 출력 회로; 및 상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에서, 상기 기준 클럭에서 설정된 범위를 벗어난 주파수 변동이 발생하면 상기 주파수 제어 신호를 상기 위상 검출기로 제공하는 주파수 제어기;를 포함하며, 상기 제어 전압의 레벨은 상기 위상차 신호에 따라 일정하게 유지되고, 상기 피드백 클럭의 주파수는 일정하게 유지되는 상기 제어 전압의 레벨에 따라 일정하게 유지됨을 특징으로 한다.

Description

클럭 신호의 주파수 변동 차단 제어 회로{CIRCUIT FOR CONTROLING TO ELIMINATE ABRUPT FREQUENCY VARIATION OF CLOCK}
본 발명은 클럭 신호의 주파수 변동 제어 회로에 관한 것으로서, 보다 상세하게는 입력되는 클럭 신호의 원치않는 급격한 주파수 변동을 차단하는 클럭 신호의 주파수 변동 제어 회로에 관한 것이다.
통상, 클럭 신호는 시스템 내부의 동기화를 위하여 사용되며, 다양한 장치들이 클럭 신호를 기반으로 한 프로세스를 수행하도록 설계된다.
상기한 시스템은 입력되는 클럭 신호의 급격한 변동이 발생하면 내부 프로세스가 수행되지 않거나 오류를 발생한다.
클럭 신호를 사용하는 시스템의 일예로 액정표시장치가 예시될 수 있다.
액정표시장치의 타이밍 컨트롤러는 외부로부터 클럭 신호를 수신하여 동작되는 대표적인 장치이다.
이와 같이 클린 클럭(Clean clock) 또는 스프레드 스펙트럼 클럭(Spread Spectrum Clock : 이하, 'SSC'라 함)를 이용하는 시스템은 동작 중 입력되는 클럭 신호에 의도되지 않은 급격한 주파수 변동이 발생하면 정상적인 동작이 방해될 수 있다.
도 1의 (a)는 클린 클럭의 급격한 주파수 변동을 예시한 것이고, 도 1의 (b)는 SSC의 급격한 주파수 변동을 예시한 것이다.
도 1의 (a)는 시스템에서 사용되는 클린 클럭이 어떠한 외부 또는 내부의 영향으로 인하여 원치 않은 급격한 주파수 변동이 일어났을 때의 시간에 따른 주파수 변동을 보여주고 있다.
도 1의 (b)는 시스템에서 사용되는 SSC가 어떠한 외부 또는 내부의 영향으로 인하여 원치 않은 급격한 주파수 변동이 일어났을 때의 시간에 따른 주파수 변동을 보여주고 있다.
이러한 원치 않은 급격한 주파수 변동의 원인은 외부의 회로에 의한 전자파장애(EMI (Electromagnetic Interference)), 전압 노이즈(Power Noise), 접지 노이즈(Ground Noise) 또는 칩 내부의 노이즈 등에 기인할 수 있다.
상기한 급격한 주파수 변동은 클린 클럭 또는 SSC가 데이터(Data) 또는 다른 클럭과 동기화되어 이용되는 시스템에서 동기화 상태가 유지되지 못하거나 데이터를 잃어버리거나 또는 동기되는 다른 클럭이 시스템에서 수용할 수 없는 주파수로 변동되는 것을 유발할 수 있다.
그러므로, 종래의 시스템은 급격한 주파수 변동이 발생한 경우 정상적으로 동작하지 못하고 정상 동작을 위해서 일련의 다른 처리(시스템 재가동 등)가 필요하다.
일반적으로, 도 1의 (a)와 같은 클린 클럭의 급격한 주파수 변동은 위상 동기 루프(Phase Locked Loop : 이하, 'PLL'이라 함)를 이용하여 제거할 수도 있다. 이 경우, 클린 클럭의 급격한 주파수 변동을 차단하기 위해서는 PLL의 루프 대역폭(Loop Bandwidth)을 매우 작게 설계하여야 한다. 그러나 루프 대역폭(Loop Bandwidth)을 매우 작게 설계하기 위해서는 루프 필터의 캐패시터의 용량을 증가시키는 것이 필요하다. 루프 필터의 캐패시터 용량을 증가시키는 것은 칩 면적을 증가시키므로 PLL의 루프 대역폭을 매우 작게 설계하여 클린 클럭의 급격한 주파수 변동을 차단하는 것은 효율성이 떨어진다.
또한, 도 1의 (b)와 같은 SSC의 급격한 주파수 변동은 PLL의 루프 대역폭(Loop Bandwidth)을 조절하여 제거할 수 없다. SSC는 시간에 따라 계속적으로 주파수가 변하기 때문에 PLL의 Loop Bandwidth를 매우 작게 설계하면 SSC의 특성이 저하된다. 그러므로, SSC 특성을 저하시키지 않는 루프 대역폭의 한계가 존재한다. 따라서 SSC에서 급격한 주파수 변동은 PLL의 루프 대역폭만 조절하여 제거할 수 없다.
따라서, 시스템에서 사용되는 클린 클럭 또는 SSC와 같은 클럭의 급격한 주파수 변동을 효과적으로 차단할 수 있는 방법의 제시가 필요한 실정이다.
본 발명은 시스템에서 사용되는 클린 클럭 또는 SSC와 같은 클럭의 급격한 주파수 변동을 차단할 수 있는 클럭 신호의 주파수 변동 제어 회로를 제공함을 목적으로 한다.
본 발명에 따른 클럭 신호의 주파수 변동 제어 회로는, 주파수 제어 신호에 응답하여 기준 클럭과 피드백 클럭의 위상차 신호를 출력하는 위상 검출기; 상기 위상차 신호에 대응한 제어 전압을 출력하는 발진 제어부; 상기 제어 전압에 대응하는 주파수의 발진 신호를 출력하는 전압 제어 발진기; 상기 발진 신호를 분주하여 상기 피드백 클럭으로 출력하는 클럭 출력 회로; 및 상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에서, 상기 기준 클럭에서 설정된 범위를 벗어난 주파수 변동이 발생하면 상기 주파수 제어 신호를 상기 위상 검출기로 제공하는 주파수 제어기;를 포함하며, 상기 제어 전압의 레벨은 상기 위상차 신호에 따라 일정하게 유지되고, 상기 피드백 클럭의 주파수는 일정하게 유지되는 상기 제어 전압의 레벨에 따라 일정하게 유지됨을 특징으로 한다.
또한, 본 발명에 따른 클럭 신호의 주파수 변동 제어 회로는, 기준 클럭과 피드백 클럭의 위상을 비교하여 위상 차에 대응한 업 신호와 다운 신호를 출력하면서 상기 기준 클럭과 상기 피드백 클럭의 주기와 위상에 대한 락을 수행하고, 상기 업 신호와 상기 다운 신호에 대응한 상기 피드백 클럭을 생성하여 출력하는 PLL 회로; 상기 피드백 클럭의 상승 에지를 기준으로 일정한 위상 차에 해당하는 폭을 갖는 마스크 신호를 생성하여 출력하는 마스크 신호 생성부; 및 상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에서, 상기 기준 클럭에서 미리 설정된 범위를 벗어난 급격한 주파수 변동이 발생하면 주파수 제어 신호를 상기 PLL 회로로 제공하여 상기 업 신호와 상기 다운 신호의 출력을 제어하여 상기 피드백 클럭의 주파수를 일정하게 유지시키는 주파수 제어기;를 포함함을 특징으로 한다.
따라서, 본 발명에 의하면 액정표시장치의 타이밍 컨트롤러와 같이 입력 클럭을 직접 사용하거나 입력 클럭에 동기된 클럭을 사용하는 모든 시스템에서 클린 클럭 또는 SSC와 같은 클럭의 급격한 주파수 변동을 차단하여 다른 클럭과 동기화가 원활히 유지될 수 있으므로 시스템의 안정적인 동작을 보장할 수 있는 효과가 있다.
도 1의 (a)는 클린 클럭의 급격한 주파수 변동을 예시한 파형도.
도 1의 (b)는 SSC의 급격한 주파수 변동을 예시한 파형도.
도 2는 본 발명에 따른 클럭 신호의 주파수 변동 차단 제어 회로의 바람직한 실시예를 나타내는 블록 다이어그램.
도 3의 (a)는 클린 클럭의 급격한 주파수 변동을 차단한 상태를 예시한 파형도.
도 3의 (b)는 SSC의 급격한 주파수 변동을 차단한 상태를 예시한 파형도.
도 4는 본 발명에 따른 실시예에 의하여 피드백 펄스가 제어되는 상태를 예시한 파형도.
도 5는 도 2의 발진 제어부의 상세 블록 다이어그램.
도 6은 제어 전압에 따른 발진 신호의 주파수 변화를 나타내는 그래프.
도 7은 도 2의 클럭 출력 회로의 상세 블록 다이어그램.
도 8은 도 7의 클럭 출력 회로의 타이밍 다이어그램.
도 9는 도 2의 주파수 제어기의 상세 블록 다이어 그램.
도 10은 락 디텍터의 타이밍 다이어그램.
도 11은 락 상태가 아닌 경우 급격한 주파수 변동 검출기의 타이밍 다이어 그램.
도 12 및 도 13은 락 상태의 급격한 주파수 변동 검출기의 타이밍 다이어그램.
도 14는 제어 신호 생성부의 타이밍 다이어그램.
도 15는 제어 신호 생성부가 주파수 제어 신호를 논리 레벨 로우로 생성하는 것을 설명하는 타이밍 다이어그램.
도 16은 위상 검출기의 블록 다이어그램.
도 17은 도 16의 위상 검출기의 타이밍 다이어그램.
도 18의 (a) 및 (b)는 지연시간 TPHD 의 적용 여부에 따른 정상 상태와 비정상 상태의 업 신호 AB_UP와 다운 신호 AB_DN를 예시한 타이밍 다이어그램.
도 19는 도 2의 실시예의 타이밍 다이어그램.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
본 발명에 따른 실시예는 액정 표시 장치의 타이밍 컨트롤러에 적용될 수 있다.
보다 구체적으로, 본 발명에 따른 실시예는 타이밍 컨트롤러의 내부의 수신(Rx) 측 입력단에 사용될 수 있으며 입력되는 클럭 신호가 급격하게 주파수 변동되는 것에 대응하여 구성될 수 있다.
본 발명에 따른 클럭 신호의 주파수 변동 제어 회로는 급격한 주파수 변동 차단을 위한 PLL(Phase Locked Loop)로 구성될 수 있으며, 이에 대한 실시예가 도 2와 같이 블럭도로 구현될 수 있다.
도 2의 실시예는 도 1의 (a) 또는 도 1의 (b)와 같이 클린 클럭 또는 SSC의 급격한 주파수 변동을 차단하여 도 3의 (a) 또는 도 3의 (b)와 같이 클린 클럭 또는 SSC를 안정화시키는 구성을 갖는다.
도 2의 실시예는 PLL 구조를 가지며, 위상 검출기(10), 주파수 제어기(12), 발진 제어부(14), 전압 제어 발진기(16) 및 클럭 출력 회로(18)를 포함한다.
위상 검출기(10)는 기준 클럭 REF과 피드백 클럭 FEB을 입력받고 업 신호 AB_UP 및 다운 신호 AB_DN를 출력하는 구성을 갖는다.
위상 검출기(10)는 주파수 제어기(12)에서 주파수 제어 신호 PHD_O를 제공받으며, 주파수 제어 신호 PHD_O가 논리 레벨 로우로 인가되면 일반적인 PLL 동작에 따른 업 신호 AB_UP 및 다운 신호 AB_DN를 출력하고, 주파수 제어 신호 PHD_O가 논리 레벨 하이로 인가되면 업 신호 AB_UP 및 다운 신호 AB_DN 출력을 논리 레벨 로우로 고정한다.
발진 제어부(14)는 위상 검출기(10)에서 출력되는 업 신호 AB_UP 및 다운 신호 AB_DN를 수신하여서 제어 전압 VCONT을 출력하도록 구성된다.
그리고, 전압 제어 발진기(16)는 전압 제어 VCONT를 수신하여서 발진 신호 VCOOUT를 출력하도록 구성된다.
그리고, 클럭 출력 회로(18)는 발진 신호 VCOOUT를 수신하여서 피드백 펄스 FEB와 마스크 신호 MASK를 출력하도록 구성된다.
그리고, 주파수 제어기(12)는 기준 클럭 REF, 피드백 클럭 FEB, 업 신호 AB_UP, 다운 신호 AB_DN, 마스크 신호 MASK 및 입력 신호 AB_T<0:1>를 수신하여서 기준 클럭 REF에 급격한 주파수 변동이 발생하는지 여부에 따라 주파수 제어 신호 PHD_O를 논리 레벨 하이 또는 논리 레벨 로우로 생성하여 위상 검출기(10)로 제공한다.
상기와 같이 구성되는 도 2의 실시예는 노멀(Normal) 동작 시 기준 클럭(Reference clock) REF를 입력 받아 기준 클럭 REF와 동일한 주파수를 갖는 피드백 클럭(Feedback Clock) FEB을 출력으로 생성하는 일반적인 PLL 동작을 따른다.
기준 클럭 REF가 SSC인 경우 도 2의 실시예의 루프 대역폭은 노멀 동작 시 SSC의 변조 주파수 및 변조 비율을 잘 따라갈 수 있는 값으로 설정함이 바람직하다.
PLL로 실시된 도 2의 실시예는 락(Lock) 상태에서 REF의 주파수가 급격히 변동하면, 주파수 제어기(12)에서 급격한 주파수 변동을 감지하고, 위상검출기(10)의 업 신호 AB_UP와 다운 신호 AB_DN를 논리 레벨 로우(LOW) 상태로 유지하며, 발진 제어부(14)의 동작으로 생성되는 제어 전압 VCONT을 고정시킨다.
기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 일치하는 상태를 락(Lock) 상태라 한다.
상기한 동작에 의하여 도 2의 실시예는 출력인 피드백 클럭 FEB의 주파수를 급격한 주파수 변동이 일어나기 이전의 주파수와 계속 동일하게 유지하여서 급격한 주파수 변동을 차단하도록 동작된다.
도 4는 기준 클럭 REF가 급격한 주파수 변동(FREF)가 일어났을 때, 기준 클럭 REF의 시간에 따른 주파수와 본 발명에 따른 실시예에 의해 급격한 주파수 변동이 차단된 주파수 변동(FEB)를 보여준다.
도 4를 참조하여 알 수 있듯이, 기준 클럭 REF의 주파수가 TABF 시간 동안 급격한 변동을 보이면, 본 발명에 따른 실시예는 주파수 제어기(12)에서 TDET 시간 후 급격한 주파수 변동을 감지하고, TE 시간 동안 피드백 클럭(FEB)의 주파수를 고정 시켜서 급격한 주파수 변동을 차단한다.
상술한 구성에서 먼저 발진 제어부(14)의 상세한 구성을 도 5를 참조하여 살펴본다. 도 5는 발진 제어부(14)의 블록 다이어그램이다.
발진 제어부(14)는 차지 펌프(Charge Pump)(20)와 로패스필터(Low Pass Filter : 이하, 'LPF'라 함)(22)를 포함할 수 있다.
차지 펌프(20)는 위상 검출기(10)에서 생성된 업 신호 AB_UP가 논리 레벨 하이이면 스위치(SW1)이 턴온되어 LPF(22)로 정전압 VDD에 의한 전류(UP Current)를 제공한다. 정전압 VDD에 의한 전류(UP Current)가 차지 펌프(20)에서 출력되면, LPF(22)에서 출력되는 제어 전압 VCONT이 상승된다.
또한, 차지 펌프(20)는 위상 검출기(10)에서 생성된 다운 신호 AB_DN가 논리 레벨 하이이면 스위치(SW2)가 턴온되어 LPF(22)로 접지 GND에 의한 전류(Down Current)를 제공한다. 접지 GND에 의한 전류(Down Current)를 제공하는 것은 전류가 접지 GND로 흐르는 것을 의미한다. 따라서, 접지 GND에 의한 전류(Down Currrent)가 차지 펌프(20)에서 출력되면, LPF(22)에서 출력되는 제어 전압 VCONT이 하강한다.
업 신호 AB_UP와 다운 신호 AB_DN 신호가 동시에 논리 레벨 하이인 경우, 차지 펌프(20)에서 LPF(22)로 전류가 흘러 들어가거나 접지 GND로 빠지지 않아서 VCONT 전압은 일정하게 유지된다.
또한, 업 신호 AB_UP와 다운 신호 AB_DN가 동시에 논리 레벨 로우인 경우, LPF(22)는 입력측이 플로팅 즉 하이 임피던스(Hi-Z :Hi-Impedance) 상태가 되므로 출력인 제어 전압 VCONT를 일정하게 유지한다.
본 발명에 따른 실시예는 주파수 제어기(12)의 출력인 주파수 제어 신호 PHD_O가 논리 레벨 하이인 경우, 위상 검출기(10)의 출력인 업 신호 AB_UP와 다운 신호 AB_DN가 모두 논리 레벨 로우로 출력되며, 그 결과 제어 전압 VCONT이 일정하게 유지된다.
전압 제어 발진기(16)는 입력되는 제어 전압 VCONT에 상응하는 주파수를 갖는 발진 신호 VCOOUT를 생성한다.
즉, 전압 제어 발진기(16)는 도 6과 같은 상관 관계를 갖도록 동작한다. 전압 제어 발진기(16)는 입력되는 제어 전압 VCONT이 일정하게 유지되면 출력되는 발진 신호 VCOOUT의 주파수가 일정하게 유지된다.
한편, 클럭 출력 회로(18)의 상세한 구성을 도 7을 참조하여 살펴본다. 도 7은 클럭 출력 회로(18)의 블록 다이어그램이다. 클럭 출력 회로(18)는 마스크 신호 생성부(30)와 분주 회로(32)를 포함한다.
도 8은 도 7의 클럭 출력 회로(18)의 타이밍 다이어그램이다.
마스크 신호 생성부(30)와 분주 회로(32)는 발진 신호 VCOOUT를 입력받는다.
분주 회로(32)는 8분주 회로로 구성된 것을 예시하며, 발진 신호 VCOOUT를 8분주하여 피드백 클럭 FEB로 출력한다.
마스크 신호 생성부(30)는 발진 신호 VCOOUT와 피드백 클럭 FEB를 이용하여 피드백 클럭 FEB 상승 에지로부터 ±(P_FEB/16)만큼 위상차를 갖는 마스크 신호 MASK를 생성한다. 여기에서, P_FEB는 피드백 클럭 FEB의 주기를 나타낸다.
마스크 신호 생성부(30)는 피드백 클럭 FEB의 상승 에지로부터 ±(P_FEB/16) 만큼 위상 차를 갖는 마스크 신호 MASK를 생성하는 것를 예시하였으나, 이에 국한하지 않고 제작자의 의도에 따라서 다양하게 변경될 수 있다.
마스크 신호 생성부(30)가 피드백 클럭 FEB의 상승 에지로부터 ±(P_FEB/16) 만큼 위상 차를 갖는 마스크 신호 MASK는 발진 신호 VCOOUT의 반 클럭에 해당할 수 있다.
여기에서, 마스크 신호 생성부(30)는 발진 신호 VCOOUT로써 마스크 신호 생성을 위한 상기 위상 차를 결정할 수 있다. 즉, 피드백 클럭 FEB의 상승 에지로부터 ±(P_FEB/16) 만큼 위상 차는 피드백 클럭 FEB의 상승 에지를 기준으로 발진 신호의 반 주기 앞선 하강 에지와 반주기 뒤진 발진 신호의 하강 에지의 사이 구간으로 결정될 수 있다.
마스크 신호 MASK는 급격한 주파수 변동이 발생한 부분을 차단한 후 다시 노멀 오프레이션을 개시하는 시점을 설정하기 위하여 생성된다.
급격한 주파수 변동이 발생한 부분을 차단한 후 노멀 오퍼레이션(Normal Operation)으로 진입할 때, 기준 클럭 REF과 피드백 클럭 FEB의 위상이 서로 틀어져 있을 수 있다. 마스크 신호 MASK의 펄스 폭 안에서 노멀 오퍼레이션 모드가 개시되면, 기준 클럭 REF과 피드백 클럭 FEB 간의 위상 차에 의하여 생기는 글리치 성분이 줄어들 수 있고, 락이 바로 수행될 수 있다.
한편, 주파수 제어기(12)는 도 9와 같은 블록 다이어그램으로 실시될 수 있다.
도 9를 참조하면, 주파수 제어기(12)는 락 디텍터(Lock Detector)(40), 급격한 주파수 변동 검출기(Abrupt Frequency Detector)(42) 그리고 제어 신호 생성부(Control Signal Generator)(44)를 포함한다.
도 9의 주파수 제어기(12)는 락 상태가 아니거나 기준 클럭 REF가 급격한 주파수 변동을 보이지 않으면 일반적인 PLL과 동일한 동작을 수행한다.
본 발명에 따른 주파수 제어기(12)는 락 상태인 경우 기준 클럭 REF에서 급격한 주파수 변동이 발생한 경우 위상 검출기(10)의 출력을 제어한다.
락 디텍터(40)는 기준 클럭 REF와 피드백 클럭 FEB가 락 상태인지 판단하여 락 검출 신호 PLL_LOCK를 출력한다. 락 디텍터(40)는 기준 클럭 REF와 피드백 클럭 FEB가 락 상태인 경우 락 검출 신호 PLL_LOCK를 논리 레벨 하이로 출력한다.
급격한 주파수 변동 검출기(42)는 락 상태에서 기준 클럭 REF의 급격한 주파수 변동이 있는지 판단하고, 제어 신호 생성부(44)는 차단을 해제하고 노멀 오퍼레이션 모드로 진입하는 것을 제어한다.
즉, 도 9의 주파수 제어기(12)는 락 검출 신호 PLL_LOCK가 논리 레벨 하이가 된 이후에 기준 클럭 REF의 주파수가 급격한 변동을 보이면 도 3과 같이 급격한 주파수 변동이 차단된 피드백 클럭 FEB을 생성하는 것을 제어한다.
주파수 제어기(12)는 락 상태가 아닌 동안에 기준 클럭 REF의 주파수가 급격한 변동을 보이면 일반적인 PLL과 동일한 동작을 수행한다.
도 10은 락 디텍터(40)의 동작에 따른 타이밍 디이어그램이다.
도 10에서 LD1은 본 발명에 따른 실시예가 락 상태가 되기 전 구간이다. LD1 구간에서 본 발명에 따른 실시예는 일반적인 PLL 동작을 수행한다.
본 발명에 따른 실시예는 LD1 구간과 같이 락이 실행되지 않은 상태에서 PLL 동작을 수행하여서 LD2 구간과 같이 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 일치하는 락 상태로 변경하는 제어 동작을 수행한다.
락 디텍터(40)는 락 상태인 LD2로 진입하면 락 검출 신호 PLL_LOCK를 논리 레벨 하이로 출력한다.
일단, 락 검출 신호 PLL_LOCK가 논리 레벨 하이로 되면, 기준 클럭 REF에서 급격한 주파수 변동이 일어나서 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 틀어지더라도, 락 디텍터(40)는 락 리셋 신호 LOCK_RST 신호에 의해서 리셋되기 전까지 락 검출 신호 PLL_LOCK를 논리 레벨 하이로 유지한다.
본 발명에 따른 실시예에 의하여 기준 클럭 REF에 의한 급격한 주파수 변동을 차단한 후에 락 디텍터(40)가 급격한 주파수 변동 검출기(42)에서 제공되는 락 리셋 신호 LOCK_RST에 의해 리셋되면, 락 검출 신호 PLL_LOCK는 논리 레벨 로우로 변경된다.
그 후 락 디텍터(40)는 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상을 비교하여 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 일치하는 상태(Lock 상태)가 되면 락 검출 신호 PLL_LOCK를 다시 논리 레벨 하이로 출력한다.
락 디텍터(40)가 락 검출 신호 PLL_LOCK를 논리 레벨 하이로 유지하기 위해서는 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 일치하는 상태가 일정 시간 동안 계속 유지되어야 한다.
도 10의 LD3 구간은 기준 클럭 REF에 급격한 주파수 변동이 발생하는 구간이다. 그리고, LD4 구간은 기준 클럭 REF에 급격한 주파수 변동이 발생한 것을 검출하여서 피드백 클럭 FEB의 급격한 주파수 변동을 차단하는 구간이다. 그리고, LD5 구간은 LD4 구간 경과 후 PLL 락을 준비하는 구간으로서 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 일치하는 상태가 일정 시간 동안 계속 유지되는지 관찰하는 구간이다. 그리고, LD6 구간은 기준 클럭 REF와 피드백 클럭 FEB의 주파수 및 위상이 일치하는 락 상태가 유지되는 구간이다.
상기한 바에서, 본 발명에 따른 실시예가 락 상태가 아닌 경우(도 10의 LD 1 구간) 급격한 주파수 변동 검출기(42)는 도 11의 타이밍 다이어그램과 같이 동작될 수 있다.
도 11의 (a)는 PLL 락이 수행되지 않은 상태에서 피드백 클럭 FEB이 기준 클럭 REF보다 주파수가 큰 경우를 예시한 것이다.
이 경우, 피드백 클럭 FEB의 주파수가 기준 클럭 REF보다 큰 만큼 대응하는 폭으로 다운 신호 AB_DN의 펄스 폭이 결정된다.
도 11의 (b)는 PLL 락이 수행되지 않은 상태에서 피드백 클럭 FEB이 기준 클럭 REF보다 주파수가 적은 경우를 예시한 것이다.
이 경우, 피드백 클럭 FEB의 주파수가 기준 클럭 REF보다 적은 만큼 대응하는 폭으로 업 신호 AB_UP의 펄스 폭이 결정된다.
도 11과 같이 락 상태가 아닌 경우, 락 디텍터(40)는 락 검출 신호 PLL_LOCK를 논리 레벨 로우로 출력한다. 급격한 주파수 변동 검출기(42)는 락 검출 신호 PLL_LOCK가 논리 레벨 로우이면 급격한 주파수 변동 검출 신호 ABD와 홀딩 신호 PHD를 논리 레벨 로우로 출력한다.
본 발명에 따른 실시예는 도 11과 같이 도 10의 LD1 구간과 같이 락 상태가 아닌 경우, 위상 검출기(10)에서 출력되는 업 신호(AB_UP)와 다운 신호(DN)에 의하여 피드백 클럭 FEB의 주파수가 조절되어서 락이 수행될 수 있다. 락이 수행되면, 본 발명에 따른 실시예는 LD1 구간에서 LD2 구간으로 동작이 변경된다.
한편, 급격한 주파수 변동 검출기(42)는 락 상태에서 급격한 주파수 변동을 검출할 때 도 12의 타이밍 다이어그램과 같이 동작될 수 있다.
급격한 주파수 변동 검출기(42)는 기준 클럭 REF의 급격한 주파수 변동을 기준 클럭 REF의 위상 변동을 감지함으로써 검출한다.
그림 12의 (a)는 락 상태인 동안 기준 클럭 REF이 급격하게 빠른 주파수로 변동되는 경우의 주파수 변동 검출기(42)의 타이밍 다이어 그램이다.
그리고, 그림 12의 (b)는 락 상태인 동안 기준 클럭 REF이 급격하게 느린 주파수로 변동되는 경우의 주파수 변동 검출기(42)의 타이밍 다이어 그램이다.
급격한 주파수 변동 검출기(42)는 업 신호 AB_UP 또는 다운 신호 AB_DN 신호의 논리 레벨 하이 구간 동안 기준 클럭 REF의 하강 에지가 존재하면 급격한 주파수 변동이 일어났음을 인식한다.
업 신호 AB_UP 또는 다운 신호 AB_DN의 논리 레벨 하이 구간 동안 기준 클럭 REF의 하강 에지가 존재하면 급격한 주파수 변동 검출 신호 ABD 신호와 홀딩 신호 PHD를 논리 레벨 하이로 출력한다.
업 신호 AB_UP 또는 다운 신호 AB_DN의 논리 레벨 하이 구간 동안 기준 클럭 REF의 하강 에지가 존재하면 급격한 주파수 변동이 일어났음을 인식하기 때문에 급격한 주파수 변동 검출 신호 ABD 신호와 홀딩 신호 PHD를 논리 레벨 하이로 출력할 때까지 검출 시간 TDET가 필요하다.
기준 클럭 REF에 급격한 주파수 변동이 발생하면, 급격한 주파수 변동 검출기(42)는 도 13의 타이밍 다이어그램과 같이 동작한다.
도 13은 기준 클럭 REF의 급격한 주파수 변동을 시간에 따른 주파수 변동로 나타내었을 때, 급격한 주파수 변동 검출기(42)의 타이밍 다이어그램이다.
급격한 주파수 변동 검출기(42)는 도 13과 같이 기준 클럭 REF의 급격한 주파수 변동이 일어나면 검출 시간 TDET 후에 급격한 주파수 변동 검출 신호 ABD와 홀딩 신호 PHD를 논리 레벨 하이로 출력한다.
급격한 주파수 변동 검출기(42)는 미리 설정된 고정 시간 TFixed 동안에 홀딩 신호 PHD를 논리 레벨 하이로 계속 유지한 후 논리 레벨 로우로 천이한다.
급격한 주파수 변동 검출 신호 ABD는 급격한 주파수 변동이 일어날 때, 검출 시간 TDET 후에 논리 레벨 하이가 되고, 고정 시간 TFixed과 최대 비교 시간 TComp _ MAX 동안 계속 논리 레벨 하이를 유지한 후 논리 레벨 로우로 천이된다.
또한 락 리셋 신호 LOCK_RST는 논리 레벨 로우 상태가 급격한 주파수 변동이 일어난 후 검출 시간 TDET, 고정 시간 TFixed 그리고 최대 비교 시간 TComp _ MAX 동안 계속 유지 된 후 기준 클럭 REF의 1주기 또는 그 이하 시간만큼의 펄스 폭을 갖는 논리 레벨 하이 구간을 가진 후 다시 논리 레벨 로우를 유지한다.
락 리셋 신호 Lock_RST에 의해서 락 디텍터(40)가 리셋되며, 락 디텍터(40)는 리셋에 의하여 락 검출 신호 PLL_LOCK를 다시 논리 레벨 로우로 출력한다.
도 13의 고정 시간 TFixed과 최대 비교 시간 TComp _ MAX은 ABFD의 입력 신호 AB_T<1:0>에 의해서 결정될 수 있다.
입력 신호 AB_T<1:0>는 '00', '01', '1,0' 및 '1,1'과 같이 2비트 값을 갖는 것으로 설계될 수 있으며, 입력 신호 AB_T<1:0>는 급격한 주파수 변동의 양과 시간에 따라 고정 시간 TFixed과 최대 비교 시간 TComp _ MAX을 다양하게 변경할 수 있도록 설정될 수 있다.
일예로, 입력 신호 AB_T<1:0>가 '00'로 입력되는 경우, 고정 시간 TFixed 은 기준 클럭 REF 기준으로 32 클럭으로 설정되고 최대 비교 시간 TComp _ MAX 은 기준 클럭 REF 기준으로 224 클럭으로 설정될 수 있다. 그리고, 입력 신호 AB_T<1:0>가 '11'로 입력되는 경우, 고정 시간 TFixed 은 기준 클럭 REF 기준으로 64 클럭으로 설정되고 최대 비교 시간 TComp _ MAX 은 기준 클럭 REF 기준으로 192 클럭으로 설정될 수 있다.
상기한 고정 시간 TFixed 과 최대 비교 시간 TComp _ MAX 은 모두 기준 클럭 REF의 주기를 기준으로 한 시간으로 표현될 수 있다.
이때, 고정 시간 TFixed은 다양하게 설정될 수 있으나, 고정 시간 TFixed은 고정 시간 TFixed과 검출 시간 TDET의 합이 급격한 주파수 변동 시간 TABF 이상이 되도록 설정됨이 바람직하다.
한편, 제어 신호 생성부(44)는 급격한 주파수 변동 검출기(42)에서 급격한 주파수 변동 검출 신호 ABD와 홀딩 신호 PHD, 기준 클럭 REF 및 마스크 신호 MASK를 입력받아서 주파수 제어 신호 PHD_O를 출력한다.
제어 신호 생성부(44)의 동작에 따른 타이밍 다이어그램은 도 14와 같다. 그리고, 도 14는 주파수 제어 신호 PHD_O를 논리 레벨 로우로 출력할 때 타이밍 다이어 그램이며 도 15를 참조하여 제어 신호 생성부(44)가 주파수 제어 신호 PHD_O를 논리 레벨 로우로 출력하는 것을 설명할 수 있다.
제어 신호 생성부(44)는 급격한 주파수 변동 검출 신호 ABD가 논리 레벨 하이이고 동시에 홀딩 신호 PHD가 논리 레벨 로우인 구간 동안 기준 클럭 REF의 상승 에지가 존재하면, 기준 클럭 REF의 상승 에지로부터 홀딩 신호 PHD가 논리 레벨 하이를 유지하는 시간 TPHD 후에 주파수 제어 신호 PHD_O 를 논리 레벨 로우로 출력한다.
여기에서, 급격한 주파수 변동 검출 신호 ABD가 논리 레벨 하이이고 동시에 홀딩 신호 PHD가 논리 레벨 로우인 구간은 최대 비교 시간 TComp _ MAX에 해당한다.
여기에서 비교 시간 TComp 은 기준 클럭 REF의 상승 에지가 마스크 신호 MASK의 논리 레벨 하이인 구간에 존재 할 때까지 비교하는 시간을 나타낸다.
그림 15와 같이 주파수 제어 신호 PHD_O는 기준 클럭 REF의 상승 에지가 마스크 신호 MASK의 논리 레벨 하이인 구간에 존재할 때 기준 클럭 REF의 상승 에지로부터 홀딩 신호 PHD가 논리 레벨 하이를 유지하는 시간 TPHD 시간 후에 논리 레벨 로우로 된다.
여기에서, 홀딩 신호 PHD가 논리 레벨 하이를 유지하는 시간 TPHD는 TMASK/2 보다 작도록 설계되어야 한다.
TMASK는 마스크 신호 MASK의 논리 레벨 하이인 구간 동안의 시간을 나타낸다.
본 발명에 따른 실시예로 클럭 출력 회로(18)에서 생성되는 마스크 신호 MASK의 논리 레벨 하이인 구간의 시간은 도 8의 P_FEB_/8 시간을 사용할 수 있다.
기준 클럭 REF가 도 14에서와 같이 TABF 시간 동안 급격한 주파수 변동이 일어나도, 피드백 클럭 FEB은 급격한 주파수 변동이 제거된 신호이기 때문에, 도 15의 주파수 제어 신호 PHD_O 신호가 논리 레벨 로우가 된 이후의 피드백 클럭 FEB의 주파수는 기준 클럭 REF의 주파수와 매우 비슷한 수준을 유지한다.
비교 시간 TComp 시간 동안에서는 기준 클럭 REF와 피드백 클럭 FEB의 주파수는 매우 비슷한 수준이다. 그러므로, 마스크 신호 MASK의 논리 레벨 하이인 구간에 기준 클럭 REF의 상승 에지가 존재하면, 이후의 마스크 신호 MASK의 논리 레벨 하이인 구간에서도 기준 클럭 REF의 상승 에지가 존재한다.
한편, 도 16을 참조하여 위상 검출기(10)의 구조 및 동작을 설명한다.
위상 검출기(10)는 위상 주파수 검출부(50)와 두 개의 멀티플렉서(52, 54)를 포함한다.
도 17은 도 16의 위상 검출기(10)의 타이밍 다이어그램을 나타내고 있다.
위상 검출기(10)는 주파수 제어 신호 PHD_O 신호가 논리 레벨 로우('0')인 경우에는 일반적인 위상 주파수 검출 회로와 동일한 동작을 한다.
즉, 주파수 제어 신호 PHD_O가 논리 레벨 로우('0')인 상태에는 두 개의 멀티플렉서(52, 54)는 위상 주파수 검출부(50)에서 출력되는 신호를 업 신호 AB_UP와 다운 신호 AB_DN로 출력한다. 즉, 기준 클럭 REF과 피드백 클럭 FEB를 비교하여서 일반적인 PLL처럼 락 상태가 되도록 락을 실행하는 동작을 수행한다.
이와 달리 주파수 제어 신호 PHD_O가 논리 레벨 하이이면(TE 시간 동안), 두 개의 멀티플렉서(52, 54)는 업 신호 AB_UP와 다운 신호 AB_DN를 논리 레벨 로우(또는 그라운드 레벨)로 출력하고, 위상 주파수 검출기(50)는 리셋된다.
업 신호 AB_UP와 다운 신호 AB_DN가 모두 논리 레벨 로우이면, 발진 제어부(14)의 차지 펌프(20)와 LPF(22)에 의해 생성되는 제어 전압 VCONT는 계속 일정한 전압 레벨을 유지하게 된다. 발진 제어부(14)가 일정한 제어 전압 VCONT를 유지하면, 전압 제어 발진기(VCO : Voltage Controlled Oscillator)(16)에서 생성되는 발진 신호 VCOOUT는 계속 동일한 주파수를 유지한다.
따라서, REF 신호에 급격한 주파수 변동이 일어나더라도, 피드백 클럭 FEB는 계속 동일한 주파수를 유지하게 된다.
만약 위상 검출기(10)가 기준 클럭 REF와 피드백 클럭 FEB을 비교할 때 홀딩 신호에 따른 지연시간 TPHD 을 두지 않으면 업 신호 AB_UP와 다운 신호 AB_DN에 오류가 발생된다.
즉, 도 18의 (a)와 같이 주파수 제어 신호 PHD_O를 지연 시간 TPHD 을 갖지 않고 기준 클럭 REF의 상승 에지에서 논리 레벨 로우가 되면, 위상 검출기(10)에서 생성되는 업 신호 AB_UP는 매우 큰 펄스 폭을 갖는 신호가 된다. 도 18의 (a)의 업 신호 AB_UP와 다운 신호 AB_DN는 기준 클럭 REF와 피드백 클럭 FEB의 위상 차를 잘못 비교한 것이다.
그러므로, 도 18(b)와 같이 지연시간 TPHD 를 적용하면 위상 검출기(10)는 기준 클럭 REF와 피드백 클럭 FEB의 위상 차를 올바르게 비교하여 업 신호 AB_UP와 다운 신호 AB_DN를 정상적으로 생성할 수 있다.
상술한 바와 같이 구성되는 본 발명에 따른 실시예의 전체 동작 타이밍 다이어그램은 도 19로 표현될 수 있다.
도 19에서 T1 영역은 노멀 오퍼레이션(Normal Operation) 영역으로 기준 펄스 REF에 급격한 주파수 변동이 일어나기 전 상태로 실시예가 일반적인 PLL과 동일한 동작을 수행하여 락 상태인 영역이다.
도 19의 T2 영역은 기준 펄스 REF에 급격한 주파수 변동이 일어났을 때 본 발명에 따른 실시예에 의하여 급격한 주파수 변동을 검출하는 영역이다.
기준 펄스 REF의 급격한 주파수 변동은 주파수 제어기(12)의 급격한 주파수 변동 검출기(42)에서 검출된다. 주파수 제어기(12)에 의한 기준 펄스 REF의 급격한 주파수 변동 검출은 도 12를 참조하여 설명된 바 있다.
도 19의 T3 영역은 고정 시간 TFxied 동안 위상 검출기(10)의 업 신호 AB_UP 와 다운 신호 AB_DN를 논리 레벨 로우로 생성하여, 전압 제어 발진기(16)에 제공되는 제어 전압 VCONT의 레벨을 일정하게 유지하는 영역이다.
따라서 피드백 펄스 FEB는 도 19에 도시된 바와 같이 기준 펄스 REF의 급격한 주파수 변동에도 불구하고 일정한 주파수를 유지하게 된다.
도 19의 T4 영역은 기준 펄스 REF의 상승 에지가 클럭 출력 회로(18)에서 생성된 마스크 신호 MASK의 논리 레벨 하이 구간에 존재하는 지를 비교 판단하는 영역이다.
만약 기준 펄스 REF의 상승 에지가 클럭 출력 회로(18)에서 생성된 마스크 신호 MASK의 논리 레벨 하이 구간에 존재하면 주파수 제어 신호 PHD_O는 논리 레벨 로우로 생성된다.
주파수 제어 신호 PHD_O 신호가 논리 레벨 하이인 구간은 T3 영역 및 T4 영역이며, T3 영역과 T4 영역 동안 위상 검출기(10)는 업 신호 AB_UP와 다운 신호 AB_DN를 논리 레벨 로우로 출력하여서 전압 제어 발진기(16)에 인가되는 제어 전압 VCONT를 일정하게 유지한다. 그 결과 클럭 출력 회로(18)에서 출력되는 피드백 클럭 FEB의 주파수는 일정하게 유지된다.
주파수 제어 신호 PHD_O가 논리 레벨 로우가 되면 T5 영역이 시작된다.
도 19의 T5 영역은 다시 노멀 오퍼레이션(Normal Operation)을 실시하는 영역이며, 일반적인 PLL과 동일한 동작을 하는 영역이다.
T5 영역에서 일반적인 PLL과 동일한 동작을 수행하면서 실시예는 락 상태로 되며, 실시예가 락 상태가 되면 락 검출 신호 PLL_LOCK를 논리 레벨 하이로 변환시킨다.
이후 다시 기준 펄스 REF에서 급격한 주파수 변동이 나타나면, 본 발명에 따른 실시예는 T2 영역, T3영역, T4 영역 및 T5 영역의 동작을 수행하면서 급격한 주파수 변동을 차단한 피드백 펄스 FEB를 출력한다.
따라서, 본 발명에 의하면 기준 펄스 REF에서 급격한 주파수 변동이 나타나더라도 피드백 펄스 FEB에 급격한 주파수 변동이 반영되는 것이 차단될 수 있다.
이와 같이 본 발명에 의하면 상기 예시한 액정표시장치의 타이밍 컨트롤러와 같이 입력 클럭을 직접 사용하거나 입력 클럭에 동기된 클럭을 사용하는 모든 시스템에서 클린 클럭 또는 SSC와 같은 클럭의 급격한 주파수 변동을 차단할 수 있다. 그러므로 시스템은 급격한 주파수 변동이 발생하더라도 차단되므로 다른 클럭과 동기화가 원활히 유지될 수 있으므로 안정적인 동작이 보장될 수 있다.
10 : 위상 검출기 12 : 주파수 제어기
14 : 발진 제어부 16 : 전압 제어기
18 : 클럭 출력 회로 20 : 차지 펌프
22 : LPF 30 : 마스크 신호 생성부
32 : 분주 회로 40 : 락 디텍터
42 : 급격한 주파수 변동 검출기
44 : 제어 신호 생성부 50 : 위상 주파수 검출부
52, 54 : 멀티플렉서

Claims (13)

  1. 주파수 제어 신호에 응답하여 기준 클럭과 피드백 클럭의 위상차 신호를 출력하는 위상 검출기;
    상기 위상차 신호에 대응한 제어 전압을 출력하는 발진 제어부;
    상기 제어 전압에 대응하는 주파수의 발진 신호를 출력하는 전압 제어 발진기;
    상기 발진 신호를 분주하여 상기 피드백 클럭으로 출력하는 클럭 출력 회로; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에서, 상기 기준 클럭에서 설정된 범위를 벗어난 주파수 변동이 발생하면 상기 주파수 제어 신호를 상기 위상 검출기로 제공하는 주파수 제어기;를 포함하며,
    상기 제어 전압의 레벨은 상기 위상차 신호에 따라 일정하게 유지되고,
    상기 피드백 클럭의 주파수는 일정하게 유지되는 상기 제어 전압의 레벨에 따라 일정하게 유지됨을 특징으로 하는 클럭 신호의 주파수 변동 제어 회로,
  2. 제1 항에 있어서,
    상기 위상차 신호는 기준 클럭과 피드백 클럭의 위상차에 대응한 업 신호와 다운 신호를 포함하는 클럭 신호의 주파수 변동 제어 회로.
  3. 제1 항에 있어서,
    상기 클럭 출력 회로는 상기 피드백 클럭의 천이 시점을 기준으로 일정한 위상 차에 해당하는 폭을 갖는 마스크 신호를 출력하는 클럭 신호의 주파수 변동 제어 회로.
  4. 제1 항에 있어서, 상기 위상 검출기는,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 차에 대응한 위상차 신호로 업 신호와 다운 신호를 출력하며 상기 주파수 제어 신호에 의하여 리셋되는 위상 주파수 검출부;
    상기 주파수 제어 신호에 의하여 상기 업 신호와 논리 레벨 로우 중 어느 하나를 선택하여 출력하는 제1 멀티플렉서; 및
    상기 주파수 제어 신호에 의하여 상기 다운 신호와 논리 레벨 로우 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서;를 포함하며,
    상기 주파수 제어 신호에 의하여 상기 위상 주파수 검출부의 리셋과 상기 제1 및 제2 멀티플렉서의 논리 레벨 로우의 출력이 동시에 진행되는 클럭 신호의 주파수 변동 제어 회로.
  5. 제1 항에 있어서, 상기 클럭 출력 회로는,
    상기 발진 신호를 분주하여 상기 피드백 클럭으로 출력하는 분주 회로; 및
    상기 피드백 클럭의 상승 에지를 기준으로 일정한 위상 차에 해당하는 폭을 갖는 마스크 신호를 생성하여 출력하는 마스크 신호 생성부;를 포함하는 클럭 신호의 주파수 변동 제어 회로.
  6. 제5 항에 있어서,
    상기 마스크 신호 생성부는 상기 발진 신호로써 상기 마스크 신호 생성을 위한 상기 위상 차를 결정하는 클럭 신호의 주파수 변동 제어 회로.
  7. 제1 항에 있어서, 상기 주파수 제어기는,
    상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에 대응하여 락 검출 신호를 제공하며 락 리셋신호에 의하여 상기 락 검출 신호를 리셋하는 락 디텍터;
    상기 기준 클럭에서 미리 설정된 범위를 벗어난 급격한 주파수 변동의 발생은 상기 기준 클럭의 하강 에지가 상기 업 신호와 상기 다운 신호 중 어느 하나의 펄스 폭에 위치하는 경우로 판단하여 급격한 주파수 변동 검출 신호 및 홀딩 신호를 출력하며, 상기 급격한 주파수 변동 검출 신호의 종료 시점에 상기 락 리셋 신호를 출력하는 급격한 주파수 변동 검출기; 및
    상기 급격한 주파수 변동 검출 신호와 상기 홀딩 신호가 입력되는 시점 이후 상기 주파수 제어 신호를 출력하고, 상기 홀딩 신호가 유지되는 시간과 그 후 상기 기준 클럭의 상승 에지가 상기 마스크 신호의 펄스 폭에 위치할 때까지 유지되는 비교 시간 동안 상기 주파수 제어 신호의 출력을 유지하는 제어 신호 생성부;를 포함하는 클럭 신호의 주파수 변동 제어 회로.
  8. 제7 항에 있어서,
    상기 제어 신호 생성부는 상기 주파수 제어 신호의 출력을 상기 기준 클럭의 상승 에지가 상기 마스크 신호의 펄스 폭에 위치한 시점으로부터 적어도 '마스크 신호의 펄스 폭/2' 미만이 되는 시점까지 유지하는 클럭 신호의 주파수 변동 제어 회로.
  9. 기준 클럭과 피드백 클럭의 위상을 비교하여 위상 차에 대응한 업 신호와 다운 신호를 출력하면서 상기 기준 클럭과 상기 피드백 클럭의 주기와 위상에 대한 락을 수행하고, 상기 업 신호와 상기 다운 신호에 대응한 상기 피드백 클럭을 생성하여 출력하는 PLL 회로;
    상기 피드백 클럭의 상승 에지를 기준으로 일정한 위상 차에 해당하는 폭을 갖는 마스크 신호를 생성하여 출력하는 마스크 신호 생성부; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에서, 상기 기준 클럭에서 미리 설정된 범위를 벗어난 급격한 주파수 변동이 발생하면 주파수 제어 신호를 상기 PLL 회로로 제공하여 상기 업 신호와 상기 다운 신호의 출력을 제어하여 상기 피드백 클럭의 주파수를 일정하게 유지시키는 주파수 제어기;를 포함함을 특징으로 하는 클럭 신호의 주파수 변동 제어 회로,
  10. 제9 항에 있어서,
    상기 마스크 신호 생성부는 ±(상기 피드백 클럭의 주기/16)의 위상 차에 대응하는 폭으로 상기 마스크 신호를 생성하는 클럭 신호의 주파수 변동 제어 회로.
  11. 제9 항에 있어서, 상기 주파수 제어기는,
    상기 기준 클럭과 상기 피드백 클럭의 위상이 락된 상태에 대응하여 락 검출 신호를 제공하며 락 리셋신호에 의하여 상기 락 검출 신호를 리셋하는 락 디텍터;
    상기 기준 클럭에서 미리 설정된 범위를 벗어난 급격한 주파수 변동이 발생한 것으로 판단하면 급격한 주파수 변동 검출 신호 및 홀딩 신호를 출력하며, 상기 급격한 주파수 변동 검출 신호의 종료 시점에 상기 락 리셋 신호를 출력하는 급격한 주파수 변동 검출기; 및
    상기 급격한 주파수 변동 검출 신호와 상기 홀딩 신호가 입력되는 시점 이후 상기 주파수 제어 신호를 출력하고, 상기 홀딩 신호가 유지되는 시간과 그 후 상기 기준 클럭의 상승 에지가 상기 마스크 신호의 펄스 폭에 위치할 때까지 유지되는 비교 시간 동안 상기 주파수 제어 신호의 출력을 유지하는 제어 신호 생성부;를 포함하는 클럭 신호의 주파수 변동 제어 회로.
  12. 제11 항에 있어서,
    상기 급격한 주파수 변동 검출기는 상기 급격한 주파수 변동을 상기 기준 클럭의 하강 에지가 상기 업 신호와 상기 다운 신호 중 어느 하나의 펄스 폭에 위치하는 것으로 판단하는 클럭 신호의 주파수 변동 제어 회로.
  13. 제9 항에 있어서,
    상기 제어 신호 생성부는 상기 주파수 제어 신호의 출력을 상기 기준 클럭의 상승 에지가 상기 마스크 신호의 펄스 폭에 위치한 시점으로부터 적어도 '마스크 신호의 펄스 폭/2' 미만이 되는 시점까지 유지하는 클럭 신호의 주파수 변동 제어 회로.
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