KR20140090462A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

관통 비아 콘택이 노출되는 면 상에 실리콘 리세스 후 요철을 보상해 주고 응력을 줄여 주는 응력 완충막(stress buffer layer)과 패시베이션막을 동시에 사용함으로써, 웨이퍼의 크랙 방지와 칩 레벨의 백사이드 공정에서 수율 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 서로 대향되는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 제1 면 상에 형성된 평탄화막, 상기 평탄화막 상에 형성된 패시베이션막, 및 상기 기판, 상기 평탄화막 및 상기 패시베이션막을 관통하고, 상기 패시베이션막으로부터 노출되는 관통 비아 콘택을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자가 고도로 집적화되고 대용량화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키지 기술이 개발되고 있다. 이 중, 실리콘 관통 비아 콘택(Through Silicon Via Contact) 기술은 기존의 와이어 본딩 기술을 대체하는 기술로써 기판을 관통하는 비아홀을 형성하고, 상기 비아홀 내에 전극을 형성하는 패키지 기술이다.
최근에는 반도체 칩은 점점 얇아지고, 하나의 칩 당 수 천 개 이상의 실리콘 관통 비아 콘택이 형성됨에 따라, 실리콘 관통 비아 콘택으로 인한 반도체 칩의 신뢰성 문제가 야기되고 있다. 이와 같은 반도체 칩의 신뢰성 문제를 해결하기 위해, 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 관통 비아 콘택이 노출되는 면 상에 응력 완충막(stress buffer layer)과 패시베이션막을 동시에 사용함으로써, 웨이퍼의 크랙 방지와 칩 레벨의 백사이드 공정에서 수율 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 서로 대향되는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 제1 면 상에 형성된 평탄화막, 상기 평탄화막 상에 형성된 패시베이션막, 및 상기 기판, 상기 평탄화막 및 상기 패시베이션막을 관통하고, 상기 패시베이션막으로부터 노출되는 관통 비아 콘택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 평탄화막은 저점도 수지를 포함하고, 상기 패시베이션막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 평탄화막의 상면은 상기 관통 비아 콘택에 가까운 제1 포인트와 상기 제1 포인트보다 먼 제2 포인트를 포함하고, 상기 기판의 제2 면으로부터 상기 제1 포인트까지의 제1 높이는 상기 기판의 제2 면으로부터 상기 제2 포인트까지의 제2 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 관통 비아 콘택의 일부는 상기 기판의 제1 면으로부터 돌출되고, 상기 평탄화막은 상기 제1 면으로부터 돌출된 상기 관통 비아 콘택의 측면을 전체적으로 감싼다.
본 발명의 몇몇 실시예에서, 상기 평탄화막은 상기 기판의 제2 면을 향하여 만입된 리세스를 포함하고, 상기 패시베이션막은 상기 리세스를 채운다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 평탄화막 사이에 개재되는 접착막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 접착막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 관통 비아 콘택 사이에 개재되는 스페이서 절연층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 스페이서 절연층은 상기 패시베이션막으로부터 노출된다.
본 발명의 몇몇 실시예에서, 상기 기판의 제2 면 상에 형성된 회로 패턴을 덮고 상기 제2 면 상에 형성되는 전금속 절연막(pre-metal dielectric layer)과, 상기 전금속 절연막 상에 형성되고, 최하위 금속 배선을 포함하는 금속 배선층을 더 포함하고, 상기 관통 비아 콘택은 상기 전금속 절연막을 관통하여, 상기 최하위 금속 배선과 연결된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 제1 면에 형성되는 소자 분리 패턴, 상기 기판의 제1 면 형성된 회로 패턴, 상기 회로 패턴을 덮고, 상기 기판의 제1 면 상에 형성되는 전금속 절연막, 상기 전금속 절연막 및 상기 기판을 관통하는 관통홀로, 상기 소자 분리 패턴을 관통하는 관통홀, 상기 관통홀 내에 형성되는 관통 비아 콘택으로, 상기 기판의 제2 면으로부터 일부가 돌출되는 관통 비아 콘택, 상기 기판 및 상기 관통 비아 콘택 사이에 개재되는 스페이서 절연층, 상기 스페이서 절연층과 상기 기판의 제2 면에 형성되는 평탄화막으로, 상기 관통 비아 콘택을 노출시키는 평탄화막, 및 상기 평탄화막 상에 형성되고, 상기 관통 비아 콘택을 노출시키는 패시베이션막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 평탄화막은 저점도 수지를 포함하고, 상기 패시베이션막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 스페이서 절연층은 상기 관통홀의 측벽에만 형성된다.
본 발명의 몇몇 실시예에서, 상기 전금속 절연막 상에 형성되는 금속 배선층을 더 포함하고, 상기 금속 배선층은 최하위 금속 배선을 포함하고, 상기 관통 비아 콘택은 상기 최하위 금속 배선과 연결된다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 평탄화막 사이에 개재되는 접착막을 더 포함하고, 상기 접착막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 면으로부터 두께 방향으로 연장되어 형성되는 관통 비아 콘택을 포함하는 기판을 제공하고, 상기 제1 면과 대향되는 기판의 제2 면을 일부 제거하여, 상기 관통 비아 콘택을 노출시키되, 상기 관통 비아 콘택의 일부는 상기 기판의 제2 면으로부터 돌출되고, 상기 관통 비아 콘택의 일부를 노출시킨 후, 상기 기판의 제2 면 상에 순차적으로 적층된 프리 평탄화막 및 프리 패시베이션막을 형성하고, 상기 프리 패시베이션막의 일부를 제거하여, 상기 관통 비아 콘택을 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 프리 패시베이션막의 일부를 제거할 때, 상기 프리 평탄화막의 일부도 제거되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 프리 평탄화막을 형성하기 전, 노출된 상기 관통 비아 콘택 및 상기 기판의 제2 면 상에 프리 접착막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 프리 평탄화막은 저점도 수지를 포함하고, 상기 프리 패시베이션막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 프리 패시베이션막의 일부를 제거하여 상기 관통 비아 콘택을 노출시킨 후, 상기 관통 비아 콘택의 일부를 제거하여, 상기 프리 패시베이션막을 평탄화하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타내는 평면도이다.
도 2는 도 1의 AA를 자른 단면도이다.
도 3은 도 2의 O 부분을 나타내는 확대도이다.
도 4는 도 2의 관통 전극이 적용된 반도체 장치의 전체적인 단면을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형예를 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 이용한 반도체 패키지를 나타내는 도면이다.
도 9 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타내는 평면도이다. 도 2는 도 1의 AA를 자른 단면도이다. 도 3은 도 2의 O 부분을 나타내는 확대도이다. 도 4는 도 2의 관통 전극이 적용된 반도체 장치의 전체적인 단면을 설명하기 위한 도면이다. 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형예를 나타내는 도면이다.
도 1을 참조하면, 반도체 장치(1)은 기판(100), 관통 비아 콘택(130), 평탄화막(140) 및 패시베이션막(150)을 포함할 수 있다.
기판(100)은 예를 들어, 웨이퍼 단위의 기판일 수 있고, 또는 웨이퍼를 복수개로 분리한 칩 단위의 기판일 수 있다. 기판(100)이 분리된 칩 단위의 기판일 경우, 기판(100)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 기판(100)이 로직 칩일 경우, 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 기판(100)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다. 기판(100)이 웨이퍼 단위의 기판일 경우, 기판(100)은 상기에 설명한 것과 같은 기능을 수행하는 로직 소자 또는 메모리 소자를 포함할 수 있다.
관통 비아 콘택(130)은 기판(100)을 관통하여 형성되고, 관통 비아 콘택(130)의 일단은 외부로 노출되도록 형성될 수 있다. 관통 비아 콘택(130)을 기판(100)의 모서리에 치우쳐져 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 또한, 도시되지 않았지만, 관통 비아 콘택(130)은 스페이서 절연층(도 2의 135)을 포함한다.
평탄화막(140)은 관통 비아 콘택(130)이 노출되는 기판(100) 일면 상에 전체적으로 형성된다. 평탄화막(140)은 관통 비아 콘택(130)의 주변에 형성되고, 관통 비아 콘택(130) 주변을 동일한 폭으로 둘러싸고 있을 수 있으나, 이에 제한되는 것은 아니다. 즉, 평탄화막(140)에 포함되는 물질에 따라, 평탄화막(140)은 외부에 노출되지 않을 수 있다.
패시베이션막(150)은 관통 비아 콘택(130)이 노출되는 기판(100) 일면 상에 형성될 수 있다. 패시베이션막(150)은 평탄화막(140) 상에 형성되고, 평탄화막(140)과 전체적으로 오버랩될 수 있다. 평탄화막(140)이 관통 비아 콘택(130) 주변에 형성되지 않을 경우, 패시베이션막(150)은 관통 비아 콘택(130) 주변에 형성되어, 관통 비아 콘택(130)을 노출시킬 수 있다. 패시베이션막(150)으로부터 노출되는 관통 비아 콘택(130)은 섬과 같은 모양을 가질 수 있다.
관통 비아 콘택(130), 평탄화막(140) 및 패시베이션막(150)에 대해, 도 2 및 도 3을 통해 자세히 설명한다.
설명의 편의를 위해, 도 2에서, 관통 비아 콘택(130), 평탄화막(140) 및 패시베이션막(150)만이 도시되었다. 반도체 장치의 전체적인 단면에 대해서는 도 4를 통해 설명한다.
도 2를 참조하면, 반도체 장치(1)는 기판(100), 평탄화막(140), 패시베이션막(150) 및 관통 비아 콘택(130)을 포함한다. 반도체 소자(1)는 기판(100)과 관통 비아 콘택(130) 사이에 개재되는 스페이서 절연층(135)을 더 포함할 수 있다.
기판(100)은 제1 면(100a) 및 제2 면을 포함할 수 있다. 제1 면(100a) 및 제2 면(100b)은 서로 대향될 수 있고, 예를 들어, 기판(100)의 앞면과 뒷면이 될 수 있다. 기판(100)은 예를 들어, 실리콘 기판일 수 있다. 또는 기판(100)은 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 기판의 제1 면(100a)은 평평할 수 있다. 하지만, 기판의 제2 면(100b)은 요철이 있을 수 있지만, 이에 제한되는 것은 아니다. 반도체 장치를 제조하는 방법에 따라, 기판의 제2 면(100b)의 요철은 생성될 수 있기 때문이다. 본 발명의 실시예에 따른 설명에서, 기판의 제2 면(100b)은 요철을 포함하는 것으로 설명한다.
기판(100)은 기판(100) 내에 형성되는 소자 분리 패턴(105)을 포함할 수 있다. 소자 분리 패턴(105)은 예를 들어, 기판의 제1 면(100a)에 형성될 수 있다. 소자 분리 패턴(105)은 예를 들어, 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있다. 소자 분리 패턴(105)의 상면은 기판의 제1 면(100a)과 동일한 평면상에 놓일 수 있지만, 이에 제한되는 것은 아니다. 소자 분리 패턴(105)은 절연 물질로 형성되는데, 예를 들어, 실리콘 산화막으로 형성될 수 있다. 또한, 반도체 장치의 설계 룰(design rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass), APCVD (Atmospheric Pressure Chemical Vapor Deposition)이나 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition) 방식에 의해 형성될 수가 있다.
평탄화막(140)은 기판의 제2 면(100b) 상에 형성될 수 있다. 평탄화막(140)의 상면은 관통 비아 콘택(130) 주변에서 돌출되는 부분을 제외하고, 전체적으로 평평할 수 있다. 또는, 평탄화막(140)의 상면은 전체적으로 평평할 수 있음은 물론이다. 평탄화막(140)은 예를 들어, 수지일 수 있고, 구체적으로 저점도 수지일 수 있다. 저점도 수지는 예를 들어, 폴리아미드(polyimide, PI), 감광성 폴리아미드(PSPI, photosensitive polyimide), 포토레지스트(photoresist, PR), 폴리스티렌(polystyrene) 또는 BCB(benzocyclobutene) 일 수 있으나, 이에 제한되는 것을 아니다. 즉, 점도가 낮아 유동성이 높고, 요철 등의 틈을 잘 메워줄 수 있고, 전기를 절연시킬 수 있는 물질이라면, 저점도 수지는 제한되지 않는다. 저점도 수지일 수 있는 평탄화막(140)의 점도는 예를 들어, 100 내지 1000 CPS(centipoises)일 수 있다.
평탄화막(140)은 요철을 포함하는 기판의 제2 면(100b)을 균일하게 덮어 줌으로써, 기판의 제2 면(100b)에 가해지는 응력을 분산시켜 주는 응력 완충막일 수 있다. 이를 통해, 평탄화막(140)은 반도체 장치의 휨을 완화시켜줄 수 있고, 기판의 제2 면(100b)에서 크랙 발생을 제거 또는 경감시켜줄 수 있다.
패시베이션막(150)은 평탄화막(140) 상에 형성될 수 있다. 패시베이션막(150)의 상면은 전체적으로 평평할 수 있다. 패시베이션막(150)은 예를 들어, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 구체적으로, SiN, SiO2, SiON, SiCN, SiOCN 및 TEOS(Tetra Ethyl Ortho Silicate) 중 적어도 하나를 포함할 수 있다. 패시베이션막(150)은 단일층으로 도시되었으나, 이에 제한되는 것은 아니며, 복수의 층을 포함할 수 있다.
관통 비아 콘택(130)은 기판(100), 평탄화막(140) 및 패시베이션막(150)을 관통하여 형성될 수 있다. 관통 비아 콘택(130)은 평탄화막(140) 및 패시베이션막(150)으로부터 노출될 수 있다. 만약, 패시베이션막(150)이 평탄화막을 전체적으로 덮게 되면, 관통 비아 콘택(130)은 패시베이션막(150)으로부터 노출될 수 있다. 관통 비아 콘택(130)의 일부는 기판(100)으로부터 돌출되어 형성되어 있다. 돌출된 관통 비아 콘택(130)의 일부는 평탄화막(140) 및 패시베이션막(150)에 의해 둘러싸여 있다. 도 2에서, 관통 비아 콘택(130)은 기판의 제1 면(100a)부터 도시되었으나, 관통 비아 콘택(130)은 기판의 제1 면(100a)으로부터 돌출된 부분을 더 포함할 수 있다.
관통 비아 콘택(130)은 기판의 제1 면(100a) 및 제2 면(100b)을 관통하는 관통홀(130h) 내에 형성될 수 있다. 관통홀(130h)은 기판의 제1 면(100a)에 형성되는 소자 분리 패턴(105)을 관통하여, 기판의 제2 면(100b)까지 연장된다. 따라서, 관통 비아 콘택(130)은 기판(100)에 포함되는 소자 분리 패턴(105)을 관통하여 형성된다. 관통홀(130h)의 측벽은 소자 분리 패턴(105)과 기판(100)을 수직으로 관통하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 관통홀(130h)의 측면은 경사를 가질 수 있다. 관통 비아 콘택(130)은 예를 들어, 구리(Cu), 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 본 발명의 실시예에 따른 설명에서, 관통 비아 콘택(130)은 저항이 낮은 구리로 이뤄지는 것으로 설명한다.
스페이서 절연층(135)은 관통 비아 콘택(130)과 기판(100) 사이에 형성될 수 있다. 구체적으로, 스페이서 절연층(135)는 관통홀(130h)의 측벽을 따라 형성될 수 있다. 스페이서 절연층(135)은 기판(100)과 관통 비아 콘택(130)을 절연시키는 역할을 한다. 스페이서 절연층(135)은 저유전율을 갖는 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성될 수 있다. 예를 들어, 스페이서 절연층(135)은 스텝 커버리지(step coverage) 특성이 우수한 TEOS막, 오존 TEOS막, USG막 등을 이용하여 형성될 수 있다.
스페이서 절연층(135)은 관통 비아 콘택(130)과 같이 기판(100), 평탄화막(140), 패시베이션막(150)을 관통할 수 있다. 스페이서 절연층(135)은 상기 패시베이션막(150) 및 평탄화막(140)으로부터 노출되어 있다. 노출된 스페이서 절연층(135) 및 관통 비아 콘택(130) 상면은 패시베이션막(150)의 상면과 동일 평면 상에 놓일 수 있다. 평탄화막(140)의 일부도 노출된 관통 비아 콘택(130)의 상면과 동일 평면 상에 놓일 수 있다. 관통 비아 콘택(130)과 마찬가지로, 스페이서 절연층(135)의 일부는 기판의 제2 면(100b)으로부터 돌출된 수 있고, 돌출된 스페이서 절연층(135)은 평탄화막(140) 및 패시베이션막(150)에 의해 둘러싸여 있다.
스페이서 절연층(135)과 관통 비아 콘택(130) 사이에 배리어막(미도시)이 개재될 수 있다. 배리어막은 예를 들어, Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질을 포함할 수 있다. 배리어막은 단층 또는 2 이상의 적층체일 수 있다.
도 2 및 도 3을 참조하면, 평탄화막(140)의 상면은 관통 비아 콘택(130)의 주위에서 기판의 제1 면(100a)과 멀어지는 방향으로 돌출될 수 있다. 다시 말하면, 평탄화막(140)의 상면은 관통 비아 콘택(130)에 가까운 제1 포인트(P1)와 제1 포인트(P1)보다 먼 제2 포인트(P2)를 포함한다. 관통 비아 콘택(130)에서 제1 포인트(P1)까지의 거리가 d1이고 관통 비아 콘택(130)에서 제2 포인트(P2)까지의 거리가 d2라면, d1는 d2보다 작다. 제1 포인트(P1)에서 기판의 제1 면(100a)까지의 높이는 제1 높이(h1)이고, 제2 포인트(P2)에서 기판의 제1 면(100a)까지의 높이는 제2 높이(h2)이다. 제1 포인트(P1)의 제1 높이(h1)는 제2 포인트(P2)의 제2 높이(h2)와 다르다. 본 발명의 일 실시예에 따른 설명에서, 제1 포인트(P1)의 제1 높이(h1)는 제2 포인트(P2)의 제2 높이(h2)보다 높다.
기판의 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130)의 측면은 평탄화막(140)에 의해 전체적으로 감싸진다. 다시 말하면, 돌출된 관통 비아 콘택(130)은 평탄화막(140) 및 패시베이션막(150)에 의해 둘러싸인다. 평탄화막(140)은 돌출된 관통 비아 콘택(130) 전체를 감싸지만, 패시베이션막(150)은 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130)의 일부만을 감싼다. 본 발명의 일 실시예에서, 관통 비아 콘택(130)과 기판(100) 사이에 스페이서 절연층(135)이 개재되어 있기 때문에, 평탄화막(140)은 기판의 제2 면(100b)으로부터 돌출된 스페이서 절연층(135)과 접촉되어 형성되지만, 패시베이션막(150)은 돌출된 스페이서 절연층(135)과 직접 접촉되지 않고, 평탄화막(140)을 매개로 스페이서 절연층(135)과 접한다.
기판의 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130)의 측면에는 스페이서 절연층(135), 평탄화막(140) 및 패시베이션막(150)이 순차적으로 형성되어 있을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 평탄화막(140)은 기판의 제1 면(100a) 방향으로 만입된 리세스(140r)를 포함할 수 있다. 패시베이션막(150)은 평탄화막(140)의 만입된 리세스(140r)를 채울 수 있다.
평탄화막(140)이 관통 비아 콘택(130)의 주변에서 돌출되는 이유는 평탄화막(140)이 포함하는 물질이 저점도 수지지만, 점도를 갖는 저점도 수지이기 때문이다. 또한, 평탄화막(140)이 포함하는 저점도 수지와 스페이서 절연층(135) 사이의 흡착력이 작용하기 때문에, 관통 비아 콘택(130)의 주변에서 평탄화막(140)은 돌출될 수 있다.
관통 비아 콘택(130)과 동일 평면 상에 놓여지는 평탄화막(140)의 폭, 즉 도 1에서 평탄화막(140)의 폭은 평탄화막(140)에 포함되는 저점도 수지의 점도에 따라 변화할 수 있다.
도 4를 참조하면, 기판의 제1 면(100a) 상에 회로 패턴(110)이 형성되어 있다. 회로 패턴(110)은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 회로 패턴(110)들은 회로 소자들을 구성할 수 있고, 예를 들어, 논리 회로 소자 또는 메모리 소자를 구성할 수 있다.
전금속 절연막(pre-metal dielectric layer, PMD)(112)는 제2 면(100b) 상에 형성된 회로 패턴(110)을 덮고, 기판의 제2 면(100b) 상에 형성된다. 전금속 절연막(112)는 저유전율 물질이 사용될 수 있고, 예를 들어, FOX, TOSZ, USG, BSG, PSG, BPSG, PRTEOS, FSG, HDP, PEOX, FCVD 또는 이들의 조합으로 이뤄질 수 있다.
금속 배선층(120)은 전금속 절연막(112) 상에 형성된다. 금속 배선층(120)은 관통 비아 콘택(130) 및 회로 패턴(110)과 전기적인 신호를 주고 받는 금속 배선과 금속 배선 사이를 전기적으로 절연하는 층간 절연막을 포함할 수 있다. 금속 배선 중에는 전금속 절연막(112) 바로 위에 형성되는 최하위 금속 배선(122)를 포함할 수 있다.
관통홀(130h)은 전금속 절연막(112), 소자 분리 패턴(105) 및 기판(100)을 관통하여, 기판의 제2 면(100b)까지 연장될 수 있다. 관통홀(130h) 내에 형성되는 관통 비아 콘택(130) 역시 전금속 절연막(112)를 관통할 수 있다. 전금속 절연막(112)를 관통한 관통 비아 콘택(130)은 최하위 금속 배선 중 일부와 연결될 수 있다. 하지만, 관통 비아 콘택(130)은 금속 배선층(120)을 관통하여 형성되지는 않는다.
본 발명의 실시예에 관한 설명에서, 금속 배선층(120)은 패키지를 형성하기 위한 공정에서 형성되는 도전성 배선 예를 들어, 재배선 등을 제외하는 것으로 설명한다.
회로 패턴(110)이 논리 회로 패턴을 구성할 경우, 즉 본 발명의 반도체 장치가 논리 회로 소자를 포함할 경우를 가정한다. 논리 회로 소자는 회로 패턴(110)이 형성되는 두께보다 회로 패턴(110)에 전기적 신호를 주고 받는 금속 배선층(120)의 두께가 두꺼울 수 있다. 본 발명의 실시예에 따른 반도체 장치에서, 금속 배선층(120)의 두께와 관통 비아 콘택(130)의 두께의 비율을 예를 들어, 1:5 내지 1:10일 수 있다.
회로 패턴(110)이 메모리 회로 패턴을 구성할 경우, 즉 본 발명의 반도체 장치가 메모리 소자를 포함할 경우를 가정한다. 메모리 소자는 회로 패턴(110)이 형성되는 두께가 회로 패턴(110)에 전기적 신호를 주고 받는 금속 배선층(120)의 두께보다 두꺼울 수 있다. 본 발명의 실시예에 따른 반도체 장치에서, 금속 배선층(120)의 두께와 관통 비아 콘택(130)의 두께의 비율을 예를 들어, 1:10 내지 1:20일 수 있다.
도 5를 참조하여, 도 2에 도시되는 반도체 장치의 변형예에 대해서 설명한다. 관통 비아 콘택(130), 평탄화막(140) 및 패시베이션막(150) 사이의 위치관계를 제외하고, 도 2에 도시되는 반도체 장치와 실질적으로 동일하다.
도 5를 참조하면, 관통 비아 콘택(130) 및 스페이서 절연층(135)의 일부는 기판(100)의 제2 면(100b)으로부터 돌출되어 있다. 관통 비아 콘택(130) 및 스페이서 절연층(135)은 패시베이션막(150)에 의해 노출된다. 하지만, 평탄화막(140)은 패시베이션막(150)에 의해 전체적으로 덮여, 노출되지 않는다.
돌출된 관통 비아 콘택(130) 및 스페이서 절연층(135)은 평탄화막(140) 및 패시베이션막(150)에 의해 둘러싸여 있다. 평탄화막(140)은 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130) 및 스페이서 절연층(135)의 하부를 감싸고 있다. 패시베이션막(150)은 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130) 및 스페이서 절연층(135)의 상부를 감싸고 있다. 평탄화막(140)은 기판의 제2 면(100b)으로부터 돌출된 스페이서 절연층(135)과 접촉되어 형성되고, 패시베이션막(150) 역시 돌출된 스페이서 절연층(135)과 직접 접촉되어 형성될 수 있다.
도 5에서, 평탄화막(140)은 관통 비아 콘택(130)의 주변에서 조금 돌출되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 평탄화막(140)은 전체적으로 평평하여, 동일한 평면 상에 놓일 수 있음은 물론이다.
도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명한다. 본 실시예는 기판과 평탄화막 사이에 접착막을 더 포함하는 것을 제외하고는 도 2를 통해 설명한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 장치(2)는 기판(100), 접착막(160), 평탄화막(140), 패시베이션막(150) 및 관통 비아 콘택(130)을 포함한다. 반도체 소자(2)는 기판(100)과 관통 비아 콘택(130) 사이에 개재되는 스페이서 절연층(135)을 더 포함할 수 있다.
접착막(160)은 기판의 제2 면(100b)과 평탄화막(140) 사이에 개재될 수 있다. 접착막(160)은 기판의 제2 면(100b) 상에 형성될 수 있다. 접착막(160)은 기판의 제2 면(100b)에서 돌출된 관통 비아 콘택(130) 및 기판의 제2 면(100b) 상에 형성될 수 있다.
접착막(160)은 평탄화막(140)이 기판의 제2 면(100b) 및 돌출된 관통 비아 콘택(130)의 측벽에 잘 형성될 수 있도록 도울 수 있다. 접착막(160)은 예를 들어, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 접착막(160)은 단층으로 도시되었으나, 이에 제한되는 것은 아니며, 복수층으로 형성될 수 있다. 본 발명의 반도체 장치에 관한 설명에서, 접착막(160)은 실리콘 질화막(SiN) 및 TEOS막 중 적어도 하나를 포함할 수 있다.
접착막(160)은 기판의 제2 면(100b)으로부터 돌출된 스페이서 절연층(135)과 접촉하여 형성될 수 있다. 접착막(160) 상으로 평탄화막(140) 및 패시베이션막(150)이 순차적으로 형성된다. 기판의 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130)의 측면에는 스페이서 절연층(135), 평탄화막(140) 및 패시베이션막(150)이 순차적으로 형성되어 있을 수 있다.
도 7을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명한다. 본 실시예는 기판으로부터 스페이서 절연층이 돌출되지 않은 것을 제외하고, 도 2를 통해 설명한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 장치(3)는 기판(100), 평탄화막(140), 패시베이션막(150) 및 관통 비아 콘택(130)을 포함한다. 반도체 소자(1)는 기판(100)과 관통 비아 콘택(130) 사이에 개재되는 스페이서 절연층(135)을 더 포함할 수 있다.
스페이서 절연층(135)은 기판(100)과 관통 비아 콘택(130) 사이에 개재되어 있다. 하지만, 스페이서 절연층(135)은 관통 비아 콘택(130)과 평탄화막(140) 및 패시베이션막(150) 사이에는 개재되지 않는다. 즉, 스페이서 절연층(135)은 기판의 제2 면(100b)까지 연장이 되고, 기판의 제2 면(100b)으로부터 돌출되지 않는다. 다시 말하면, 스페이서 절연층(135)은 관통홀(130h)의 측벽을 따라서만 형성되어 있다. 따라서, 스페이서 절연층(135)은 패시베이션막(150) 및 평탄화막(140)으로부터 노출되지 않는다. 즉, 평탄화막(140)은 스페이서 절연층(135)과 중첩된다.
본 발명의 또 다른 실시예에 따른 반도체 장치에서, 스페이서 절연층(135)은 기판의 제2 면(100b)으로부터 돌출되지 않는 것으로 설명한다. 하지만, 스페이서 절연층(135)의 일부는 기판의 제2 면(100b)으로부터 돌출되지만, 패시베이션막(150) 및 평탄화막(140)으로부터 노출되지 않은 경우도 본 발명이 포함함은 물론이다.
평탄화막(140)은 기판의 제2 면(100b) 및 스페이서 절연층(135) 상에 형성된다. 평탄화막(140)은 제2 면(100b)으로부터 돌출된 관통 비아 콘택(130)의 측면에 접촉하여 형성된다. 평탄화막(140)은 돌출된 관통 비아 콘택(130)의 측면을 전체적으로 감쌀 수 있으나, 이에 제한되는 것은 아니다. 즉, 돌출된 관통 비아 콘택(130)의 하부는 평탄화막(140)과 접촉하고, 돌출된 관통 비아 콘택(130)의 상부는 패시베이션막(150)과 접촉할 수 있다. 이 경우, 스페이서 절연층(135)은 패시베이션막(150)과 오버랩될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 이용한 반도체 패키지를 나타내는 도면이다.
도 8을 참조하면, 실장 기판(100) 상에 제1 반도체 칩(20)이 배치될 수 있다. 제1 반도체 칩(20)은 본 발명의 실시예에 따른 반도체 장치(1, 2, 3) 중 하나일 수 있다. 제1 반도체 칩(20)은 제1 반도체 칩(20)을 관통하는 관통 비아 콘택을 포함한다. 제1 반도체 칩(20) 상에는 제2 반도체 칩(30)이 배치된다. 제2 반도체 칩(30) 역시 본 발명의 실시예에 따른 반도체 장치(1, 2, 3) 중 하나일 수 있으나, 이에 제한되는 것을 아니다. 제1 반도체 칩(20)과 제2 반도체 칩(30) 사이에는 제1 및 제2 반도체 칩(20, 30)이 분리되지 않도록 도와주는 본딩막(32)이 개재될 수 있다. 본딩막(32)는 전기적으로 절연이 되어야 하므로, 예를 들어, NCF(non conductive film)일 수 있다. 제1 반도체 칩(20)에 포함되는 관통 비아 콘택(130)은 실장 기판(10)과 제2 반도체 칩(30)에 각각 전기적으로 연결되어, 전기적 신호를 주고받을 수 있다.
도 8에서 도시되는 반도체 패키지의 모습은 본 발명의 반도체 장치가 사용될 수 있는 형태를 설명하기 위한 것이므로, 반도체 패키지에 포함되는 구성 요소 등에 의해 제한되는 것은 아니다.
도 9 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 9 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면을 포함하는 기판(100)을 제공한다. 기판의 제1 면(100a)에 소자 분리 패턴(105)이 형성될 수 있다. 소자 분리 패턴(105)은 기판의 제1 면(100a)에 트렌치(105)를 형성한 후, 트렌치(105)를 절연막으로 채워 형성할 수 있다. 기판의 제1 면(100a)에 회로 패턴(110)이 형성될 수 있다.
회로 패턴(110)이 형성된 기판의 제1 면(100a) 상에 전금속 절연막(112)이 형성된다. 전금속 절연막(112)는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 전금속 절연막(112)의 상면은 평탄화될 수 있다.
도 10을 참고하면, 전금속 절연막(112) 및 기판(100) 내에 관통홀(130h)을 형성한다. 관통홀(130h)은 소자 분리 패턴(105)을 관통하여 형성된다. 관통홀(130h)의 측면 및 바닥면에 스페이서 절연층(135)이 균일하게 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 목적에 따라, 관통홀(130h)의 측면 및 바닥면에 형성되는 스페이서 절연층(135)의 두께가 달라질 수 있음은 물론이다. 스페이서 절연층(135)이 형성된 관통홀(130h)을 도전 물질로 채워줌으로써, 관통 비아 콘택(130)이 형성될 수 있다. 관통 비아 콘택(130)은 예를 들어, 전기 도금, 화학적 기상 증착법 등을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
이를 통해, 기판의 제1 면(100a)으로부터 기판(100)의 두께 방향으로 연장되어 형성된 관통 비아 콘택(130)을 포함하는 기판(100)이 형성될 수 있다.
도 11을 참조하면, 관통 비아 콘택(130)이 형성된 전금속 절연막(112) 상에 금속 배선층(120)이 형성된다. 금속 배선층(120)은 전금속 절연막(112) 상에 바로 형성되는 최하위 금속 배선(122)를 포함한다. 최하위 금속 배선(122) 중 일부는 관통 비아 콘택(130)과 연결될 수 있다.
도 12를 참고하면, 기판의 제2 면(100b)의 일부를 제거하여, 관통 비아 콘택(130)을 노출시킬 수 있다. 노출된 관통 비아 콘택(130i)은 기판의 제2 면(100b)으로부터 돌출될 수 있다. 기판의 제2 면(100b)을 일부 제거하는 것은 예를 들어, 화학적 기계적 연마법(chemical mechanical polishing, CMP)을 이용할 수 있으나, 이에 제한되는 것은 아니다. 즉, 건식 식각 공정 및/또는 습식 식각 공정을 화학적 기계적 연마법과 조합하여, 기판의 제2 면(100b)의 일부를 제거할 수 있다.
기판의 제2 면(100b) 일부를 제거할 때, 노출된 관통 비아 콘택(130i)의 상부에 있는 스페이서 절연층(135)만이 제거된 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 노출된 관통 비아 콘택(130i)의 측벽에 형성된 스페이서 절연층(135)도 제거될 수 있음은 물론이다.
도 13을 참고하면, 노출된 관통 비아 콘택(130) 및 기판의 제2 면(100b)을 덮는 프리 평탄화막(140p) 및 프리 패시베이션막(150p)가 순차적으로 형성될 수 있다. 프리 평탄화막(140p)은 저점도 수지를 포함하고, 프리 패시베이션막(150p)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 프리 평탄화막(140p)은 예를 들어, 코팅 방식을 통해 형성될 수 있다. 프리 패시베이션막(150p)는 예를 들어, 화학적 기상 증착법 등을 이용하여 형성될 수 있다.
또한, 프리 평탄화막(140p)를 형성하기 전에, 노출된 관통 비아 콘택(130) 및 기판의 제2 면(100b) 상에 프리 접착막이 더 형성될 수 있다. 프리 접착막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
프리 평탄화막(140p)를 형성하는 것과 프리 패시베이션막(150p)를 형성하는 것 사이에, 프리 평탄화막(140p)의 큐어링(curing)이 실시된다. 프리 평탄화막(140p)의 큐어링 정도(cure rate)는 예를 들어, 83% 이상일 수 있다. 또한, 프리 평탄화막(140p)의 큐어링 온도는 예를 들어, 100 내지 200도 일 수 있으나, 이에 제한되는 것은 아니다. 프리 평탄화막(140p)를 큐어링하는 시간은 예를 들어, 1 시간 이내일 수 있다.
도 14를 참고하면, 프리 패시베이션막(150p)의 일부를 제거하여, 관통 비아 콘택(130)을 노출시킬 수 있다. 프리 패시베이션막(150p)의 일부를 제거할 때, 프리 평탄화막(140p)의 일부도 함께 제거될 수 있다. 프리 패시베이션막(150p) 및 프리 평탄화막(140p)의 일부는 예를 들어, 화학적 기계적 연마법을 이용하여 제거될 수 있다.
만약, 관통 비아 콘택(130)이 노출되었을 때, 프리 패시베이션막(150p)의 상면이 평탄화되었다면, 화학적 기계적 연마를 중단할 수 있다. 즉, 관통 비아 콘택(130)을 감싸는 패시베이션막(150) 및 평탄화막(140)이 형성될 수 있다.
프리 패시베이션막(150p)의 상면이 평탄화되지 않고, 단차가 형성되어 있다면, 화학적 기계적 연마를 계속 진행할 수 있다.
도 15를 참고하면, 노출된 관통 비아 콘택(130)의 일부를 제거하여, 프리 패시베이션막(140p)의 상면을 평탄화할 수 있다. 프리 패시베이션막(140p)의 상면이 평탄화됨으로써, 패시베이션막(150)이 형성될 수 있다. 이와 더불어, 기판의 제2 면(100b)과 패시베이션막(150) 사이에 평탄화막(140)도 형성될 수 있다.
패시베이션막(150)의 상면 및 관통 비아 콘택(130)의 상면은 동일 평면 상에 놓이게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 회로 패턴
130: 관통 비아 콘택 135: 스페이서 절연층
140: 평탄화막 150: 패시베이션막
160: 접착막

Claims (10)

  1. 서로 대향되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 제1 면 상에 형성된 평탄화막;
    상기 평탄화막 상에 형성된 패시베이션막; 및
    상기 기판, 상기 평탄화막 및 상기 패시베이션막을 관통하고, 상기 패시베이션막으로부터 노출되는 관통 비아 콘택을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 평탄화막은 저점도 수지를 포함하고, 상기 패시베이션막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 평탄화막의 상면은 상기 관통 비아 콘택에 가까운 제1 포인트와 상기 제1 포인트보다 먼 제2 포인트를 포함하고,
    상기 기판의 제2 면으로부터 상기 제1 포인트까지의 제1 높이는 상기 기판의 제2 면으로부터 상기 제2 포인트까지의 제2 높이보다 높은 반도체 장치.
  4. 제3 항에 있어서,
    상기 관통 비아 콘택의 일부는 상기 기판의 제1 면으로부터 돌출되고,
    상기 평탄화막은 상기 제1 면으로부터 돌출된 상기 관통 비아 콘택의 측면을 전체적으로 감싸는 반도체 장치.
  5. 제1 항에 있어서,
    상기 기판과 상기 평탄화막 사이에 개재되는 접착막을 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 접착막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판과 상기 관통 비아 콘택 사이에 개재되는 스페이서 절연층을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 스페이서 절연층은 상기 패시베이션막으로부터 노출되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판의 제2 면 상에 형성된 회로 패턴을 덮고 상기 제2 면 상에 형성되는 전금속 절연막(pre-metal dielectric layer)과,
    상기 전금속 절연막 상에 형성되고, 최하위 금속 배선을 포함하는 금속 배선층을 더 포함하고,
    상기 관통 비아 콘택은 상기 전금속 절연막을 관통하여, 상기 최하위 금속 배선과 연결되는 반도체 장치.
  10. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 제1 면에 형성되는 소자 분리 패턴;
    상기 기판의 제1 면 형성된 회로 패턴;
    상기 회로 패턴을 덮고, 상기 기판의 제1 면 상에 형성되는 전금속 절연막;
    상기 전금속 절연막 및 상기 기판을 관통하는 관통홀로, 상기 소자 분리 패턴을 관통하는 관통홀;
    상기 관통홀 내에 형성되는 관통 비아 콘택으로, 상기 기판의 제2 면으로부터 일부가 돌출되는 관통 비아 콘택;
    상기 기판 및 상기 관통 비아 콘택 사이에 개재되는 스페이서 절연층;
    상기 스페이서 절연층과 상기 기판의 제2 면에 형성되는 평탄화막으로, 상기 관통 비아 콘택을 노출시키는 평탄화막; 및
    상기 평탄화막 상에 형성되고, 상기 관통 비아 콘택을 노출시키는 패시베이션막을 포함하는 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101840846B1 (ko) * 2012-02-15 2018-03-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9768066B2 (en) * 2014-06-26 2017-09-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive vias by direct via reveal with organic passivation
US9812379B1 (en) * 2016-10-19 2017-11-07 Win Semiconductors Corp. Semiconductor package and manufacturing method
US11364493B2 (en) 2017-10-12 2022-06-21 Hewlett-Packard Development Company, L.P. Planarization layers over silicon dies
WO2022147430A1 (en) 2020-12-28 2022-07-07 Invensas Bonding Technologies, Inc. Structures with through-substrate vias and methods for forming the same
US12456662B2 (en) 2020-12-28 2025-10-28 Adeia Semiconductor Bonding Technologies Inc. Structures with through-substrate vias and methods for forming the same
KR20230001396A (ko) 2021-06-28 2023-01-04 삼성전자주식회사 반도체 소자
KR20230077790A (ko) * 2021-11-25 2023-06-02 삼성전자주식회사 반도체 패키지
KR20240111469A (ko) * 2023-01-10 2024-07-17 삼성전자주식회사 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4522574B2 (ja) 2000-12-04 2010-08-11 大日本印刷株式会社 半導体装置の作製方法
JP2007311385A (ja) 2006-05-16 2007-11-29 Sony Corp 半導体装置の製造方法および半導体装置
JP2009010178A (ja) 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
US8334170B2 (en) 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US8263497B2 (en) 2009-01-13 2012-09-11 International Business Machines Corporation High-yield method of exposing and contacting through-silicon vias
US8158489B2 (en) 2009-06-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of TSV backside interconnects by modifying carrier wafers
JP5588151B2 (ja) 2009-09-11 2014-09-10 株式会社東京精密 ウェーハ処理方法およびウェーハ処理装置
US8399987B2 (en) * 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
KR20110078592A (ko) 2009-12-31 2011-07-07 주식회사 하이닉스반도체 관통전극 형성방법
US20140151895A1 (en) * 2012-12-05 2014-06-05 Texas Instruments Incorporated Die having through-substrate vias with deformation protected tips

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