KR20140124778A - 비트 불량 및 가상 검사를 이용한 웨이퍼 검사 공정의 생성 - Google Patents

비트 불량 및 가상 검사를 이용한 웨이퍼 검사 공정의 생성 Download PDF

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KR20140124778A
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Abstract

웨이퍼 검사 공정을 생성하는 방법들 및 시스템들이 제공된다. 하나의 방법은 웨이퍼의 스캐닝시 검사 시스템의 검출기(들)의 출력을, 상기 출력이 상기 웨이퍼 상에서 검출되는 결함들에 대응하는지 여부와 관계없이, 저장하는 단계, 및 상기 웨이퍼의 테스트에 의해 검출되는 비트 불량들에 대응하는 상기 웨이퍼 상의 물리적 위치들을, 상기 결함들이 검출되지 않았던 상기 물리적 위치들의 제 1 부분 및 상기 결함들이 검출되었던 상기 물리적 위치들의 제 2 부분으로 분리하는 단계를 포함한다. 또한, 상기 방법은, 상기 물리적 위치들의 상기 제 1 부분에서 결함들을 검출하기 위해, 하나 이상의 결함 검출 방법(들)을 상기 물리적 위치들의 상기 제 1 부분에 대응하는 상기 저장된 출력에 적용하는 단계, 및 상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법(들)에 의해 검출되는 상기 결함들에 기초하여, 웨이퍼 검사 공정을 생성하는 단계를 포함한다.

Description

비트 불량 및 가상 검사를 이용한 웨이퍼 검사 공정의 생성{GENERATING A WAFER INSPECTION PROCESS USING BIT FAILURES AND VIRTUAL INSPECTION}
본 발명은 일반적으로 비트 불량들(bit failures) 및 가상 검사(virtual inspection)를 이용하여 웨이퍼 검사 공정을 생성하는 방법 및 시스템에 관한 것이다.
다음의 설명 및 예들은 본 섹션에 포함된 것으로 인하여 선행기술로서 인정되지 않는다.
검사 공정들은, 웨이퍼 상의 결함들(defects)을 검출하여 생산 공정에서 더 높은 수율 및 이에 따른 더 높은 이익을 촉진하기 위하여, 반도체 생산 공정 중 다양한 단계에서 이용된다. 검사는 항상 반도체 소자들의 제조에 있어서 중요한 부분이었다. 그러나, 반도체 소자들의 치수(dimensions)가 감소함에 따라, 더 작은 결함들이 상기 소자들의 불량을 유발할 수 있기 때문에, 검사는 허용가능한 반도체 소자들의 성공적인 생산에 훨씬 더 중요하게 되었다.
일부 검사 레시피들(또는 검사 공정을 수행하기 위해 사용되는 명령어들의 세트)은 알려진 관심 결함들(defects of interest, DOIs)에 기초하여 생성되어 왔다. 예를 들면, 검사 레시피들은 다른 결함들(other defects), 누이상스(nuisance) 및 노이즈(noise)를 검출하지 않는 반면 가능한 한 많은 DOI들을 검출하도록 설정될 수 있다. 이런 방식으로 검사 레시피들을 설정하는데 있어서 하나의 문제는 어떤 DOI들이 킬러 결함들(killer defects)이며 소자의 불량을 유발할 것인지를 아는 것이 항상 가능한 것은 아니라는 것이다. 예를 들면, 결함이 킬러 결함인지를 검증하는 간단한 방법은 현재 없다. 사용자는, 결함들의 크기, 분류(classification), 및 위치와 같은 특성들에 기초하여 및 사용자의 결함 관련 경험에 기초하여, 결함이 킬러 결함인지 여부를 추측할 수 있다. 그러나, 사용자는 어떠한 정확도 또는 정밀도로도 어떤 결함들이 킬러 결함들일 것인지를 예측할 수 없을 수 있다. 그러므로, 최대 관심 결함들(defects of most interest), 즉 킬러 결함들을 검출하기 위한 검사 레시피들을 설정하는 것이 항상 용이하거나 또는 심지어 가능한 것은 아니다.
따라서, 상기에서 설명한 단점들 중 하나 이상을 갖지 않는, 웨이퍼 검사 공정을 생성하는 시스템들 및/또는 방법들을 개발하는 것이 유리할 것이다.
다양한 실시예들에 관한 다음의 설명은 어떤 경우에도 첨부된 청구항들의 주제(subject matter)를 제한하는 것으로 해석되어서는 안 된다.
일 실시예는 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법(computer-implemented method)에 관한 것이다. 상기 방법은 웨이퍼 상의 결함들을 검출하기 위해 검사 시스템으로 웨이퍼를 스캐닝(scanning)하는 단계를 포함한다. 상기 방법은 또한 상기 스캐닝시 상기 검사 시스템의 하나 이상의 검출기들의 출력(output)을, 상기 출력이 상기 웨이퍼 상에서 검출된 결함들에 대응하는지 여부와 관계없이, 저장하는 단계를 포함한다. 또한, 상기 방법은 상기 웨이퍼의 테스트에 의해 검출된 비트 불량들(bit failures)에 대응하는, 상기 웨이퍼 상의 물리적 위치들을 상기 결함들이 검출되지 않았던 상기 물리적 위치들의 제 1 부분 및 상기 결함들이 검출되었던 상기 물리적 위치들의 제 2 부분으로 분리하는 단계를 포함한다. 상기 방법은 상기 물리적 위치들의 상기 제 1 부분에서 결함들을 검출하기 위해 상기 물리적 위치들의 상기 제 1 부분에 대응하는 상기 저장된 출력(stored output)에 하나 이상의 결함 검출 방법들을 적용하는 단계를 더 포함한다. 상기 방법은 또한 상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출된 상기 결함들에 기초하여 웨이퍼 검사 공정을 생성하는 단계를 포함한다. 상기 저장, 분리, 적용, 및 생성 단계들은 컴퓨터 시스템으로 수행된다.
전술한 방법은 본 명세서에서 더 설명하는 바와 같이 수행될 수 있다. 또한, 전술한 방법은 본 명세서에서 설명하는 다른 어떤 방법(들)의 다른 어떤 단계(들)를 포함할 수 있다. 나아가, 전술한 방법은 본 명세서에서 설명하는 시스템들 중 어떠한 것에 의해서도 수행될 수 있다.
다른 실시예는 웨이퍼 검사 공정을 생성하는 컴퓨터 구현(computer-implemented) 방법을 수행하는 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들(program instructions)을 저장하는 비일시적(non-transistory) 컴퓨터 판독 가능한 매체에 관한 것이다. 상기 컴퓨터 구현 방법은 상기에서 설명한 방법의 상기 저장, 분리, 적용, 및 생성 단계들을 포함한다. 상기 컴퓨터 판독 가능한 매체는 본 명세서에서 설명하는 바와 같이 더 구성될 수 있다. 상기 컴퓨터 구현 방법의 상기 단계들은 본 명세서에서 더 설명하는 바와 같이 수행될 수 있다. 또한, 상기 프로그램 명령어들이 실행가능한 상기 컴퓨터 구현 방법은 본 명세서에서 설명하는 다른 어떤 방법(들)의 다른 어떤 단계(들)를 포함할 수 있다.
추가적인 실시예는 웨이퍼 검사 공정을 생성하도록 구성된 시스템에 관한 것이다. 상기 시스템은 웨이퍼 상의 결함들을 검출하기 위해 상기 웨이퍼를 스캐닝하도록 구성된 검사 서브시스템(inspection subsystem)을 포함한다. 상기 시스템은 또한 상기에서 설명한 방법의 상기 저장, 분리, 적용, 및 생성 단계들을 수행하도록 구성된 컴퓨터 서브시스템(computer subsystem)을 포함한다. 상기 시스템은 본 명세서에서 설명하는 바와 같이 더 구성될 수 있다.
본 발명의 다른 목적들 및 장점들은 다음의 상세한 설명 및 첨부 도면들을 참조하여 더욱 명확해질 것이다:
도 1은 웨이퍼 검사 공정을 생성하는 방법의 일 실시예를 도시한 흐름도(flow chart)이다;
도 2는 세 가지 상이한 레시피 파라미터들(recipe parameters)을 갖는 세 가지 상이한 검사 레시피들(inspection recipes) 및 비트 불량(bit failure)을 상기 세 가지 상이한 검사 레시피들에 의해 생성된 결함 검출 결과들과 비교한 결과들을 도시한 개략도이다;
도 3은 본 명세서에서 설명하는 컴퓨터 구현 방법들 중 하나 이상을 수행하는 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들을 포함하는 비일시적 컴퓨터 판독 가능한 매체의 일 실시예를 도시한 블록도이다; 및
도 4는 웨이퍼 검사 공정을 생성하도록 구성된 시스템의 일 실시예의 측면도를 도시한 개략도이다.
본 발명은 다양한 변형들 및 대안적인 형태들로 구현되기 쉽지만, 본 발명의 특정 실시예들은 도면들에서 예시로서 도시되어 있으며 본 명세서에서 자세히 설명될 것이다. 그러나, 도면들 및 상세한 설명은 본 발명을 개시된 특정 형태들로 제한하고자 한 것이 아니라, 반대로, 첨부된 청구항들에 의해 정의되는 본 발명의 범위 및 사상에 속하는 모든 변형들, 등가물들 및 대안들을 포괄하고자 한 것임을 이해해야 할 것이다.
이제 도면들로 돌아가 보면, 도면들은 일정 비례에 맞게 도시되지 않았음을 주지해야 할 것이다. 특히, 도면들의 요소들 중 일부의 비례(scale)는 상기 요소들의 특성들을 강조하기 위해 매우 과장되어 있다. 상기 도면들은 또한 동일한 비례로 도시되지 않았음을 주지해야 할 것이다. 유사하게 구성될 수 있는 하나 초과의 도면에 도시된 요소들은 동일한 참조 번호들(reference numerals)로 표시되어 있다.
일 실시예는 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법에 관한 것이다. 상기 방법은 웨이퍼 상의 결함들을 검출하기 위해 검사 시스템으로 웨이퍼를 스캐닝하는 단계를 포함한다. 상기 검사 시스템으로 상기 웨이퍼를 스캐닝하는 단계는 어떠한 적합한 방식으로도 수행될 수 있다. 상기 웨이퍼의 스캐닝시, 본 명세서에서 설명하는 바와 같이 구성될 수 있는, 상기 검사 시스템의 하나 이상의 검출기들은 상기 웨이퍼 상의 결함들을 검출하기 위해 이용될 수 있는, 신호들, 화상 신호들(image signals), 데이터, 및 화상 데이터 등과 같은, 출력을 생성한다. 예를 들면, 하나 이상의 결함 검출 방법들이 상기 웨이퍼 상의 상기 결함들을 검출하기 위해 상기 생성된 출력에 적용될 수 있다. 상기 결함들은, 파티클들(particles) 및 패턴 결함들(pattern defects) 등과 같은, 상기 웨이퍼 상의 어떠한 물리적 결함들(physical defects)도 포함할 수 있다.
일 실시예에서, 상기 검사 시스템은 광학적 또는 전자빔 검사 시스템을 포함한다. 그러한 검사 시스템은 본 명세서에서 더 설명하는 바와 같이 구성될 수 있다. 이런 방식으로, 전술한 스캐닝 단계에 이용되는 상기 검사 시스템은 상기 웨이퍼 상의 전기적 결함들을 검출하는 전기적 테스트 시스템이 아니다. 그러나, 그러한 전기적 테스트 시스템은 본 명세서에서 더 설명하는 바와 같이 상기 웨이퍼 상의 비트 불량들을 검출하는데 이용될 수 있다.
일부 실시예들에서, 상기 웨이퍼의 스캐닝 단계는 상이한 층들 상의 결함들을 검출하기 위해 상기 상이한 층들이 상기 웨이퍼 상에 형성된 후에 상기 검사 시스템으로 상기 웨이퍼를 스캐닝하는 단계를 포함한다. 예를 들면, 웨이퍼 제조 공정에 있어서 각 층이 상기 웨이퍼 상에 형성된 후에, 검사가 상기 웨이퍼에 대해 수행될 수 있다. 각 검사 공정은 각 검사 공정이 검사에 이용할 층에 대해 설계될 수 있다. 그러므로, 상이한 검사 공정들이, 상기 웨이퍼가 제조 공정에 있어서 어느 경우에 있는지에 따라, 상기 웨이퍼에 대해 수행될 수 있다.
상기 방법은 또한 상기 스캐닝시 상기 검사 시스템의 하나 이상의 검출기들의 출력을, 상기 출력이 상기 웨이퍼 상에서 검출된 결함들에 대응하는지 여부와 관계없이, 저장하는 단계를 포함한다. 이런 방식으로, 상기 방법은, 도 1의 단계(100)에 도시한 바와 같이, 상기 웨이퍼 상에 형성된 하나 이상의 상이한 층들에 대해 이용가능한 가상 검사(virtual inspection)로 웨이퍼를 검사하는 단계를 포함할 수 있다. 가상 검사를 이용가능하게 하는(enabling) 단계는, 본 명세서에서 완전히 기술되는 바와 같이 참조로서 포함된, Bhaskar 등에 의해 2012년 2월 28일에 출원된 미국 특허 제8,126,255호에 설명된 바와 같이, 수행될 수 있다. 또한, 본 명세서에서 설명하는, 가상 검사를 수행하도록 구성된 시스템, 즉, 가상 검사기는 이 특허에서 설명된 바와 같이 구성될 수 있다.
상기 저장 단계는, 저장되는 상기 출력이 상기 스캐닝시 상기 웨이퍼에 대해 생성되는 모든 출력을 포함할 수 있다는 점에서, 상기 출력이 상기 웨이퍼 상에서 검출되는 상기 결함들에 대응하는지 여부와 관계없이 상기 출력을 저장할 수 있다. 예를 들면, 상기 웨이퍼 상에서 검출되는 결함들에 대응하는 출력만이 저장되는, 또는 출력 중의 아무것도 저장되지 않을 수 있는 대부분의 검사 방법들과 달리, 가상 검사에서, 스캐닝 단계에 의해 생성되는 상기 출력의 모두(또는 상당 부분(substantial portion))가, 상기 출력이 결함들이 검출된 위치들 뿐만 아니라 결함들이 검출되지 않은 장소들을 포함하는 상기 웨이퍼 상의 위치들을 재방문(re-visit)하는데 이용될 수 있도록, 저장될 수 있다. 예를 들면, 상기 출력이 본 명세서에서 설명하는 바와 같이 일단 저장되면, 상기 저장된 출력은, 상기 실제 웨이퍼의 사용 없이 및 상기 웨이퍼의 추가적인 스캐닝을 수행하지 않고, 상기 저장된 출력 및 하나 이상의 결함 검출 방법들을 이용하여 상기 웨이퍼의 추가적인 검사를 수행하는데 이용될 수 있다. 상기 출력은 상기 참조된 특허에서 설명된 가상 검사기 시스템들에 저장될 수 있으며, 그러한 시스템은 본 명세서에서 설명하는 추가적인 단계들을 수행하는데 이용될 수 있다. 상기 웨이퍼의 검사에 의해 생성된 상기 검사 시스템의 다른 어떤 결과들도 또한 상기 출력으로서 동일한 또는 상이한 저장 매체들에 저장될 수 있으며, 본 명세서에서 설명하는 방법들 및 시스템들에 의해 이용될 수 있다.
일 실시예에서, 상기 웨이퍼는 상기 스캐닝 단계 이외에 상기 방법의 어떠한 단계에 대해서도 사용되지 않는다. 특히, 상기 스캐닝시 생성되는 상기 출력은 전술한 바와 같이 저장되고 본 명세서에서 설명하는 검사들과 같은 추가적인 검사들에 재사용될 수 있으므로, 상기 웨이퍼는 본 명세서에서 설명하는 다른 어떤 단계들에도 필요하지 않다. 예를 들면, 하나 이상의 결함 검출 방법들이 본 명세서에서 설명하는 바와 같이 상기 저장된 출력에 적용될 수 있으므로, 상기 웨이퍼는 상기 적용 단계를 위한 출력을 생성시키기 위해 재스캐닝될 필요가 없다.
상기 출력은 또한 상기 웨이퍼의 상이한 층들에 대해 수행되는 상기 웨이퍼의 다중 검사들(multiple inspections)을 위해 저장될 수 있다. 이런 방식으로, 상기 저장된 출력은, 상기 물리적 웨이퍼의 대응하는 실제 검사들이 더 이상 가능하지 않은 경우, 상기 웨이퍼의 가상 검사들을 수행하는데 이용될 수 있다. 예를 들면, 상기 웨이퍼 상의 층이 일단 형성되고 검사되었으면, 일반적으로, 완전한 소자들이 그 위에 제조될 때까지 추가적인 층들이 그 해당 층 상에 형성될 것이다. 이와 같이, 마치 추가적인 층들이 해당 층의 상단에 형성되지 않은 것처럼 앞서 형성된 층으로 되돌아가 그것을 검사하는 것은 통상적으로 불가능하다. 또한, 하부층들이 재검사될 수 있도록 웨이퍼 상의 상부 층들을 제거하도록 시도하는 것은 매우 바람직하지 않다. 그러므로, 웨이퍼 제조가 대체로 완료되고 라인 종료 테스트(end-of-line testing)가 수행된 후 웨이퍼의 가상 검사를 위해 본 명세서에서 설명하는 바와 같이 저장된 출력을 이용함으로써, 제조에 있어서 해당 시점에, 앞서 형성된 층들에 대해 달리 가능한 검사들이 제공될 수 있다.
상기 방법은 또한 상기 웨이퍼의 테스트에 의해 검출된 비트 불량들에 대응하는, 상기 웨이퍼 상의 물리적 위치들을 상기 결함들이 검출되지 않았던 상기 물리적 위치들의 제 1 부분 및 상기 결함들이 검출되었던 상기 물리적 위치들의 제 2 부분으로 분리하는 단계를 포함한다. 예를 들면, 제조 공정에 걸쳐서 각 웨이퍼가 검사된 후, 상기 웨이퍼는 라인 종료 웨이퍼 분류기(end-of-line wafer sort)로 전송될 수 있다. 웨이퍼 분류시, 기능을 검증하기 위해 메모리가 테스트되고, 비트맵 불량들이 상기 웨이퍼의 이 기능 테스트시에 캡처된다. 비트가 불량인 경우, 상기 비트 위치가 캡처될 것이다. 다음에, 불량 비트들의 정확한 위치들이 상기 웨이퍼의 테스트 결과들로부터 식별될 수 있다. 다음에, 그러한 비트 불량 위치들 및 상기 웨이퍼 상에서 검출된 결함들의 위치들에 관한 정보는 상기 웨이퍼 상에서 검출된 결함이 상기 비트 불량들 중 어떤 것에 해당하는지 여부를 결정하는데 이용될 수 있으며, 이는 본 명세서에서 설명하는 다수의 상이한 방식들로 수행될 수 있다. 이런 방식으로, 상기 웨이퍼 상의 상이한 위치들이 비트 불량들에 대응하는 결함들이 검출되었던 제 1 부분 및 상기 비트 불량들에 대응하는 결함들이 검출되지 않았던 제 2 부분으로 분류될 수 있다.
일 실시예에서, 상기 방법은 상기 테스트 결과들에 기초하여 상기 비트 불량들에 대응하는 상기 웨이퍼 상의 물리적 위치들을 결정하는 단계를 포함한다. 예를 들면, 도 1의 단계(102)에 나타낸 바와 같이, 상기 방법은 웨이퍼 테스트 결과들(예를 들면, 웨이퍼 분류 테스트 결과들)로부터 상기 비트맵을 획득하는 단계를 포함할 수 있다. 상기 비트맵 데이터를 일단 이용가능하면, 상기 비트 위치들은 어떠한 적합한 방법 및/또는 알고리즘을 이용하여 물리적 좌표들(웨이퍼 좌표들)로 변환될 수 있다. 그러므로, 상기 비트 불량 위치들 및 상기 결함 위치들은, 어떤 비트 불량들이 상기 웨이퍼 상에서 검출된 대응하는 결함들을 갖는지를 결정하기 위해, 상기 웨이퍼의 상기 물리적 좌표들에서 비교될 수 있다. 또한, 상기 방법은 상기 비트 불량들에 대응하는 상기 물리적 위치들을 결정하는 단계를 포함하지 않을 수 있지만, 그러한 정보를 상기 정보를 생성시킨 다른 시스템 또는 방법으로부터 획득할 수 있다.
일부 실시예들에서, 상기 물리적 위치들을 분리하는 단계는 상기 검사 시스템에 의해 보고된 상기 결함들의 좌표들을 상기 물리적 위치들의 좌표들과 비교하는 단계를 포함한다. 예를 들면, 상기 비트 불량들에 대응하는 상기 물리적 위치들의 상기 좌표들이 (본 명세서에서 설명하는 실시예들에 의해, 아니면 어떤 다른 방법 및/또는 시스템에 의해) 결정되었다면, 그러한 좌표들은 상기 검사 시스템에 의해 결정되고 보고된 상기 결함 좌표들과 비교될 수 있다. 다음에, 상기 결함 좌표들과 일치하는 좌표들을 갖는 비트 불량들에 대응하는 물리적 위치들은 상기 물리적 위치들의 상기 제 2 부분으로 지정될 수 있으며, 상기 결함 좌표들 중 어떤 것과도 일치하지 않는 좌표들을 갖는 상기 비트 불량들에 대응하는 물리적 위치들은 상기 물리적 위치들의 상기 제 1 부분으로 지정될 수 있다. 또한, 상기 물리적 위치 좌표들 및 결함 좌표들은, 상기 두 좌표들이 정확히 일치하지 않는 경우(예를 들면, 상기 좌표들이, 상기 보고된 좌표들 및 좌표들의 한 세트를 다른 세트로 변환하는데 있어서의 오차(errors) 및 비트 불량-유발성 결함들의 위치 및 크기에 있어서의 내재적 변동성(inherent variability)을 허용하기 위한, 어떤 미리 결정된 오차 범위(margin of error) 내에서 일치하는 경우)라 하더라도, 본 명세서에서 설명하는 비교들 중 어떤 것에 의해서 "일치(match)"하는 것으로 결정될 수 있다.
다른 실시예에서, 상기 물리적 위치들을 분리하는 단계는 상기 검사 시스템에 의해 보고된 상기 결함들의 좌표들을 비트맵 도메인(bitmap domain)으로 변환하는 단계 및 상기 비트 불량들의 비트맵 도메인 좌표들을 상기 검사 시스템에 의해 검출된 상기 결함들의 비트맵 도메인 좌표들과 비교하는 단계를 포함한다. 예를 들면, 본 명세서에서 설명하는 실시예들은, 결함이 실제 비트 불량들과 정확히 중첩되도록 상기 비트맵 도메인으로 변환되는 경우의 결함 오버레이(defect overlay)에 대해, 비교적 고해상도 비트(high resolution bit)를 수행하는데 이용될 수 있다. 상기 검사 시스템에 의해 보고되는 상기 결함 좌표들은 어떤 적합한 방법 및/또는 알고리즘을 이용하는 어떤 적합한 방식으로든지 상기 비트맵 도메인으로 변환될 수 있다. 이런 방식으로, 상기 물리적 위치들은 비트맵 도메인 좌표들을 이용하여 분리될 수 있으며, 이는 물리적 위치 좌표들에 대해 상기에서 설명한 바와 같이 더 수행될 수 있다. 이와 같이, 상기 물리적 위치들은 비트맵 좌표 또는 결함 또는 웨이퍼 좌표를 이용하여 분리될 수 있다.
그러므로, 상기 비트맵 불량들은 상기 검사 시스템에 의해 보고된 상기 결함 위치들과 많은 상이한 방식들로 비교될 수 있다. 예를 들면, 도 1의 단계(104)에 나타낸 바와 같이, 상기 방법은 비트들을 결함들과 비교하는 단계를 포함할 수 있으며, 단계(106)에 나타낸 바와 같이, 상기 방법은 결함과 비트 불량 간에 적중하는 것이 있는지 여부를 결정하기 위해 상기 비교 단계의 결과들을 이용하는 단계를 포함할 수 있다. 상기 비트 불량들에 대응하는, 상기 검사 시스템에 의해 검출된 결함들은, 그들이 소자에서 불량을 유발하므로, 킬러 결함들(killer defects)로 식별(identified) 및 라벨링될(labeled) 수 있다. 예를 들면, 비트 대 결함 오버레이(bit-to-defect overlay)를 실행하여 적중하는 것으로 검증된 결함들은 킬러 결함들인 것으로 간주될 수 있다. 다음에, 그러한 결함들의 위치들은 본 명세서에서 설명하는 상기 물리적 위치들의 상기 제 2 부분이 된다. 대응하는 물리적 결함이 그러한 비교에 의해 식별될 수 없는 어떠한 비트 불량들에 대해서도, 그러한 비트 불량들에 대응하는 상기 물리적 위치들은 본 명세서에서 설명하는 상기 물리적 위치들의 상기 제 1 부분에 포함될 수 있다. 이런 방식으로, 본 명세서에서 더 설명되는 바와 같이, 적중함(hit)이 없고 아직 결함-유발(defect induced) 비트 불량들을 나타내지 않는 그러한 비트 불량들은 핫스팟(hot spot)들로서 상기 가상 검사기에 전송될 수 있다.
전술한 바와 같이, 상기 웨이퍼 상의 상이한 층들은 상기 검사 시스템에 의해 스캐닝될 수 있고, 상기 각각의 상이한 층들에 대해 생성된 출력은 가상 검사기에 저장될 수 있다. 그러한 일 실시예에서, 상기 물리적 위치들은 상기 상이한 층들 중 적어도 두 층 상에서의 물리적 위치들을 포함한다. 그러한 실시예들에서, 상기 분리 단계는 상이한 층들 및 레시피 설정들(recipe settings)에 대해 비트를 결함에 중첩시키는(overlaying) 단계를 포함할 수 있다. 예를 들면, 본 명세서에서 설명하는 바와 같이 상기 비트 불량들과 비교되는 상기 결함들은, 상기 결함들이 검출되었던 층에 관계없이, 상기 비트 불량들을 야기했을 수 있는, 웨이퍼 상에서 검출된 어떠한 결함들도 포함할 수 있다. 그러므로, 결함이 비트 불량에 대응하는지 여부를 결정하는 경우, 고려되는 상기 결함들은 상기 웨이퍼의 모든 검사되는 층들 상에서 검출되는 모든 결함들을 포함할 수 있다.
상기 방법은 또한 상기 물리적 위치들의 상기 제 1 부분에서 결함들을 검출하기 위해 상기 물리적 위치들의 상기 제 1 부분에 대응하는 상기 저장된 출력에 하나 이상의 결함 검출 방법들을 적용하는 단계를 포함한다. 이런 방식으로, 상기 방법은, 상기 비트 불량을 야기시켰으며 상기 검사시 검출되지 않았던 결함들을 검출하도록 시도하기 위해, 상기 저장된 데이터를 이용하여 가상 검사를 수행하는 단계를 포함할 수 있다. 상기 저장된 출력에 하나 이상의 결함 검출 방법들을 적용하는 단계는 마치 결함 검출이 상기 웨이퍼의 실제 검사시 수행되는 것처럼 수행될 수 있다. 예를 들면, 하나 이상의 결함 검출 알고리즘들이 상기 저장된 출력에 적용될 수 있으며, 결과적으로 검출된 어떠한 결함들에 대한 정보가 어떤 방식으로 저장될 수 있다. 본 단계의 결과들이, 본 명세서에서 더 설명하는 바와 같이, 상이한 결함 검출 방법들의 성능을 평가하기 위해서 및 그러한 평가들에 기초하여 웨이퍼 검사 공정을 생성하기 위하여, 이용될 것이기 때문에, 하나 초과의 결함 검출 방법이 본 단계에서 상기 저장된 출력에 통상적으로 적용될 수 있다. 또한, 통상 상기 검사 시스템에 의해 수행되는 검사(출력이 생성되었던 모든 웨이퍼 위치들에서 결함들의 검출)와 달리, 본 명세서에서 설명하는 실시예들은 상기 결함 검사 방법(들)을 오직 상기 물리적 위치들의 상기 제 1 부분에만 적용할 수 있다. 이런 방식으로, 층 검사를 수행하는 대신에, 본 명세서에서 설명하는 실시예들은 다수의 개별적 "스팟(spot)" 검사들을 수행할 수 있다. 그러나, 상기 적용 단계는 상기 하나 이상의 결함 검출 방법들을 상기 웨이퍼 상의 상기 상이한 검사되는 층들 중에서 하나 이상의 층들에 대한 상기 모든 저장된 출력에 적용하는 단계를 포함할 수 있다.
일 실시예에서, 상기 하나 이상의 결함 검출 방법들은 동일한 결함 검출 알고리즘의 하나 이상의 파라미터들에 대해 상이한 값들을 갖는 동일한 결함 검출 알고리즘을 포함한다. 예를 들면, 상기 결함 검출 방법들은 상기 알고리즘들의 한계치(threshold)에 대해 상이한 값들을 갖는 동일한 결함 검출 알고리즘을 포함할 수 있다. 다른 실시예에서, 상기 하나 이상의 결함 검출 방법들은 상이한 결함 검출 알고리즘들을 포함할 수 있다. 예를 들면, 상기 결함 검출 방법들은 상이한 기능들(functions) 및 상이한 파라미터들을 갖는 결함 검출 알고리즘들을 포함할 수 있다. 일부 실시예들에서, 상기 하나 이상의 결함 검출 방법들 중 제 1 방법은 상기 하나 이상의 검출기들의 제 1 세트에 의해 생성되는 출력을 이용하고, 상기 하나 이상의 결함 검출 방법들 중 제 2 방법은 상기 제 1 세트와 상이한, 상기 하나 이상의 검출기들의 제 2 세트에 의해 생성되는 출력을 이용한다. 예를 들면, 상기 결함 검출 방법들은 (하나 이상의 파라미터들에 대해 상이한 값들을 가질 수 있거나 또는 가지지 않을 수 있는) 동일한 결함 검출 알고리즘일 수 있지만, 상이한 검출기들에 의해 생성되었던 저장된 출력의 형태로 상기 결함 검출 알고리즘에 대한 상이한 입력들을 이용할 수 있다. 대안적으로, 상기 결함 검출 방법들은 상이한 검출기들에 의해 생성되는 출력을 이용하는 상이한 결함 검출 알고리즘들을 포함할 수 있다. 이런 방식으로, 실시예들은 비트 불량 유발성(bit failure-causing) 결함들의 검출에 이용함에 대해 동일한 검사 시스템의 상이한 검출기들의 적합성(suitability)을 평가하기 위해 상기 적용 단계의 결과들을 이용할 수 있다. 상기 검출기들의 제 1 및 제 2 세트들은 각각 하나 이상의 검출기들을 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 물리적 위치들의 상기 제 1 부분에 대한 정보를 상기 적용 단계에 대한 핫스팟들로서 저장하는 단계를 포함한다. 예를 들면, 도 1의 단계(108)에 나타낸 바와 같이, 상기 방법은 비트 불량들을 가상 검사에 출력하는 단계를 포함할 수 있다. 특히, 상기 방법은 상기 비트 불량들 또는 상기 비트 불량들 중 일부를 물리적 좌표들을 갖는 핫스팟들로서 가상 검사에 출력 또는 전송하는 단계를 포함할 수 있다. 이와 같이, 본 명세서에서 설명하는 실시예들은 비트맵(bitmap)을 가상 검사기에 대한 핫스팟들로서 이용할 수 있다. 또한, 상기 비트맵 불량들은 가상 검사에 대한 상기 핫스팟 소스들 중 하나로서 이용될 수 있다. 특히, 본 명세서에서 설명하는 바와 같이, 상기 비트맵은 결함들이 상기 검사 시스템에 의해 검출되지 않았던 상기 물리적 위치들의 상기 제 1 부분을 결정하는데 이용될 수 있다. 다음에, 상기 물리적 위치들의 해당 부분은 상기 적용 단계에서 상기 저장된 데이터를 이용하여 수행되는 상기 가상 검사(들)에 대한 상기 핫스팟들로서 지정될 수 있다. 또한, 상기 방법은 비트 대 결함 오버레이(bit to defect overlay) 결과들(적중 및 비적중 불량들(hit and non-hit failures))을 상기 가상 검사기에 핫스팟들로서 제공하는 단계를 포함할 수 있다. 이런 방식으로, 상기 적용 단계는 오직 상기 비트 불량들로부터 결정되는 상기 핫스팟들에서만 다수의 개별적인 "스팟" 검사들을 수행할 수 있다.
전술한 바와 같이, 상기 적용 단계는, 1) 웨이퍼가 이용가능한 가상 검사를 이용하여 검사되었던 단계(100)의 결과들, 및 2) 단계(110)에 나타낸 가상 검사 결과들을 생성하기 위해 단계(108)의 가상 검사에 출력된 비트 불량들을 이용하는 가상 검사기로서의 역할을 할 수 있다. 이런 방식으로, 킬러 결함들의 잠재적인 위치들은 가상 검사에 대한 상기 핫스팟들로서 이용될 수 있다. 또한, 도 1의 단계(112)에 나타낸 바와 같이, 상기 방법은 비트 불량 위치들에 결함들이 있는지 여부를 결정하기 위해 상기 가상 검사 결과들을 이용하는 단계를 포함할 수 있다. 이와 같이, 결함들이 상기 검사 시스템에 의해 수행되는 검사(들) 동안에 누락되었던 상기 위치들은, 상기 비트 불량들을 유발했던 상기 결함들이 발견 또는 식별될 수 있도록, 상기 가상 검사기에 저장된 데이터를 이용하여 재방문될 수 있다. 그러한 결함들은 킬러 결함들이므로(왜냐하면 그들이 상기 비트 불량들을 유발했기 때문에), 일 실시예에서, 상기 방법은 상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 결함들을 킬러 결함들로서 지정하는 단계를 포함하며, 이는 어떠한 적합한 방식으로든지 수행될 수 있다.
본 명세서에서 설명하는 실시예들과 대조적으로, 현재, 알려진 DOI들은 가상 검사들을 포함하는 검사들에 대한 핫스팟들로서 이용될 수 있다. 그러나, 전술한 바와 같이, 결함이 킬러 결함인지 아닌지 여부는 검증하기에 간단하지 않다. 킬러 결함은 경험과 크기, 분류 및 위치와 같은 결함 특성들에 기초하여 DOI로부터 식별될 수 있다. 그러나, 상기 DOI는 검증될 수 없기 때문에, 그러한 핫스팟들을 이용하여 수행되는 검사들은 정확하지 않을 것이며 전적으로 과학적이지는 않다.
다른 실시예에서, 상기 결함 검출 방법(들)을 적용하는 단계는, 상기 하나 이상의 결함 검출 방법들 중 하나를 변경하는 단계에 있어서, 상기 저장된 출력에 상기 하나 이상의 결함 검출 방법들 중 다른 하나를 적용함으로써 검출되는 결함들에 따라, 상기 저장된 출력에 적용되는 상기 하나 이상의 결함 검출 방법들 중 하나를 변경하는 단계를 포함한다. 예를 들면, 도 1의 단계(114)에 나타낸 바와 같이, 결함이 비트 불량 위치들에서 검출되지 않은 경우, 상기 방법은 상기 검사 레시피 파라미터들을 변경하는 단계(즉, 상기 가상 검사 결과들을 생성하기 위해 이용되는 상기 결함 검출 방법의 파라미터들을 변경하는 단계)를 포함할 수 있다. 이런 방식으로, 상기 적용 단계는, 결함들이 상기 비트 불량 위치들에서 검출될 때까지, 상기 결함 검출 방법(들)을 적용하는 단계, 상기 결함들을 상기 비트 불량들과 비교하는 단계, 및 상기 결함 검출 방법(들)의 하나 이상의 파라미터들을 변경하는 단계를 반복적으로 포함할 수 있다. 변경되는 상기 결함 검출 방법(들)의 하나 이상의 파라미터들은 본 명세서에서 설명하는 결함 검출 알고리즘 파라미터들, 상기 결함 검출 알고리즘 자체, 또는 (예를 들면, 상이한 검출기에 의해 생성되는 출력을 상기 결함 검출 알고리즘으로의 입력으로 사용하여) 상기 결함 검출 알고리즘으로의 입력 중 어떤 것이든 포함할 수 있다.
일부 실시예들에서, 상기 적용 단계 및 본 명세서에서 더 설명하는 웨이퍼 검사 공정을 생성하는 단계는 사용자에 의해 수행될 수 있다. 예를 들면, 일부 실시예들에서, 상기 방법은 상기 하나 이상의 결함 검출 방법들에 대해 사용자로부터 입력을 획득하는 단계를 포함한다. 특히, 사용자 또는 엔지니어는 상기 가상 검사기의 상기 검사 파라미터들의 미세 조정(fine tune)에 전술한 핫스팟들에 관한 정보를 이용할 수 있다. 이런 방식으로, 가상 검사기 상에서, 상기 엔지니어는 상기 비트 불량들의 상기 위치들 상에서 결함들을 발견하기 위해 검사 레시피 파라미터들을 변경할 수 있다.
상기 방법은 또한 상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여 웨이퍼 검사 공정을 생성하는 단계를 포함한다. 도 1의 단계(116)에 나타낸 바와 같이, 예를 들면, 상기 방법은, 단계(106)에서 식별된 적중들 및 단계(112)에서 식별되는 비트 불량 위치들에서 결함들을 검출하는데 이용되는 상기 결함 검출 방법(들)에 기초하여, 검사 레시피 파라미터들을 생성하는 단계를 포함할 수 있다. 예를 들면, 상기 적용 단계에서 사용되는 상기 결함 검출 방법(들) 각각에 의해 검출되었던 상기 결함들은 상기 결함 검출 방법(들) 중 어떤 것이 상기 검사 시스템에 의해 누락되었던 결함들을 검출하는데 있어서 가장 성공적인지를 결정하기 위해 평가될 수 있다. 가장 성공적이었던 상기 결함 검출 방법(들)은 상기 웨이퍼 검사 공정에 포함되도록 선택될 수 있다.
상기 적용 단계에서 상기 결함 검출 방법(들)에 의해 검출되는 결함들은 비트 불량들에 대응하는 물리적 위치들에 위치할 것이기 때문에, 상기 적용 단계에서 검출되는 상기 결함들은 대부분 킬러 결함들을 포함할 것이다. 이런 방식으로, 상기 검출 방법(들)은, 상기 결함 검출 방법(들) 각각에 의해 검출되었거나 또는 검출될 수 있는 상기 킬러 결함들에 기초하여, 선택될 수 있다. 이와 같이, 본 명세서에서 설명하는 실시예들은 대부분의 킬러 결함들을 캡처하는 검사 레시피 파라미터들을 생성할 수 있다.
웨이퍼 검사 공정을 생성하는 단계는 또한 (상기 스캐닝시에 상기 웨이퍼 상의 결함들을 검출하기 위해 상기 검사 시스템에 의해 이용되는 상기 검사 공정과 같은) 기존의 검사 공정을 변경하는 단계를 포함할 수 있다. 이와 같이, 상기 웨이퍼 검사 공정을 생성하는 단계는 킬러 결함들을 캡처하기 위해 검사 레시피를 최적화하는데 이용될 수 있다. 그러나, 상기 웨이퍼 검사 공정은 새롭게 생성되는 검사 공정(예를 들면, "맨 처음 기초부터(from scratch)" 생성되는 웨이퍼 검사 공정)일 수 있다. 또한, 상기 웨이퍼 검사 공정을 생성하는 단계는 (상기 "레시피(recipe)"라는 용어가 공정을 수행하기 위해 시스템에 의해 사용될 수 있는 명령어들의 세트를 말하는 경우에) 실제 검사 레시피를 생성하는 단계, 또는 단순히 상기 실제 검사 레시피를 생성하기 위해 다른 시스템 또는 방법에 의해 이용될 수 있는 정보를 생성하는 단계를 포함할 수 있다.
상기 저장 단계, 분리 단계, 적용 단계, 및 생성 단계는, 본 명세서에서 더 설명되는 바와 같이 구성될 수 있는, 컴퓨터 시스템을 이용하여 수행될 수 있다.
전술한 바와 같이, 상기 웨이퍼의 상이한 층들은 스캐닝될 수 있고, 상기 물리적 위치들은 상기 상이한 층들의 적어도 두 층 상에 있을 수 있다. 그러한 일 실시예에서, 상기 웨이퍼 검사 공정은 상기 상이한 층들 중 하나 이상에 대해 생성된다. 예를 들면, 상기 가상 검사는 상이한 층들에 대해 수행될 수 있기 때문에, 상기 비트 불량들을 유발시켰던 결함들은 상이한 층들에 대한 상기 가상 검사들에 의해 검출될 수 있다. 상기 웨이퍼 검사 공정 생성 단계는, 상이한 층들에 대한 상이한 검사 공정들을 생성 또는 변경하기 위해, 해당 정보를 고려할 수 있다. 그러므로, 본 명세서에서 상기 "웨이퍼 검사 공정"이라는 용어는 전체 웨이퍼 제조 공정에 걸쳐서 상이한 시기에 상기 웨이퍼에 대해 및 상이한 층들에 대해 수행될 수 있는 모든 검사들 중 하나 이상의 어떠한 조합을 말한다. 이와 같이, 본 명세서에서 설명하는 실시예들은, 비트 불량-유발성 결함이 위치한 층에 관계없이 상기 비트 불량-유발성 결함이 검출될 수 있도록, 웨이퍼 상의 어떠한 층에 대해서도 검사 공정을 최적화할 수 있다. 결과적으로, 상기 웨이퍼 검사 공정 생성 단계의 출력은 하나 초과의 웨이퍼 층에 대한 하나 초과의 검사 레시피를 포함할 수 있다.
일 실시예에서, 상기 웨이퍼 검사 공정을 생성하는 단계는 상기 웨이퍼 검사 공정에 대한 하나 이상의 결함 검출 방법들 중 적어도 하나, 및 상기 하나 이상의 결함 검출 방법들 중 상기 적어도 하나에 입력될 상기 웨이퍼 검사 공정시의 출력을 생성하기 위해 이용될 하나 이상의 검출기들 중 적어도 하나를 선택하는 단계를 포함한다. 예를 들면, 전술한 바와 같이, 상기 적용 단계는, 비트 불량-유발성 결함들을 검출하는데 이용하기 위한 다수의 검출기들의 적합성이 평가될 수 있도록, 수행될 수 있다. 이런 방식으로, 상기 생성 단계는 상기 웨이퍼 검사 공정에 대한 결함 검출 방법(들)을 선택하는 단계 뿐만 아니라 출력이 상기 웨이퍼 검사 공정에 이용될 검출기(들)을 선택하는 단계를 포함할 수 있다. 상기 생성 단계는, 상기 웨이퍼 검사 공정에 이용하기 위한 검사 시스템에 포함되는, 상기 검출기들 모두 또는 단지 상기 검출기(들)의 서브세트만을 선택할 수 있다. 또한, 상기 생성 단계는 상이한 검출기(들) 또는 검출기들의 상이한 서브세트들이 상이한 결함 검출 알고리즘들과 함께 이용되어야 한다는 것을 결정할 수 있다. 이런 방식으로, 상기 웨이퍼 검사 공정은: a) 상기 실제 검사 공정(들)에서의 상기 출력, 및 b) 상기 가상 검사 공정(들)에서의 상기 저장된 출력에 적용되는 상이한 결함 검출 방법들; 뿐만 아니라 2) 상기 저장된 출력을 생성하는데 사용되었던 어떤 상이한 광학적 파라미터들 중에서 선택함으로써, 생성될 수 있다. 예를 들면, 상기 저장된 출력 중 일부는 상이한 조명(illumination) 파라미터들을 사용하여 생성되었을 수도 있으며, 상기 방법은, 상기 적용 단계의 결과들에 기초하여, 상기 조명 파라미터들 중 어떤 것이 상기 웨이퍼 검사 공정에 이용하기에 가장 적합한지를 결정할 수 있다.
일부 실시예들에서, 상기 웨이퍼 검사 공정을 생성하는 단계는, 상기 물리적 위치들의 상기 제 2 부분에서 상기 검사 시스템에 의해 상기 웨이퍼 상에서 검출되는 결함들과 함께 상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 상기 웨이퍼 검사 공정을 생성하는 단계를 포함한다. 예를 들면, 전술한 바와 같이, 상기 방법은, 상기 검사 시스템에 의해 검출되는 상기 결함들에서의 적중들을 검출하는데 이용되는 상기 결함 검출 방법(들) 및 상기 가상 검사에 있어서 비트 불량 위치들에서 결함들을 검출하는데 이용되는 상기 결함 검출 방법(들)에 기초하여, 검사 레시피 파라미터들을 생성하는 단계를 포함할 수 있다. 그러한 일례에서, 상기 적중들을 검출했던 상기 결함 검출 방법(들) 및 상기 가상 검사에 있어서 비트 불량 위치들에서 상기 결함들을 검출했던 상기 결함 검출 방법(들)은 모두 상기 웨이퍼 검사 공정에 이용되도록 선택될 수 있다.
다른 실시예에서, 상기 결함 검출 방법(들)을 적용하는 단계는, 상기 물리적 위치들의 상기 제 1 및 제 2 부분들에서 상기 결함들을 검출하기 위해, 상기 하나 이상의 결함 검출 방법(들)을 상기 물리적 위치들의 상기 제 1 및 제 2 부분들에 대응하는 상기 저장된 출력에 적용하는 단계를 포함한다. 예를 들면, 도 1의 단계(118)에 나타낸 바와 같은 선택적인(optional) 단계에서, 상기 방법은 의심되는 결함 유발(defect-induced) 비트 불량들에서 필터링하는(filtering) 단계를 포함할 수 있다. 특히, 단계(106)에서 상기 비트 불량들을 유발하는 용의물들(suspects)로서 식별되는 상기 결함들은, 상기 핫스팟들과 함께 그러한 결함들의 위치들을 상기 가상 검사에 전송함으로써, 상기 가상 검사에서 고려될 수 있다. 이런 방식으로, 결함들이 검출되었고 비트 불량들을 유발시킨 것으로 의심되는 상기 물리적 위치들은, 결함들이 검출되지 않았던 상기 물리적 위치들과 함께, 상기 가상 검사에 전송될 수 있다. 그러한 일 실시예에서, 상기 웨이퍼 검사 공정을 생성하는 단계는, 상기 물리적 위치들의 상기 제 1 및 제 2 부분들에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 상기 웨이퍼 검사 공정을 생성하는 단계를 포함한다. 예를 들면, 상기 가상 검사(들)은, 상기 실시예들에 의해 생성되는 상기 웨이퍼 검사 공정에 의해 검출될 수 있는 킬러 결함들의 총 수를 최대화하도록 시도하기 위해, 상기 비트 불량들의 모든 위치들에서 결함 검출을 수행할 수 있다.
도 2에 나타낸 표는 킬러 결함 검증 공정이 수행될 수 있는 방법의 일례를 도시한 것이다. 이 예에서, 세 가지 레시피들(레시피들 1, 2 및 3)을 포함하는 레시피들(200)은 파라미터들(202, 204 및 206) 중 적어도 하나에 대한 상이한 설정들을 갖는 상이한 검사 레시피들이다. 그러므로, 레시피들 1, 2 및 3은 본 명세서에서 더 설명하는 바와 같이 평가되는 상기 결함 검출 방법들일 수 있다. 도 2에 나타낸 바와 같이, 레시피 1은 파라미터 1에 대한 값 X, 파라미터 2에 대한 값 A, 및 파라미터 3에 대한 값 P를 포함할 수 있다. 레시피 2는 파라미터 1에 대한 값 Y, 파라미터 2에 대한 값 B, 및 파라미터 3에 대한 값 Q를 포함할 수 있다. 레시피 3은 파라미터 1에 대한 값 Z, 파라미터 2에 대한 값 C, 및 파라미터 3에 대한 값 R를 포함할 수 있다. 그러한 일례에서, 파라미터 2에 대한 값들 A, B 및 C가 동일할 수 있고 파라미터 3에 대한 값들 P, Q 및 R이 동일할 수 있으면서, 파라미터 1에 대한 상기 값들 X, Y 및 Z는 서로 상이할 수 있다. 물론, 상기 파라미터들에 대해 상이하고 동일한 값들의 다른 어떤 조합이 본 발명에서 설명하는 실시예들에서 사용되고 평가될 수 있다. 도 2에서 단지 3 개의 파라미터들이 나타나 있지만, 상기 레시피들은 (나타낸 것보다 크거나 작은) 파라미터들의 어떠한 적합한 수든지 포함할 수 있다.
검사되는 웨이퍼가 (예를 들면, 웨이퍼 분류 기능 테스트에 의해) 테스트되는 경우, 상기 비트 불량들은 본 명세서에서 더 설명하는 바와 같이 상기 검사된 결함들과 중첩하는데 이용될 수 있으며, 이는 비트 대 결함 오버레이 (Bit to Defect Overlay) 결과들(208)을 생성할 수 있다. 비트 불량은 수율 손실(yield loss)이므로, 동일한(또는 실질적으로 동일한) 위치/좌표에서의 결함들은 킬러 결함으로 간주될 것이다. 도 2에 나타낸 예에서, 어떤 좌표계(예를 들면, 비트맵 좌표 또는 물리적 웨이퍼 또는 검사 시스템 좌표)에서 상기 결함들 및 비트 불량들의 위치들을 보여주는 맵(214)에 나타낸 바와 같은 비트 불량(212)으로서 정확한 위치 상의 결함(예를 들면, 결함(210))이 있기 때문에, 레시피 2는 적중을 갖는다. 상기 비트 불량의 위치에서 또는 그 근처에서 발견되는 결함들이 없기 때문에, 레시피들 1 및 3은 적중을 갖지 않는다. 상기 비트 대 결함 오버레이의 결과들은 또한, 도 2에 나타낸 바와 같이, 레시피들 1 및 3에 대해 "적중 없음(No Hit)" 결과들 및 레시피 2에 대해 "적중(Hit)" 결과들을 포함하는 검증(verification, 216)으로서 출력될 수도 있다. 따라서, 레시피 2가 킬러 결함들을 캡처하기에 가장 좋은 설정들을 갖는 것으로 결론내릴 수 있다. 이런 방식으로, 본 명세서에서 설명하는 실시예들은, 킬러 결함들을 캡처하고 수율 편위(yield excursion)를 모니터링하기 위해, 결함 엔지니어들이 최선의 검사 레시피들을 설정하는 것을 돕는데 이용될 수 있다.
전술한 방법의 실시예들은 각각 본 명세서에서 설명하는 다른 어떤 방법(들)의 다른 어떤 단계(들)을 포함할 수 있다. 나아가, 전술한 방법의 실시예들은 각각 본 명세서에서 설명하는 시스템들 중 어떠한 것에 의해서도 수행될 수 있다.
본 명세서에서 설명하는 모든 방법들은 상기 방법 실시예들의 하나 이상의 단계들의 결과들을 컴퓨터 판독 가능한 저장 매체에 저장하는 단계를 포함할 수 있다. 상기 결과들은 본 명세서에서 설명하는 결과들 중 어떠한 것도 포함할 수 있으며, 본 발명이 속하는 기술분야에 알려진 어떠한 방식으로도 저장될 수 있다. 상기 저장 매체는 본 명세서에서 설명하는 어떠한 저장 매체라도 또는 본 발명이 속하는 기술분야에 알려진 다른 어떤 적합한 저장 매체라도 포함할 수 있다. 상기 결과들이 저장된 후에, 상기 결과들은 상기 저장 매체에서 액세스될 수 있고 본 명세서에서 설명하는 방법 또는 시스템 실시예들의 어떠한 것에 의해서도 이용될 수 있으며, 사용자에게 표시하기 위해 형식화될(formatted) 수 있고, 다른 소프트웨어 모듈, 방법, 또는 시스템 등에 의해 이용될 수 있다.
추가적인 실시예는, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법을 수행하기 위한 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들을 저장하는, 비일시적 컴퓨터 판독 가능한 매체에 관한 것이다. 그러한 일 실시예가 도 3에 나타나 있다. 특히, 도 3에 나타낸 바와 같이, 컴퓨터 판독 가능한 매체(300)는 컴퓨터 시스템(304) 상에서 실행가능한 프로그램 명령어들(302)을 포함한다. 상기 컴퓨터 구현 방법은 전술한 방법의 저장, 분리, 적용 및 생성 단계들을 포함한다. 상기 프로그램 명령어들이 실행가능한 상기 컴퓨터 구현 방법은 본 명세서에서 설명하는 다른 어떤 단계(들)를 포함할 수 있다.
본 명세서에서 설명하는 것들과 같은 방법들을 구현하는 프로그램 명령어들(302)은 컴퓨터 판독 가능한 매체(300) 상에 저장될 수 있다. 상기 컴퓨터 판독가능한 매체는, 자기적 또는 광학적 디스크, 또는 자기 테이프 또는 본 발명이 속하는 기술분야에 알려진 다른 어떤 적합한 비일시적 컴퓨터 판독 가능한 매체와 같은, 저장 매체일 수 있다.
상기 프로그램 명령어들은, 무엇보다, 프로시저 기반 기법들(procedure-based techniques), 컴포넌트 기반 기법들(component-based techniques), 및/또는 객체 지향 기법들(object-oriented techniques)을 포함하여, 다양한 방식들 중 어떠한 방식으로도 구현될 수 있다. 예를 들면, 상기 프로그램 명령어들은, 원하는 대로, 액티브 X 컨트롤들(Active X controls), C++ 객체들(C++ objects), 자바빈스(JavaBeans), 마이크로소프트 파운데이션 클래스들(Microsoft Foundation Classes, "MFC"), 또는 다른 기술들 또는 방법들(methodologies)을 이용하여 구현될 수 있다.
상기 컴퓨터 시스템은, 개인 컴퓨터 시스템, 화상(image) 컴퓨터, 메인프레임(mainframe) 컴퓨터 시스템, 워크스테이션(workstation), 네트워크 기기(network appliance), 인터넷 기기(Internet appliance), 또는 다른 장치를 포함하여, 다양한 형태를 취할 수 있다. 일반적으로, 상기 "컴퓨터 시스템"이라는 용어는 메모리 매체로부터 명령어들을 실행하는 하나 이상의 프로세서들을 갖는 어떤 장치라도 포괄하도록 폭넓게 정의될 수 있다. 상기 컴퓨터 시스템은 또한, 병렬 프로세서와 같이, 본 발명이 속하는 기술분야에 알려진 어떠한 적합한 프로세서라도 포함할 수 있다. 또한, 상기 컴퓨터 시스템은, 독립형 장치(standalone) 아니면 네트워크화된 도구(networked tool)로서, 고속의 처리 및 소프트웨어를 갖는 컴퓨터 플랫폼을 포함할 수 있다.
추가적인 실시예는 웨이퍼 검사 공정을 생성하도록 구성된 시스템에 관한 것이다. 그러한 시스템의 일 실시예가 도 4에 나타나 있다. 상기 시스템은 웨이퍼(402) 상의 결함들을 검출하기 위해 상기 웨이퍼(402)를 스캐닝하도록 구성된 검사 서브시스템(400)을 포함한다. 상기 검사 서브시스템은, 광학적 또는 광 기반(light-based) 검사 서브시스템의 경우에 어떤 적합한 광원 또는 전자빔 기반(electron beam-based) 검사 서브시스템의 경우에 어떤 적합한 전자빔 소스라도 포함할 수 있는, 소스(404)를 포함한다. 상기 검사 서브시스템은 광 기반 검사 서브시스템에 관해 본 명세서에서 더 설명할 것이지만, 상기 검사 서스시스템은 어떤 적합한 방식으로든지 그것을 전자빔 기반 검사 서브시스템으로 만들도록 변경될 수 있다.
상기 광원으로부터의 빛은 상기 빛을 웨이퍼(402)로 향하도록 구성된 빔 스플리터(beam splitter, 406)로 향해질 수 있다. 그러므로, 상기 광원 및 상기 빔 스플리터는, 하나 이상의 집광 렌즈들(condensing lenses), 시준 렌즈들(collimating lenses), 릴레이 렌즈들(relay lenses), 대물 렌즈들(objective lenses), 애퍼처들(apertures), 분광 필터들(spectral filters), 및 편광 구성요소들(polarizing components) 등과 같은, 다른 어떤 적합한 요소들(미도시)이라도 포함할 수 있다. 도 4에 나타낸 바와 같이, 상기 빛은 상기 빔 스플리터에 의해 수직 입사각(normal angle of incidence)으로 상기 웨이퍼를 향하도록 될 수 있다. 그러나, 상기 빛은 거의 수직 입사(near normal incidence) 및 경사 입사(oblique incidence)를 포함하는 어떤 적합한 입사각으로도 상기 웨이퍼를 향하도록 될 수 있다. 또한, 상기 빛 또는 다수의 광선들은 순차적으로 또는 동시에 하나 초과의 입사각으로 상기 웨이퍼를 향하도록 될 수 있다.
웨이퍼(402)는 상기 빛이 상기 웨이퍼로 향하는 동안 스테이지(408) 상에 위치한다. 상기 스테이지는 어떤 적합한 기계적 또는 로봇식의(robotic) 조립체라도 포함할 수 있으며, 상기 빛이 상기 검사 서브시스템에 의해 상기 웨이퍼에 걸쳐서 스캐닝될 수 있도록 상기 빛이 상기 웨이퍼를 향하는 동안 하나 이상의 방향들로 상기 웨이퍼를 이동시키도록 구성될 수 있다. 그러나, 상기 검사 서브시스템은 다른 어떤 적합한 방식으로든지 상기 빛을 상기 웨이퍼에 걸쳐서 스캐닝하도록 구성될 수 있다.
상기 검사 서브시스템은 또한 빔 스플리터(406)를 통과하는, 상기 웨이퍼로부터 반사된 빛을 검출하도록 구성된 검출기(410)를 포함한다. 검출기(410)는 어떤 적합한 검출기라도 포함할 수 있다. 따라서, 검출기(410) 및 빔 스플리터(406)는 상기 검사 서브시스템의 검출 서브시스템의 적어도 일부를 형성할 수 있다. 상기 검출 서브시스템은, 대물 렌즈들, 릴레이 렌즈들, 배율 렌즈들(magnification lenses), 줌 렌즈들(zooming lenses), 애퍼처들, 분광 필터들, 그레이팅들(gratings), 및 편광 구성요소들과 같은, 상기 검출기와 상기 웨이퍼 사이의 광 경로에 위치한 하나 이상의 다른 적합한 요소들(미도시)을 포함할 수 있다. 상기 검출기는 상기 웨이퍼로부터의 반사광을 검출하므로, 상기 검사 서브시스템은 상기 웨이퍼의 명시야(bright field, BF) 검사를 하도록 구성될 수 있다.
상기 검사 서브시스템은 또한, 동시에 또는 순차적으로 상기 웨이퍼로부터의 상이한 빛을 검출하는데 이용될 수 있는, 하나 초과의 검출기를 포함한다. 예를 들면, 도 4에 나타낸 바와 같이, 상기 검사 서브시스템은 상기 웨이퍼로부터 산란되고 렌즈(414)에 의해 모아지는 빛을 검출하는 검출기(412)를 포함할 수 있다. 검출기(412)는 어떤 적합한 검출기라도 포함할 수 있으며, 렌즈(414)는 어떤 적합한 렌즈라도 포함할 수 있다. 그러므로, 검출기(412) 및 렌즈(414)는 상기 검사 서브시스템의 검출 서브시스템의 적어도 일부를 형성한다. 상기 검출 서브시스템은 또한, 검출기(412)와 웨이퍼(402) 사이의 상기 광 경로에 위치하는 전술한 것들과 같은, 하나 이상의 다른 적합한 요소들(미도시)을 포함할 수 있다. 상기 검출기는 상기 웨이퍼로부터의 산란광을 검출하므로, 상기 검사 서브시스템은 상기 웨이퍼의 암시야(dark field, DF) 검사를 하도록 구성될 수 있다.
그러므로, 상기 검사 서브시스템은, 순차적으로 또는 동시에 수행될 수 있는, BF 및 DF 검사를 하도록 구성될 수 있다. 또한, 상기 검사 서브시스템은, 상기 웨이퍼로부터의 반사광 또는 산란광을 검출하도록 구성될 수 있는 추가적인 검출 서브시스템들을 형성할 수 있는, 추가적인 검출기들(미도시)을 포함할 수 있다.
상기 시스템은 또한, 본 명세서에서 설명하는 바와 같이 수행될 수 있는, 본 명세서에서 설명하는 상기 저장, 분리, 적용, 및 생성 단계들을 수행하도록 구성된 컴퓨터 서브시스템(416)을 포함한다. 예를 들면, 컴퓨터 서브시스템(416)은, 상기 컴퓨터 서브시스템이 상기 검사 서브시스템의 하나 이상의 검출기들의 출력을 수신할 수 있도록, "유선의" 및/또는 "무선의" 전송 매체들(transmission media)을 포함할 수 있는 하나 이상의 전송 매체들(미도시)에 의해 검출기들(410, 412)에 결합될 수 있다. 다음에, 상기 컴퓨터 서브시스템은 상기 웨이퍼 상의 결함들을 검출하기 위해 상기 출력을 이용할 수 있으며, 본 명세서에서 설명하는 바와 같이 상기 출력을 저장할 수 있다. 대안적으로, 상기 검사 서브시스템은 상기 웨이퍼 상의 결함들을 검출하도록 구성된 하나의 컴퓨터 서브시스템을 포함할 수 있으며, 상기 시스템은, 본 명세서에서 설명하는 바와 같이, 스캐닝시 상기 검출기(들)의 상기 출력을 저장하도록 구성된 다른, 상이한 컴퓨터 서브시스템을 포함할 수 있다. 그러므로, 상기 컴퓨터 서브시스템들 중 하나는, 상기 다른 하나의 컴퓨터 서브시스템이, 본 명세서에서 설명하는 바와 같이, 가상 검사기로서 구성 및 이용될 수 있는 반면, 결함 검출에 이용될 수 있다. 상기 컴퓨터 서브시스템 및 상기 시스템은 본 명세서에서 설명하는 다른 어떤 단계(들)을 수행하도록 구성될 수 있으며, 본 명세서에서 설명하는 바와 같이 더 구성될 수 있다. 상기 컴퓨터 서브시스템은 또한 Bhaskar 등에 의한 상기 참조된 특허에 설명된 바와 같이 더 구성될 수도 있다.
도 4는 본 명세서에서 설명하는 시스템 실시예들에 포함될 수 있는 검사 서브시스템의 한 가지 구성을 일반적으로 도시하기 위해 본 명세서에서 제공된다는 것을 주지해야 할 것이다. 자명하게, 본 명세서에서 설명하는 상기 검사 서브시스템 구성은, 상업적인 검사 시스템 설계시 통상적으로 수행되는 바와 같이, 상기 검사 서브시스템의 성능을 최적화하기 위해 변경될 수 있다. 또한, 본 명세서에서 설명하는 상기 시스템들은 (예를 들면, 기존 검사 시스템에 본 명세서에서 설명하는 기능을 추가함으로써), 캘리포니아 밀피타스(Milpitas) 소재의 KLA-Tencor사로부터 상업적으로 이용가능한 장비들의 Puma 90xx, 91xx, 및 93xx 시리즈와 같은, 기존 검사 시스템을 이용하여 구현될 수 있다. 그러한 일부 시스템들에 대해, 본 명세서에서 설명하는 상기 방법들은 (예를 들면, 상기 시스템의 다른 기능에 부가하여) 상기 시스템의 선택적인 기능으로서 제공될 수 있다. 대안적으로, 본 명세서에서 설명하는 상기 시스템은 완전히 새로운 시스템을 제공하기 위해 "맨 처음부 기초부터(from scratch)" 설계될 수 있다.
본 발명의 다양한 측면들의 추가적인 변형들 및 대안적인 실시예들이 본 설명을 고려하여 본 발명이 속하는 기술분야의 숙련된 자들에게 명확해질 것이다. 예를 들면, 비트 불량들 및 가상 검사를 이용하여 웨이퍼 검사 공정을 생성하는 방법들 및 시스템들이 제공된다. 따라서, 본 설명은 단지 예시적인 것으로 해석되어야 하며, 본 발명이 속하는 기술분야의 숙련된 자들에게 본 발명을 수행하는 일반적인 방식을 알려주는 것을 목적으로 한다. 본 명세서에 나타내고 설명한 본 발명의 형태들은 현재 바람직한 실시예들로서 취해져야 하는 것으로 이해되어야 할 것이다. 요소들 및 물질들은 본 명세서에서 도시하고 설명한 것들에 대해 대체될 수 있고, 부품들 및 공정들은 반대로 될 수 있으며, 본 발명의 어떤 특징들은 독립적으로 이용될 수 있는데, 이 모든 것은 본 발명의 본 설명의 이점을 가진 후에 본 발명이 속하는 기술분야의 숙련된 자에게 명확해질 것이다. 본 명세서에서 설명하는 상기 요소들에 있어서, 다음의 청구항들에서 기술된 본 발명의 사상 및 범위를 벗어나지 않고, 변경이 이루어질 수 있다.

Claims (20)

  1. 웨이퍼 검사 공정을 생성하는 컴퓨터 구현(computer-implemented) 방법에 있어서,
    웨이퍼 상의 결함들(defects)을 검출하기 위해 검사 시스템(inspection system)으로 상기 웨이퍼를 스캐닝하는 단계;
    상기 스캐닝시에 상기 검사 시스템의 하나 이상의 검출기(detector)들의 출력을, 상기 출력이 상기 웨이퍼 상에서 검출되는 상기 결함들에 대응하는지 여부와 관계없이, 저장하는 단계;
    상기 웨이퍼의 테스트에 의해 검출되는 비트 불량들(bit failures)에 대응하는 상기 웨이퍼 상의 물리적 위치들(physical locations)을, 상기 결함들이 검출되지 않았던 상기 물리적 위치들의 제 1 부분 및 상기 결함들이 검출되었던 상기 물리적 위치들의 제 2 부분으로 분리하는 단계;
    상기 물리적 위치들의 상기 제 1 부분에서 결함들을 검출하기 위해, 하나 이상의 결함 검출 방법들을 상기 물리적 위치들의 상기 제 1 부분에 대응하는 상기 저장된 출력에 적용하는 단계; 및
    상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 웨이퍼 검사 공정을 생성하는 단계
    를 포함하며,
    상기 저장하는 단계, 분리하는 단계, 적용하는 단계, 및 생성하는 단계는 컴퓨터 시스템으로 수행되는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼는 상기 스캐닝 단계 이외에 상기 방법의 어떤 단계에 대해서도 이용되지 않는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  3. 제 1 항에 있어서,
    상기 테스트의 결과들에 기초하여, 상기 비트 불량들에 대응하는 상기 웨이퍼 상의 상기 물리적 위치들을 결정하는 단계를 더 포함하는, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  4. 제 1 항에 있어서,
    상기 검사 시스템은 광학적(optical) 또는 전자빔(electron beam) 검사 시스템을 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  5. 제 1 항에 있어서,
    상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들을 킬러 결함들(killer defects)로서 지정하는 단계를 더 포함하는, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  6. 제 1 항에 있어서,
    상기 분리하는 단계는, 상기 검사 시스템에 의해 보고되는 상기 결함들의 좌표들을 상기 물리적 위치들의 좌표들과 비교하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  7. 제 1 항에 있어서,
    상기 분리하는 단계는, 상기 검사 시스템에 의해 보고되는 상기 결함들의 좌표들을 비트맵 도메인(bitmap domain)으로 변환하는 단계 및 상기 비트 불량들의 비트맵 도메인 좌표들을 상기 검사 시스템에 의해 검출되는 상기 결함들의 비트맵 도메인 좌표들과 비교하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  8. 제 1 항에 있어서,
    상기 물리적 위치들의 상기 제 1 부분에 대한 정보를, 상기 적용하는 단계에 대한 핫스팟들(hot spots)로서 저장하는 단계를 더 포함하는, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  9. 제 1 항에 있어서,
    상기 적용하는 단계는, 상기 저장된 출력에 적용되는 상기 하나 이상의 결함 검출 방법들 중 하나를, 상기 하나 이상의 결함 검출 방법들 중 다른 하나를 상기 저장된 출력에 적용함으로써 검출되는 상기 결함들에 따라, 변경하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  10. 제 1 항에 있어서,
    상기 스캐닝하는 단계는, 상이한 층들이 상기 웨이퍼 상에 형성된 후에, 상기 상이한 층들 상의 상기 결함들을 검출하기 위해 상기 검사 시스템으로 상기 웨이퍼를 스캐닝하는 단계를 포함하고, 상기 물리적 위치들은 상기 상이한 층들 중 적어도 두 층 상의 물리적 위치들을 포함하며, 및 상기 웨이퍼 검사 공정은 상기 상이한 층들 중 하나 이상의 층들에 대해 생성되는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  11. 제 1 항에 있어서,
    상기 하나 이상의 결함 검출 방법들에 대해 사용자로부터 입력을 획득하는 단계를 더 포함하는, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  12. 제 1 항에 있어서,
    상기 하나 이상의 결함 검출 방법들은 동일한 결함 검출 알고리즘의 하나 이상의 파라미터들에 대해 상이한 값들을 갖는 동일한 결함 검출 알고리즘을 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  13. 제 1 항에 있어서,
    상기 하나 이상의 결함 검출 방법들은 상이한 결함 검출 알고리즘들을 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  14. 제 1 항에 있어서,
    상기 하나 이상의 결함 검출 방법들 중 제 1 방법은, 상기 하나 이상의 검출기들의 제 1 세트에 의해 생성되는 출력을 이용하고, 상기 하나 이상의 결함 검출 방법들 중 제 2 방법은 상기 제 1 세트와 상이한 상기 하나 이상의 검출기들의 제 2 세트에 의해 생성되는 출력을 이용하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  15. 제 1 항에 있어서,
    상기 웨이퍼 검사 공정을 생성하는 단계는, 상기 웨이퍼 검사 공정에 대한 상기 하나 이상의 결함 검출 방법들 중 적어도 하나, 및 상기 하나 이상의 결함 검출 방법들 중 상기 적어도 하나에 입력될 상기 웨이퍼 검사 공정시의 출력을 생성하기 위해 이용될 상기 하나 이상의 검출기들 중 적어도 하나를 선택하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  16. 제 1 항에 있어서,
    상기 생성하는 단계는, 상기 물리적 위치들의 상기 제 2 부분에서 상기 검사 시스템에 의해 상기 웨이퍼 상에서 검출되는 결함들과 함께 상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 상기 웨이퍼 검사 공정을 생성하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  17. 제 1 항에 있어서,
    상기 적용하는 단계는, 상기 물리적 위치들의 상기 제 1 및 제 2 부분들에서 상기 결함들을 검출하기 위해, 상기 하나 이상의 결함 검출 방법들을 상기 물리적 위치들의 상기 제 1 및 제 2 부분들에 대응하는 상기 저장된 출력에 적용하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  18. 제 17 항에 있어서,
    상기 생성하는 단계는, 상기 물리적 위치들의 상기 제 1 및 제 2 부분들에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 상기 웨이퍼 검사 공정을 생성하는 단계를 포함하는 것인, 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법.
  19. 웨이퍼 검사 공정을 생성하는 컴퓨터 구현 방법을 수행하는 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들을 저장하는, 비일시적 컴퓨터 판독 가능한 매체에 있어서,
    상기 컴퓨터 구현 방법은,
    웨이퍼 상의 결함들을 검출하기 위해 수행되는 상기 웨이퍼의 스캐닝시, 검사 시스템의 하나 이상의 검출기들의 출력을, 상기 출력이 상기 웨이퍼 상에서 검출되는 상기 결함들에 대응하는지 여부와 관계없이, 저장하는 단계;
    상기 웨이퍼의 테스트에 의해 검출되는 비트 불량들에 대응하는 상기 웨이퍼 상의 물리적 위치들을, 상기 결함들이 검출되지 않았던 상기 물리적 위치들의 제 1 부분 및 상기 결함들이 검출되었던 상기 물리적 위치들의 제 2 부분으로 분리하는 단계;
    상기 물리적 위치들의 상기 제 1 부분에서 결함들을 검출하기 위해, 하나 이상의 결함 검출 방법들을 상기 물리적 위치들의 상기 제 1 부분에 대응하는 상기 저장된 출력에 적용하는 단계; 및
    상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 웨이퍼 검사 공정을 생성하는 단계를 포함하는 것인, 비일시적 컴퓨터 판독 가능한 매체.
  20. 웨이퍼 검사 공정을 생성하도록 구성된 시스템에 있어서,
    웨이퍼 상의 결함들을 검출하기 위해 웨이퍼를 스캐닝하도록 구성된 검사 서브시스템(inspection subsystem); 및
    컴퓨터 서브시스템(computer subsystem)을 포함하며,
    상기 컴퓨터 서브시스템은,
    상기 스캐닝시에 검사 시스템의 하나 이상의 검출기들의 출력을, 상기 출력이 상기 웨이퍼 상에서 검출되는 상기 결함들에 대응하는지 여부와 관계없이, 저장하고,
    상기 웨이퍼의 테스트에 의해 검출되는 비트 불량들에 대응하는 상기 웨이퍼 상의 물리적 위치들을, 상기 결함들이 검출되지 않았던 상기 물리적 위치들의 제 1 부분 및 상기 결함들이 검출되었던 상기 물리적 위치들의 제 2 부분으로 분리하고,
    상기 물리적 위치들의 상기 제 1 부분에서 결함들을 검출하기 위해, 하나 이상의 결함 검출 방법들을 상기 물리적 위치들의 상기 제 1 부분에 대응하는 상기 저장된 출력에 적용하고,
    상기 물리적 위치들의 상기 제 1 부분에서 상기 하나 이상의 결함 검출 방법들에 의해 검출되는 상기 결함들에 기초하여, 웨이퍼 검사 공정을 생성하도록 구성되는 것인, 웨이퍼 검사 공정을 생성하도록 구성된 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9277186B2 (en) * 2012-01-18 2016-03-01 Kla-Tencor Corp. Generating a wafer inspection process using bit failures and virtual inspection
US20140245066A1 (en) * 2013-02-27 2014-08-28 Lionel J. Riviere-Cazaux Scan diagnosis analysis using callout clustering
US20140282327A1 (en) * 2013-03-14 2014-09-18 Nvidia Corporation Cutter in diagnosis (cid) a method to improve the throughput of the yield ramp up process
US9338134B2 (en) 2013-03-27 2016-05-10 Fortinet, Inc. Firewall policy management
US9355208B2 (en) * 2013-07-08 2016-05-31 Kla-Tencor Corp. Detecting defects on a wafer
TWI548013B (zh) * 2014-03-04 2016-09-01 旺宏電子股份有限公司 結合實體座標之位元失效偵測方法
US9470743B2 (en) * 2014-03-04 2016-10-18 Nvidia Corporation Dynamic yield prediction
US10127653B2 (en) * 2014-07-22 2018-11-13 Kla-Tencor Corp. Determining coordinates for an area of interest on a specimen
US9816939B2 (en) * 2014-07-22 2017-11-14 Kla-Tencor Corp. Virtual inspection systems with multiple modes
US10133263B1 (en) 2014-08-18 2018-11-20 Kla-Tencor Corporation Process condition based dynamic defect inspection
US10267746B2 (en) 2014-10-22 2019-04-23 Kla-Tencor Corp. Automated pattern fidelity measurement plan generation
US9830421B2 (en) * 2014-12-31 2017-11-28 Kla-Tencor Corp. Alignment of inspection to design using built in targets
US10012599B2 (en) * 2015-04-03 2018-07-03 Kla-Tencor Corp. Optical die to database inspection
US10018571B2 (en) * 2015-05-28 2018-07-10 Kla-Tencor Corporation System and method for dynamic care area generation on an inspection tool
US9916965B2 (en) * 2015-12-31 2018-03-13 Kla-Tencor Corp. Hybrid inspectors
EP3270788B1 (en) 2016-05-20 2021-09-29 Shanghai United Imaging Healthcare Co., Ltd. System and method for computed tomography
CN110709887B (zh) * 2017-01-18 2023-10-24 Asml荷兰有限公司 级联缺陷检查
JP7209513B2 (ja) * 2018-11-21 2023-01-20 三菱電機株式会社 半導体チップの製造方法および半導体ウェハ
JP7404009B2 (ja) * 2019-09-19 2023-12-25 キオクシア株式会社 加工情報管理システム及び加工情報管理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090017564A1 (en) * 2005-02-02 2009-01-15 Texas Instruments Incorporated Method to detect and predict metal silicide defects in a microelectronic device during the manufacture of an integrated circuit
KR20100016095A (ko) * 2007-03-30 2010-02-12 도쿄엘렉트론가부시키가이샤 인라인 리소그래피 및 에칭 시스템
KR20110048528A (ko) * 2008-07-24 2011-05-11 케이엘에이-텐코어 코오포레이션 웨이퍼의 검사 및/또는 분류를 위한 컴퓨터-구현된 방법들

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991699A (en) * 1995-05-04 1999-11-23 Kla Instruments Corporation Detecting groups of defects in semiconductor feature space
JP2986410B2 (ja) * 1995-07-13 1999-12-06 松下電器産業株式会社 半導体ウェハの不良解析方法及びその装置
KR20000007570A (ko) * 1998-07-04 2000-02-07 윤종용 웨이퍼의 칩핑 검사 시스템 및 방법
JP3556509B2 (ja) * 1999-03-16 2004-08-18 株式会社東芝 欠陥解析システムおよびその方法
JP3612247B2 (ja) * 1999-09-14 2005-01-19 株式会社東芝 半導体検査装置及び半導体検査方法
CN100428277C (zh) * 1999-11-29 2008-10-22 奥林巴斯光学工业株式会社 缺陷检查系统
JP2002026102A (ja) * 2000-06-30 2002-01-25 Hitachi Ltd 検査情報処理方法及びその検査システム
US7194709B2 (en) 2004-03-05 2007-03-20 Keith John Brankner Automatic alignment of integrated circuit and design layout of integrated circuit to more accurately assess the impact of anomalies
CN100380621C (zh) * 2005-04-08 2008-04-09 力晶半导体股份有限公司 晶片缺陷检测方法与系统以及存储媒体
WO2007001260A1 (en) 2005-06-16 2007-01-04 Pdf Solutions, Inc. Test cells for semiconductor yield improvement
US7676077B2 (en) * 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US8041103B2 (en) * 2005-11-18 2011-10-18 Kla-Tencor Technologies Corp. Methods and systems for determining a position of inspection data in design data space
US7570796B2 (en) * 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
JP2008041940A (ja) * 2006-08-07 2008-02-21 Hitachi High-Technologies Corp Ｓｅｍ式レビュー装置並びにｓｅｍ式レビュー装置を用いた欠陥のレビュー方法及び欠陥検査方法
KR100939768B1 (ko) * 2006-09-22 2010-01-29 주식회사 하이닉스반도체 웨이퍼의 결함 검출 방법
KR100827440B1 (ko) 2006-09-29 2008-05-06 삼성전자주식회사 반도체 집적 회로 장치의 불량 분석 방법 및 시스템
JP4943304B2 (ja) * 2006-12-05 2012-05-30 株式会社 Ｎｇｒ パターン検査装置および方法
CN101211804B (zh) * 2006-12-28 2012-05-16 中芯国际集成电路制造(上海)有限公司 检测方法及检测系统
CN101334414B (zh) * 2007-06-29 2011-11-30 中芯国际集成电路制造(上海)有限公司 用于晶片的缺陷检测机台的匹配方法
TWI469235B (zh) * 2007-08-20 2015-01-11 Kla Tencor Corp 決定實際缺陷是潛在系統性缺陷或潛在隨機缺陷之由電腦實施之方法
US8126255B2 (en) 2007-09-20 2012-02-28 Kla-Tencor Corp. Systems and methods for creating persistent data for a wafer and for using persistent data for inspection-related functions
JP5081590B2 (ja) * 2007-11-14 2012-11-28 株式会社日立ハイテクノロジーズ 欠陥観察分類方法及びその装置
JP6185693B2 (ja) * 2008-06-11 2017-08-23 ケーエルエー−テンカー・コーポレーションＫｌａ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ ウェーハー上の設計欠陥および工程欠陥の検出、ウェーハー上の欠陥の精査、設計内の１つ以上の特徴を工程監視特徴として使用するための選択、またはそのいくつかの組み合わせのためのシステムおよび方法
KR101729669B1 (ko) * 2008-07-28 2017-04-24 케이엘에이-텐코어 코오포레이션 웨이퍼 상의 메모리 디바이스 영역에서 검출된 결함들을 분류하기 위한 컴퓨터-구현 방법들, 컴퓨터-판독 가능 매체, 및 시스템들
US8041106B2 (en) * 2008-12-05 2011-10-18 Kla-Tencor Corp. Methods and systems for detecting defects on a reticle
JP5297261B2 (ja) * 2009-04-28 2013-09-25 株式会社日立ハイテクノロジーズ 観察欠陥選択処理方法、欠陥観察方法、観察欠陥選択処理装置、欠陥観察装置
JP5604067B2 (ja) * 2009-07-31 2014-10-08 株式会社日立ハイテクノロジーズ マッチング用テンプレートの作成方法、及びテンプレート作成装置
US9087367B2 (en) * 2011-09-13 2015-07-21 Kla-Tencor Corp. Determining design coordinates for wafer defects
US9277186B2 (en) * 2012-01-18 2016-03-01 Kla-Tencor Corp. Generating a wafer inspection process using bit failures and virtual inspection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090017564A1 (en) * 2005-02-02 2009-01-15 Texas Instruments Incorporated Method to detect and predict metal silicide defects in a microelectronic device during the manufacture of an integrated circuit
KR20100016095A (ko) * 2007-03-30 2010-02-12 도쿄엘렉트론가부시키가이샤 인라인 리소그래피 및 에칭 시스템
KR20110048528A (ko) * 2008-07-24 2011-05-11 케이엘에이-텐코어 코오포레이션 웨이퍼의 검사 및/또는 분류를 위한 컴퓨터-구현된 방법들

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220089172A (ko) * 2020-12-21 2022-06-28 주식회사 에타맥스 실리콘 카바이드 웨이퍼의 결함을 회피하는 다이 구획방법 및 검사장치

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