KR20140130921A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 패키지는 기판, 상기 기판의 내면 상에 제공된 하부 반도체칩, 및 상기 하부 반도체칩 상에 배치된 상부 반도체칩을 포함할 수 있다. 연결단자들이 상기 기판 및 상기 하부 반도체칩 사이에 개재되어, 상기 하부 반도체칩을 상기 기판과 전기적으로 연결시킬 수 있다. 상부 반도체칩은 상기 기판을 향하는 하면 및 상기 하면과 대향되는 상면을 가질 수 있다. 본딩와이어들이 윈도우들을 통과하여 상기 상부 반도체칩의 하면을 상기 기판의 외면과 연결시킬 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다. 특히, 반도체 패키지의 열적 특성 및 전기적 특성에 대한 연구의 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 열 방출을 향상시켜, 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체칩들 사이의 기생 캐패시턴스를 감소시켜, 고성능의 반도체 패키지를 제공하는데 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 서로 대향하는 외면 및 내면을 가지고, 상기 내면 및 상기 외면을 관통하는 윈도우들이 제공된 기판, 상기 기판의 내면 상에 제공된 하부 반도체칩, 상기 하부 반도체칩 상에 배치되고, 상기 기판을 향하는 하면 및 상기 하면과 대향되는 상면을 가지는 상부 반도체칩, 상기 기판 및 상기 하부 반도체칩 사이에 개재되어, 상기 하부 반도체칩을 상기 기판과 전기적으로 연결시키는 연결단자들, 및 상기 윈도우들을 통과하여 상기 상부 반도체칩의 하면을 상기 기판의 외면과 연결시키는 본딩와이어들을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 반도체칩의 상면 상에 제공된 히트 슬래그, 및 상기 상부 반도체칩 및 상기 히트 슬래그 사이에 개재된 열전달층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 반도체칩은 상기 하면의 양단 상에 배치되어, 상기 본딩와이어들과 접촉하는 연결 패드들을 포함하되, 상기 하부 반도체칩은 상기 연결 패드들을 노출시킬 수 있다.
일 실시예에 따르면, 상기 윈도우는 상기 연결패드들과 수직적으로 대응되는 위치에 제공될 수 있다.
일 실시예에 따르면, 상기 하부 반도체칩의 평면은 일 방향으로 연장된 장축을 가지고, 상기 상부 반도체칩의 평면은 상기 일 방향과 다른 타 방향으로 연장된 장축을 가질 수 있다.
일 실시예에 따르면, 상기 기판의 내면 상에 제공된 몰딩막을 더 포함하되, 상기 몰딩막은 상기 하부 반도체칩, 상기 상부 반도체칩, 상기 연결단자들 및 상기 본딩와이어들을 밀봉시킬 수 있다.
본 발명의 개념에 따른 반도체 패키지 제조방법은 연결 패드들이 제공된 제1 면 및 상기 제1 면과 대향하는 제2 면을 가지는 상부 반도체칩을 히트 슬래그 상에 제공하는 것, 서로 대향하는 외면 및 내면을 가지되, 상기 외면 상에는 기판 패드들이 제공되고, 상기 내면 상에는 하부 반도체칩이 연결단자들에 의해 실장된 기판을 제공하는 것, 상기 연결 패드들이 노출되도록 하부 반도체칩을 상기 상부 반도체칩의 제1 면 상에 부착시키는 것, 및 상기 연결 패드들 및 상기 기판 패드들과 접촉하는 본딩와이어들을 형성하여, 상기 상부 반도체칩을 상기 기판에 전기적으로 연결시키는 것을 포함하되, 상기 상부 반도체칩의 제2 면은 상기 히트 슬래그를 향할 수 있다.
일 실시예에 따르면, 상기 상부 반도체칩을 제공하는 것은 상기 히트 슬래그 상에 열전달층을 형성하는 것, 및 상기 제2 면이 상기 히트 슬래그를 향하도록 상기 상부 반도체칩을 상기 열전달층 상에 배치하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 본딩와이어들을 형성하는 것은 상기 제2 면이 페이스 다운되도록 상기 상부 반도체칩을 배치하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 상기 내면 및 상기 외면을 관통하는 윈도우들을 가지고, 상기 본딩와이어들을 형성하는 것은 상기 윈도우들을 통과하여 상기 상부 반도체칩을 상기 기판에 연결시키는 것을 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지는 플립칩 실장된 하부 반도체칩 및 상부 반도체칩을 포함할 수 있다. 하부 반도체칩에서 발생한 열은 연결단자들을 통하여 기판으로 방출될 수 있다. 상부 반도체칩에서 발생한 열은 열전달층 및 히트 슬래그를 통하여 외부로 방출될 수 있다. 이에 따라, 반도체 패키지의 신뢰성 및 성능이 향상될 수 있다. 상부 반도체칩 및 하부 반도체칩의 기생 캐패시턴스가 감소될 수 있다. 본 발명의 반도체 패키지 제조방법에 따르면 상부 반도체칩의 오버행 부분의 크렉 발생이 방지될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2는 도 1을 A-B선을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4는 도 3을 A-B선을 따라 자른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 6은 도 5를 A-B선을 따라 자른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 8은 도 7을 A-B선을 따라 자른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도들이다.
도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 2는 도 1을 A-B선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치(10)는 기판(110), 제1 범프들(121), 하부 반도체칩(120), 상부 반도체칩(130), 및 본딩와이어들(140)을 포함할 수 있다.
기판(110)은 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 기판(110)은 서로 대향하는 내면(110a) 및 외면(110b)을 가질 수 있다. 윈도우들(115)이 내면(110a)으로부터 외면(110b)으로 기판(110)을 관통하며 제공될 수 있다. 윈도우들(115)은 서로 대응되는 위치에 쌍으로 제공되며, 사각형의 단면을 가질 수 있다. 제1 패드들(111) 및 제2 패드들(113)이 외면(110b) 상에 제공될 수 있다. 제1 패드들(111)은 제2 패드들(113)보다 윈도우들(115)에 인접하여 배치될 수 있다. 제2 패드들(113) 상에 솔더볼들(117)이 제공될 수 있다. 제2 패드들(113) 및 솔더볼들(117)은 기판(110)을 외부 장치와 전기적으로 연결시킬 수 있다. 제1 패드들(111), 제2 패드들(113) 및/또는 솔더볼들(117)은 도전성물질을 포함할 수 있다.
하부 반도체칩(120)은 기판(110)의 내면(110a) 상에 제공될 수 있다. 하부 반도체칩(120)은 기판(110)의 센터에 해당하는 위치에 배치될 수 있다. 하부 반도체칩(120)은 사각형의 평면을 가질 수 있다. 하부 반도체칩(120)은 집적회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 하부 반도체칩(120)의 하면(120b)은 활성면일 수 있다.
제1 범프들(121)은 기판(110) 및 하부 반도체칩(120) 사이에 개재되어, 하부 반도체칩(120)을 기판(110)과 전기적으로 연결시킬 수 있다. 일 예로, 제1 범프들(121)은 하부 반도체칩(120)의 가장자리에 해당되는 위치에 제공될 수 있다. 다른 예로, 제1 범프들(121)은 하부 반도체칩(120)의 센터에 해당하는 위치에 배열될 수 있다. 또 다른 예로, 제1 범프들(121)은 하부 반도체칩(120)의 하면(120b)에 고르게 분포될 수 있다. 제1 범프들(121)은 도전성물질을 포함할 수 있다. 하부 반도체칩(120)이 기판(110) 상에 와이어에 의해 실장된 경우, 하부 반도체칩(120)에서 발생된 열이 외부로 방출되기 어려울 수 있다. 제1 범프들(121)은 하부 반도체칩(120)에서 발생하는 열을 기판(110)으로 방출시킬 수 있다. 이에 따라, 하부 반도체칩(120)의 동작 신뢰성이 향상될 수 있다.
상부 반도체칩(130)이 하부 반도체칩(120) 상에 제공될 수 있다. 접착필름(125)이 상부 반도체칩(130) 및 하부 반도체칩(120) 사이에 개재되어, 상부 반도체칩(130)을 하부 반도체칩(120)에 부착시킬 수 있다. 접착필름(125)은 절연성 폴리머를 포함할 수 있다. 상부 반도체칩(130)은 서로 대향하는 상면(130a) 및 하면(130b)을 가질 수 있다. 상면(130a)은 비활성면일 수 있다. 하면(130b)은 기판(110)을 향하며, 활성면으로 기능할 수 있다. 제3 패드들(131)이 상부 반도체칩(130)의 하면(130b)에 배치될 수 있다. 제3 패드들(131)은 상부 반도체칩(130)을 본딩와이어들(140)과 연결시키는 역할을 할 수 있다. 일 예로, 제3 패드들(131)은 상부 반도체칩(130)의 양단에 제공될 수 있다. 제3 패드들(131)은 기판(110)의 윈도우들(115)와 수직적으로 대응되는 위치에 형성될 수 있다. 제3 패드들(131)은 윈도우들(115)의 단면의 장축방향과 동일한 방향으로 나열될 수 있다.
본딩와이어들(140)은 제3 패드들(131) 및 제1 패드들(111)과 접촉하여, 상부 반도체칩(130)을 기판(110)과 전기적으로 연결시킬 수 있다. 이 때, 윈도우들(115)은 본딩와이어들(140)의 통로로서 역할을 할 수 있다. 본딩와이어들(140)은 도전성 물질(예를 들어, 금)을 포함할 수 있다. 상부 반도체칩(130)이 솔더 또는 범프에 의하여 하부 반도체칩(120)과 연결되는 경우, 하부 반도체칩(120)은 그 내부를 관통하는 비아를 가질 수 있다. 본 발명에 따른 반도체 장치(100)는 본딩와이어들(140)를 포함함으로서, 비아 형성으로 인한 하부 반도체칩(120)의 손상이 방지될 수 있다. 또한, 반도체 장치(100)는 하부 반도체칩(120)에 비아가 형성된 경우보다 용이하게 제조될 수 있다.
상부 반도체칩(130)은 집적회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 동일한 종류의 칩일 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 동일한 모양 및 평면적을 가질 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 다른 방향으로 배치될 수 있다. 예를 들어, 하부 반도체칩(120) 및 상부 반도체칩(130)은 사각형의 평면을 가질 수 있다. 도 1에 도시된 바와 같이, 하부 반도체칩(120)의 평면은 일 방향으로 연장되는 장축을 가질 수 있다. 상부 반도체칩(130)의 평면은 일 방향과 다른 타 방향으로 연장되는 장축을 가질 수 있다. 이에 따라, 제3 패드들(131)이 하부 반도체칩(120)과 중첩되지 않아, 상부 반도체칩(130)의 하면(130b)이 활성면으로 역할을 할 수 있다.
상부 반도체칩(130)의 상면(130a)이 활성면인 경우, 반도체칩의 상면(130a)에 연결된 본딩와이어들(140a)로 인하여 반도체 장치(10)의 미세 피치화가 제한될 수 있다. 또한, 본딩와어어들(140a)는 몰딩막(150)에 의해 손상될 수 있다. 본 발명에 따르면, 상부 반도체칩(130)의 하면(130b)이 활성면으로 기능하여, 본딩와이어들(140)의 손상이 방지될 수 있다. 또한, 반도체 장치(100)의 미세 피치화가 가능할 수 있다. 상부 반도체칩(130)은 본딩와이어들(140), 기판(110), 및 제1 범프들(121)을 거쳐 하부 반도체칩(120)과 전기적으로 연결될 수 있다. 상부 반도체칩(130)의 하면(130b)이 활성면인 경우, 상부 반도체칩(130)의 상면(130a)이 활성면인 경우에 비하여, 상부 반도체칩(130) 및 하부 반도체칩(120) 사이의 전기적 연결 거리가 짧아질 수 있다. 이에 따라, 상부 반도체칩(130) 및 하부 반도체칩(120) 간의 기생 캐패시턴스가 감소될 수 있다.
몰딩막(150)은 기판(110)의 내면(110a) 상에 제공되며, 상부 반도체칩(130)을 덮을 수 있다. 몰딩막(150)은 기판(110) 및 하부 반도체칩(120) 사이에 더 개재되어, 제1 범프들(121) 사이에 제공될 수 있다. 몰딩막(150)은 윈도우들(115)를 통하여 기판(110)의 외면(110b) 상으로 연장되어, 기판(110)의 외면(110b) 상에 노출된 본딩와이어들(140)을 덮을 수 있다. 몰딩막(150)은 기판(110), 하부 반도체칩(120), 상부 반도체칩(130), 및 본딩와이어들(140)을 몰딩시킬 수 있다. 몰딩막(150)은 에폭시 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 4는 도 3을 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3 및 4를 참조하면, 반도체 장치(12)는 기판(110), 제1 범프들(121), 하부 반도체칩(120), 상부 반도체칩(130), 본딩와이어들(140), 및 몰딩막(150)을 포함할 수 있다. 하부 반도체칩(120)은 제1 범프들(121)에 의해 기판(110) 상에 실장될 수 있다. 상부 반도체칩(130)은 본딩와이어들(140)에 의하여 기판(110)과 전기적으로 연결될 수 있다.
상부 반도체칩(130)은 하부 반도체칩(120)과 다른 종류의 칩일 수 있다. 예를 들어, 상부 반도체칩(130)은 하부 반도체칩(120)과 다른 기능 및/또는 다른 크기를 가질 수 있다. 일 예로, 상부 반도체칩(130)의 일 방향 길이는 하부 반도체칩(120)의 일 방향 길이보다 길 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)보다 길게 연장될 수 있다. 제3 패드들(131)이 하부 반도체칩(120)과 중첩되지 않아, 상부 반도체칩(130)의 하면(130b)이 활성면으로 역할을 할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 6은 도 5를 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5 및 도 6을 참조하면, 반도체 장치(13)는 기판(110), 하부 반도체칩(120), 상부 반도체칩(130), 본딩와이어들(140), 몰딩막(150), 열전달층(161), 및 히트 슬래그(160)를 포함할 수 있다. 하부 반도체칩(120)은 제1 범프들(121)에 의해 기판(110) 상에 플립칩 실장될 수 있다. 상부 반도체칩(130)은 본딩와이어들(140)에 의하여 기판(110)과 플립칩 연결될 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 동일한 종류의 칩일 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 다른 방향으로 배치될 수 있다.
열전달층(161)이 상부 반도체칩(130)의 상면(130a) 상에 제공될 수 있다. 열전달층(161)은 상부 반도체칩(130) 및 히트 슬래그(160) 사이에 개재될 수 있다. 열전달층(161)은 접착물질 및/또는 열전달물질(Thermal interface material, TIM)을 포함할 수 있다.
히트 슬래그(160)가 열전달층(161) 상에 제공될 수 있다. 히트 슬래그(160)는 열저항이 낮은 물질, 예를 들어, 금속을 포함할 수 있다. 상부 반도체칩(130)에서 발생된 열은 열전달층(161) 및 히트 슬래그(160)를 통하여 외부로 방출될 수 있다. 이에 따라, 히트 슬래그(160)이 생략된 경우보다, 상부 반도체칩(130)의 성능 및/또는 신뢰성이 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 평면도이다. 도 8은 도 7을 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7 및 도 8을 참조하면, 반도체 장치(14)는 기판(110), 하부 반도체칩(120), 상부 반도체칩(130), 본딩와이어들(140), 열전달층(161), 및 히트 슬래그(160)를 포함할 수 있다. 하부 반도체칩(120)은 제1 범프들(121)에 의해 기판(110) 상에 플립칩 실장될 수 있다. 상부 반도체칩(130)은 본딩와이어들(140)에 의하여 기판(110)과 전기적으로 연결될 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 다른 종류의 칩일 수 있다. 상부 반도체칩(130)은 하부 반도체칩(120)과 다른 방향으로 배치될 수 있다. 상부 반도체칩(130)에서 발생된 열은 열전달층(161) 및 히트 슬래그(160)를 통하여 외부로 방출될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9를 참조하면, 반도체 패키지(1)는 상부 패키지(10)가 하부 패키지(20) 상에 실장된 패키지 온 패키지(package on package, PoP) 구조를 가질 수 있다.
하부 패키지(20)는 하부 기판(210), 반도체칩(220), 연결부들(230), 및 하부 몰딩막(240)을 포함할 수 있다. 하부 패키지(20)는 반도체칩(220)이 하부 기판(210) 상에 페이스 다운(face down) 실장된 플립칩 소자일 수 있다. 하부 기판(210)은 회로 패턴을 가지는 인쇄회로기판일 수 있다. 하부 기판(210)의 하면 상에 제4 패드(211) 및 외부 단자(213)가 배치될 수 있다. 제4 패드(211) 및 외부 단자(213)는 상부 패키지(10) 및/또는 반도체칩(220)을 외부 전기 장치와 전기적으로 연결시킬 수 있다.
반도체칩(220)은 집적회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 제2 범프들(221)이 하부 기판(210) 및 반도체칩(220) 사이에 개재되어, 반도체칩(220)을 하부 기판(210)과 전기적으로 연결시킬 수 있다. 제2 범프들(221)은 전도성물질을 포함할 수 있다.
연결부들(230)이 하부 기판(210) 상에 제공될 수 있다. 연결부들(230)은 상부 패키지(10)의 솔더볼들(117)과 접속하여, 상부 패키지(10)를 하부 패키지(20)와 전기적으로 연결시킬 수 있다. 연결부들(230)은 전도성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다.
하부 몰딩막(240)은 하부 기판(210) 상에서 연결부들(230) 사이 및 제2 범프들(221) 사이를 채울 수 있다. 하부 몰딩막(240)은 반도체칩(220)의 측면을 따라 연장되어, 반도체칩(220)의 측면일 밀봉시킬 수 있다. 하부 몰딩막(240)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
공극(250)이 하부 패키지(20) 및 상부 패키지(10) 사이에 제공될 수 있다. 다른 예로, 공극은 생략될 수 있다.
상부 패키지(10)는 도 1 내지 8의 예로써 예로써 설명한 반도체 장치(11, 12, 13, 14) 중에 선택된 어느 하나일 수 있다. 반도체칩(220)에서 발생한 열은 연결부들(230), 기판(110), 하부 반도체칩(120), 제1 범프들(125), 상부 반도체칩(120), 및 열전달층(161)을 거쳐 히트 슬래그(160)을 통하여 방출될 수 있다. 이에 따라, 반도체칩(220)의 신뢰성이 향상될 수 있다. 본딩와이어들(140)이 내면(110a)과 연결되는 경우 상부 반도체칩(130)은 기판(110)의 비아를 통과하여 솔더볼들(117)과 전기적으로 연결될 수 있다. 상부 패키지(13)의 본딩와이어들(140)이 기판(110)의 외면(110b) 상에 제공된 제1 패드들(111)과 접촉함에 따라, 내면(110a)과 연결되는 경우보다, 상부 반도체칩(130) 및 하부 패키지(20) 사이의 기생 캐패시턴스가 감소될 수 있다.
이하, 본 발명의 개념에 따른 반도체 장치의 제조방법을 설명한다.
도 10 내지 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10을 참조하면, 히트 슬래그(160) 상에 열전달층(161) 및 상부 반도체칩(130)이 차례로 형성될 수 있다. 히트 슬래그(160) 및 열전달층(161)은 도 5 및 6의 예로서 설명한 바와 동일 또는 유사할 수 있다. 히트 슬래그(160)는 임시기판과 같은 기능을 수행하여, 별도로 히트 슬래그(160)를 부착시키는 공정이 생략될 수 있다. 상부 반도체칩(130)의 하면(130b) 상에는 제3 패드들(131)이 제공될 수 있다. 상부 반도체칩(130)은 상면(130a)이 히트 슬래그(160)을 향하도록 열전달층(161)에 부착될 수 있다.
도 11을 참조하면, 기판(110) 상에 실장된 하부 반도체칩(120)이 준비될 수 있다. 기판(110)의 외면(110b)에 제1 패드들(111), 제2 패드들(113), 및 솔더볼들(117)이 제공될 수 있다. 기판(110)은 그 내부를 관통하는 윈도우들(115)를 가지는 인쇄회로기판일 수 있다. 일 예로, 하부 반도체칩(120)이 제1 범프들(121)에 의하여 기판(110)의 내면(110a) 상에 연결될 수 있다.
도 12를 참조하면, 하부 반도체칩(120)이 접착필름(125)에 의하여 상부 반도체칩(130)의 하면(130b)에 부착될 수 있다. 이 때, 기판(110)의 내면(110a)이 페이스 다운되도록 기판(110) 및 하부 반도체칩(120)이 배치될 수 있다. 일 예로, 상부 반도체칩(130)과 동일한 종류의 하부 반도체칩(120)이 사용되는 경우, 하부 반도체칩(120)은 상부 반도체칩(130)과 다른 방향으로 배치될 수 있다. 다른 예로, 하부 반도체칩(120)과 다른 종류의 상부 반도체칩(130)이 사용되어, 하부 반도체칩(120)보다 연장되도록 배치될 수 있다. 접착필름(125) 및 하부 반도체칩(120)은 제3 패드들(131)과 중첩되지 않아, 제3 패드들(131)을 노출시킬 수 있다. 윈도우들(115)은 제3 패드들(131)과 수직적으로 대응되는 위치에 제공되어, 제3 패드들(131)을 노출시킬 수 있다. 다른 예로, 히트 슬래그(160) 및 열전달층(161)은 생략될 수 있다. 이 경우, 기판(110)의 외면(110b)이 페이스다운 된 상태에서, 하부 반도체칩(120), 접착필름(125), 및 상부 반도체칩(130)이 기판(110) 상에 차례로 형성될 수 있다.
도 13을 참조하면, 본딩와이어들(140) 및 몰딩막(150)이 형성될 수 있다. 일 예로, 본딩와이어가 윈도우들(115)를 통과하며 하부 반도체칩(120)의 연결패드를 기판(110)의 제1 패드들(111)에 연결시킬 수 있다. 본딩와이어들(140)이 상부 반도체칩(130)의 상면(130a)에 연결되는 경우, 본딩와이어들(140) 형성과정에서 반도체칩의 하면(130b)이 페이스 다운될 수 있다. 이에 따라, 상부 반도체칩(130)의 오버행(overhang)에 크렉이 발생할 수 있다. 본 발명에 의하면, 본딩와이어들(140) 형성과정에서 상부 반도체칩(130)의 상면(130a)이 페이스 다운될 수 있다. 이에 따라, 상부 반도체칩(130)의 오버행 부분의 크렉 발생이 방지될 수 있다. 몰딩막(150)이 형성되어, 히트 슬래그(160) 및 기판(110) 사이를 채울 수 있다. 몰딩막(150)은 윈도우들(115)를 통하여 기판(110)의 외면(110b) 상으로 일부 연장되어, 외면(110b) 상으로 노출된 본딩와이어들(140)을 덮을 수 있다.
<응용예>
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 15는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 14를 참조하면(130b), 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 장치들(11 내지 14) 중에서 선택된 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 15를 참조하면(130b), 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 장치들(11 내지 14) 중에서 선택된 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 서로 대향하는 외면 및 내면을 가지고, 상기 내면 및 상기 외면을 관통하는 윈도우들이 제공된 기판;
    상기 기판의 내면 상에 제공된 하부 반도체칩;
    상기 하부 반도체칩 상에 배치되고, 상기 기판을 향하는 하면 및 상기 하면과 대향되는 상면을 가지는 상부 반도체칩;
    상기 기판 및 상기 하부 반도체칩 사이에 개재되어, 상기 하부 반도체칩을 상기 기판과 전기적으로 연결시키는 연결단자들; 및
    상기 윈도우들을 통과하여 상기 상부 반도체칩의 하면을 상기 기판의 외면과 연결시키는 본딩와이어들을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 상부 반도체칩의 상면 상에 제공된 히트 슬래그; 및
    상기 상부 반도체칩 및 상기 히트 슬래그 사이에 개재된 열전달층을 더 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 상부 반도체칩은 상기 하면의 양단 상에 배치되어, 상기 본딩와이어들과 접촉하는 연결 패드들을 포함하되,
    상기 하부 반도체칩은 상기 연결 패드들을 노출시키는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 윈도우는 상기 연결패드들과 수직적으로 대응되는 위치에 제공되는 반도체 패키지.
  5. 제 1항에 있어서.
    상기 하부 반도체칩의 평면은 일 방향으로 연장된 장축을 가지고,
    상기 상부 반도체칩의 평면은 상기 일 방향과 다른 타 방향으로 연장된 장축을 가지는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 기판의 내면 상에 제공된 몰딩막을 더 포함하되,
    상기 몰딩막은 상기 하부 반도체칩, 상기 상부 반도체칩, 상기 연결단자들 및 상기 본딩와이어들을 밀봉시키는 반도체 패키지.
  7. 연결 패드들이 제공된 제1 면 및 상기 제1 면과 대향하는 제2 면을 가지는 상부 반도체칩을 히트 슬래그 상에 제공하는 것;
    서로 대향하는 외면 및 내면을 가지되, 상기 외면 상에는 기판 패드들이 제공되고, 상기 내면 상에는 하부 반도체칩이 연결단자들에 의해 실장된 기판을 제공하는 것;
    상기 연결 패드들이 노출되도록 하부 반도체칩을 상기 상부 반도체칩의 제1 면 상에 부착시키는 것; 및
    상기 연결 패드들 및 상기 기판 패드들과 접촉하는 본딩와이어들을 형성하여, 상기 상부 반도체칩을 상기 기판에 전기적으로 연결시키는 것을 포함하되,
    상기 상부 반도체칩의 제2 면은 상기 히트 슬래그를 향하는 반도체 패키지 제조방법.
  8. 제 7항에 있어서,
    상기 상부 반도체칩을 제공하는 것은:
    상기 히트 슬래그 상에 열전달층을 형성하는 것; 및
    상기 제2 면이 상기 히트 슬래그를 향하도록 상기 상부 반도체칩을 상기 열전달층 상에 배치하는 것을 포함하는 반도체 패키지 제조방법.
  9. 제 7항에 있어서,
    상기 본딩와이어들을 형성하는 것은
    상기 제2 면이 페이스 다운되도록 상기 상부 반도체칩을 배치하는 반도체 패키지 제조방법.
  10. 제 7항에 있어서,
    상기 기판은 상기 내면 및 상기 외면을 관통하는 윈도우들을 가지고,
    상기 본딩와이어들을 형성하는 것은 상기 윈도우들을 통과하여 상기 상부 반도체칩을 상기 기판에 연결시키는 것을 포함하는 반도체 패키지 제조방법.
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