KR20150080102A - 반도체 장치 - Google Patents

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KR20150080102A
KR20150080102A KR1020130167057A KR20130167057A KR20150080102A KR 20150080102 A KR20150080102 A KR 20150080102A KR 1020130167057 A KR1020130167057 A KR 1020130167057A KR 20130167057 A KR20130167057 A KR 20130167057A KR 20150080102 A KR20150080102 A KR 20150080102A
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Abstract

본 발명의 실시 예에 따른 반도체 장치의 지연 회로는 입력 신호에 응답하여 아날로그 전압 레벨로 제어 신호를 출력하도록 구성된 제어 신호 생성부 및 상기 제어 신호의 상기 아날로그 전압 레벨에 근거하여 설정된 지연량만큼 상기 입력 신호를 지연시켜 출력하도록 구성된 입출력부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 지연 회로에 관한 것이다.
반도체 장치는 다양한 필요에 의해 신호를 지연시켜 전송하기 위한 지연 회로를 포함할 수 있다. 반도체 장치의 안정적인 동작을 위해 신호에 대한 지연량을 세밀하게 조정하여, 정확한 지연량을 설정하는 것이 요구될 수 있다.
본 발명의 실시 예는 신호에 대한 지연량을 세밀하게 조정하여, 정확한 지연량을 설정할 수 있는 반도체 장치의 지연 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 장치의 지연 회로는 입력 신호에 응답하여 아날로그 전압 레벨로 제어 신호를 출력하도록 구성된 제어 신호 생성부 및 상기 제어 신호의 상기 아날로그 전압 레벨에 근거하여 설정된 지연량만큼 상기 입력 신호를 지연시켜 출력하도록 구성된 입출력부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 지연 회로는 입력 신호에 응답하여 제어 신호를 출력하도록 구성된 제어 신호 생성부를 포함할 수 있다. 또한, 반도체 장치의 지연 회로는 제1 지연부 및 제2 지연부를 포함하고, 상기 제어 신호의 전압 레벨에 근거하여 설정된 지연량만큼 상기 입력 신호를 지연시켜 출력하도록 구성된 입출력부를 포함하되, 상기 제1 지연부에 의한 지연량 및 상기 제2 지연부에 의한 지연량은 상기 제어 신호의 상기 전압 레벨의 변화에 따라 서로 역으로 가변할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 지연 회로는 세밀하게 조정된 지연량에 따라 신호를 정확하게 지연시킬 수 있다.
도1은 본 발명의 실시 예에 따른 반도체 장치의 지연 회로를 예시적으로 도시한 블록도,
도2는 도1에 도시된 제어 신호 생성부의 실시 예를 상세하게 도시한 회로도,
도3은 도2에 도시된 제어 신호 생성부로부터 출력된 제어 신호의 아날로그 전압 레벨을 조정하는 경우를 예시적으로 설명하기 위한 도면,
도4는 도1에 도시된 입출력부를 상세하게 도시한 회로도,
도5는 바디 바이어스 전압과 MOS형 커패시터의 정전 용량의 관계를 도시한 그래프,
도6은 본 발명의 실시 예에 따른 지연 회로의 동작 방법을 설명하기 위한 타이밍도,
도7은 도2에 도시된 제어 신호 생성부에 인가되는 기준 전압을 조정하는 동작 방법을 설명하기 위한 타이밍도,
도8은 도1에 도시된 제어 신호 생성부의 다른 실시 예를 상세하게 도시한 회로도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 반도체 장치의 지연 회로(10)를 예시적으로 도시한 블록도이다.
지연 회로(10)는 제어 신호 생성부(100) 및 입출력부(200)를 포함할 수 있다. 제어 신호 생성부(100)는 입력 신호(vin)에 응답하여 아날로그 전압 레벨로 제어 신호(ctr)를 생성할 수 있다. 입출력부(200)는 제어 신호(ctr)의 아날로그 전압 레벨에 근거하여 설정된 지연량만큼 입력 신호(vin)를 지연시켜 출력 신호(vout)로 출력할 수 있다.
지연 회로(10)는 반도체 장치의 어떤 제1 내부 회로(미도시)와 제2 내부 회로(미도시) 사이에 배치될 수 있다. 즉, 지연 회로(10)는 제1 내부 회로로부터 제2 내부 회로로 전송되는 어떤 신호를 입력받고, 설정된 지연량만큼 지연시켜 출력할 수 있다.
지연 회로(10)는, 아래에서 살펴볼 바와 같이 간단한 구성을 통해, 세밀하게 조정된 아날로그 전압 레벨의 제어 신호에 의해 입력 신호를 정확히 원하는 지연량만큼 지연시킬 수 있다.
도2는 도1의 제어 신호 생성부(100)의 실시 예를 상세하게 도시한 회로도이다.
제어 신호 생성부(100)는 전압 공급부(110), 제1 가변 저항(120), 제2 가변 저항(130), 제1 트랜지스터(tr1), 제2 트랜지스터(tr2) 및 풀다운 구동부(140)를 포함할 수 있다.
전압 공급부(110)는 제1 노드(n1)에 연결될 수 있다. 전압 공급부(110)는 제1 노드(n1)에 특정 레벨의 내부 전압(vint)을 공급할 수 있다. 제1 가변 저항(120)은 제1 노드(n1)와 제2 노드(n2) 사이에 연결될 수 있다. 제1 가변 저항(120)은 제1 노드(n1)의 전압을 분배하여 제2 노드(n2)의 전압을 형성할 수 있다. 제2 가변 저항(130)은 제1 노드(n1)와 제3 노드(n3) 사이에 연결될 수 있다. 제2 가변 저항(130)은 제1 노드(n1)의 전압을 분배하여 제3 노드(n3)의 전압을 형성할 수 있다. 제1 트랜지스터(tr1)는 제2 노드(n2)와 제4 노드(n4) 사이에 연결될 수 있고, 게이트로 기준 전압(vrf)을 인가받을 수 있다. 제2 트랜지스터(tr2)는 제3 노드(n3)와 제4 노드(n4) 사이에 연결될 수 있고, 게이트로 입력 신호(vin)를 인가받을 수 있다. 풀다운 구동부(140)는 제4 노드(n4)와 접지 단자 사이에 연결될 수 있다. 풀다운 구동부(140)는 제4 노드(n4)를 풀다운 구동할 수 있다. 그리고, 제3 노드(n3)의 전압 레벨이 제어 신호(ctr)로서 출력될 수 있다.
제어 신호 생성부(100)는 입력 신호(vin)의 전압 레벨과 기준 전압(vrf)의 레벨을 비교하여 아날로그 전압 레벨의 제어 신호(ctr)를 출력할 수 있다. 제어 신호 생성부(100)는 가변 저항들(120, 130)의 저항값에 따라 설정된 아날로그 전압 레벨로 제어 신호(ctr)를 출력할 수 있다. 제어 신호 생성부(100)는 전압 공급부(110)로부터 공급되는 내부 전압(vint)의 레벨에 따라 설정된 아날로그 전압 레벨로 제어 신호(ctr)를 출력할 수 있다. 예를 들어, 제어 신호 생성부(100)는 내부 전압(vint)의 레벨보다 낮은 제1 레벨과 접지 전압(vss)의 레벨 사이를 스윙하는 제어 신호(ctr)를 출력할 수 있다.
구체적으로, 제어 신호 생성부(100)는 입력 신호(vin)의 전압 레벨이 기준 전압(vrf)의 레벨보다 낮은 경우, 제2 가변 저항(130)에 의해 제3 노드(n3)에 생성된 내부 전압(vint)의 레벨보다 낮은 제1 레벨의 제어 신호(ctr)를 출력할 수 있다. 제어 신호 생성부(100)는 입력 신호(vin)의 전압 레벨이 기준 전압(vrf)의 레벨보다 높은 경우, 풀다운 구동부(140)에 의해 풀다운된 접지 전압(vss)의 레벨의 제어 신호(ctr)를 출력할 수 있다.
도3은 도2의 제어 신호 생성부(100)로부터 출력된 제어 신호(ctr)의 아날로그 전압 레벨을 조정하는 경우를 예시적으로 설명하기 위한 도면이다. 도2 및 도3을 참조하여, 입력 신호(vin)에 대한 정확한 지연량을 설정하기 위해, 제어 신호(ctr)의 아날로그 전압 레벨을 세밀하게 조정하기 위한 예시적인 방법들이 설명된다. 특히, 도2의 제어 신호 생성부(100)에서 전압 공급부(110)에 의해 공급되는 전압의 레벨과 가변 저항들(120, 130)의 저항값의 조정을 통해 제어 신호(ctr)의 아날로그 전압 레벨이 조정될 것이다.
우선, 입력 신호(vin)의 전압 레벨과 기준 전압(vrf)의 레벨에 따라 제어 신호(ctr)가 출력될 수 있다.
(a)는, 비교되는 기준으로서 도시된, 내부 전압(vint)의 레벨보다 낮은 제1 레벨(v1)과 접지 전압(vss)의 레벨 사이를 스윙하는 제어 신호(ctr)이다. (a)는 전압 공급부(110)가 제1 노드(n1)로 내부 전압(vint)을 공급하고, 가변 저항들(120, 130) 각각의 저항값은 r1, r2로 설정된 경우 출력되는 제어 신호(ctr)일 수 있다.
(b)는 제1 레벨(v1)보다 더 낮은 제2 레벨(v2)과 접지 전압(vss)의 레벨 사이를 스윙하는 제어 신호(ctr)이다. (b)는 전압 공급부(110)가 제1 노드(n1)로 내부 전압(vint)보다 더 낮은 레벨의 전압(vint_l)을 공급하고, 가변 저항들(120, 130)의 저항값은 r1, r2로 설정된 경우 출력되는 제어 신호(ctr)일 수 있다.
(c)는 제2 레벨(v2)보다 더 낮은 제3 레벨(v3)과 접지 전압(vss)의 레벨 사이를 스윙하는 제어 신호(ctr)이다. (c)는 전압 공급부(110)가 제1 노드(n1)로 내부 전압(vint)보다 더 낮은 레벨의 전압(vint_l)을 공급하고, 가변 저항들(120, 130)의 저항값은 r1, r2보다 더 큰 값(r1_h, r2_h)으로 설정된 경우 출력되는 제어 신호(ctr)일 수 있다.
이와 같이, 제어 신호(ctr)의 전압 레벨은 아날로그적으로 세밀하게 조정될 수 있다.
도4는 도1의 입출력부(200)를 상세하게 도시한 회로도이다.
입출력부(200)는 제1 지연부(210) 및 제2 지연부(220)를 포함할 수 있다. 제1 지연부(210) 및 제2 지연부(220)는 입력 신호(vin)가 전송되는 전송 라인(230)에 연결될 수 있다. 입출력부(200)는 제1 지연부(210) 및 제2 지연부(220)에 의해 입력 신호(vin)를 지연시켜 출력 신호(vout)로 출력할 수 있다.
입력 신호(vin)에 대한 제1 지연부(210)에 의한 지연량과 제2 지연부(220)에 의한 지연량은 제어 신호(ctr)의 전압 레벨의 변화에 따라 서로 역으로 가변할 수 있다. 예를 들어, 제어 신호(ctr)의 전압 레벨이 증가할 경우, 제1 지연부(210)에 의한 지연량은 증가할 수 있고, 제2 지연부(220)에 의한 지연량은 감소할 수 있다. 제어 신호(ctr)의 전압 레벨이 감소할 경우, 제1 지연부(210)에 의한 지연량은 감소할 수 있고, 제2 지연부(220)에 의한 지연량은 증가할 수 있다. 즉, 입력 신호(vin)에 대한 지연량은 제어 신호(ctr)의 전압 레벨을 조정함으로써 설정될 수 있다.
제1 지연부(210)는 제어 신호(ctr)를 바디 바이어스 전압으로 인가받는 PMOS형 커패시터(pc)를 포함할 수 있다. PMOS형 커패시터(pc)는 드레인과 소스가 제어 신호(ctr)가 전송되는 라인에 연결될 수 있고, 게이트가 입력 신호(vin)의 전송 라인(230)에 연결될 수 있다.
제2 지연부(220)는 제어 신호(ctr)를 바디 바이어스 전압으로 인가받는 NMOS형 커패시터(nc)를 포함할 수 있다. NMOS형 커패시터(nc)는 드레인과 소스가 제어 신호(ctr)가 전송되는 라인에 연결될 수 있고, 게이트가 입력 신호(vin)의 전송 라인(230)에 연결될 수 있다.
PMOS형 커패시터(pc) 및 NMOS형 커패시터(nc)는, 충방전을 통해 입력 신호(vin)를 지연시켜 출력할 수 있다. PMOS형 커패시터(pc) 및 NMOS형 커패시터(nc)는 바디 바이어스 전압 레벨, 즉, 제어 신호(ctr)의 전압 레벨의 변화에 따라 서로 역으로 가변하는 정전 용량을 가질 수 있다. 이에 대하여, 도5를 참조하여 설명하도록 한다.
도5는 바디 바이어스 전압과 MOS형 커패시터의 정전 용량의 관계를 도시한 그래프이다. 도5를 참조하면, 가로축은 바디 바이어스 전압을 나타내고, 세로축은 MOS형 커패시터의 정전 용량을 나타낸다.
바디 바이어스 전압 레벨이 상승할 경우, PMOS형 커패시터(pc)의 정전 용량은 증가할 수 있고, NMOS형 커패시터(nc)의 정전 용량은 감소할 수 있다. 반대로, 바디 바이어스 전압 레벨이 감소할 경우, PMOS형 커패시터(pc)의 정전 용량은 감소할 수 있고, NMOS형 커패시터(nc)의 정전 용량은 증가할 수 있다.
다시 도4를 참조하면, 제1 지연부(210) 및 제2 지연부(220)가 각각 PMOS형 커패시터(pc)와 NMOS형 커패시터(nc)를 포함하는 경우, 입력 신호(vin)에 대한 지연량은 부하로 작용하는 커패시터들(pc, nc)의 정전 용량에 따라서 설정될 수 있다. 그리고, 도5에서 살펴본 바와 같이, 커패시터들(pc, nc)의 정전 용량은 바디 바이어스 전압 레벨, 즉, 제어 신호(ctr)의 전압 레벨에 따라 가변될 수 있다. 따라서, 입력 신호(vin)에 대한 지연량은 제어 신호(ctr)의 전압 레벨을 조정함으로써 설정될 수 있다. 특히, 본 발명의 실시 예에 따르면, 제어 신호(ctr)의 전압 레벨은 아날로그적으로 세밀하게 조정될 수 있으므로, 입력 신호(vin)에 대한 지연량은 세밀하고 정확하게 설정될 수 있다.
도6은 본 발명의 실시 예에 따른 지연 회로(도1의 10)의 동작 방법을 설명하기 위한 타이밍도이다. 이하, 도4 및 도6을 참조하여 지연 회로(10)의 동작 방법을 설명한다.
입력 신호(vin)가 로우 레벨에서 하이 레벨로 천이하는 경우, 입력 신호(vin)는 부하로 작용하는 PMOS형 커패시터(pc) 및 NMOS형 커패시터(nc)에 의해 지연될 수 있다. 실질적으로, 입력 신호(vin)는 접지 전압(vss)의 레벨의 제어 신호(ctr)에 대응하여 높은 정전 용량을 가질 수 있는 NMOS형 커패시터(nc)에 의해 지연될 수 있다. 예를 들어, NMOS형 커패시터(nc)는 전송 라인(230)으로부터 충전됨으로써 입력 신호(vin)를 설정된 지연량만큼 지연시킬 수 있다. 따라서, 출력 신호(vout)는 t1만큼 지연되어 출력될 수 있다.
입력 신호(vin)가 하이 레벨에서 로우 레벨로 천이하는 경우, 입력 신호(vin)는 부하로 작용하는 PMOS형 커패시터(pc) 및 NMOS형 커패시터(nc)에 의해 지연될 수 있다. 실질적으로, 입력 신호(vin)는 제1 레벨(v1)의 제어 신호(ctr)에 대응하여 높은 정전 용량을 가질 수 있는 PMOS형 커패시터(pc)에 의해 지연될 수 있다. 예를 들어, PMOS형 커패시터(pc)는 전송 라인(230)에 대해 방전함으로써 입력 신호(vin)를 설정된 지연량만큼 지연시킬 수 있다. 따라서, 출력 신호(vout)는 t2만큼 지연되어 출력될 수 있다.
도7은 도2의 제어 신호 생성부(100)에 인가되는 기준 전압(vrf)을 조정하는 동작 방법을 설명하기 위한 타이밍도이다.
제어 신호 생성부(100)는 기준 전압(vrf)의 레벨에 따라서 결정되는 입력 신호(vin)의 상승 엣지에 대한 응답 속도 및 입력 신호(vin)의 하강 엣지에 대한 응답 속도를 가질 수 있다. 제어 신호 생성부(100)의 빠른 응답 속도는 입력 신호(vin)의 천이에 대한 빠른 제어 신호(ctr)의 천이를 의미할 수 있다. 그리고, 제어 신호 생성부(100)의 느린 응답 속도는 입력 신호(vin)의 천이에 대한 느린 제어 신호(ctr)의 천이를 의미할 수 있다.
도7을 참조하면, 기준 전압(vrf)의 레벨은 입력 신호(vin)의 스윙폭의 정중앙의 레벨보다 다소 높게 조정될 수 있다. 이러한 경우, 입력 신호(vin)의 상승 엣지에 대한 응답 속도는 하강 엣지에 대한 응답 속도보다 느릴 수 있다. 따라서, 도시된 바와 같이, 입력 신호(vin)의 상승 엣지에 대한 지연량(t3)은 하강 엣지에 대한 지연량(t4)보다 작을 수 있다.
이와 같이, 제어 신호 생성부(100)에 입력되는 기준 전압(vrf)을 조정하는 경우, 제어 신호(ctr)의 아날로그 전압 레벨 자체가 조정되기 보다는 제어 신호(ctr)의 천이 시점이 조정될 수 있다. 그리고, 제어 신호(ctr)의 천이 시점이 조정됨으로써 입력 신호(vin)의 상승 엣지와 하강 엣지에 대한 지연량이 조정될 수 있다. 이로써, 제어 신호 생성부(100)는 더욱 세밀하게 조정된 아날로그 전압 레벨의 제어 신호(ctr)를 출력할 수 있다.
도8은 도1의 제어 신호 생성부(100)의 다른 실시 예를 상세하게 도시한 회로도이다. 도8에서 도2의 제어 신호 생성부(100)와 동일하거나 유사한 구성 요소들에 대해서는 도2와 동일한 참조 부호가 사용될 것이다.
도8의 제어 신호 생성부(100)는 제3 가변 저항(150)이 제4 노드(n4)와 풀다운 구동부(140) 사이에 연결될 수 있다. 이러한 경우, 제어 신호 생성부(100)는 입력 신호(vin)의 전압 레벨이 기준 전압(vrf)의 레벨보다 낮은 경우, 제2 가변 저항(130)에 의해 제3 노드(n3)에 생성된 내부 전압(vint)의 레벨보다 낮은 레벨의 제어 신호(ctr)를 출력할 수 있다. 그리고, 제어 신호 생성부(100)는 입력 신호(vin)의 전압 레벨이 기준 전압(vrf)의 레벨보다 높은 경우, 제3 가변 저항(150)에 의해 제4 노드(n4)에 생성된 접지 전압(vss)의 레벨보다 높은 레벨의 제어 신호(ctr)를 출력할 수 있다. 따라서, 제어 신호 생성부(100)는 더욱 세밀하게 조정된 아날로그 전압 레벨의 제어 신호(ctr)를 출력할 수 있다.
한편, 본 발명의 다른 실시 예로 제어 신호 생성부(100)는 제1 가변 저항(120) 및 제2 가변 저항(130)을 포함하지 않고, 제3 가변 저항(150)만을 포함할 수도 있다. 이에 대한 상세한 설명은 생략될 것이다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 지연 회로
100 : 제어 신호 생성부
200 : 입출력부

Claims (20)

  1. 입력 신호에 응답하여 아날로그 전압 레벨로 제어 신호를 출력하도록 구성된 제어 신호 생성부;
    상기 제어 신호의 상기 아날로그 전압 레벨에 근거하여 설정된 지연량만큼 상기 입력 신호를 지연시켜 출력하도록 구성된 입출력부를 포함하는 반도체 장치의 지연 회로.
  2. 제1항에 있어서,
    상기 제어 신호 생성부는,
    상기 입력 신호의 전압 레벨과 기준 전압의 레벨을 비교하여 상기 제어 신호를 출력하는 반도체 장치의 지연 회로.
  3. 제2항에 있어서,
    상기 제어 신호 생성부는,
    상기 기준 전압의 레벨에 따라서 결정되는 상기 입력 신호의 상승 엣지에 대한 제1 응답 속도 및 상기 입력 신호의 하강 엣지에 대한 제2 응답 속도를 가지는 반도체 장치의 지연 회로.
  4. 제1항에 있어서,
    상기 제어 신호 생성부는,
    가변 저항을 포함하고,
    상기 가변 저항의 저항값에 따라 설정된 상기 아날로그 전압 레벨로 상기 제어 신호를 출력하는 반도체 장치의 지연 회로.
  5. 제1항에 있어서,
    상기 제어 신호 생성부는,
    전압 공급부를 포함하고,
    상기 전압 공급부로부터 공급되는 내부 전압의 레벨에 따라 설정된 상기 아날로그 전압 레벨로 상기 제어 신호를 출력하는 반도체 장치의 지연 회로.
  6. 제1항에 있어서,
    상기 입출력부는 제1 지연부 및 제2 지연부를 포함하고,
    상기 입력 신호에 대한 상기 제1 지연부에 의한 지연량과 상기 제2 지연부에 의한 지연량은 상기 제어 신호의 상기 아날로그 전압 레벨의 변화에 따라 서로 역으로 가변하는 반도체 장치의 지연 회로.
  7. 제6항에 있어서,
    상기 제1 지연부 및 상기 제2 지연부는,
    충방전을 통해 상기 입력 신호를 지연시켜 출력하고,
    상기 제어 신호의 상기 아날로그 전압 레벨의 변화에 따라 서로 역으로 가변하는 정전 용량을 가진 반도체 장치의 지연 회로.
  8. 제7항에 있어서,
    상기 제1 지연부는 상기 제어 신호의 상기 아날로그 전압 레벨이 증가할 때 상기 정전 용량이 증가하는 반도체 장치의 지연 회로.
  9. 제7항에 있어서,
    상기 제1 지연부는 상기 제어 신호를 바디 바이어스 전압으로 인가받는 PMOS형 커패시터를 포함하는 반도체 장치의 지연 회로.
  10. 제7항에 있어서,
    상기 제2 지연부는 상기 제어 신호의 상기 아날로그 전압 레벨이 감소할 때 상기 정전 용량이 증가하는 반도체 장치의 지연 회로.
  11. 제7항에 있어서,
    상기 제2 지연부는 상기 제어 신호를 바디 바이어스 전압으로 인가받는 NMOS형 커패시터를 포함하는 반도체 장치의 지연 회로.
  12. 입력 신호에 응답하여 제어 신호를 출력하도록 구성된 제어 신호 생성부;
    제1 지연부 및 제2 지연부를 포함하고, 상기 제어 신호의 전압 레벨에 근거하여 설정된 지연량만큼 상기 입력 신호를 지연시켜 출력하도록 구성된 입출력부를 포함하되,
    상기 제1 지연부에 의한 지연량 및 상기 제2 지연부에 의한 지연량은 상기 제어 신호의 상기 전압 레벨의 변화에 따라 서로 역으로 가변하는 반도체 장치의 지연 회로.
  13. 제12항에 있어서,
    상기 제어 신호 생성부는 아날로그 전압 레벨로 상기 제어 신호를 출력하는 반도체 장치의 지연 회로.
  14. 제12항에 있어서,
    상기 제어 신호 생성부는,
    상기 입력 신호의 전압 레벨과 기준 전압의 레벨을 비교하여 상기 제어 신호를 출력하는 반도체 장치의 지연 회로.
  15. 제14항에 있어서,
    상기 제어 신호 생성부는,
    상기 기준 전압의 레벨에 따라서 결정되는 상기 입력 신호의 상승 엣지에 대한 제1 응답 속도 및 상기 입력 신호의 하강 엣지에 대한 제2 응답 속도를 가지는 반도체 장치의 지연 회로.
  16. 제12항에 있어서,
    상기 제어 신호 생성부는 가변 저항을 포함하고,
    상기 아날로그 전압 레벨은 상기 가변 저항의 저항값에 따라 설정되는 반도체 장치의 지연 회로.
  17. 제12항에 있어서,
    상기 제어 신호 생성부는,
    전압 공급부를 포함하고,
    상기 전압 공급부로부터 공급되는 내부 전압의 레벨에 따라 설정된 상기 아날로그 전압 레벨로 상기 제어 신호를 출력하는 반도체 장치의 지연 회로.
  18. 제12항에 있어서,
    상기 제1 지연부 및 상기 제2 지연부는,
    충방전을 통해 상기 입력 신호를 지연시켜 출력하고,
    상기 제어 신호의 상기 전압 레벨의 변화에 따라 서로 역으로 가변하는 정전 용량을 가진 반도체 장치의 지연 회로.
  19. 제12항에 있어서,
    상기 제1 지연부는 상기 제어 신호를 바디 바이어스 전압으로 인가받는 PMOS형 커패시터를 포함하는 반도체 장치의 지연 회로.
  20. 제12항에 있어서,
    상기 제2 지연부는 상기 제어 신호를 바디 바이어스 전압으로 인가받는 NMOS형 커패시터를 포함하는 반도체 장치의 지연 회로.
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