KR20160010290A - 보이드들의 감소된 발생을 갖는 실리콘- 충전된 개구부들을 형성하는 방법 - Google Patents

보이드들의 감소된 발생을 갖는 실리콘- 충전된 개구부들을 형성하는 방법 Download PDF

Info

Publication number
KR20160010290A
KR20160010290A KR1020150021715A KR20150021715A KR20160010290A KR 20160010290 A KR20160010290 A KR 20160010290A KR 1020150021715 A KR1020150021715 A KR 1020150021715A KR 20150021715 A KR20150021715 A KR 20150021715A KR 20160010290 A KR20160010290 A KR 20160010290A
Authority
KR
South Korea
Prior art keywords
silicon film
substrate
amorphous silicon
silicon
annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020150021715A
Other languages
English (en)
Other versions
KR102310413B1 (ko
Inventor
아르더 스테번 르.아. 판
데르 예흐트 코르넬리위스 아. 판
테오도뤼스 흐.므. 오스테를라컨
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/335,446 external-priority patent/US9443730B2/en
Application filed by 에이에스엠 아이피 홀딩 비.브이. filed Critical 에이에스엠 아이피 홀딩 비.브이.
Publication of KR20160010290A publication Critical patent/KR20160010290A/ko
Application granted granted Critical
Publication of KR102310413B1 publication Critical patent/KR102310413B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L21/76224—
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H01L21/324—
    • H01L21/76267—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3451—Structure
    • H10P14/3452—Microstructure
    • H10P14/3454—Amorphous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches

Landscapes

  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Vapour Deposition (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

일부 실시예들에서, 실리콘-충전된 개구부들은 실리콘 충전물에서 보이드들의 비발생 또는 저발생을 가지도록 형성되는 한편, 매끈한 노출된 실리콘 표면을 유지한다. 일부 실시예들에서, 기판에서의 개구부는, 비정질 실리콘과 같은 실리콘으로 충전될 수 있다. 퇴적된 실리콘은 내부의 보이드들을 가질 수 있다. 이러한 퇴적된 실리콘은 그 다음에, 산소-함유 종들 및/또는 반도체 도펀트와 같은 실리콘 이동성 억제제에 노출된다. 퇴적된 실리콘 충전물은 후속하여 어닐링된다. 어닐링 후, 보이드들은 크기가 감소될 수 있고, 일부 실시예들에서 이러한 크기의 감소는 보이드들이 제거될 만큼의 규모를 유발한다.

Description

보이드들의 감소된 발생을 갖는 실리콘- 충전된 개구부들을 형성하는 방법{Process for forming silicon-filled openings with a reduced occurrence of voids}
본 출원은, "PROCESS FOR FORMING SILICON-FILLED OPENINGS WITH A REDUCED OCCURRENCE OF VIODS" 제목의 2014년 7월 18일에 출원된 일부 계속(continuation-in-part) 미국 특허 출원 제14/335,446호이고, 그 개시 내용은 본 명세서에서 전체로서 참조된다.
본 개시 내용은 반도체 공정에 관한 것이고, 특히 실리콘 충전물(fill)에서 보이드들의 비발생 또는 저발생을 가지는 실리콘-충전된 개구부들을 형성하는 것에 관한 것이다.
반도체 소자들은 폴리실리콘(polysilicon)으로 충전된(filled) 개구부(opening)들을 통상적으로 포함하고, 반도체 소자들은 다양한 전자 장치들의 구성요소를 형성할 수 있다. 충전물(fill)은 개구부의 측면 및 바닥 표면들 상에 실리콘 층을 퇴적(deposit)하는 단계를 포함할 수 있고, 실리콘 층은 측면들 및 바닥으로부터 성장하면서 개구부를 충전할 수 있다. 그러나, 층의 성장은 완전히 균등하지 아니할 수 있고, 심(seam)들과 같은 보이드(void)들이 개구부의 내부에서 형성되는 것을 유발할 수 있다. 일부 경우들에서, 이러한 보이드들은, 실리콘이 바닥에서보다 개구부의 상부에서 높은 속도로 퇴적될 수 있는 퇴적 공정에 의해 유발될 수 있고, 그렇게 함으로써 개구부의 내부에 보이드들을 남기면서 개구부의 상부가 먼저 막히는 것(close up)을 유발할 수 있다.
도 1은 퇴적된 그대로의(as-deposited) 비정질(amorphous) 실리콘 막으로 충전된 개구부의 TEM(transmission electron micrograph) 단면을 도시한다. 단면의 중심부에서 원으로 표시된 영역으로 나타나는 바와 같이, 본 경우에서 수직으로 긴 심인 보이드가 나타난다. 그러한 보이드들은 충전된 개구부들에 의해 형성된 전자 장치들에 악영향을 줄 수 있다. 따라서, 개구부들에 보이드들을 전혀 또는 거의 남기지 아니하면서, 실리콘-충전된 개구부들을 형성하는 방법들에 대한 요구가 존재한다.
일부 실시예들에서, 반도체 공정을 위한 방법이 제공된다. 본 방법은 퇴적 챔버에서 퇴적 온도로 기판 상으로 비정질 실리콘 막을 퇴적하는 단계를 포함한다. 기판은 트랜치(trench)를 가지고, 비정질 실리콘 막은 트랜치를 충전하기에 충분한 두께까지 퇴적된다. 퇴적된 비정질 실리콘 막은 약 575℃이하에서 산화 기체(oxidizing gas), 질화 기체(nitriding gas), 또는 n-형 도펀트 기체(n-type dopant gas)에 노출된다. 기판은 후속하여 어닐링(annealing) 온도로 가열된다. 기판은 그 다음에 트랜치에서 비정질 실리콘 막을 결정화시키기 위한 어닐링 온도에서 유지된다. 이러한 어닐링은 비정질 실리콘 막을 폴리실리콘 막으로 변환할 수 있다.
일부 실시예들에서, 퇴적 온도는 약 550℃이하이다. 어닐링 온도는 약 580℃이상일 수 있다. 기판은 약 30분이상 어닐링 온도에서 유지될 수 있다. 일부 실시예들에서, 기판을 n-형 도펀트 기체에 노출시키는 단계는 기판을 인-포함 기체(phosphorus-containing gas), 비소-포함 기체(arsenic-containing gas) 또는 안티몬-포함 기체(antimony-containg gas)에 노출시키는 단계를 포함한다.
일부 다른 실시예들에서, 반도체 공정을 위한 방법이 제공된다. 본 방법은 기판 상에 그리고 기판에서 개구부 안으로 실리콘 막을 퇴적하는 단계를 포함하고, 그렇게 함으로써 개구부를 충전한다. 개구부에서 실리콘 막의 부분들은 보이드를 포함한다. 본 방법은 비정질 실리콘 막의 표면을 실리콘 이동성 억제제(silicon mobility inhibitor)에 노출시키는 단계 및 후속하여 실리콘 막을 어닐링함으로써 보이드의 크기를 감소시키는 단계를 더 포함한다.
도 1은 퇴적된 그대로의 비정질 실리콘 막으로 충전된 개구부의 TEM(transmission electron micrograph) 단면을 도시한다.
도 2는 600℃에서 어닐링된 후, 퇴적된 그대로의 비정질 실리콘 막의 TEM 단면을 도시한다.
도 3은 600℃에서 어닐링된, 퇴적된 그대로의 비정질 실리콘 막의 SEM(scanning electron micrograph)를 도시한다.
도 4는 실리콘-충전된 개구부에서 보이드들 또는 심들을 감소시키는 방법을 도해하는 순서도이다.
도 5a, 5b 및 5c는, 산소에 노출되고 A) 240분 동안 600℃, B) 120분 동안 700℃, C)60분 동안 800℃에서 각각 대기압에서 어닐링된 후, 비정질 실리콘 막으로 충전된 개구부들의 TEM 단면도들을 각각 도시한다.
도 6은, 산소에 노출되고 240분 동안 500 mTorr 및 600℃에서 어닐링된 후, 비정질 실리콘 막으로 충전된 개구부의 TEM 단면을 도시한다.
실리콘으로 충전된 개구부들에서 보이드들을 제거하기 위한 하나의 제안된 접근법은 개구부 속으로 실리콘을 퇴적한 후 어닐링을 수행하는 것이다. 본 명세서에서 사용된 바와 같이, 개구부들에서 실리콘은 실리콘 충전물(fill)로 지칭될 수도 있다. 어닐링은 실리콘 원자들의 재배열이나 움직임과 함께 실리콘의 결정화를 유발할 것이고, 그렇게 함으로써 보이드들 및 심들이 사라지거나 "메워지는 것(healed)"을 유발할 것임이 고려되었다.
그러나, 그러한 어닐링은 퇴적된 실리콘에서 다른 바람직하지 아니한 변화들을 생산했음이 확인되었다. 예를 들면, 어닐링은 퇴적된 실리콘의 심각한 거칠어짐(roughening)을 유발하는 점이 확인되었다. 그러한 거칠어짐의 예시들이 도 2 및 3에 도시된다. 도 2는 600℃에서 어닐링된 후, 퇴적된 그대로의 비정질 실리콘 막의 TEM 단면을 도시한다. 도 3은 600℃에서 어닐링된, 퇴적된 그대로의 비정질 실리콘 막의 SEM(scanning electron micrograph)를 도시한다. 비정질 실리콘 막은 페이지의 밖으로 연장되는 방향으로 길게 늘어진 트랜치에서 퇴적되었다. 보이드가 가장 좁은 트랜치에서 제거된 것처럼 보이지만, 원자 재배열의 양 및 결과적인 표면 거칠기는 컸다. 결과적인 막은 집적 회로 구조들에서 사용하기에 적합하지 못했다. 실제로, 일부 자리들에서, 막은 어닐링 후 완전히 사라졌다.
일부 실시예들에서, 실리콘-충전된 개구부들은 매끈한(smooth) 노출된 실리콘 표면을 유지하면서, 실리콘 충전물에서 보이드들을 전혀 가지지 아니하고 형성되거나 예외적으로 작은 보이드들을 가지고 형성된다. 일부 실시예들에서, 기판에서의 개구부는, 비정질 실리콘일 수 있는 실리콘으로 충전될 수 있다. 일부 실시예들에서, 실리콘 충전물은, 개구부의 충전물을 완결하는 비정질 실리콘의 최종(final), 상단(top) 층을 갖는 (예컨대, 도핑된(doped) 실리콘 층을 포함하는) 복수의 퇴적된 층들을 포함할 수 있다. 개구부들에서의 실리콘은, 예컨대 개구부들의 중심부 근처에 있을 수 있는, 심들과 같은 보이드들을 가질 수 있다. 그 결과로서, 보이드들은 개구부의 내부에서 폐쇄된 볼륨(closed volume)들일 수 있다. 실리콘 충전물은 실리콘 이동성 억제제에 노출되고 후속하여 어닐링된다. 유리하게도, 어닐링 후, 보이드들은 크기가 감소하고, 일부 실시예들에서 크기의 이러한 감소는 보이드들이 제거될 만큼의 규모를 유발할 수 있다. 게다가, 어닐링은 비정질 실리콘을 실리콘의 더 결정질인 형태, 예컨대 폴리실리콘으로 변환함으로써 비정질 실리콘을 결정화시킬 수 있다. 일부 실시예들에서, 어닐링은 비정질 실리콘 충전물을 폴리실리콘 충전물로 변환할 수 있다.
이론에 제한되지 아니하고서, 실리콘 이동성 억제제는 실리콘 원자들의 움직임을 제한하기 위하여 노출된 실리콘과 상호작용을 하는 것으로 여겨진다. 유리하게도, 보이드들의 형성을 유발할 수도 있는, 일부 퇴적들에서의 자연적인 핀칭(pinching) 작용은 보이드들로의 이동성 억제제의 움직임을 방지하거나 제한하기도 한다. 그 결과, 충전된 개구부들의 내부들에서의 실리콘 원자들은 어닐링 동안 상대적으로 자유롭게 이동하고 재배열되는 한편, 노출된 표면 상의 실리콘 원자들은 이동성 억제제로의 노출로 인하여 움직임들이 제한된다. 유리하게도, 실리콘 원자들의 움직임에서의 이러한 차이는 노출된 표면을 거칠게하지 아니하고서 보이드들이 제거되거나 감소되는 것을 가능하게 한다. 이에 따라, 노출된 표면은 실질적으로 퇴적된 직후 만큼 매끈하게 남아 있다.
실리콘 이동성 억제제들의 예시들은 산소-포함 화학적 종들, 예컨대 산소(O2)와 같은 산화(oxidizing) 종들 및 NO, N2O, NO2, CO2, H2O와 알코올들을 포함하는 산소-포함 화합물들을 포함한다. 일부 실시예들에서, 이동성 억제제는 PH3, AsH3 및 SbH3와 같은 반도체 도펀트일 수 있다. 일부 실시예들에서, 이동성 억제제는 질화(nitriding) 종들, 예컨대 NH3일 수 있다. 일부 실시예들에서, 전술된 이동성 억제제들의 조합들이 이용될 수 있다.
이상의 도면들을 참조하여, 도 4는 실리콘-충전된 개구부에서 보이드들 또는 심들을 감소시키는 방법을 도해하는 순서도이다. 방법(100)은 기판에서 개구부에 실리콘 충전물을 제공하는 단계(110), 실리콘 충전물을 실리콘 이동성 억제제에 노출시키는 단계(120), 및 기판으로하여금 어닐링을 거치게 함으로써 실리콘 충전물을 어닐링하는 단계(130)를 포함한다. 어닐링은 실리콘 충전물에서 보이드들을 감소시키거나 제거할 수 있다. 일부 실시예들에서 실리콘 충전물은 비정질 실리콘일 때, 어닐링은 실리콘 충전물에서 보이드들을 감소시키고 제거할 수 있으며, 실리콘 충전물을 결정화시킬 수 있다. 개구부가 실리콘 웨이퍼와 같은 반도체 기판의 일부일 수 있음은 인정될 것이다. 예시로서, 기판은 개구부가 배치된 물질 층, 예컨대 유전체 층을 포함할 수 있다. 일부 실시예들에서, 개구부는 길이가 긴 트랜치일 수 있다. 일부 실시예들에서, 개구부는 약 100 nm이하(예컨대, 약 100 nm에서 약 5 nm), 약 50 nm 이하(예컨대, 약 50 nm에서 약 5 nm), 또는 약 20 nm 이하(예컨대, 약 20 nm에서 약 8 nm)의 폭을 가질 수 있다.
도 4를 계속 참조하면, 제공 단계(110)는 후속하는 공정 블록들(120, 130)을 위하여, 기판을 받는 단계, 실리콘으로 충전된 개구부들을 구비하는 단계를 간단하게 포함할 수 있다. 일부 다른 실시예들에서, 실리콘으로 충전된 개구부를 제공하는 단계(110)는 실리콘을 개구부 속으로 퇴적하는 단계를 포함할 수 있다. 예를 들면, 실리콘 막은 개구부에서 퇴적되고 성장될 수 있다. 일부 실시예들에서, 퇴적된 막은 퇴적된 그대로의 폴리실리콘 막일 수 있다. 바람직하게는, 폴리실리콘 막은, (인(phosphorus), 비소(arsenic) 또는 안티몬(antimony)을 포함하는) n-형 도펀트와 같은 표면 이동성 억제제로 도핑되지 아니한다.
일부 다른 실시예들에서, 실리콘 막은 비정질 실리콘 막을 형성하는 조건 하에서 퇴적된다. 예를 들면, 퇴적 온도는 실리콘 막이 비정질 상태로 성장하기에 충분히 낮을 수 있다. 일부 실시예들에서, 퇴적 온도는 약 550℃이하(예컨대, 약 550℃에서 약 480℃), 약 530℃이하(예컨대, 약 530℃에서 약 485℃), 또는 약 510℃이하(예컨대, 약 510℃에서 약 490℃)이다. 그러한 비정질 실리콘 막들은 퇴적된 그대로의 다결정질(polycrystalline) 실리콘 막들보다 높은 단차 피복(step coverage)으로 퇴적될 수 있고, 그렇게 함으로써 더 작은 보이드들을 제공하며 이후의 블록들(120, 130)에서 더 빠른 보이드 제거를 가능하게 한다. 비정질 실리콘 막의 퇴적을 위한 공정의 예시는 아래의 조건들을 가진다.
실리콘 공급원: SiH4
SiH4 유량(flow rate): 660 sccm
압력: 500 mTorr
온도: 520℃
상기로부터 명백한 바와 같이, 비정질 실리콘 막은 표면 이동성 억제제를 포함하지 아니한다.
SiH4뿐만 아니라, 개구부에서 실리콘 막을 퇴적하기 위한 실리콘 공급원들 또는 전구체들의 비제한적인 예시들은, 일반적으로 디실란(disilane), 트리실란(trisilane), 또는 클로로실란(chlorosilane)들과 같은 실란(silane)들을 포함한다.
도 4를 계속 참조하면, 일부 실시예들에서, 제공 단계(110)는, 이동성 억제제, 예컨대 인이나 비소와 같은 전기적 도펀트를 포함하는 실리콘 충전물을 제공하는 단계를 포함할 수 있다. 그러나, 도핑된 실리콘으로 개구부를 간단하게 충전하는 것은 실리콘 충전물에서 보이드들이 성공적으로 매워지게 하지 못하는 점이 확인되었다. 예를 들면, 인-도핑된 실리콘 충전물에서 보이드들은 (후술되는 후속하는 블록(130)에서의 어닐링과 같이) 어닐링된 후 매워지지 아니하는 것이 확인되었다. 이론에 의해 제한되지 아니하고서, 도핑된 충전물 및 보이드들의 표면들에 있는 인은, 불충분한 재배열이 발생하고 보이드들의 매워짐이 성공적으로 달성되지 아니할 정도로 실리콘 원자들의 표면 확산의 억제를 유발하는 것으로 여겨진다.
일부 실시예들에서, 제공 단계(110)는, 개구부를 충전하는 최종(final) 층이 비정질 실리콘 층인 복수의 물질 층들로 개구부를 충전하는 단계를 포함한다. 예를 들면, 개구부는, 이동성 억제제를 포함하는 비정질 실리콘 층과 같은 실리콘 층으로 부분적으로 충전될 수 있고, 실리콘 층은 트랜치의 전체 부피를 완전히 충전하기에 불충분한 두께를 가질 수 있고, 일부 실시예들에서 트랜치의 상단 근처에서 트랜치의 상부를 개방된 채로 남겨둘 수 있다. 일부 실시예들에서, 이동성 억제제는, 인이나 비소와 같은 전기적 도펀트이다. 비정질 실리콘 층은, 예컨대 퇴적된 그대로(as-deposited) 도핑하는 단계를 포함하는 다양한 방법들에 의해 도핑될 수 있다. 트랜치가 채워지고 트랜치의 상단이 폐쇄되도록, 트랜치는 도핑되지 아니한 비정질 실리콘 층으로 후속하여 채워질 수 있다. 일부 실시예들에서, 도핑되지 아니한 비정질 실리콘 막은, 본 명세서에서 설명된 바와 같이 후속하는 어닐링 동안, 충전된 개구부에서 보이드들을 재배열하고 메우기에 충분한 양의 물질을 구비하는 것을 가능하게 할 수 있는 약 5 nm이하 또는 10 nm 이하의 두께를 가진다.
개구부 속으로 퇴적된 실리콘 막이 개구부의 측면들 및 바닥들에서 성장함으로써 개구부를 충전할 것임은 인정될 것이다. 성장은 고르지 못할 수 있고, 보이드들이, 예컨대 개구부의 마주보는 측면들 상에서 성장하는 막들이 모아질 때 개구부의 중심선을 따라서 형성될 수 있다. 예를 들면, 이론에 의해 제한되지 아니하고서, 개구부의 상부들에서 막의 마주보는 부분들은, 개구부의 입구 근처에서, 먼저 모아질 수 있다. 이는 개구부의 하부에서 추가적인 퇴적을 차단할 수 있고, 그렇게 함으로써 보이드들이 실리콘 충전물에서 형성되는 것을 유발할 수 있다. 이에 따라, 충전된 개구부는 실리콘 막에 의해 개구부의 입구에서 폐쇄될 수 있고, 개구부의 내부에 보이드들을 구비할 수 있다.
도 4를 계속 참조하면, 이러한 보이드들은 실리콘 충전물을 실리콘 이동성 억제제에 노출시키는 단계(120) 및 후속하는 어닐링(130)에 의해서 제거되거나 크기가 감소될 수 있다. 실리콘 이동성 억제제는, 노출된 표면 위에서 실리콘 원자들의 움직임을 안정화시키거나 제한하기 위하여 실리콘 충전물의 노출된 표면과 상호작용하는 화학적 종들이다. 일부 실시예들에서, 실리콘 이동성 억제제는 어릴링(130) 후, 어닐링 전과 실질적으로 같은 수준에서 표면의 거칠기(roughness)를 유지한다. 예를 들면, 어닐링(130) 후 표면 거칠기는, 어닐링(130) 전 표면 거칠기의 약 10 Å이내, 약 5 Å이내, 또는 약 3 Å이내에 있을 수 있다. 실리콘 이동성 억제제들의 비제한적인 예시들은, 산소(O2)와 같은 산화 종들 및 NO, N2O, NO2, CO2, H2O와 알코올들과 같은 산소-포함 화합물들을 포함하는 산소 포함 종들, NH3와 같은 질화 종들, 및 PH3와 AsH3와 같은 반도체 도펀트들을 포함한다. 일부 실시예들에서, 산소-포함 화학적 종들, 질화 종들, 및/또는 반도체 도펀트들의 조합들이 이용될 수 있다.
일부 실시예들에서, 실리콘 충전물을 실리콘 이동성 억제제에 노출시키는 단계(120)는 실리콘 충전물을 갖는 기판을 포함하는 공정 챔버로 실리콘 이동성 억제제를 도입하는 단계를 포함할 수 있다. 예를 들면, 실리콘 이동성 억제제는 기체로서 공정 챔버로 플로우(flow)될 수 있다. 일부 실시예들에서, 공정 챔버는 실리콘 충전물이 퇴적되었던 챔버와 동일한 챔버이다. 일부 다른 실시예들에서, 기판은 실리콘 이동성 억제제로의 노출을 위하여 퇴적 챔버로부터 제거된다. 예를 들면, 실리콘 충전물을 실리콘 이동성 억제제에 노출시키는 단계(120)는 실리콘 충전물을 어닐링(130)하기 위해 퇴적 챔버로부터 어닐링 챔버로 이송하는 동안 실리콘 충전물을 주변 공기(ambient air)에 노출시키는 단계를 포함할 수 있다. 일부 실시예들에서, 퇴적 및 어닐링은 동일한 공정 챔버에서 수행되고 실리콘 이동성 억제제로의 노출은 기판을 공기에 노출시키기 위하여 기판을 언로딩(unloading)하고, 그 다음에 기판을 공정 챔버로 리로딩(reloading)함으로써 달성될 수 있다. 일부 실시예들에서, 실리콘 충전물을 퇴적하는 단계, 실리콘 충전물을 실리콘 이동성 억제제에 노출시키는 단계, 및 실리콘 충전물을 어닐링하는 단계는, 이러한 퇴적, 노출 및 어닐링 단계들 중 임의의 것들 사이에서 기판을 공정 챔버로부터 언로딩하지 아니하고서 모두 동일한 공정 챔버에서 수행된다.
일부 실시예들에서, 실리콘 이동성 억제제로의 노출은 실리콘 충전물의 표면에서 실리콘 원자들이 이동할 수 있고 재배열되는 온도보다 낮은 온도에서 수행된다. 본 명세서에서 언급된 바와 같이, 실리콘 이동성 억제제로의 노출없이 실리콘 충전물을 어닐링하는 것은 퇴적된 실리콘의 거칠기를 상승시킬 수 있다. 그러한 거칠어짐으로부터 보호하기 위하여, 일부 실시예들에서, 기판은 이동성 억제제에 노출된 이후까지 575℃를 넘어서 가열되지 아니한다. 일 실시예에서, 575℃ 보다 낮은 온도에서 노출이 시작된다면, 노출은 퇴적 온도로부터 어닐링 온도까지 기판의 가열 동안 적어도 부분적으로 수행될 수 있다.
노출의 지속시간은, 실리콘 충전물의 표면의 거칠어짐을 방지하기 위하여 이동성 억제제가 실리콘 충전물의 표면과 반응하기에 충분한 점은 인정될 것이다. 일부 실시예들에서, 노출은 약 1분이상의 지속시간 동안 발생한다. 일부 실시예들에서, 이동성 억제제의 박층(예컨대, 일원자층 이하)이 노출에 의해 퇴적된다.
도 4를 계속 참조하면, 실리콘 충전물은 블록(120)에서 실리콘 이동성 억제제에 노출된 후 블록(130)에서 어닐링된다. 일부 실시예들에서, 기판은 어닐링을 수행하기 위하여 전용 어닐링 챔버로 이송될 수 있다. 일부 다른 실시예들에서, 어닐링은 실리콘 충전물이 퇴적된 챔버와 동일한 챔버에서 수행될 수 있다.
어닐링 온도는 퇴적 온도보다 일반적으로 높고 실리콘 충전물에서 실리콘 원자들이 움직이는 것을 유발하고, 그렇게 함으로써 실리콘 충전물에서 보이드들을 제거하거나 크기를 감소시킨다. 일부 실시예들에서, 어닐링 온도는 약 580℃이상(예컨대, 약 580℃에서 약 900℃를 포함), 약 600℃이상(예컨대, 약 600℃에서 약 850℃를 포함), 또는 약 700℃이상(예컨대, 약 700℃에서 약 800℃)이다. 일부 실시예들에서, 어닐링의 지속시간은 약 30분 이상, 또는 약 60분 이상이다. 유리하게도, 실리콘 충전물에서의 보이드들은 어닐링 후 관찰되지 아니하고 외관 검사(visual inspection)에 의해 거의 발견되지 아니하는 한편, 퇴적된 실리콘 표면은 어닐링 이전 만큼 실질적으로 매끈하게 남아 있다. 게다가, 어닐링은 유리하게도 비정질 실리콘을 결정화시킬 수 있다.
예시들
이하에서 설명된 다양한 도면들은 보이드들이 없거나 매우 적은 보이드들을 갖는 실리콘-충전된 개구부들을 형성하는 것에 관한 실험결과들을 입증한다. 퇴적 및 어닐링 공정들은, 네덜란드 알메러(ALmere)의 ASM International N.V.로부터 이용 가능한 A412TM 수직형 퍼니스(vertical furnace)에서 수행되었다. 퍼니스(furnace)는, 웨이퍼 보트(boat)에 고정된 기판들로서, 150개의 반도체 기판들 또는 300 mm의 직경을 가지는 웨이퍼들의 부하를 수용할 수 있는 공정 챔버를 가진다.
도 5a, 5b 및 5c는, 산소에 노출되고 A) 240분 동안 600℃, B) 120분 동안 700℃, C)60분 동안 800℃에서 각각 대기압에서 어닐링된 후, 비정질 실리콘 막으로 충전된 개구부들의 TEM 단면도들을 각각 도시한다. 비정질 실리콘 막은 아래의 조건들 하에서 약 40 nm에서 약 80 nm의 폭들을 가지는 트랜치들로 퇴적되었다.
실리콘 공급원: SiH4
SiH4 유량: 660 sccm
압력: 500 mTorr
온도: 520℃
퇴적 후, 전술한 바와 같이, 기판들은 퇴적 퍼니스(furnace)로부터 언로딩되고, 어닐링 퍼니스로 이송되었고, 이때 기판들은 A) 600℃, 240분, B) 700℃, 120분, C) 800℃, 60분의 조건들에서 대기압에서 N2에서 어닐링되었다. 기판들은 퇴적 퍼니스로부터 어닐링 퍼니스로 이송하는 동안 대기에 노출되었다. 바람직하게, 도 5A, 5B 및 5C 중 어느 것에서도, 보이드들이나 심들이 실리콘 충전물에서 발견되지 아니한다.
도 6은, 산소에 노출되고 240분 동안 500 mTorr 및 600℃에서 어닐링된 후, 비정질 실리콘 막으로 충전된 개구부의 TEM 단면을 도시한다. 실리콘 막은 도 5A, 5B 및 5C와 관련하여 전술된 바와 같이 퇴적되었다. 실리콘 막을 퇴적한 후, 기판들은 퇴적 퍼니스에서 언로딩됨으로써 산소에 노출된다. 기판들은 약 100 ppm O2로서 N2 국소환경(mini-environment)으로 언로딩되었고, 그 다음에 어닐링을 다시 수행하기 위해 퇴적 퍼니스에 재삽입되었다. 어닐링은 240분 동안 600℃에서 그리고 1 Torr의 압력에서 수행되었다. 퇴적된 막들의 표면은 매끈하게 남아 있었고, 존재했던 보이드들 및 심들은 매워졌으며 더 이상 관찰되지 아니하였다. 이에 따라, N2 국소환경에서 약 10 ppm 이상의 잔류 산소 농도는 실리콘 충전물의 표면을 안정화하는데 충분했었음을 확인하였다. 다른 실험에서, 다른 모든 조건들을 동일하게 하면서, 어닐링은 150 Torr의 압력에서 수행되었고 동일한 결과가 관찰되었다.
퇴적 챔버로부터 기판들을 언로딩하는 것은 시간 소모가 클 수 있다. 일부 실험들에서, 비정질 실리콘 막이 퇴적되고 상기와 유사한 조건들 하에서 어닐링되었다. 그러나, 기판들은 이동성 억제제로의 노출 동안 퇴적 챔버로부터 제거되지 아니하였다. 그 대신, 비정질 실리콘 막은 200 mTorr의 퇴적 압력 및 520℃의 퇴적 온도에서, 66 sccm의 유량으로 퇴적 챔버로 플로우된 PH3(N2 또는 H2에서 1%)(1% in N2 or H2)에 노출되었다. 실리콘 막은 10 분 동안 PH3에 노출되었다. 이러한 노출이, 실리콘 충전물에서 보이드들을 제거하면서도, 후속하는 어닐링 동안 표면 거칠어짐을 실질적으로 완전하게 억제하는데 효과적이었음이 확인되었다. 유사한 결과들이 비정질 실리콘 막을, 예컨대 1분 이상 산소 플로우에 (퇴적 챔버에서) 인-시츄(in-situ) 노출시킴으로써 달성될 수 있음이 고려된다.
다양한 생략들, 부가들 및 변형들이 본 발명의 범위를 벗어나지 아니하고서 전술된 방법들 및 구조들에 만들어질 수 있음은 인정될 것이다. 실시예들의 특정 특징들 및 측면들의 다양한 조합들이나 하위-조합(sub-combination)들이 만들어질 수 있고, 여전히 본 명세서의 범위 내에 속할 수 있다. 개시된 실시예들의 다양한 특징들 및 측면들은 적절하게 서로 조합되거나 치환될 수 있다. 모든 그러한 변형들 및 변경들은, 첨부된 청구항들에 의해 정의되는 바와 같이 발명의 범위 내에 속하는 것으로 의도된다.

Claims (31)

  1. 퇴적 챔버에서 퇴적 온도로, 트랜치를 가지는 기판 위로 상기 트랜치를 채우기에 충분한 두께를 가지는 비정질 실리콘 막을 퇴적하는 단계;
    약 575℃ 이하의 온도에서 산화(oxidizing) 기체, 질화(nitriding) 기체 또는 n-형 도펀트(dopant) 기체에 상기 비정질 실리콘 막을 노출시키는 단계;
    후속하여, 어닐링(annealing) 온도로 상기 기판을 가열하는 단계; 및
    상기 트랜치에서 상기 비정질 실리콘 막을 결정화시키도록 상기 어닐링 온도에서 상기 기판을 유지하는 단계를 포함하는 반도체 처리 방법.
  2. 제1항에 있어서,
    상기 n-형 도펀트에 상기 비정질 실리콘 막을 노출시키는 단계는,
    인(phosphorus)-포함 기체, 비소(arsenic)-포함 기체, 안티몬(antimony)-포함 기체에 상기 비정질 실리콘 막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 처리 방법.
  3. 제1항에 있어서,
    상기 반도체 처리 방법은, 상기 비정질 실리콘 막을 퇴적하는 단계 전에, 상기 트랜치의 전체 부피 미만을 차지하는 도핑된 실리콘 막을 상기 트랜치에서 형성하는 단계를 더 포함하고,
    상기 비정질 실리콘 막을 퇴적하는 단계는, 상기 부피의 남아있는 개방 부분에서 상기 비정질 실리콘 막을 퇴적하는 단계를 포함하고,
    상기 비정질 실리콘 막은 도핑되지 아니한 것을 특징으로 하는 반도체 처리 방법.
  4. 제3항에 있어서,
    상기 도핑된 실리콘 막은 비소(arsenic) 또는 인(phosphorus)으로 도핑된 것을 특징으로 하는 반도체 처리 방법.
  5. 제3항에 있어서,
    상기 비정질 실리콘 막은 약 5 nm 이상의 두께를 가지는 것을 특징으로 하는 반도체 처리 방법.
  6. 제1항에 있어서,
    상기 어닐링 온도에서 상기 기판을 유지하는 단계는 약 30분 이상의 지속시간 동안 수행되는 것을 특징으로 하는 반도체 처리 방법.
  7. 제1항에 있어서,
    상기 어닐링 온도는 약 580℃ 이상인 것을 특징으로 하는 반도체 처리 방법.
  8. 제1항에 있어서,
    상기 퇴적 온도는 약 550℃ 이하인 것을 특징으로 하는 반도체 처리 방법.
  9. 제1항에 있어서,
    상기 어닐링 온도는 약 580℃ 이상인 것을 특징으로 하는 반도체 처리 방법.
  10. 제9항에 있어서,
    상기 어닐링 온도는 약 600℃ 이상인 것을 특징으로 하는 반도체 처리 방법.
  11. 제1항에 있어서,
    상기 산화 기체에 상기 비정질 실리콘 막을 노출시키는 단계는, 상기 퇴적 챔버로부터 상기 기판을 언로딩(unloading)하고, 그렇게 함으로써 상기 퇴적 챔버 외부에서 주변 공기(ambient atmosphere)에 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 처리 방법.
  12. 제11항에 있어서,
    상기 산화 기체에 상기 비정질 실리콘 막을 노출시키는 단계는, 상기 어닐링 온도로 상기 기판을 가열하기 위하여 상기 퇴적 챔버로부터 어닐링 챔버로 상기 기판을 이송하는 단계를 더 포함하는 것을 특징으로 하는 반도체 처리 방법.
  13. 제11항에 있어서,
    상기 반도체 처리 방법은, 상기 퇴적 챔버로 상기 기판을 리로딩(reloading)하는 단계를 더 포함하고,
    상기 어닐링 온도로 상기 기판을 가열하는 단계 및 상기 어닐링 온도에서 상기 기판을 유지하는 단계는 상기 퇴적 챔버에서 수행되는 것을 특징으로 하는 반도체 처리 방법.
  14. 제1항에 있어서,
    상기 산화 기체, 상기 질화 기체, 상기 인-포함 기체 또는 상기 비소-포함 기체에 상기 비정질 실리콘 막을 노출시키는 단계는 상기 산화 기체, 상기 질화 기체, 상기 인-포함 기체 또는 상기 비소-포함 기체를 상기 퇴적 챔버로 플로우(flow)하는 단계를 포함하는 것을 특징으로 하는 반도체 처리 방법.
  15. 제1항에 있어서,
    상기 비정질 실리콘 막을 노출시키는 단계, 상기 어닐링 온도로 상기 기판을 가열하는 단계 및 상기 어닐링 온도에서 상기 기판을 유지하는 단계는, 상기 비정질 실리콘 막을 퇴적하는 단계와 상기 비정질 실리콘 막을 노출시키는 단계, 상기 비정질 실리콘 막을 노출시키는 단계와 상기 기판을 가열하는 단계, 및 상기 기판을 가열하는 단계와 상기 어닐링 온도에서 상기 기판을 유지하는 단계 중 임의의 것 사이에서, 상기 퇴적 챔버로부터 상기 기판들을 언로딩하지 아니하고서 상기 퇴적 챔버에서 수행되는 것을 특징으로 하는 반도체 처리 방법.
  16. 제1항에 있어서,
    상기 비정질 실리콘 막을 상기 산화 기체에 노출시키는 단계는 1분 이상 동안 수행되는 것을 특징으로 하는 반도체 처리 방법.
  17. 제1항에 있어서,
    상기 퇴적 챔버는 배치(batch) 퍼니스(furnace)의 공정 챔버인 것을 특징으로 하는 반도체 처리 방법.
  18. 제1항에 있어서,
    상기 어닐링 온도에서 상기 기판을 유지하는 단계는 상기 비정질 실리콘 막을 폴리실리콘 막으로 변환하는 것을 특징으로 하는 반도체 처리 방법.
  19. 기판 상에 실리콘 막을 제공하고 상기 기판에서 개구부(opening) 속으로 상기 실리콘 막을 연장시키키고, 그렇게 함으로써 상기 개구부를 충전하는(filling) 단계로서, 상기 개구부에서의 실리콘 막의 일부는 보이드(void)를 포함하는 것을 특징으로 하는 단계;
    실리콘 이동성 억제제(silicon mobility inhibitor)에 상기 비정질 실리콘 막의 표면을 노출시키는 단계; 및
    후속하여, 상기 실리콘 막을 어닐링(annealing)함으로써 상기 보이드의 크기를 감소시키는 단계를 포함하는 반도체 처리 방법.
  20. 제19항에 있어서,
    상기 실리콘 막을 제공하는 단계는,
    상기 개구부의 전체 부피 미만을 차지하는 도핑된 실리콘 막을 상기 개구부에서 형성하는 단계; 및
    상기 개구부의 남아있는 개방 부분에 도핑되지 아니한 비정질 실리콘 막을 퇴적하는 단계를 포함하는 것을 특징으로 하는 반도체 처리 방법.
  21. 제20항에 있어서,
    상기 도핑된 실리콘 막은 비소(arsenic) 또는 인(phosphorus)으로 도핑되는 것을 특징으로 하는 반도체 처리 방법.
  22. 제20항에 있어서,
    상기 비정질 실리콘 막은 약 5 nm 이상의 두께를 가지는 것을 특징으로 하는 반도체 처리 방법.
  23. 제19항에 있어서,
    상기 실리콘 이동성 억제제는 산소-포함 화학적 종들을 포함하는 것을 특징으로 하는 반도체 처리 방법.
  24. 제23항에 있어서,
    상기 산소-포함 화학적 종들은 O2, NO, N2O, NO2, CO2, H2O, 알코올들 및 그것들의 조합들로 구성된 군으로부터 선택되는 것을 특징으로 하는 반도체 처리 방법.
  25. 제19항에 있어서,
    상기 실리콘 이동성 억제제는 반도체 도펀트(dopant)를 포함하는 것을 특징으로 하는 반도체 처리 방법.
  26. 제19항에 있어서,
    상기 반도체 도펀트는 PH3 또는 AsH3를 포함하는 것을 특징으로 하는 반도체 처리 방법.
  27. 제19항에 있어서,
    상기 실리콘 막의 노출된 표면의 거칠기(roughness)는, 상기 실리콘 막을 어닐링 한 후 실질적으로 불변하는 것을 특징으로 하는 반도체 처리 방법.
  28. 제27항에 있어서,
    상기 실리콘 막의 상기 노출된 표면의 상기 거칠기는, 상기 실리콘 막을 어닐링하기 전 상기 노출된 실리콘 막의 거칠기의 약 10 Å 이내인 것을 특징으로 하는 반도체 처리 방법.
  29. 제19항에 있어서,
    상기 실리콘 막을 퇴적하는 단계는 비정질 실리콘 막을 형성하는 것을 특징으로 하는 반도체 처리 방법.
  30. 제19항에 있어서,
    상기 실리콘 막을 어닐링하는 단계는 약 580 ℃ 이상에서 수행되는 것을 특징으로 하는 반도체 처리 방법.
  31. 제19항에 있어서,
    상기 보이드의 크기를 감소시키는 단계는 상기 보이드를 실질적으로 제거하는 것을 특징으로 하는 반도체 처리 방법.
KR1020150021715A 2014-07-18 2015-02-12 보이드들의 감소된 발생을 갖는 실리콘- 충전된 개구부들을 형성하는 방법 Active KR102310413B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/335,446 US9443730B2 (en) 2014-07-18 2014-07-18 Process for forming silicon-filled openings with a reduced occurrence of voids
US14/335,446 2014-07-18
US14/555,379 2014-11-26
US14/555,379 US20160020094A1 (en) 2014-07-18 2014-11-26 Process for forming silicon-filled openings with a reduced occurrence of voids

Publications (2)

Publication Number Publication Date
KR20160010290A true KR20160010290A (ko) 2016-01-27
KR102310413B1 KR102310413B1 (ko) 2021-10-12

Family

ID=52465244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150021715A Active KR102310413B1 (ko) 2014-07-18 2015-02-12 보이드들의 감소된 발생을 갖는 실리콘- 충전된 개구부들을 형성하는 방법

Country Status (4)

Country Link
US (1) US20160020094A1 (ko)
EP (1) EP2975635B1 (ko)
KR (1) KR102310413B1 (ko)
TW (1) TWI627302B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9605343B2 (en) 2013-11-13 2017-03-28 Asm Ip Holding B.V. Method for forming conformal carbon films, structures conformal carbon film, and system of forming same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US10008418B2 (en) * 2016-09-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming
US10504747B2 (en) 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
CN108962903B (zh) * 2018-09-19 2024-02-02 长江存储科技有限责任公司 半导体结构
US11404465B2 (en) * 2020-06-15 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Epitaxial semiconductor liner for enhancing uniformity of a charged layer in a deep trench and methods of forming the same
US12142480B2 (en) 2021-08-13 2024-11-12 Applied Materials, Inc. Seam removal in high aspect ratio gap-fill

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5326722A (en) * 1993-01-15 1994-07-05 United Microelectronics Corporation Polysilicon contact
JPH1056154A (ja) * 1996-04-09 1998-02-24 Toshiba Corp 半導体装置の製造方法
US6067680A (en) * 1998-04-29 2000-05-30 Micron Technology, Inc. Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening
US20040018680A1 (en) * 2002-07-29 2004-01-29 Wang Yun Yu Method to enhance epi-regrowth in amorphous poly CB contacts
JP2005236160A (ja) * 2004-02-23 2005-09-02 Toyota Motor Corp 半導体装置およびその製造方法
KR20070086885A (ko) * 2004-12-14 2007-08-27 어플라이드 머티어리얼스, 인코포레이티드 깊은 트렌치를 도핑된 실리콘으로 충진하는 처리 시퀀스
KR20140139413A (ko) * 2013-05-27 2014-12-05 도쿄엘렉트론가부시키가이샤 트렌치를 충전하는 방법 및 처리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2669333B2 (ja) * 1993-12-13 1997-10-27 日本電気株式会社 半導体装置の製造方法
KR100625142B1 (ko) * 2005-07-05 2006-09-15 삼성전자주식회사 반도체 장치의 제조 방법
US8012790B2 (en) * 2009-08-28 2011-09-06 International Business Machines Corporation Chemical mechanical polishing stop layer for fully amorphous phase change memory pore cell
JP5864360B2 (ja) * 2011-06-30 2016-02-17 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5326722A (en) * 1993-01-15 1994-07-05 United Microelectronics Corporation Polysilicon contact
JPH1056154A (ja) * 1996-04-09 1998-02-24 Toshiba Corp 半導体装置の製造方法
US6067680A (en) * 1998-04-29 2000-05-30 Micron Technology, Inc. Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening
US20040018680A1 (en) * 2002-07-29 2004-01-29 Wang Yun Yu Method to enhance epi-regrowth in amorphous poly CB contacts
JP2005236160A (ja) * 2004-02-23 2005-09-02 Toyota Motor Corp 半導体装置およびその製造方法
KR20070086885A (ko) * 2004-12-14 2007-08-27 어플라이드 머티어리얼스, 인코포레이티드 깊은 트렌치를 도핑된 실리콘으로 충진하는 처리 시퀀스
KR20140139413A (ko) * 2013-05-27 2014-12-05 도쿄엘렉트론가부시키가이샤 트렌치를 충전하는 방법 및 처리 장치

Also Published As

Publication number Publication date
TW201604304A (zh) 2016-02-01
EP2975635A1 (en) 2016-01-20
KR102310413B1 (ko) 2021-10-12
EP2975635B1 (en) 2020-07-29
US20160020094A1 (en) 2016-01-21
TWI627302B (zh) 2018-06-21

Similar Documents

Publication Publication Date Title
KR102310413B1 (ko) 보이드들의 감소된 발생을 갖는 실리콘- 충전된 개구부들을 형성하는 방법
US9837271B2 (en) Process for forming silicon-filled openings with a reduced occurrence of voids
KR102239078B1 (ko) 비정질 실리콘이 충진된 갭을 갖는 반도체 장치 및 형성 방법
US5821158A (en) Substrate surface treatment method capable of removing a spontaneous oxide film at a relatively low temperature
US9443730B2 (en) Process for forming silicon-filled openings with a reduced occurrence of voids
JP2679473B2 (ja) 多結晶シリコンの選択的デポジション方法
EP1837899A2 (en) Relaxed heteroepitaxial layers
US10312096B2 (en) Methods for titanium silicide formation using TiCl4 precursor and silicon-containing precursor
US11152221B2 (en) Methods and apparatus for metal silicide deposition
TW202018843A (zh) 用於矽-鍺預清潔之方法與設備
CN1825543A (zh) 半导体衬底的原位净化方法和半导体器件制造方法
TWI484556B (zh) 在矽基材上形成高生長速率低電阻率的鍺膜之方法（二）
JP2701793B2 (ja) 半導体装置の製造方法
US7648886B2 (en) Shallow trench isolation process
KR102372135B1 (ko) 실리콘막 또는 게르마늄막 또는 실리콘 게르마늄막을 성막하는 방법 및 장치
US9012328B2 (en) Carbon addition for low resistivity in situ doped silicon epitaxy
KR100632460B1 (ko) 반도체 소자의 제조 방법
US20250183036A1 (en) Selective silicon nitride with treatment for contact formation in logic or memory devices
JP6829495B2 (ja) 低温エピタキシャル層の形成方法
JP4635062B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000