KR20170004502A - 반도체 소자 - Google Patents

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KR20170004502A
KR20170004502A KR1020150094935A KR20150094935A KR20170004502A KR 20170004502 A KR20170004502 A KR 20170004502A KR 1020150094935 A KR1020150094935 A KR 1020150094935A KR 20150094935 A KR20150094935 A KR 20150094935A KR 20170004502 A KR20170004502 A KR 20170004502A
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Abstract

본 발명의 기술적 사상에 의한 반도체 소자는, 기판 상의 서로 다른 레벨에 각각 형성되고, 전기적으로 플로팅(floating)된 복수의 더미 배선들; 및 상기 복수의 더미 배선들을 서로 연결하는 복수의 더미 콘택 플러그들;을 포함하고, 상기 복수의 더미 콘택 플러그들 중 적어도 두 개는 상기 기판의 주면과 수직한 방향으로 서로 오버랩되지 않을 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 적층 배선 구조를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리가 점차 감소하고, 적층되는 배선의 수가 증가한다.
미세화된 패턴 및 적층된 배선 구조로 인한 공정 추가는 기판 내의 손상을 심화시키며, 반도체 소자의 동작 속도 및 리프레시(refresh) 특성에 악영향을 미칠 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 패턴 및 적층된 배선 구조로 인한 기판 내의 손상을 억제하여 동작 속도 및 리프레시 특성을 개선한 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자는, 기판 상의 서로 다른 레벨에 각각 형성되고, 전기적으로 플로팅(floating)된 복수의 더미 배선들; 상기 복수의 더미 배선들을 서로 연결하는 복수의 더미 콘택 플러그들;을 포함하고, 상기 복수의 더미 콘택 플러그들 중 적어도 두 개는 상기 기판의 주면과 수직한 방향으로 서로 오버랩되지 않는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들 중 적어도 두 쌍의 인접한 더미 배선들은 상기 복수의 더미 콘택 플러그들 중 적어도 두 개의 더미 콘택 플러그들에 의해 각각 연결되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들 중 적어도 한 쌍의 인접한 더미 배선들은 상기 복수의 더미 콘택 플러그들 중 적어도 두 개의 더미 콘택 플러그들에 의해 연결되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들 중 적어도 하나의 더미 배선과 상기 기판을 연결하는 더미 다이렉트 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들은 상기 기판 상의 제1 레벨에서 서로 이격되어 연장되는 복수의 제1 더미 배선들과, 상기 제1 레벨과 다른 제2 레벨에서 연장되는 제2 더미 배선을 포함하고, 상기 복수의 더미 콘택 플러그들은 상기 제2 더미 배선을 상기 복수의 제1 더미 배선들과 각각 연결하는 더미 콘택 플러그들을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들, 상기 복수의 더미 콘택 플러그들, 및 상기 더미 다이렉트 콘택 중 적어도 두 개의 구성은 연속적인 물질 이동 경로를 형성하고, 상기 물질 이동 경로를 통하여 수소가 확산되는 것을 되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 더미 다이렉트 콘택은 상기 기판 내에 형성된 소자 분리막, 또는 상기 소자 분리막에 의해 정의되고 전기적으로 플로팅된 활성 영역에 연결되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 콘택 플러그들 중 적어도 하나는 상기 기판의 주면과 수직한 방향으로 상기 더미 다이렉트 콘택과 서로 오버랩되지 않는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 기판은 셀 어레이 영역과 주변 회로 영역을 포함하고, 상기 더미 콘택 플러그들 및 상기 더미 다이렉트 콘택은 주변 회로 영역에 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들, 상기 복수의 더미 콘택 플러그들, 및 상기 더미 다이렉트 콘택 중 적어도 두 개의 구성은 연속적인 물질 이동 경로를 형성하고, 상기 경로는 상기 기판의 주면과 수직한 제1 구간과, 상기 기판의 주면과 수평한 제2 구간으로 나뉘고, 상기 제2 구간의 경로의 총합은 상기 제1 구간의 경로의 총합보다 크거나 실질적으로 동일한 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 배선들 중 적어도 두 개는 서로 다른 방향으로 연장되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 더미 콘택 플러그는 상기 기판의 주면과 수직한 방향으로 연장된 막대(rod) 형상이고, 상기 기판의 주면과 수평한 방향에서, 상기 더미 콘택 플러그의 단면의 단축 너비 및 장축 너비는, 상기 더미 배선의 단면의 단축 너비와 같거나 더 작은 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자는, 기판 상의 낮은 레벨부터 순차적으로 형성된 제1 더미 배선, 제2 더미 배선, 제3 더미 배선, 및 제4 더미 배선; 상기 제1 내지 제4 더미 배선들 중 인접한 더미 배선들을 서로 연결하는 복수의 더미 콘택 플러그들; 및 상기 복수의 더미 콘택 중 적어도 두 개는 상기 기판의 주면과 수직한 방향으로 서로 오버랩되지 않는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 복수의 더미 콘택 플러그들은, 상기 제1 및 제2 더미 배선을 연결하는 제1 더미 콘택 플러그, 및 상기 제3 및 제4 더미 배선을 연결하는 제2 더미 콘택 플러그를 포함하고, 상기 제2 및 제3 더미 배선들은 상기 더미 콘택 플러그에 의해 연결되지 않는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 기판과 상기 제1 더미 배선은 연결되지 않은 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는, 복수의 더미 배선들을 서로 연결하는 복수의 더미 콘택 플러그 및 상기 복수의 더미 배선들을 기판에 연결하는 더미 다이렉트 콘택을 도입하여 연속적인 물질 이동 경로를 형성함으로써, 수소를 기판 내까지 대량으로 이동시켜 기판 내의 댕글링 본드 결함을 효과적으로 제거할 수 있다. 이에 따라 반도체 소자의 동작 속도 및 리프레시 특성이 개선될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 사시도이다.
도 2는 도 1의 반도체 소자의 개략적인 레이아웃이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자에 포함되는 더미 콘택 플러그와 더미 배선의 너비를 설명하기 위한 도면이다.
도 5는 도 1의 반도체 소자의 D 영역의 물질 이동 경로(path)를 설명하기 위한 도면이다.
도 6 내지 도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들의 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 사시도이다.
도 11은 도 10의 반도체 소자의 요부를 나타내는 레이아웃이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 시스템이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 개략적인 사시도이다.
도 1을 참조하면, 반도체 소자(10)는 기판(101) 상의 서로 다른 레벨에 각각 형성되고 전기적으로 플로팅(floating)된 제1 더미(dummy) 배선(DM1a), 제2 더미 배선(DM2a), 제3 더미 배선(DM3a) 및 제4 더미 배선(DM4a)과, 상기 제1 더미 배선(DM1a)과 상기 제2 더미 배선(DM2a)을 서로 연결하는 제1 더미 콘택 플러그(dummy contact plug)(DC1a), 상기 제2 더미 배선(DM2a)과 상기 제3 더미 배선(DM3a)을 연결하는 제2 더미 콘택 플러그(DC2a), 상기 제3 더미 배선(DM3a)과 상기 제4 더미 배선(DM4a)들을 서로 연결하는 제3 더미 콘택 플러그(DC3a)와, 상기 제1 더미 배선(DM1a)과 상기 기판(101)을 연결하는 더미 다이렉트 콘택(dummy direct contact)(DDCa)을 포함할 수 있다. 이 때, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 및 상기 더미 다이렉트 콘택(DDCa)은 상기 기판(101)의 주면과 수직한 방향(도 1의 Y방향)으로 서로 오버랩되지 않을 수 있다.
상기 반도체 소자(10)는 셀 어레이 영역과 주변 회로 영역을 포함하며, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들, 및 상기 더미 다이렉트 콘택(DDCa)은 주변 회로 영역에 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(101)은 활성 영역(ACT)과 소자 분리막(103)을 포함할 수 있다. 상기 활성 영역(ACT)은 상기 소자 분리막(103)에 의해 정의될 수 있다.
상기 더미 다이렉트 콘택(DDCa)은 상기 기판(101)과 상기 제1 더미 배선(DM1a)을 연결할 수 있다. 상기 더미 다이렉트 콘택(DDCa)은 상기 기판(101) 내의 상기 활성 영역(ACT)과 연결될 수 있으며, 상기 활성 영역(ACT)은 전기적으로 플로팅될 수 있다. 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a) 중 적어도 하나는 상기 기판(101)의 주면과 수직한 방향(도 1의 Y방향)으로 상기 더미 다이렉트 콘택(DDCa)과 서로 오버랩되지 않을 수 있다.
일부 실시예들에서, 상기 더미 다이렉트 콘택(DDCa)은 상기 소자 분리막(103)과 연결될 수 있다. 이에 대해서는 도 6을 참조하여 상세히 설명하도록 한다.
상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 상기 기판(101) 상의 낮은 레벨부터 순차적으로 형성될 수 있다. 상기 제1 더미 배선(DM1a)은 상기 기판(101)과 가장 근접한 제1 레벨에서 제1 방향(도 1의 X방향)으로 연장되도록 형성될 수 있다. 상기 제2 더미 배선(DM2a)은 상기 제1 레벨보다 높은 제2 레벨에서 상기 제1 방향(도 1의 X방향)으로 연장되도록 형성될 수 있다. 상기 제3 더미 배선(DM3a)은 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 방향(도 1의 X방향)으로 연장되도록 형성될 수 있다. 상기 제4 더미 배선(DM4a)은 상기 제3 레벨보다 높은 제4 레벨에서 상기 제1 방향(도 1의 X방향)과는 수직한 제2 방향(도 1의 Z방향)으로 연장되도록 형성될 수 있다.
그러나, 본 발명의 기술적 사상에 의한 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들의 구조가 이에 한정되는 것은 아니고, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들의 연장 방향 또는 형태는 필요에 따라 자유롭게 선택될 수 있다. 일부 실시예들에서, 상기 제1 내지 제4 더미 배선들(DM1a, DM2a, DM3a, DM4a)는 모두 동일한 방향으로 연장되거나, 상기 제1 내지 제4 더미 배선들(DM1a, DM2a, DM3a, DM4a) 중 적어도 두 개만이 서로 다른 방향으로 연장될 수 있다.
상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 전기적으로 플로팅되어 있어서, 반도체 소자의 구동을 위하여 통전되는 것은 아니다. 다만, 반도체 소자의 제조 공정에서 공정 불량을 방지하기 위해 형성될 수 있다. 즉, 반도체 소자의 통전에 필요한 배선 패턴을 형성하고 후속 공정으로 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 수행할 경우, 배선 패턴 밀도의 차이로 인해 디싱(dishing) 현상이 발생하여 제품 불량이 발생할 수 있다. 따라서, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 반도체 기판 상의 전면(whole area)에 걸쳐서 유사한 정도의 배선 패턴 밀도를 확보하기 위해 형성될 수 있다. 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 반도체 소자의 통전에 필요한 배선 패턴을 형성할 때에 함께 형성될 수 있다.
상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들은 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들을 서로 연결하도록 형성될 수 있다. 상기 제1 더미 배선(DM1a)과 상기 제2 더미 배선(DM2a)은 두 개의 상기 제1 더미 콘택 플러그(DC1a)에 의해 연결되어 있다. 상기 제2 더미 배선(DM2a)과 상기 제3 더미 배선(DM3a)는 하나의 상기 제2 더미 콘택 플러그(DC2a)에 의해 연결되어 있다. 상기 제3 더미 배선(DM3a)과 상기 제4 더미 배선(DM4a)는 하나의 상기 제3 더미 콘택 플러그(DC3a)에 의해 연결되어 있다. 다만, 본 발명의 기술적 사상이 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 각각의 개수에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들 중 적어도 한 쌍의 인접한 더미 배선들은 적어도 두 개의 더미 콘택 플러그들에 의해 연결될 수 있으므로, 상기 제2 및 제3 더미 콘택 플러그(DC2a, DC3a)는 각각 2개 이상일 수 있다. 또한, 상기 제1 더미 콘택 플러그(DC1a)는 1개 또는 3개 이상일 수 있다.
상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)는 상기 기판(101)과 수직한 방향(도 1의 Y방향)으로 연장된 막대(rod) 형상일 수 있다. 이 때, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a) 중 어느 하나와, 상기 어느 하나의 더미 콘택 플러그의 양 쪽에 연결된 두 개의 더미 배선에 있어서, 상기 더미 콘택 플러그의 단면의 너비는, 상기 두 개의 더미 배선들 각각의 단면의 최소 너비와 같거나 더 작을 수 있다. 이에 대해서는 도 4를 참조하여 상세히 설명하도록 한다.
전술한 바와 같이 상기 더미 다이렉트 콘택(DDCa)은 상기 기판(101)과 상기 제1 더미 배선(DM1a)을 연결하고, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들은 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들의 사이를 각각 연결한다. 이에 따라 상기 기판(101)으로부터 상기 제4 더미 배선(DM4a)까지 연속적인 물질 이동 경로(HP1)가 형성될 수 있다. 상기 기판(101)은 상기 물질 이동 경로(HP1)를 통하여 수소를 대량으로 공급받을 수 있다. 수소는 상기 기판(101) 표면의 댕글링 본드 결함을 해소(curing)함으로써 동작 속도 및 리프레시(refresh) 특성을 개선하고 반도체 소자의 신뢰성을 향상시킬 수 있다.
구체적으로, 반도체 소자의 패턴의 미세화 및 배선들의 적층에 따라 암전류 (dark current) 문제가 심화될 수 있다. 암전류(dark current)는 전압 인가에 의하지 않고 축적된 전하로서, 기판(101)에 존재하는 결함들이나 댕글링 본드(dangling bond) 에 의해 발생할 수 있다.
댕글링 본드란 산화 공정 또는 식각 공정 등으로 기판을 가공할 때 기판(101)의 표면에 발생할 수 있는 결함으로, 기판(101)의 표면에 있는 원자들의 최외각 전자가 완벽하게 결합을 이루지 못해 절단된 결합 상태((-Si-O),(-Si-)) 를 가리킨다.
기판(101)의 표면에 발생한 댕글링 본드로부터 전자가 발생하여 소자 영역으로 확산되며, 소자 영역은 전압의 인가가 없어도 전하가 발생하기 쉬운 상태에 놓이게 된다. 기판(101)에 댕글링 본드가 다량 존재하면 전압 인가가 없더라도 다량의 전하가 발생하게 되며, 전압이 인가된 것과 같이 반응하여 노이즈 또는 암전류와 같은 비정상적인 거동을 보인다. 따라서, 기판(101)의 댕글링 본드 결함을 제거하는 것이 필요하다.
이 때, 댕글링 본드 결함은 수소와 결합함으로써 해소될 수 있다. 따라서, 기판 표면의 댕글링 본드 결함을 제거하기 위하여 상기 기판 내에 수소가 충분히 공급되는 것이 필요하다. 본 발명의 기술적 사상에 따른 반도체 소자는, 복수의 더미 배선(DM1a, DM2a, DM3a, DM4a)들을 서로 연결하는 복수의 더미 콘택 플러그(DC1a, DC2a, DC3a)과, 상기 복수의 더미 배선(DM1a, DM2a, DM3a, DM4a)들을 기판에 연결하는 더미 다이렉트 콘택(DDCa)을 도입하여 연속적인 물질 이동 경로(HP1)를 형성함으로써, 기판(101) 상의 층간 절연막 내에 다량 포함된 수소를 기판(101) 내까지 공급하여 댕글링 본드 결함을 효과적으로 제거할 수 있다.
일반적인 경우 상기 층간 절연막 및 상기 더미 배선만으로도 수소 확산이 발생할 수 있으나, 더미 배선들 사이에 배치되는 식각 정지막에 의해 수소의 확산이 억제될 수 있다. 또한 적층되는 배선의 수가 증가함에 따라 상부 더미 배선과 기판 사이의 간격이 커져 상부 더미 배선으로부터 공급되는 수소의 양이 부족할 수 있다. 이에 따라 기판(101) 내의 댕글링 본드가 수소에 의해 해소되는 것이 어려울 수 있다.
또한, 기판(101)에 수소를 공급하기 위해 층간 절연막의 증착 온도를 감소시키는 방법이 사용될 수 있으나, 배선이 붕괴되어 셀 영역의 전체가 불량이 되는 문제가 있다. 또한, 후속 얼로이(alloy) 공정에서 온도 및 시간을 증가시키는 방법이 사용될 수 있으나, 배선 붕괴 및 공정 시간 증가가 문제가 될 수 있다.
반면, 본 발명의 기술적 사상에 의한 더미 콘택 플러그(DC1a, DC2a, DC3a) 및 더미 다이렉트 콘택(DDCa)은 상기 식각 정지막을 관통하여 각 층에 형성된 더미 배선(DM1a, DM2a, DM3a, DM4a)들을 서로 연결함으로써, 연속적인 물질 이동 경로(HP1)를 따라 충분한 수소가 상기 기판(101)에 확산될 수 있다. 또한, 본 발명의 기술적 사상에 의한 더미 콘택 플러그(DC1a, DC2a, DC3a) 및 더미 다이렉트 콘택(DDCa)은 소자 구동을 위한 콘택 플러그 및 다이렉트 콘택을 형성하는 기존 공정에서 동시에 형성되므로 추가적인 공정이 필요하지 않을 수 있다. 이에 따라, 공정 시간의 추가 및 배선의 열화없이 반도체 소자의 리프레시 특성을 향상시킬 수 있다.
일부 실시예들에서, 상기 더미 다이렉트 콘택(DDCa)는 생략될 수 있다. 상기 더미 다이렉트 콘택(DDCa)이 생략될 경우, 도전성 물질에 기반한 물질 이동 경로에 짧은 불연속 구간이 발생하게 된다. 그러나 상기 불연속 구간에서도 층간 절연막을 통한 수소 확산이 일어날 수 있으므로, 상기 기판(101)에 수소를 충분히 공급할 수 있다. 이에 대해서는 도 7을 참조하여 상세히 설명하도록 한다.
일부 실시예들에서, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들 중 적어도 두 쌍의 인접한 더미 배선들은 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 중 적어도 두 개의 더미 콘택 플러그들에 의해 각각 연결될 수 있다. 따라서, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a) 중 어느 하나의 더미 콘택 플러그가 생략될 수 있다.
상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a) 중 어느 하나의 더미 콘택 플러그가 생략될 경우, 도전성 물질에 기반한 물질 이동 경로에 짧은 불연속 구간이 발생하게 된다. 그러나 상기 불연속 구간에서도 층간 절연막을 통한 수소 확산이 일어날 수 있으므로, 상기 기판(101)에 수소를 충분히 공급할 수 있다. 이에 대해서는 도 8을 참조하여 상세히 설명하도록 한다.
도 1에서는 각각의 레벨에 존재하는 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들이 하나씩 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 중 어느 하나는, 제1 레벨에서 서로 이격되어 연장되는 복수의 더미 배선들과 상기 제1 레벨과는 다른 제2 레벨에서 연장되는 다른 하나의 더미 배선을 각각 연결할 수 있다. 이에 대해서는 도 9를 참조하여 상세히 설명하도록 한다
도 2는 도 1의 반도체 소자(10)의 개략적인 레이아웃이다. 도 1과 동일한 참조 부호는 동일 부재를 나타내며, 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 도 1에서 설명한 반도체 소자(10) 중 1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들, 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들, 및 더미 다이렉트 콘택(DDCa)이 도시되어 있다.
상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 및 상기 더미 다이렉트 콘택(DDCa)은 기판의 주면과 수직한 방향(도 2의 Y방향)으로 서로 오버랩되지 않을 수 있다. 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 및 상기 더미 다이렉트 콘택(DDCa)이 서로 오버랩이 되지 않도록 함으로써, 상기 제4 더미 배선(DM4a)으로부터 상기 기판까지의 물질 이동 경로가 길어질 수 있다. 이 경우, 상기 물질 이동 경로에 포함되는 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)의 범위가 커질 수 있다. 이에 따라, 상기 물질 이동 경로에 포함되는 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)과 층간 절연막의 접촉 면적이 넓어져 상기 층간 절연막으로부터의 수소 공급이 원활하게 이루어질 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 셀 어레이 영역(CA) 및 주변 회로 영역(CORE/PERI.)를 나타내는 개략적인 레이아웃 및 단면도이다. 도 3b의 셀 어레이 영역(CA)의 A-A 영역 및 B-B 영역은 도 3a의 A-A 선 및 B-B 선에 대응하는 부분의 단면을 각각 나타내는 것이다. 주변 회로 영역(CORE/PERI.)의 C 영역은 전기적으로 구동하는 영역을 나타낸 것이고, D 영역은 전기적으로 플로팅되어 있는 영역을 나타낸 것으로, 상기 D 영역은 도 1 및 도 2의 반도체 소자(10)의 단면이다.
도 3a를 참조하면, 반도체 소자(10)는 셀 어레이 영역(CA) 및 주변 회로 영역(CORE/PERI.)으로 구분될 수 있다.
도 3a에서는 셀 어레이 영역(CA)이 가운데 배치되고 주변 회로 영역(CORE/PERI.)이 셀 어레이 영역(CA)의 바깥쪽에 배열된 것으로 도시되어 있지만, 본 발명의 기술적 사상이 상기 배열에 한정되는 것은 아니다. 셀 어레이 영역(CA)과 주변 회로 영역(CORE/PERI.)은 임의의 적절한 배치를 가질 수 있다.
일부 실시예들에서, 주변 회로 영역(CORE/PERI.)은 셀 어레이 영역(CA) 내에 배치될 수 있다. 또한, 셀 어레이 영역(CA) 외의 영역을 주변 회로 영역이라고 지칭하였으나, 상기 주변 회로 영역(CORE/PERI.)은 코어 영역을 포함할 수 있다.
상기 셀 어레이 영역(CA)은 소자 분리막에 의해 정의되는 복수의 활성 영역들(ACT), 복수의 게이트 라인들(GL) 및 복수의 비트 라인들(BL)을 포함할 수 있다. 상기 활성 영역(ACT) 중 상기 게이트 라인(GL)이 형성되지 않은 영역은 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 상에는 상기 소스 영역과 정보 저장부, 예를 들어 커패시터를 전기적으로 연결하는 스토리지 노드 콘택(SC)이 형성될 수 있다. 또한, 상기 드레인 영역 상에는 상기 드레인 영역과 상기 비트 라인(BL)을 전기적으로 연결하는 다이렉트 콘택(DC)가 형성될 수 있다. 상기 활성 영역들(ACT)은 비트 라인들(BL) 및 게이트 라인들(GL)의 연장 방향들에 대해 임의의 각도로 연장되도록 배치될 수 있다
상기 셀 어레이 영역(CA)의 상기 게이트 라인(GL)은 리세스 채널 어레이 트랜지스터(recessed channel array transistor)이고, 주변 회로 영역(CORE/PERI.)의 게이트 라인은 평판형(planar) 트랜지스터가 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 3b를 참조하면, 셀 어레이 영역(CA)과 주변 회로 영역(CORE/PERI.)에서, 기판(101)은 소자 분리막(103)에 의해 정의되는 활성 영역(ACT)을 가진다. 상기 기판(101) 상에는 식각 정지막(111,119,125,131,137) 및 층간 절연막 (112,120,126,132,138) 이 교대로 형성될 수 있다.
상기 기판(101)은 반도체 웨이퍼로서, 실리콘(Si)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(101)은 게르마늄(Ge)과 같은 반도체 원소, 또는 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs), 및 인듐 포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(101)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(101)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(101)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(101)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
일부 실시예들에서, 상기 소자 분리막(103)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리막(103)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
상기 식각 정지막(111,119,125,131,137)은 상기 층간 절연막 (112,120,126,132,138)과 식각 선택비를 갖는 물질로 형성된다. 예를 들어, 상기 식각 정지막(111,119,125,131,137)은 질화막이고, 상기 층간 절연막 (112,120,126,132,138)은 산화물일 수 있다.
구체적으로 셀 어레이 영역(CA)의 A-A 영역을 참조하면, 상기 활성 영역(ACT) 내에 복수의 제1 게이트 구조물을 포함할 수 있다. 상기 제1 게이트 구조물은 상기 기판(101)의 상면으로부터 소정의 깊이를 갖는 트렌치의 내부에 형성되고, 게이트 절연막(105), 게이트 라인(GL), 및 캡핑막(109)을 포함할 수 있다. 상기 기판(101) 상에는 식각 정지막(111) 및 층간 절연막(112)이 순차적으로 형성될 수 있다. 인접한 상기 제1 게이트 구조물 사이의 상기 기판(101)의 상부에는 드레인 영역이 형성될 수 있고, 상기 제1 게이트 구조물 바깥쪽의 기판(101)의 상부에는 소스 영역이 형성될 수 있다.
비트 라인(BL)은 상기 식각 정지막(111)을 관통하는 다이렉트 콘택(DC)에 의해 상기 드레인 영역과 전기적으로 연결될 수 있다. 상기 비트 라인(BL)의 상면은 캡핑막(117)이 형성되고, 측면은 스페이서(118)가 형성되어 주변과 전기적 절연 상태를 유지할 수 있다.
정보 저장부(121)은 식각 정지막(111,119) 및 층간 절연막(112)을 관통하는 스토리지 콘택(SC)에 의해 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 정보 저장부(121)은 상기 정보 저장부(121)의 상측에 있는 복수의 층간 절연막(120,126,132,138) 및 식각 정지막(125,131,137)을 관통하는 복수의 콘택 플러그(123,129,135)들에 의해 상측 배선들(127,133,139)과 전기적으로 연결될 수 있다.
상기 정보 저장부(121)는 유전막 및 상하부 전극을 포함하는 커패시터일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 정보 저장부(121)는 기준 패턴, 자유 패턴, 및 상기 기준 패턴 및 자유 패턴 사이에 배치된 터널 배리어 패턴을 포함할 수 있다. 상기 기준 패턴은 일 방향으로 고정된 자화 방향을 갖고, 상기 자유 패턴은 상기 기준 패턴의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 갖는다. 상기 기준 패턴 및 자유 패턴의 자화 방향들은 상기 자유 패턴과 접촉되는 상기 터널 배리어 패턴의 일면에 평행할 수 있다. 상기 자유 패턴의 자화 방향이 상기 기준 패턴의 자화 방향과 평행한 경우에, 상기 정보 저장부는 제1 저항 값을 가질 수 있다. 상기 자유 패턴의 자화 방향이 상기 기준 패턴의 자화 방향에 반 평행한 경우에, 상기 정보 저장부는 상기 제1 저항 값 보다 큰 제2 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장부는 논리 데이터를 저장할 수 있다.
일부 실시예들에서, 상기 정보 저장부(121)는 차례로 적층된 상변화 물질 패턴 및 상부 전극을 포함할 수 있다. 상기 상변화 물질 패턴은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상기 상변화 물질 패턴은 비정질 상태의 상기 상변화 물질 패턴에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 상기 정보 저장부는 논리 데이터를 저장할 수 있다.
일부 실시예들에서, 상기 정보 저장부(121)는 하부 전극, 상부 전극, 및 상기 하부 및 상부 전극들 사이에 개재된 전이 금속 산화물 패턴을 포함할 수 있다. 적어도 하나의 전기적 통로가 프로그램 동작에 의하여 상기 전이 금속 산화물 패턴 내에서 생성되거나 소멸될 수 있다. 상기 전기적 통로의 양 단들은 상기 하부 및 상부 전극들에 각각 연결될 수 있다. 상기 전기적 통로가 생성된 경우에 상기 정보 저장부는 낮은 저항 값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 상기 정보 저장부는 높은 저항 값을 가질 수 있다. 이러한 전기적 통로에 의한 저항 값 차이를 이용하여 상기 정보 저장부는 논리 데이터를 저장할 수 있다.
전술한 구성 외에도, 상기 기판(101) 상에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 기판(101)의 상기 활성 영역(ACT)에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
구체적으로 셀 어레이 영역(CA)의 B-B 영역을 참조하면, 상기 비트 라인(BL)은 상기 식각 정지막(111)을 관통하여 상기 다이렉트 콘택(DC)에 의해 상기 기판(101)의 드레인 영역에 연결된다. 또한, 상기 비트 라인(BL)은 상기 비트 라인(BL) 상에 차례로 형성된 상기 캡핑막(117), 상기 층간 절연막(112), 및 식각 정지막(119)을 관통하는 콘택 플러그(124)에 의해 배선(128)과 연결될 수 있다. 상기 배선(128)은 복수의 콘택 플러그들을 통해 상측 배선들에 전기적으로 연결될 수 있으며, 이에 의해 상기 비트 라인(BL)에 전압을 인가할 수 있다.
상기 셀 어레이 영역(CA)의 A-A 영역 및 B-B 영역에 형성되는 상기 비트 라인(BL), 상기 배선들(127,128,133,139), 이들을 연결하는 콘택 플러그(123,124,129,135)들, 및 다이렉트 콘택(DC)은 통전이 필요한 구성으로, 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 상기 비트 라인(BL), 상기 배선들(127,128,133,139), 및 이들을 연결하는 콘택 플러그(123,124,129,135)들은 W, WN, WC, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막, 또는 이들을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
주변 회로 영역(CORE/PERI.)의 C 영역을 참조하면, 기판(101)은 소자 분리막(103)에 의해 정의되는 활성 영역(ACT)을 가진다. 상기 활성 영역(ACT) 상에는 제2 게이트 구조물이 형성될 수 있다. 상기 제2 게이트 구조물은 상기 기판(101) 상에 순차적으로 적층된 게이트 절연막(141), 게이트 전극(143), 캡핑막(145), 및 스페이서(147)를 포함할 수 있다. 상기 제2 게이트 구조물의 양 측으로 노출된 상기 기판(11)에는 소스 영역 및 드레인 영역이 형성된다. 상기 기판(101) 및 상기 제2 게이트 구조물 상에는 층간 절연막(112) 및 식각 정지막(119)이 순차적으로 형성된다.
제1 배선(M1)은 상기 층간 절연막(112) 및 상기 식각 정지막(111)을 관통하는 다이렉트 콘택(DC)에 의해 상기 드레인 영역에 전기적으로 연결될 수 있다. 상기 제1 배선(M1)은 상기 제1 배선(M1) 상에 차례로 형성된 층간 절연막(120,126,132,138) 및 식각 정지막(125,131,137)을 관통하는 제1 내지 제3 콘택 플러그(C1,C2,C3)에 의해 제2 내지 제4 배선(M2,M3,M4)과 전기적으로 연결될 수 있다. 상기 제1 내지 제4 배선(M1,M2,M3,M4), 상기 다이렉트 콘택(DC) 및 상기 제1 내지 제3 콘택 플러그(C1,C2,C3)은 통전이 필요하므로 전술한 도전성 물질을 포함할 수 있다.
정보 저장부(121)는 상기 식각 정지막(111,119) 및 층간 절연막(112)을 관통하는 스토리지 콘택(SC)에 의해 상기 소스 영역과 연결될 수 있다. 또한, 상기 정보 저장부(121)는, 상기 정보 저장부(121)의 상측에서 층간 절연막(120,126,132,138) 및 식각 정지막(125,131,137)을 관통하는 복수의 콘택 플러그들에 의해 상측 배선들과 전기적으로 연결될 수 있다.
상기 셀 어레이 영역(CA)의 A-A 영역, B-B 영역, 및 상기 주변 회로 영역(CORE/PERI.)의 C 영역에서는, 다양한 종류의 복수의 개별 소자들을 형성하기 위해 상기 기판(101)을 대면적에 걸쳐 수차례 식각하는 공정이 수행될 수 있다. 이에 따라, 상기 기판(101)의 표면에 댕글링 본드 결함이 대량 발생하여 암전류가 발생할 수 있고, 트랜지스터가 비정상적인 거동을 할 수 있다.
상기 기판(101) 상에 형성되는 층간 절연막 (112,120,126,132,138)은 수소를 다량 포함할 수 있다. 이 때, 상기 층간 절연막 (112,120,126,132,138)에 포함된 수소를 상기 기판(101) 내까지 적절히 확산시킬 경우, 댕글링 본드 결함이 해소될 수 있다.
일반적으로 상기 층간 절연막 (112,120,126,132,138)은 산화물을 포함하고, 상기 식각 정지막(111,119,125,131,137)은 질화물을 포함할 수 있는데, 질화물은 산화물에 비해 수소 확산 효율이 매우 낮을 수 있다. 이에 따라, 어느 하나의 층간 절연막 (112,120,126,132,138) 내에서 수소 확산이 잘 발생하더라도, 식각 정지막(111,119,125,131,137)에서 수소 확산이 억제되기 때문에 상기 기판(101)까지 수소가 확산되기 어려울 수 있다.
주변 회로 영역(CORE/PERI.)의 D 영역을 참조하면, 기판(101)은 소자 분리막(103)에 의해 정의되는 활성 영역(ACT)을 가진다. 다만, 상기 활성 영역(ACT)은 전기적으로 플로팅되므로, 반도체 소자(10)를 구동하기 위한 전류의 흐름이 발생하는 것은 아니다.
상기 기판(101) 상에는 식각 정지막(111)이 형성된다. 상기 식각 정지막(111) 상에는 제1 내지 제5 층간 절연막(112,120,126,132,138)이 순차적으로 형성될 수 있다. 상기 제1 내지 제5 층간 절연막(112,120,126,132,138) 중 인접한 층간 절연막 사이에는 각각 식각 정지막(119,125,131,137)이 형성될 수 있다.
상기 제2 내지 제5 층간 절연막(112,120,126,132,138) 내에는 전기적으로 플로팅된 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)이 순차적으로 형성된다. 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 전기적으로 플로팅(floating)되어 있어서, 반도체 소자의 구동을 위하여 통전되는 것은 아니다. 다만, 반도체 소자의 제조 공정에서 배선 패턴 밀도의 차이로 인한 디싱(dishing) 현상을 방지하기 위해 형성될 수 있다.
제1 더미 배선(DM1a)은 상기 식각 정지막(111) 및 상기 제1 층간 절연막(112)을 관통하는 더미 다이렉트 콘택(DDCa)에 의해 상기 기판(11)의 활성 영역(ACT)에 물리적으로 연결될 수 있다. 상기 제1 더미 배선(DM1a)은 층간 절연막(120,126,132,138) 및 식각 정지막(125,131,137)을 관통하는 제1 내지 제3 더미 콘택 플러그(DC1a,DC2a,DC3a)에 의해 제2 내지 제4 더미 배선(DM2a,DM3a,DM4a)과 물리적으로 연결될 수 있다.
상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 셀 어레이 영역(CA)의 배선들(127,128,133,139)을 형성할 때 함께 형성되거나, 상기 주변 회로 영역(CORE/PERI.)의 C 영역의 배선들(M1,M2,M3,M4)을 형성할 때 함께 형성될 수 있다. 이에 따라, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들은 W, WN, WC, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막, 또는 이들을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 더미 다이렉트 콘택(DDCa) 및 상기 제1 내지 제3 더미 콘택 플러그(DC1a,DC2a,DC3a)는 전기적으로 플로팅된 상기 기판(101) 및 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)에 연결되는 것이어서, 전기적 흐름을 수반하는 구성은 아닐 수 있다. 그러나, 상기 더미 다이렉트 콘택(DDCa) 및 상기 제1 내지 제3 더미 콘택 플러그(DC1a,DC2a,DC3a)는 상기 제1 내지 제5 층간 절연막(112,120,126,132,138) 및 식각 정지막(111,119,125,131,137)을 관통하는 연속적인 물질 확산 경로를 형성할 수 있다. 이에 따라, 상기 층간 절연막(120,126,132,138)에 포함된 수소들은 상기 물질 확산 경로를 따라 상기 식각 정지막(119,125,131,137)의 방해를 받지 않고 상기 기판(101)에 충분히 공급될 수 있다. 특히, 금속 물질 및 도전성 반도체 물질은 산화물 및 질화물에 비해 수소 확산 효율이 좋으므로, 금속 물질 및 도전성 반도체 물질로 이루어진 상기 더미 다이렉트 콘택(DDCa) 및 상기 제1 내지 제3 더미 콘택 플러그(DC1a,DC2a,DC3a)는 효과적인 수소 확산 경로가 될 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 실시예들에 따른 더미 콘택 플러그와 더미 배선의 너비를 설명하기 위한 도면이다.
도 4a를 참조하면, 더미 배선(DM1)과 연결되는 더미 콘택 플러그(DC1)는 상기 더미 배선(DM1)의 주면과 수직한 방향(도 4a의 Y방향)으로 연장되는 막대 형상일 수 있다. 이 때, 상기 더미 배선(DM)의 주면과 수직한 방향에서의 더미 콘택 플러그(DC1)의 단면은 사각형일 수 있다. 이 경우, 상기 더미 콘택 플러그(DC1)의 단면의 단변(short side) 너비(W1) 및 장변(long side) 너비(W2)는, 상기 더미 배선(DM1)의 단면의 단변 너비(W3)보다 작거나 같을 수 있다.
도 4b를 참조하면, 더미 배선(DM1')과 연결되는 더미 콘택 플러그(DC1')는 상기 더미 배선(DM1')의 주면과 수직한 방향(도 4의 Y방향)으로 연장되는 막대 형상일 수 있다. 이 때, 상기 더미 배선(DM1')의 주면과 수직한 방향에서의 상기 더미 콘택 플러그(DC1')의 단면은 원형 또는 타원형일 수 있다. 이 경우, 상기 더미 콘택 플러그(DC1')의 단면의 단축 너비(W4) 및 장축 너비(W5)는, 상기 더미 배선(DM1')의 단면의 단축 너비(W6)보다 작거나 같을 수 있다.
상기 더미 콘택 플러그(DC1, DC1')는 상면과 하면에서 두 개의 더미 배선과 각각 연결된다. 따라서, 상기 더미 콘택 플러그의 단면의 최대 너비 및 최소 너비는, 상기 두 개의 더미 배선들 각각의 단면의 최소 너비보다 작거나 같을 수 있다.
도 5는 도 3b의 D 영역의 물질 이동 경로(path)를 설명하기 위한 도면으로, 일부 구성이 생략되어 있을 수 있다.
도 5를 참조하면, 기판(101) 상에는 제1 더미 배선(DM1a), 제2 더미 배선(DM2a), 제3 더미 배선(DM3a), 제4 더미 배선(DM4a)이 순차적으로 형성된다. 제1 층간 절연막(112)은 상기 기판(101) 상에 형성된다. 제2 층간 절연막(120)은 상기 제1 층간 절연막(112) 상에서 상기 제1 더미 배선(DM1a)을 덮도록 형성된다. 제3 층간 절연막(126)은 상기 제2 층간 절연막(120) 상에서 상기 제2 더미 배선(DM2a)을 덮도록 형성된다. 제4 층간 절연막(132)은 상기 제3 층간 절연막(126) 상에서 상기 제3 더미 배선(DM3a)을 덮도록 형성된다. 제5 층간 절연막(138)은 상기 제4 층간 절연막(132) 상에서 상기 제4 더미 배선(DM4a)을 덮도록 형성된다. 상기 제1 내지 제5 층간 절연막(112,120,126,132,138)은 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들, 및 상기 더미 다이렉트 콘택(DDCa)과 접하면서 수소를 공급할 수 있다.
상기 더미 다이렉트 콘택(DDCa)는 상기 기판(101)과 상기 제1 더미 배선(DM1a)을 연결하도록 상기 제1 제1 층간 절연막(112)을 관통하여 형성된다. 두 개의 제1 더미 콘택 플러그(DC1a)는 상기 제1 더미 배선(DM1a)과 상기 제2 더미 배선(DM2a)을 서로 연결하도록 상기 제2 층간 절연막(120)을 관통하여 형성된다. 제2 더미 콘택 플러그(DC2a)는 상기 제2 더미 배선(DM2a)과 상기 제3 더미 배선(DM3a)을 서로 연결하도록 상기 제3 층간 절연막(126)을 관통하여 형성된다. 제3 더미 콘택 플러그(DC3a)는 상기 제3 더미 배선(DM3a)과 상기 제4 더미 배선(DM5a)을 서로 연결하도록 상기 제4 층간 절연막(132)을 관통하여 형성된다. 이에 따라, 상기 제4 더미 배선(DM4a)으로부터 상기 기판(101)까지의 연속적인 물질 이동 경로(HP1)가 형성될 수 있다.
이 때, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 및 상기 더미 다이렉트 콘택(DDCa) 중 적어도 두 개의 구성은 서로 오버랩이 되지 않도록 형성될 수 있다.
구체적인 실시예들에서, 상기 물질 이동 경로(P)는 상기 기판(101)의 주면과 수직한 방향(도 5의 Y방향)인 제1 구간(PV1, PV2, PV3, PV4)과, 상기 기판(101)의 주면과 수평한 방향(도 5의 X방향)인 제2 구간(PH1, PH2, PH3)으로 나뉘고, 상기 제2 구간(PH1, PH2, PH3)의 경로의 총합은 상기 제1 구간(PV1, PV2, PV3, PV4)의 경로의 총압보다 크거나 실질적으로 동일할 수 있다.
상기 물질 이동 경로(HP1)가 길어질 경우, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)과 제1 내지 제5 층간 절연막 (112,120,126,132,138)과의 접촉 면적이 넓어져 상기 층간 절연막 (112,120,126,132,138)으로부터의 수소 공급이 보다 원활하게 이루어질 수 있다. 이에 따라, 상기 기판(101)은 상기 물질 이동 경로(HP1)를 통하여 수소를 대량으로 공급받을 수 있다.
상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 및 상기 더미 다이렉트 콘택(DDCa)이 상기 기판(101)의 주면과 수직한 방향(도 2의 Y방향)으로 서로 오버랩될 경우, 물질 이동 경로(HP1)는 매우 짧아질 수 있다. 이에 따라, 상기 물질 이동 경로(HP1)에 포함되는 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)의 범위가 작아져 상기 제1 내지 제5 층간 절연막 (112,120,126,132,138)으로부터의 충분한 수소 공급이 이루어지지 않을 수 있다. 따라서, 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 및 상기 더미 다이렉트 콘택(DDCa)이 직선으로 형성되는 경우, 기판(101)으로의 수소 공급 효과가 저감될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(20)의 단면도이다. 도 6의 반도체 소자(20)는 도 1의 반도체 소자(10)와 유사하나, 다이렉트 콘택(DDCb)이 소자 분리막(103)에 연결된다는 차이가 있다.
도 6을 참조하면, 기판(101)은 활성 영역(ACT)과 소자 분리막(103)을 포함할 수 있다. 상기 소자 분리막(103)은 전기적으로 플로팅되어 있다. 상기 소자 분리막(103)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리막(103)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
더미 다이렉트 콘택(DDCb)은 상기 소자 분리막(103)과 제1 더미 배선(DM1a)을 연결하도록 형성될 수 있다. 이에 따라 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a), 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a) 및 더미 다이렉트 콘택(DDCb)의 물질 확산 경로(HP2)는 상기 기판(101)과 연결 될 수 있다.
상기 소자 분리막(103)으로 확산된 수소는 도 3b에서 전술한 바와 같이 셀 어레이 영역(CA) 및 주변 회로 영역(CORE/PERI.) 중 D 영역으로도 확산될 수 있다. 이에 따라 기판(101)의 표면에 형성된 댕글링 본드 결함을 해소할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(30)의 단면도이다. 도 7의 반도체 소자(30)는 도 1의 반도체 소자(10)와 유사하나, 더미 다이렉트 콘택이 생략된다는 차이가 있다.
도 7을 참조하면, 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)은 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)을 물리적으로 연결하여 물질 이동 경로(HP3)를 형성할 수 있다. 그러나, 상기 제1 더미 배선(DM1a)은 기판(101)과 연결되지 않을 수 있다. 즉, 도 3b의 더미 다이렉트 콘택(DDCa)가 생략될 수 있다. 상기 제1 더미 배선(DM1a)은 기판(101)과 연결되지 않을 경우, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)으로부터 상기 기판(101)까지 이어지는 경로에 짧은 불연속 구간이 발생하게 된다. 그러나, 이 경우에도 상층부에 있는 상기 제4 더미 배선(DM4a)으로부터 상기 제1 더미 배선(DM1a)까지 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)를 통하여 제1 물질 이동 경로(HP3)에서 다량의 수소를 확보 가능하고, 상기 불연속 구간에서도 층간 절연막(112)을 통한 제2 물질 이동 경로(HP4)가 형성되어 수소 확산이 일어날 수 있다. 따라서, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)으로부터 상기 기판(101)까지 이어지는 경로에 불연속 구간을 포함하는 경우에도 상기 기판(101)에 수소를 충분히 공급할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(40)의 단면도이다. 도 8의 반도체 소자(40)는 도 1의 반도체 소자(10)와 유사하나, 일부 콘택 플러그가 생략된다는 차이가 있다.
도 8을 참조하면, 제4 및 제3 더미 배선(DM4a, DM3a)은 제3 더미 콘택 플러그(DC3a)에 의해 물리적으로 연결되어 제1 물질 이동 경로(HP5)를 형성할 수 있다. 또한 제1 및 제2 더미 배선(DM1a, DM2a)은 제1 더미 콘택 플러그(DC1a)에 의해 연결되고, 기판(101) 및 제1 더미 배선(DM1a)은 더미 다이렉트 콘택(DDCa)에 의해 연결되어 제2 물질 이동 경로(HP7)를 형성할 수 있다. 그러나, 상기 제2 및 제3 더미 배선(DM2a, DM3a)은 연결되지 않을 수 있다.
상기 제2 및 제3 더미 배선(DM2a, DM3a)이 연결되지 않을 경우, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)으로부터 상기 기판(101)까지 이어지는 경로에 짧은 불연속 구간이 발생하게 된다. 그러나 이 경우에도 상층부에 있는 상기 제4 더미 배선(DM4a)으로부터 상기 제3 더미 콘택 플러그(DC3a)를 통하여 다량의 수소를 확보 가능하다. 또한 상기 불연속 구간에서도 층간 절연막(126)을 통한 제3 물질 이동 경로(HP6)가 형성되어 수소 확산이 일어날 수 있다. 상기 제3 물질 이동 경로(HP6)를 따라 확산된 대량의 수소는 다시 제2 더미 배선(DM2a)으로 전달되어, 상기 제2 물질 이동 경로(HP7)를 따라 상기 기판(101)으로 확산될 수 있다.
전술한 바와 같이, 상기 제1 내지 제4 더미 배선(DM1a, DM2a, DM3a, DM4a)들 중 적어도 두 쌍의 인접한 더미 배선들은 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a)들 중 적어도 두 개의 더미 콘택 플러그들에 의해 각각 연결될 수 있다. 따라서 상기 제1 내지 제3 더미 콘택 플러그(DC1a, DC2a, DC3a) 중 어느 하나의 더미 콘택 플러그가 생략될 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(50)의 단면도이다. 도 9의 반도체 소자(50)는 도 1의 반도체 소자(10)와 유사하나, 일부 콘택 플러그가 생략된다는 차이가 있다.
도 9를 참조하면, 복수의 제1 더미 배선(DM1c)들이 제1 레벨에서 서로 이격되어 연장될 수 있다. 다른 하나의 제2 더미 배선(DM2a)은 상기 제1 레벨과는 다른 제2 레벨에서 연장될 수 있다. 상기 복수의 제1 더미 배선(DM1c)들은 상기 제1 레벨과 상기 제2 레벨 사이에서 복수의 제1 더미 콘택 플러그(DC1c)들에 의해 상기 하나의 제2 더미 배선(DM2a)에 각각 연결될 수 있다. 또한, 상기 복수의 제1 더미 배선(DM1c)들은 복수의 더미 다이렉트 콘택(DDCc)들을 통해 상기 기판(101)과 각각 연결될 수 있다.
따라서, 상기 제4 더미 배선(DM4a)으로부터 상기 기판(101)까지 물질 확산 경로(HP8)를 통해 수소가 확산될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(60)의 사시도이다. 도 11은 도 10의 반도체 소자(60)의 요부를 나타내는 레이아웃이다.
도 10 및 도 11을 참조하면, 제1 내지 제4 더미 배선(DM1d, DM2d, DM3d, DM4d)들은 상기 기판(101) 상의 낮은 레벨부터 순차적으로 형성될 수 있다. 상기 제1 더미 배선(DM1d)은 상기 기판(101)과 가장 근접한 제1 레벨에서 제1 방향(도 10 및 도 11의 X방향)으로 연장되도록 형성될 수 있다. 상기 제2 더미 배선(DM2d)은 상기 제1 레벨보다 높은 제2 레벨에서 상기 제1 방향과는 수직하는 제2 방향(도 10 및 도 11의 Z방향)으로 연장되도록 형성될 수 있다. 상기 제3 더미 배선(DM3d)은 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 방향(도 10 및 도 11의 X방향)으로 연장되도록 형성될 수 있다. 상기 제4 더미 배선(DM4d)은 상기 제3 레벨보다 높은 제4 레벨에서 상기 제2 방향(도 10 및 도 11의 Z방향)으로 연장되도록 형성될 수 있다.
그러나, 본 발명의 기술적 사상에 의한 제1 내지 제4 더미 배선(DM1d, DM2d, DM3d, DM4d)들의 구조가 이에 한정되는 것은 아니고, 상기 제1 내지 제4 더미 배선(DM1d, DM2d, DM3d, DM4d)들의 연장 방향 또는 형태는 필요에 따라 자유롭게 선택될 수 있다. 일부 실시예들에서, 상기 제1 내지 제4 더미 배선들(DM1d, DM2d, DM3d, DM4d)는 모두 동일한 방향으로 연장되거나, 상기 제1 내지 제4 더미 배선들(DM1d, DM2d, DM3d, DM4d) 중 적어도 두 개만이 서로 다른 방향으로 연장될 수 있다.
더미 다이렉트 콘택(DDCd)은 상기 기판(101)과 상기 제1 더미 배선(DM1d)을 연결하고, 상기 제1 내지 제3 더미 콘택 플러그(DC1d, DC2d, DC3d)들은 상기 제1 내지 제4 더미 배선(DM1d, DM2d, DM3d, DM4d)들의 사이를 각각 연결한다. 이에 따라 상기 기판(101)으로부터 상기 제4 더미 배선(DM4d)까지 연속적인 물질 이동 경로가 형성될 수 있다. 상기 기판(101)은 상기 물질 이동 경로를 통하여 수소를 대량으로 공급받을 수 있다. 수소는 상기 기판(101) 표면의 댕글링 본드 결함을 해소함으로써 동작 속도 및 리프레시 특성을 개선하고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 12는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
도 12를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 11를 참조하여 설명한 반도체 소자(10,20,30,40,50,60) 중 적어도 하나의 반도체 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
도 13을 참조하면, 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 1 내지 도 11를 참조하여 설명한 반도체 소자(10,20,30,40,50,60) 중 적어도 하나의 반도체 소자를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 1 내지 도 11를 참조하여 설명한 반도체 소자(10,20,30,40,50,60) 중 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
DM1a, DM2a, DM3a, DM4a: 더미 배선, DC1a, DC2a, DC3a: 더미 콘택 플러그, DDCa: 더미 다이렉트 콘텍, HP: 물질 확산 경로, H: 수소

Claims (10)

  1. 기판 상의 서로 다른 레벨에 각각 형성되고, 전기적으로 플로팅(floating)된 복수의 더미 배선들; 및
    상기 복수의 더미 배선들을 서로 연결하는 복수의 더미 콘택 플러그들;을 포함하고,
    상기 복수의 더미 콘택 플러그들 중 적어도 두 개는 상기 기판의 주면과 수직한 방향으로 서로 오버랩되지 않는 반도체 소자.
  2. 제1 항에 있어서, 상기 복수의 더미 배선들 중 적어도 두 쌍의 인접한 더미 배선들은 상기 복수의 더미 콘택 플러그들 중 적어도 두 개의 더미 콘택 플러그들에 의해 각각 연결되는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 복수의 더미 배선들은 상기 기판 상의 제1 레벨에서 서로 이격되어 연장되는 복수의 제1 더미 배선들과, 상기 제1 레벨과 다른 제2 레벨에서 연장되는 제2 더미 배선을 포함하고,
    상기 복수의 더미 콘택 플러그들은 상기 제2 더미 배선을 상기 복수의 제1 더미 배선들과 각각 연결하는 더미 콘택 플러그들을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서, 상기 복수의 더미 배선들 중 적어도 하나의 더미 배선과 상기 기판을 연결하는 더미 다이렉트 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서, 상기 복수의 더미 배선들, 상기 복수의 더미 콘택 플러그들, 및 상기 더미 다이렉트 콘택 중 적어도 두 개의 구성은 연속적인 물질 이동 경로를 형성하고, 상기 물질 이동 경로를 통하여 수소가 확산되는 것을 되는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서, 상기 복수의 더미 배선들 중 적어도 두 개는 서로 다른 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서, 상기 더미 콘택 플러그는 상기 기판의 주면과 수직한 방향으로 연장된 막대(rod) 형상이고,
    상기 기판의 주면과 수평한 방향에서, 상기 더미 콘택 플러그의 단면의 단축 너비 및 장축 너비는, 상기 더미 배선의 단면의 단축 너비와 같거나 더 작은 것을 특징으로 하는 반도체 소자.
  8. 기판 상의 낮은 레벨부터 순차적으로 형성된 제1 더미 배선, 제2 더미 배선, 제3 더미 배선, 및 제4 더미 배선;
    상기 제1 내지 제4 더미 배선들 중 인접한 더미 배선들을 서로 연결하는 복수의 더미 콘택 플러그들; 및
    상기 복수의 더미 콘택 중 적어도 두 개는 상기 기판의 주면과 수직한 방향으로 서로 오버랩되지 않는 반도체 소자.
  9. 제8 항에 있어서, 상기 복수의 더미 콘택 플러그들은, 상기 제1 및 제2 더미 배선을 연결하는 제1 더미 콘택 플러그, 및 상기 제3 및 제4 더미 배선을 연결하는 제2 더미 콘택 플러그를 포함하고,
    상기 제2 및 제3 더미 배선들은 상기 더미 콘택 플러그에 의해 연결되지 않는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 기판과 상기 제1 더미 배선은 연결되지 않은 것을 특징으로 하는 반도체 소자.
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