KR20170016640A - 반도체 장치 및 그 리페어 방법 - Google Patents

반도체 장치 및 그 리페어 방법 Download PDF

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KR20170016640A KR1020150109980A KR20150109980A KR20170016640A KR 20170016640 A KR20170016640 A KR 20170016640A KR 1020150109980 A KR1020150109980 A KR 1020150109980A KR 20150109980 A KR20150109980 A KR 20150109980A KR 20170016640 A KR20170016640 A KR 20170016640A
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Abstract

본 기술은 워드 라인 페일 정보를 저장하도록 구성된 퓨즈 어레이; 리던던시 래치부; 및 상기 워드 라인 페일 정보에 따라 생성한 워드 라인 순서정보를 상기 리던던시 래치부에 저장하도록 구성된 리던던시 제어부를 포함할 수 있다.

Description

반도체 장치 및 그 리페어 방법{SEMICONDUCTOR APPARATUS AND REPAIR METHOD OF THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치 및 그 리페어 방법에 관한 것이다.
반도체 장치는 메모리 셀에서 불량이 발생한 셀의 정보를 저장하기 위해 퓨즈를 사용할 수 있다.
최근에는 패키징 이후에도 럽쳐(Rupture) 동작에 의해 퓨즈 정보 갱신이 가능한 전자 퓨즈(e-fuse)를 사용하여 리페어 동작이 수행되도록 할 수 있다.
본 발명의 실시예는 회로면적을 줄이고 안정적인 리페어 동작이 가능하도록 한 반도체 장치 및 그 리페어 방법을 제공할 수 있는 제공한다.
본 발명의 실시예는 워드 라인 페일 정보를 저장하도록 구성된 퓨즈 어레이; 리던던시 래치부; 및 상기 워드 라인 페일 정보에 따라 생성한 워드 라인 순서정보를 상기 리던던시 래치부에 저장하도록 구성된 리던던시 제어부를 포함할 수 있다.
본 발명의 실시예에서 상기 퓨즈 어레이는 상기 복수의 워드 라인과 1대1 매칭되는 복수의 퓨즈를 포함하며, 상기 복수의 퓨즈는 각각 상기 워드 라인 페일 정보를 1 비트의 신호로 저장할 수 있다.
본 발명의 실시예는 복수의 워드 라인을 포함하는 반도체 장치의 리페어 방법으로서, 테스트 모드에서 상기 복수의 워드 라인 각각의 페일 여부를 검출하여 퓨즈 어레이에 기록하는 단계; 퓨즈 어레이를 스캔하여 페일 발생이 기록된 퓨즈에 해당하는 워드 라인 순서 정보를 생성하는 단계; 상기 워드 라인 순서 정보를 저장하는 단계; 및 상기 워드 라인 순서 정보를 이용하여 리페어 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에서 상기 퓨즈 어레이에 기록하는 단계는 상기 퓨즈 어레이의 복수의 퓨즈 각각에 상기 복수의 워드 라인 각각의 페일 여부를 1 비트의 신호로 저장하는 단계를 포함할 수 있다.
본 기술은 회로면적을 줄이고 안정적인 리페어 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 2는 도 1에 따른 리페어 방법을 설명하기 위한 순서도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치(101)의 구성을 나타낸 도면,
도 4는 도 3의 리던던시 제어부(400)의 동작을 설명하기 위한 타이밍도이고,
도 5는 도 3에 따른 리페어 방법을 설명하기 위한 순서도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 메모리 영역(200) 및 퓨즈 어레이(300)를 포함할 수 있다.
메모리 영역(200)은 노멀 영역(210), 리던던시 영역(Redundancy Section)(220) 및 리던던시 래치부(230)를 포함할 수 있다.
노멀 영역(210)은 메모리 셀 어레이 및 복수의 워드 라인(WL: Word Line)을 포함할 수 있다.
이때 노멀 영역(210)의 메모리 셀 어레이는 소 단위 메모리 블록인 매트(Mat) 또는 대 단위 메모리 블록인 뱅크(Bank)에 대응될 수 있다.
리던던시 영역(220)은 복수의 워드 라인(WL) 중에서 불량이 발생된 메모리 셀과 연결된 워드 라인을 대체하기 위한 복수의 리던던시 워드 라인(Redundancy Word Line)(RWL0 ~ RWLn)을 포함할 수 있다.
리던던시 래치부(230)는 불량이 발생된 메모리 셀과 관련된 어드레스 즉, 페일 어드레스(Fail address)를 저장하도록 구성될 수 있다.
리던던시 래치부(230)는 복수의 래치 셋(LSET_0 ~ LSET_n)을 포함할 수 있다.
복수의 래치 셋(LSET_0 ~ LSET_n)은 복수의 리던던시 워드 라인(RWL0 ~ RWLn)과 1대1 매칭(Matching)될 수 있다.
복수의 래치 셋(LSET_0 ~ LSET_n)은 각각 복수의 래치를 포함할 수 있다.
예를 들어, 페일 어드레스가 13 비트인 경우, 복수의 래치 셋(LSET_0 ~ LSET_n)은 각각 13개의 래치를 포함할 수 있다.
퓨즈 어레이(300)는 페일 어드레스(Fail address)를 퓨즈 럽쳐(Rupture)를 통해 저장하도록 구성될 수 있다.
퓨즈 어레이(300)는 카운터(310) 및 복수의 퓨즈 셋(FSET_0 ~ FSET_n)을 포함할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_n)은 각각 복수의 전자 퓨즈(e-fuse)를 포함할 수 있다.
예를 들어, 페일 어드레스가 13 비트인 경우, 복수의 퓨즈 셋(FSET_0 ~ FSET_n)은 각각 13개의 전자 퓨즈를 포함할 수 있다.
이때 럽쳐 동작은 트랜지스터를 기본으로 구성된 전자 퓨즈에 전압을 인가하여 게이트 절연을 파괴하는 동작이다.
복수의 퓨즈 셋(FSET_0 ~ FSET_n)은 복수의 래치 셋(LSET_0 ~ LSET_n)과 1대1 매칭될 수 있다.
카운터(310)는 클럭 신호(CLK)에 따라 복수의 퓨즈 셋(FSET_0 ~ FSET_n)에 기록된 페일 어드레스를 순차적으로 읽어낼 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치(100)의 리페어 동작을 도 2를 참조하여 설명하면 다음과 같다.
테스트 모드로 진입한다(S11).
테스트 모드에서 노멀 영역(210)의 메모리 셀 어레이에 대한 테스트를 수행하고, 불량이 발생한 메모리 셀에 따른 어드레스 즉, 페일 어드레스를 검출한다(S12).
검출된 페일 어드레스를 상술한 럽쳐 동작을 이용하여 퓨즈 어레이(300) 중에서 사용 순번에 해당하는 퓨즈 셋에 기록한다(S13).
이때 복수의 퓨즈 셋(FSET_0 ~ FSET_n)은 그 사용 순서가 순번에 따라 순차적으로 이루어지도록 미리 정해져 있을 수 있다.
즉, 최초의 페일 어드레스가 발생되면, 복수의 퓨즈 셋(FSET_0 ~ FSET_n) 중에서 퓨즈 셋(FSET_0)을 페일 어드레스에 맞도록 럽쳐하고, 이후 페일 어드레스가 발생되면 퓨즈 셋(FSET_1)을 페일 어드레스에 맞도록 럽쳐하는 방식으로 이루어질 수 있다.
이후, 퓨즈 데이터 즉, 퓨즈 어레이(300)의 복수의 퓨즈 셋(FSET_0 ~ FSET_n)에 저장된 페일 어드레스들을 이에 대응되는 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n)으로 읽어들인다(S14).
단계(S14)는 반도체 장치(100)의 붓업(Boot-up) 과정에서 퓨즈 어레이(300)의 카운터(310)를 이용하여 이루어질 수 있다.
이후, 노멀 동작 모드에서 반도체 장치(100)는 외부에서 제공된 어드레스(이하, 외부 어드레스)가 리던던시 래치부(230)에 저장된 페일 어드레스와 일치하는지 판단한다(S15).
판단 결과(S15), 외부 어드레스가 리던던시 래치부(230)에 저장된 페일 어드레스와 일치하면 리페어 동작을 수행한다(S16).
이때 단계(S16)의 리페어 동작은 노멀 영역(210)의 페일 어드레스에 해당하는 워드 라인 대신 리던던시 영역(220)의 리던던시 워드 라인을 활성화시키는 동작일 수 있다.
예를 들어, 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 래치 셋(LSET_0)에 저장된 페일 어드레스와 외부 어드레스가 일치하면, 래치 셋(LSET_0)과 1대1 매칭된 리던던시 워드 라인(RWL0)을 활성화시킬 수 있다.
다른 예를 들어, 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 래치 셋(LSET_3)에 저장된 페일 어드레스와 외부 어드레스가 일치하면, 래치 셋(LSET_3)과 1대1 매칭된 리던던시 워드 라인(RWL3)을 활성화시킬 수 있다.
이하, 도 3 내지 도 5를 참조하여, 본 발명의 다른 실시예에 다른 반도체 장치(101) 및 그 리페어 방법을 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(101)는 메모리 영역(200), 퓨즈 어레이(301) 및 리던던시 제어부(400)를 포함할 수 있다.
메모리 영역(200)은 노멀 영역(210), 리던던시 영역(220) 및 리던던시 래치부(230)를 포함할 수 있다.
노멀 영역(210)은 메모리 셀 어레이 및 복수의 워드 라인(WL)을 포함할 수 있다.
이때 노멀 영역(210)의 메모리 셀 어레이는 소 단위 메모리 블록인 매트(Mat) 또는 대 단위 메모리 블록인 뱅크(Bank)에 대응될 수 있다.
노멀 영역(210)의 메모리 셀 어레이 중에서 불량이 발생한 메모리 셀이 존재하면, 해당 메모리 셀과 연결된 워드 라인 또한 불량으로 판단된다.
리던던시 영역(220)은 복수의 워드 라인(WL) 중에서 불량이 발생된 메모리 셀과 연결된 워드 라인을 대체하기 위한 복수의 리던던시 워드 라인(RWL0 ~ RWLn)을 포함할 수 있다.
리던던시 래치부(230)는 워드 라인 순서정보 즉, 불량 판정된 워드 라인의 어드레스를 저장하도록 구성될 수 있다.
이때 불량 판정된 워드 라인의 어드레스는 도 1 및 2를 참조하여 설명한 본 발명의 실시예의 페일 어드레스와 동일한 값을 가질 수 있다.
리던던시 래치부(230)는 복수의 래치 셋(LSET_0 ~ LSET_n)을 포함할 수 있다.
복수의 래치 셋(LSET_0 ~ LSET_n)은 복수의 리던던시 워드 라인(RWL0 ~ RWLn)과 1대1 매칭(Matching)될 수 있다.
복수의 래치 셋(LSET_0 ~ LSET_n)은 각각 복수의 래치를 포함할 수 있다.
예를 들어, 페일 어드레스가 13 비트인 경우, 복수의 래치 셋(LSET_0 ~ LSET_n)은 각각 13개의 래치를 포함할 수 있다.
퓨즈 어레이(301)는 노멀 영역(210)의 복수의 워드 라인(WL)의 페일 여부를 퓨즈 럽쳐(Rupture)를 통해 저장하도록 구성될 수 있다.
퓨즈 어레이(301)는 카운터(311) 및 복수의 퓨즈(F0 ~ F8k-1)를 포함할 수 있다. 복수의 퓨즈로서 전자 퓨즈가 사용될 수 있다.
이때 복수의 퓨즈(F0 ~ F8k-1)는 노멀 영역(210)에 8k개의 워드 라인(WL0 ~ WL8k-1)이 포함된 경우를 기준으로 한 것이다.
복수의 퓨즈(F0 ~ F8k-1)은 노멀 영역(210)의 8k개의 워드 라인(WL0 ~ WL8k-1)과 1대1 매칭될 수 있다.
퓨즈 어레이(301)는 워드 라인 페일 정보(FD) 즉, 8k개의 워드 라인(WL0 ~ WL8k-1) 각각의 페일 여부를 복수의 퓨즈(F0 ~ F8k-1) 각각에 '1 (하이 레벨)' 또는 '0 (로우 레벨)'으로 저장할 수 있다.
복수의 퓨즈(F0 ~ F8k-1) 중에서 페일 판정된 워드 라인에 매칭되는 퓨즈에는 워드 라인 페일 정보(FD)가 예를 들어, 하이 레벨로 기록되고, 정상 판정된 워드 라인에 매칭되는 퓨즈에는 워드 라인 페일 정보(FD)가 로우 레벨로 기록될 수 있다.
카운터(311)는 클럭 신호(CLK)에 따라 복수의 퓨즈(F0 ~ F8k-1)에 기록된 워드 라인 페일 정보(FD)가 순차적으로 출력되도록 할 수 있다.
리던던시 제어부(400)는 상기 워드 라인 페일 정보(FD)에 따라 생성한 워드 라인 순서정보(CNT2)를 리던던시 래치부(230) 중에서 정해진 순번에 해당하는 래치 셋에 저장하도록 구성될 수 있다.
리던던시 제어부(400)는 순서 정보 생성부(420) 및 래치 셋 선택부(430)를 포함할 수 있다.
순서 정보 생성부(420)는 클럭 신호(CLK) 및 워드 라인 페일 정보(FD)에 따라 예비 워드 라인 순서정보(CNT1)를 생성하도록 구성될 수 있다.
순서 정보 생성부(420)는 클럭 신호(CLK)에 따라 내부 카운트 값을 순차적으로 증가시키고, 워드 라인 페일 정보(FD)가 워드 라인 페일을 정의하는 값을 갖는 타이밍의 내부 카운트 값을 래치하여 예비 워드 라인 순서정보(CNT1)로서 출력할 수 있다.
이때 워드 라인 순서정보(CNT2)는 순서 정보 생성부(420)에서 내부 카운트 값을 증가시켜 생성되나, 도 1 및 2를 참조하여 설명한 본 발명의 실시예의 페일 어드레스를 기준으로 카운팅이 이루어질 수 있다.
따라서 워드 라인 순서정보(CNT2)는 도 1 및 2를 참조하여 설명한 본 발명의 실시예의 페일 어드레스와 동일한 값을 가질 수 있다.
순서 정보 생성부(420)는 워드 라인 페일 정보(FD)가 하이 레벨인 경우의 내부 카운트 값을 래치하여 예비 워드 라인 순서정보(CNT1)로서 출력할 수 있다.
순서 정보 생성부(420)는 카운터를 포함할 수 있다.
래치 셋 선택부(430)는 클럭 신호(CLK) 및 워드 라인 페일 정보(FD)에 따라 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 하나를 선택하여 예비 워드 라인 순서정보(CNT1)를 워드 라인 순서정보(CNT2)로서 저장하도록 구성될 수 있다.
래치 셋 선택부(430)는 하이 레벨의 워드 라인 페일 정보(FD)가 발생할 때마다 클럭 신호(CLK)를 기준으로 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n)을 순차적으로 선택할 수 있다.
레치 셋 선택부(430)는 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 현재 선택된 래치 셋에 예비 워드 라인 순서정보(CNT1)를 워드 라인 순서정보(CNT2)로서 저장할 수 있다.
래치 셋 선택부(430)는 카운터를 포함할 수 있다.
도 4를 참조하여, 리던던시 제어부(400)의 동작을 설명하기로 한다.
예를 들어, 8k개의 워드 라인(WL0 ~ WL8k-1) 중에서 WL0과 WL8k-1이 페일 판정된 것으로 가정하면, 복수의 퓨즈(F0 ~ F8k-1) 중에서 F0와 F8k-1에 하이 레벨이 저장될 수 있다.
클럭 신호(CLK)의 '0'에서 '8k-1'까지의 순번을 갖는 클럭 펄스 중에서 '1'번의 클럭 펄스의 타이밍에 워드 라인 페일 정보(FD)가 하이 레벨로 출력될 수 있다.
순서 정보 생성부(420)는 클럭 신호(CLK)에 따라 카운트 값(예를 들어, 13 비트)을 증가시키다가, 하이 레벨의 워드 라인 페일 정보(FD)에 해당하는 카운트 값 '0000000000001'을 예비 워드 라인 순서정보(CNT1)로서 출력할 수 있다.
래치 셋 선택부(430)는 하이 레벨의 워드 라인 페일 정보(FD)가 발생함에 따라 가장 앞선 순번의 래치 셋(LSET_0)에 '0000000000001'을 워드 라인 순서정보(CNT2)로서 저장할 수 있다.
이후, 클럭 펄스 중에서 '8k-1'번의 클럭 펄스의 타이밍에 워드 라인 페일 정보(FD)가 하이 레벨로 출력될 수 있다.
순서 정보 생성부(420)는 하이 레벨의 워드 라인 페일 정보(FD)에 해당하는 카운트 값 '1111111111111'을 예비 워드 라인 순서정보(CNT1)로서 출력할 수 있다.
래치 셋 선택부(430)는 하이 레벨의 워드 라인 페일 정보(FD)가 다시 발생함에 따라 LSET_0 다음 순번의 래치 셋인 LSET_1에 '1111111111111'을 워드 라인 순서정보(CNT2)로서 저장할 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 장치(101)의 리페어 동작을 도 5를 참조하여 설명하면 다음과 같다.
테스트 모드로 진입한다(S31).
테스트 모드에서 노멀 영역(210)에 대한 테스트를 수행하고, 8k개의 워드 라인(WL0 ~ WL8k-1) 각각의 페일 여부를 검출한다(S32).
검출된 8k개의 워드 라인(WL0 ~ WL8k-1) 각각의 페일 여부를 상술한 럽쳐 동작을 이용하여 8k개의 워드 라인(WL0 ~ WL8k-1) 각각에 1대1 매칭되는 복수의 퓨즈(F0 ~ F8k-1) 각각에 기록한다(S33).
퓨즈 어레이 스캔 동작을 수행한다(S34).
이때 퓨즈 어레이 스캔은 퓨즈 어레이(301)의 카운터(311)에 의해 순차적으로 출력되는 퓨즈 데이터 즉, 복수의 퓨즈(F0 ~ F8k-1)에 저장된 워드 라인 페일 정보(FD)를 순서 정보 생성부(420)가 읽어들이는 동작일 수 있다.
퓨즈 어레이 스캔(S34) 이후, 페일 발생이 기록된 퓨즈에 해당하는 워드 라인 순서정보(CNT2)를 리던던시 래치부(230)에 저장한다(S35).
이때 단계(S35)는 래치 셋 선택부(430)가 하이 레벨의 워드 라인 페일 정보(FD)에 따라 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 하나를 선택하여 워드 라인 순서정보(CNT2)를 저장하는 동작일 수 있다.
단계(S35)는 반도체 장치(101)의 붓업(Boot-up) 과정에서 이루어질 수 있다.
이후, 노멀 동작 모드에서 반도체 장치(101)는 외부에서 제공된 어드레스(이하, 외부 어드레스)가 리던던시 래치부(230)에 저장된 페일 어드레스와 일치하는지 판단한다(S36).
이때 워드 라인 순서정보(CNT2)는 순서 정보 생성부(420)에서 내부 카운트 값을 증가시켜 생성되나, 도 1 및 2를 참조하여 설명한 본 발명의 실시예의 페일 어드레스를 기준으로 카운팅이 이루어질 수 있다.
따라서 워드 라인 순서정보(CNT2)는 도 1 및 2를 참조하여 설명한 본 발명의 실시예의 페일 어드레스와 동일한 값을 가질 수 있다.
판단 결과(S36), 외부 어드레스가 리던던시 래치부(230)에 저장된 페일 어드레스와 일치하면 리페어 동작을 수행한다(S37).
이때 단계(S37)의 리페어 동작은 노멀 영역(210)의 페일 어드레스에 해당하는 워드 라인 대신 리던던시 영역(220)의 리던던시 워드 라인을 활성화시키는 동작일 수 있다.
예를 들어, 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 래치 셋(LSET_0)에 저장된 페일 어드레스와 외부 어드레스가 일치하면, 래치 셋(LSET_0)과 1대1 매칭된 리던던시 워드 라인(RWL0)을 활성화시킬 수 있다.
다른 예를 들어, 리던던시 래치부(230)의 복수의 래치 셋(LSET_0 ~ LSET_n) 중에서 래치 셋(LSET_1)에 저장된 페일 어드레스와 외부 어드레스가 일치하면, 래치 셋(LSET_1)과 1대1 매칭된 리던던시 워드 라인(RWL1)을 활성화시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 워드 라인 페일 정보를 저장하도록 구성된 퓨즈 어레이;
    리던던시 래치부; 및
    상기 워드 라인 페일 정보에 따라 생성한 워드 라인 순서정보를 상기 리던던시 래치부에 저장하도록 구성된 리던던시 제어부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는
    복수의 워드 라인 및 복수의 리던던시 워드 라인을 더 포함하며,
    외부 어드레스가 상기 워드 라인 순서정보와 일치하면 상기 복수의 워드 라인 중에서 상기 외부 어드레스에 해당하는 워드 라인을 상기 복수의 리던던시 워드 라인 중에서 하나로 대체하도록 구성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 어레이는
    상기 복수의 워드 라인과 1대1 매칭되는 복수의 퓨즈를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 퓨즈 어레이는
    상기 복수의 워드 라인과 1대1 매칭되는 복수의 퓨즈를 포함하며,
    상기 복수의 퓨즈는
    각각 상기 워드 라인 페일 정보를 1 비트의 신호로 저장하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 리던던시 래치부는
    복수의 래치 셋을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 리던던시 제어부는
    상기 워드 라인 순서정보를 상기 복수의 래치 셋 중에서 정해진 순번에 해당하는 래치 셋에 저장하도록 구성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 리던던시 제어부는
    클럭 신호에 따라 내부 카운트 값을 순차적으로 증가시키고, 상기 워드 라인 페일 정보가 생성된 타이밍의 내부 카운트 값을 래치하여 예비 워드 라인 순서정보로서 출력하도록 구성된 순서 정보 생성부, 및
    상기 워드 라인 페일 정보에 따라 상기 리던던시 래치부의 복수의 래치 셋 중에서 하나를 선택하여 상기 예비 워드 라인 순서정보를 상기 워드 라인 순서정보로서 저장하도록 구성되는 래치 셋 선택부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 래치 셋 선택부는
    상기 워드 라인 페일 정보가 발생할 때마다 상기 복수의 래치 셋을 순차적으로 선택하도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 퓨즈 어레이는
    복수의 퓨즈, 및
    상기 복수의 퓨즈에 저장된 상기 워드 라인 페일 정보가 순차적으로 출력되도록 하는 카운터를 포함하는 반도체 장치.
  10. 복수의 워드 라인을 포함하는 반도체 장치의 리페어 방법으로서,
    테스트 모드에서 상기 복수의 워드 라인 각각의 페일 여부를 검출하여 퓨즈 어레이에 기록하는 단계;
    퓨즈 어레이를 스캔하여 페일 발생이 기록된 퓨즈에 해당하는 워드 라인 순서 정보를 생성하는 단계;
    상기 워드 라인 순서 정보를 저장하는 단계; 및
    상기 워드 라인 순서 정보를 이용하여 리페어 동작을 수행하는 단계를 포함하는 반도체 장치의 리페어 방법.
  11. 제 10 항에 있어서,
    상기 퓨즈 어레이에 기록하는 단계는
    상기 퓨즈 어레이의 복수의 퓨즈 각각에 상기 복수의 워드 라인 각각의 페일 여부를 1 비트의 신호로 저장하는 단계를 포함하는 반도체 장치의 리페어 방법.
  12. 제 10 항에 있어서,
    상기 워드 라인 순서 정보를 생성하는 단계는
    클럭 신호에 따라 카운트 값을 증가시키고, 페일 발생이 기록된 퓨즈가 검출되는 타이밍의 상기 카운트 값을 상기 워드 라인 순서 정보로 생성하는 단계를 포함하는 반도체 장치의 리페어 방법.
  13. 제 10 항에 있어서,
    상기 워드 라인 순서 정보를 생성하는 단계는
    반도체 장치의 붓 업 단계에서 이루어지며,
    클럭 신호에 따라 카운트 값을 증가시키고, 페일 발생이 기록된 퓨즈가 검출되는 타이밍의 상기 카운트 값을 상기 워드 라인 순서 정보로 생성하는 단계를 포함하는 반도체 장치의 리페어 방법.
  14. 제 10 항에 있어서,
    상기 워드 라인 순서 정보를 저장하는 단계는
    페일 발생이 기록된 퓨즈가 검출될 때마다 복수의 래치 셋을 순차적으로 선택하고, 선택된 상기 래치 셋에 상기 워드 라인 순서 정보를 저장하는 단계를 포함하는 반도체 장치의 리페어 방법.
  15. 제 10 항에 있어서,
    상기 워드 라인 순서 정보를 저장하는 단계는
    반도체 장치의 붓 업 단계에서 이루어지며,
    페일 발생이 기록된 퓨즈가 검출될 때마다 복수의 래치 셋을 순차적으로 선택하고, 선택된 상기 래치 셋에 상기 워드 라인 순서 정보를 저장하는 단계를 포함하는 반도체 장치의 리페어 방법.
  16. 제 10 항에 있어서,
    상기 리페어 동작을 수행하는 단계는
    외부 어드레스가 상기 워드 라인 순서정보와 일치하는지 판단하는 단계, 및
    상기 외부 어드레스가 상기 워드 라인 순서정보와 일치하면 상기 복수의 워드 라인 중에서 상기 외부 어드레스에 해당하는 워드 라인을 리던던시 워드 라인으로 대체하는 단계를 포함하는 반도체 장치의 리페어 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102386242B1 (ko) * 2017-11-14 2022-04-12 삼성전자주식회사 전원 전압 변동에 독립적인 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법
KR102467455B1 (ko) * 2018-03-13 2022-11-17 에스케이하이닉스 주식회사 리던던시 영역을 리페어 하는 반도체 장치
KR102834262B1 (ko) * 2020-04-07 2025-07-15 에스케이하이닉스 주식회사 불량 워드라인을 스스로 검출하고 리페어할 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템
CN114999555B (zh) * 2021-03-01 2024-05-03 长鑫存储技术有限公司 熔丝故障修复电路
US11587641B2 (en) 2021-03-01 2023-02-21 Changxin Memory Technologies, Inc. Fuse fault repair circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2837433B2 (ja) * 1989-06-05 1998-12-16 三菱電機株式会社 半導体記憶装置における不良ビット救済回路
US5491444A (en) * 1993-12-28 1996-02-13 Sgs-Thomson Microelectronics, Inc. Fuse circuit with feedback disconnect
US5910921A (en) * 1997-04-22 1999-06-08 Micron Technology, Inc. Self-test of a memory device
US5835425A (en) * 1997-09-04 1998-11-10 Siemens Aktiengesellschaft Dimension programmable fusebanks and methods for making the same
US6005813A (en) * 1997-11-12 1999-12-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
JP3964841B2 (ja) * 2003-08-29 2007-08-22 株式会社東芝 半導体集積回路装置
JP2006228330A (ja) * 2005-02-17 2006-08-31 Toshiba Corp 半導体記憶装置
JP2009070511A (ja) * 2007-09-14 2009-04-02 Toshiba Corp 半導体集積回路装置、リダンダンシシステム
KR20120135642A (ko) * 2011-06-07 2012-12-17 에스케이하이닉스 주식회사 워드라인 구동신호 제어 회로 및 이를 구비하는 반도체 메모리 장치와 워드라인 구동 방법
KR20170036884A (ko) 2015-09-18 2017-04-03 에스케이하이닉스 주식회사 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템

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