KR20170028731A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

본 기술에 따른 비휘발성 메모리 소자는 기판상에 형성된 파이프 게이트 전극막과, 상기 파이프 게이트 전극막 상에 적층된 복수의 도전막들과, 상기 도전막들 상에 형성된 소스 라인과, 상기 소스 라인과 오버랩되는 위치에서 상기 파이프 게이트 전극막을 관통하여 상기 파이프 게이트 전극막을 복수의 파이프 게이트 전극들로 분리시키는 제1 슬릿과, 상기 제1 슬릿과 상이한 위치에서 상기 도전막들을 관통하여 상기 도전막들을 메모리 블록 단위로 분리시키는 제2 슬릿을 포함할 수 있다.

Description

비휘발성 메모리 소자 및 그 제조방법{NONVOLATILE MEMORY DEVICE AND FABRICATING METHOD FOR THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
기판상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라 기판 상부에 메모리 셀들을 3차원으로 배열하여 집적도를 향상시키는 3차원 구조의 비휘발성 메모리 소자가 제안되었다. 3차원 구조의 비휘발성 메모리 소자는 기판의 면적을 효율적으로 활용할 수 있으므로 2차원적으로 메모리 셀들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 또한, 이 기술은 메모리 셀들을 평면적으로 형성하는 단계를 반복하는 방법에 기초하는 것이 아니라, 수직으로 적층된 복수의 워드 라인들에 일괄 가공을 통해 메모리 셀들을 형성하는 것이므로 비트당 제조 비용을 크게 절감시킬 수 있다.
3차원 구조의 비휘발성 메모리 소자는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분되며, U자형 채널층을 갖는 구조의 경우 메모리 셀 스트링을 연결하기 위해 파이프 접속 트랜지스터가 이용된다.
3차원 구조의 비휘발성 메모리 소자에서는 적층된 워드 라인들을 메모리 블록 단위로 분리하기 위하여 워드 라인들을 관통하는 슬릿(slit)을 형성하는데, 이 슬릿을 형성하기 위한 식각 공정에서 파이프 접속 트랜지스터의 게이트 전극(이하, '파이프 게이트 전극'이라 함)의 하부에 형성된 구조물이 손상되는 문제점이 있었다.
본 발명의 실시예들은, 파이프 게이트 전극 하부 구조물의 손상을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판상에 형성된 파이프 게이트 전극막과, 상기 파이프 게이트 전극막 상에 적층된 복수의 도전막들과, 상기 도전막들 상에 형성된 소스 라인과, 상기 소스 라인과 오버랩되는 위치에서 상기 파이프 게이트 전극막을 관통하여 상기 파이프 게이트 전극막을 복수의 파이프 게이트 전극들로 분리시키는 제1 슬릿과, 상기 제1 슬릿과 상이한 위치에서 상기 도전막들을 관통하여 상기 도전막들을 메모리 블록 단위로 분리시키는 제2 슬릿을 포함할 수 있다.
본 발명의 일 시시예에 따른 비휘발성 메모리 소자의 제조방법은, 기판상에 파이프 게이트 전극막을 형성하는 단계와, 상기 파이프 게이트 전극막을 식각하여 상기 파이프 게이트 전극막을 복수개의 파이프 게이트 전극들로 분리시키는 제1 슬릿을 형성하는 단계와, 상기 제1 슬릿을 채우는 제1 절연막을 형성하는 단계와, 상기 파이프 게이트 전극들 및 상기 제1 절연막 상에 복수의 제1 물질막들 및 복수의 제2 물질막들로 교대로 적층하는 단계와, 상기 파이프 게이트 전극을 식각 정지막으로 상기 제1,제2 물질막들을 식각하여 상기 제1 슬릿과 상이한 위치에서 상기 제1,제2 물질막들을 메모리 블록 단위로 분리시키는 제2 슬릿을 형성하는 단계와, 상기 제2 슬릿을 채우는 제2 절연막을 형성하는 단계와, 상기 제1 슬릿과 오버랩되는 소스 라인을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 제2 슬릿을 형성하는 식각 공정시에 파이프 게이트 전극이 식각 정지막으로 사용되어 식각이 파이프 게이트 전극에서 멈춰지게 되므로 파이프 게이트 전극 하부 구조물의 식각 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이다.
도 2는 도 1의 파이프 게이트 전극 및 소스 라인을 도시한 평면도이다.
도 3은 도 1의 도전막을 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 행 디코더에 포함된 패스 트랜지스터부의 구성을 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 행 디코더에 포함된 디스챠지 트랜지스터부의 구성을 개략적으로 도시한 도면이다.
도 6 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이고, 도 2는 도 1의 파이프 게이트 전극(PCG) 및 소스 라인(SL)을 도시한 평면도이고, 도 3은 도 1의 도전막(40)을 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 기판(10), 기판(10)의 주면(10A) 상에 형성된 파이프 게이트 전극막(30), 파이프 게이트 전극막(30) 상에 적층된 복수의 도전막(40)들, 그리고 도전막(40)들 상에 형성된 소스 라인(SL)들을 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 소스 라인(SL)과 오버랩되는 위치에서 파이프 게이트 전극막(30)을 관통하며 파이프 게이트 전극막(30)을 복수개의 파이프 게이트 전극(PCG)들로 분리시키는 제1 슬릿(SLT1)과, 제1 슬릿(SLT1)과 어긋난 위치에서 도전막(40)들을 관통하며 도전막(40)들을 메모리 블록 단위로 분리시키는 제2 슬릿(SLT2)을 포함할 수 있다.
구체적으로, 기판(10)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon-Germanium-Insulator) 기판일 수 있으며, 활성 영역을 정의하는 소자분리막(11) 등의 구조물을 포함할 수 있다.
기판(10)과 파이프 게이트 전극막(30) 사이에는 회로층(20)이 형성될 수 있다. 회로층(20)은 메모리 셀을 구동시키기 위한 주변 회로 및 메탈 배선들(22,23)을 포함할 수 있으며, 주변 회로는 주변 트랜지스터(21), 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적 회로일 수 있다.
도 1에는 예시적으로 주변 회로의 주변 트랜지스터(21)들이 도시되어 있다. 주변 트랜지스터(21)는 게이트 절연막(21A), 게이트 전극(21B), 소오스/드레인(S/D)을 포함할 수 있다. 게이트 절연막(21A)은 실리콘 산화막으로 이루어질 수 있으며, 고전압용 게이트 절연막 및 저전압용 게이트 절연막을 포함할 수 있다. 게이트 전극(21B)은 도핑된 실리콘의 단일층 구조 또는 도핑된 실리콘과 금속화합물의 적층 구조일 수 있으며, 금속 화합물은 금속 실리사이드를 포함할 수 있다. 소오스/드레인(S/D)은 N형 또는 P형 불순물 영역으로 게이트 전극(21B) 양측의 기판(10)에 형성될 수 있다.
기판(10) 상에는 주변 트랜지스터(21)들을 덮는 제1 층간절연막(24)이 형성되고, 제1 층간절연막(24) 상에는 제1 메탈 배선(22)들이 배치될 수 있다.
이하에서는 설명의 편의를 위하여 XYZ 직교 좌표계를 사용할 것이다. 이 좌표계에서는 기판(10)의 주면(10A)에 평행한 평면 내에서 서로 직교하는 2 방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향 모두에 직교하는 방향, 즉 각 층의 적층 방향을 Z 방향으로 한다.
제1 층간절연막(24)에는 Z 방향으로 제1 층간절연막(24)을 관통하여 주변 트랜지스터(21)들의 게이트 전극(21B) 및 소오스/드레인(S/D)에 각각 연결되는 제1 콘택 플러그(27)들이 형성될 수 있다. 제1 메탈 배선(22)들은 X 방향으로 연장되는 라인 형태일 수 있으며, 제1 콘택 플러그(27)들을 통해서 주변 트랜지스터(21)들의 게이트 전극(21B) 및 소오스/드레인(S/D)에 전기적으로 연결될 수 있다.
제1 층간절연막(24) 상에는 제1 메탈 배선(22)들을 덮는 제2 층간절연막(25)이 형성되고, 제2 층간절연막(25) 상에는 제2 메탈 배선(23)이 배치될 수 있다. 제2 메탈 배선(23)은 Y 방향으로 연장되는 라인 형태일 수 있으며, 제2 층간절연막(25)을 Z 방향으로 관통하는 제2 콘택 플러그(28)를 통해서 제1 메탈 배선(22)에 전기적으로 연결될 수 있다.
주변 트랜지스터(21)들 중 적어도 하나는 그 소스(S) 및 드레인(D) 중 어느 한쪽이 제1 콘택 플러그(27) 및 제1 메탈 배선(22)을 통해서 공통 소오스 전압을 제공하는 전압원(미도시)에 전기적으로 연결될 수 있으며, 상기 주변 트랜지스터(21)의 소스(S) 및 드레인(D)의 나머지 다른 쪽은 제1 콘택 플러그(27), 제1 메탈 배선(22), 제2 콘택 플러그(28)를 통해서 제2 메탈 배선(23)에 전기적으로 연결될 수 있다. 즉, 제2 메탈 배선(23)은 주변 트랜지스터(21)를 통해서 공통 소오스 전압을 제공하는 전압원(미도시)에 전기적으로 연결될 수 있으며, 주변 트랜지스터(21)의 온/오프(on/off) 상태에 따라서 전압원에서 제공되는 공통 소오스 전압을 전달받을 수 있다.
제2 층간절연막(25) 상에는 제2 메탈 배선(23)들을 덮는 제3 층간절연막(26)이 형성될 수 있으며, 제3 층간절연막(26)의 상부면은 평탄화될 수 있다.
파이프 게이트 전극막(30)은 회로층(20)의 제3 층간절연막(26) 상에 형성되며, 도핑된 폴리실리콘막과 같은 도전 물질일 수 있다.
도전막(40)들은 파이프 게이트 전극막(30) 상에 층간절연막(미도시)들과 교대로 적층된다. 도전막(40)들 중 최상부의 적어도 한 층의 도전막(40)은 선택 라인이고, 나머지 도전막(40)들은 워드 라인일 수 있다.
도 1 및 도 2를 참조하면, 소스 라인(SL)들은 도전막(40)들 상에 메모리 블록들(MB1,MB2)을 각각 가로지르도록 형성된다. 본 실시예에서, 메모리 블록들(MB1,MB2)은 Y 방향을 따라서 배열되고, 소스 라인(SL)들은 메모리 블록들(MB1,MB2) 사이의 경계 영역(BR)과 어긋난 위치에서 메모리 블록들(MB1,MB2)을 각각 X 방향으로 가로지른다.
제1 슬릿(SLT1)은 소스 라인(SL)과 오버랩되는 위치, 즉 상기 경계 영역(BR)과 어긋난 위치에서 Z 방향으로 파이프 게이트 전극막(30)을 관통하여 파이프 게이트 전극막(30)을 복수개의 파이프 게이트 전극(PCG)들로 분리시킨다. 파이프 게이트 전극(PCG)은 인접한 2개의 메모리 블록들(MB1,MB2) 및 이들 사이의 경계 영역(BR)에 걸쳐 배치되며, 각 메모리 블록들(MB1,MB2) 내부에서 제1 슬릿(SLT1)에 의해 인접한 다른 파이프 게이트 전극(PCG)과 분리된다.
제1 슬릿(SLT1)에는 HTO(High Temperaure Oxidation) 산화막, HDP(High Density Plasma) 산화막, SOD(Spin ON Dielectric) 산화막 또는 PSZ(Polysilazane) 산화막 등의 제1 절연막(32)이 채워질 수 있다.
도 1 및 도 3을 참조하면, 제2 슬릿(SLT2)은 메모리 블록들(MB1,MB2) 사이의 경계 영역(BR), 즉 제1 슬릿(SLT1)과 어긋난 위치에서 Z 방향으로 도전막(40)들을 관통하여 도전막(40)들을 메모리 블록 단위로 분리시킨다. 제2 슬릿(SLT2)의 하단부는 메모리 블록들(MB1,MB2) 사이의 경계 영역(BR)에 배치된 파이프 게이트 전극(PCG)과 연결된다. 제2 슬릿(SLT2)에는 HTO 산화막, HDP 산화막, SOD 산화막 또는 PSZ 산화막 등의 절연막(미도시)이 채워질 수 있다.
각 파이프 게이트 전극(PCG)에는 적어도 하나의 파이프 채널막(PC)이 형성되고, 파이프 채널막(PC) 상에는 Z 방향으로 도전막(40)들을 관통하며 그 하단부가 파이프 채널막(PC)에 연결되는 한 쌍의 수직 채널막들(SP1,SP2)이 형성될 수 있다. 파이프 채널막(PC) 및 수직 채널막들(SP1,SP2)은 불순물이 도핑되지 않은 폴리실리콘막일 수 있다. 한 쌍의 수직 채널막들(SP1,SP2) 중 제1 수직 채널막(SP1)의 상부는 소스 라인(SL)과 연결되고 제2 수직 채널막(SP2)의 상부는 비트 라인(BL)과 연결된다.
본 실시예에서, 파이프 채널막(PC) 및 수직 채널막들(SP1,SP2)은 그 중심 영역까지 완전히 채우는 필라 구조를 갖는다. 그러나, 본 발명은 이에 한정되지 않으며, 파이프 채널막(PC) 및 수직 채널막들(SP1,SP2)은 그 중심 영역이 오픈된 튜브 형태를 가질 수도 있으며 이 경우 오픈된 중심 영역 내에는 절연막이 채워질 수 있다.
도시하지 않았지만, 수직 채널막들(SP1,SP2) 및 파이프 채널막(PC)의 표면에는 메모리막(미도시)이 형성된다. 메모리막은 터널 절연막, 전하 저장막 및 전하 차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 여기서, 전하 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 적어도 하나를 포함할 수 있다. 참고로, 메모리막은 전하 저장막 대신에 상변화 물질을 포함할 수 있다. 그리고, 메모리막과 도전막(40) 사이에 개재되며 도전막(40)의 상부면 및 하부면을 감싸는 메모리막을 추가로 포함할 수 있다. 여기서, 추가로 포함되는 메모리막은 터널 절연막, 전하 저장막 및 전하 차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 또한, 추가로 형성되는 메모리막의 전하 차단막은 산화막 및 고유전상수 물질막의 적층막일 수 있다.
제1 수직 채널막(SP1)을 감싸는 최상부의 적어도 한 층의 도전막(40)은 소스 선택 라인이 되고, 소스 선택 라인 하부의 도전막(40)들은 워드 라인이 된다. 그리고, 제2 수직 채널막(SP2)을 감싸는 최상부의 적어도 한 층의 도전막(40)은 드레인 선택 라인이 되고, 드레인 선택 라인 하부의 도전막(40)들은 워드라인이 된다.
소스 선택 라인이 제1 수직 채널막(SP1)을 감싸는 부분에서는 소스 선택 트랜지스터가 형성되고, 워드 라인들이 제1,제2 수직 채널막(SP1,SP2)을 감싸는 부분에서는 메모리 셀들이 각각 형성되고, 드레인 선택 라인이 제2 수직 채널막(SP2)을 감싸는 부분에서는 드레인 선택 트랜지스터가 형성된다. 그리고 파이프 게이트 전극(30)이 파이프 채널막(PC)을 감싸는 부분에서는 파이프 접속 트랜지스터가 형성된다. 상기 구조에 의하여, 파이프 채널막(PC) 및 제1,제2 수직 채널막들(SP1,SP2)로 이루어진 U자형 채널막과, U자형 채널막을 따라서 형성된 드레인 선택 트랜지스터, 메모리 셀들, 파이프 접속 트랜지스터 및 소스 선택 트랜지스터들을 포함하는 메모리 셀 스트링이 구성된다.
제1,제2 수직 채널막(SP1, SP2) 사이에는 Z 방향으로 도전막(40)들을 관통하는 도전막(40)들을 분리시키는 제3 슬릿(SLT3)이 형성될 수 있다. 제3 슬릿(SLT3)에는 HTO 산화막, HDP 산화막, SOD 산화막 또는 PSZ 산화막 등의 절연막(미도시)이 채워질 수 있다.
한편, 소스 라인(SL) 하부에는 Z 방향으로 제1 슬릿(SLT1)에 채워진 제1 절연막(32)과 도전막(40)들을 관통하여 소스 라인(SL)과 회로층(20)의 제2 메탈 배선(23)을 연결하는 제3 콘택 플러그(71)가 형성될 수 있다. 소스 라인(SL)은 제3 콘택 플러그(71)를 통해서 회로부(20)의 제2 메탈 라인(23)과 전기적으로 연결되어 제2 메탈 라인(23)으로부터 공통 소스 전압을 제공받을 수 있다. 그리고, 제3 콘택 플러그(71)의 측면에는 제3 콘택 플러그(71)와 도전막(40)들간을 분리하는 절연막 스페이서(70)가 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 행 디코더에 포함된 패스 트랜지스터부의 구성을 개략적으로 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 행 디코더에 포함된 디스챠지 트랜지스터부 구성을 개략적으로 도시한 도면이다. 도 4 및 도 5에서는 예시적으로 4개의 메모리 블록들(MB1~MB4)을 구동하기 위한 구조가 도시되어 있다.
도 4 및 도 5를 참조하면, 제1 내지 제4 메모리 블록들(MB1~MB4)이 Y 방향으로 배열되어 있다. 제1 메모리 블록(MB1)에는 X 방향으로 연장되는 제1 슬릿(SLT1)에 의해 분리된 제1,제2 파이프 게이트 전극(PCG1,PCG2)이 배치되고, 제2 메모리 블록(MB2)에는 X 방향으로 연장되는 제1 슬릿(SLT1)에 의해 분리된 제2,제3 파이프 게이트 전극(PCG2,PCG3)이 배치되고, 제3 메모리 블록(MB3)에는 X 방향으로 연장되는 제1 슬릿(SLT1)에 의해 분리된 제3,제4 파이프 게이트 전극(PCG3,PCG4)이 배치되고, 제4 메모리 블록(MB4)에는 X 방향으로 연장되는 제1 슬릿(SLT1)에 의해 분리된 제4,제5 파이프 게이트 전극(PCG4,PCG5)이 배치된다.
제1 파이프 게이트 전극(PCG1)은 그 일부분이 제1 메모리 블록(MB1)에 배치되고, 제2 파이프 게이트 전극(PCG2)은 서로 인접한 제1,제2 메모리 블록(MB1,MB2) 및 이들 사이의 경계 영역에 걸쳐 배치되고, 제3 파이프 게이트 전극(PCG3)은 서로 인접한 제2,제3 메모리 블록(MB2,MB3) 및 이들 사이의 경계 영역에 걸쳐 배치되고, 제3 파이프 게이트 전극(PCG3)은 서로 인접한 제3,제4 메모리 블록(MB3,MB4) 및 이들 사이의 경계 영역에 걸쳐 배치된다. 그리고, 제5 파이프 게이트 전극(PCG5)은 그 일부분이 제4 메모리 블록(MB4)에 배치된다.
행 디코더는 행 어드레스(Row Address)에 응답하여 제1 내지 제4 메모리 블록들(MB1-MB4) 중 어느 하나를 선택할 수 있다. 행 디코더는 선택된 메모리 블록의 파이프 게이트 전극에 고전압을 제공하고, 비선택된 메모리 블록들의 파이프 게이트 전극을 접지 레벨로 디스챠지시킬 수 있다.
도 4를 다시 참조하면, 선택된 메모리 블록에 배치된 파이프 게이트 전극에 고전압(VCC)을 제공하기 위하여, 패스 트랜지스터부(100)는 제1 패스 트랜지스터단(110) 및 제2 패스 트랜지스터단(120)을 구비한다.
제1 패스 트랜지스터단(110)은 제1 내지 제4 메모리 블록들(MB1~MB4)에 각각 대응되는 제1 내지 제4 패스 트랜지스터(TR1~TR4)를 포함한다. 제1 내지 제4 패스 트랜지스터(TR1~TR4)는 대응하는 메모리 블록에 배치된 2개의 파이프 게이트 전극들 중 제1 슬릿(SLT1)의 (+)Y 방향에 배치된 파이프 게이트 전극과 전기적으로 연결되어 대응하는 메모리 블록이 선택된 경우에 (+)Y 방향에 배치된 파이프 게이트 전극에 고전압(VCC)을 전달하도록 구성된다.
구체적으로, 제1 패스 트랜지스터(TR11)는 제1 메모리 블록(MB1)에 대응되며 제1 메모리 블록(MB1)에 배치된 제1,제2 파이프 게이트 전극들(PCG1,PCG2) 중 제1 슬릿(SLT1)의 (+)Y 방향에 배치된 제1 파이프 게이트 전극(PCG1)과 전기적으로 연결되어, 제1 메모리 블록(MB1)이 선택된 경우에 활성화되는 제1 블록 선택 신호(BLK1)에 응답하여 제1 파이프 게이트 전극(PCG1)에 고전압(VCC)을 전달한다.
제2 패스 트랜지스터(TR12)는 제2 메모리 블록(MB2)에 대응되며 제2 메모리 블록(MB2)에 배치된 제2,제3 파이프 게이트 전극들(PCG2,PCG3) 중 제1 슬릿(SLT1)의 (+)Y 방향에 배치된 제2 파이프 게이트 전극(PCG2)과 전기적으로 연결되어 제2 메모리 블록(MB2)이 선택된 경우에 활성화되는 제2 블록 선택 신호(BLK2)에 응답하여 제2 파이프 게이트 전극(PCG2)에 고전압(VCC)을 전달한다.
제3 패스 트랜지스터(TR13)는 제3 메모리 블록(MB3)에 대응되며, 제3 메모리 블록(MB3)에 배치된 제3, 제4 파이프 게이트 전극들(PCG3,PCG4) 중 제1 슬릿(SLT1)의 (+)Y 방향에 배치된 제3 파이프 게이트 전극(PCG3)과 전기적으로 연결되어 제3 메모리 블록(MB3)이 선택된 경우에 활성화되는 제3 블록 선택 신호(BLK3)에 응답하여 제3 파이프 게이트 전극(PCG3)에 고전압(VCC)을 전달한다.
제4 패스 트랜지스터(TR14)는 제4 메모리 블록(MB4)에 대응되며, 제4 메모리 블록(MB4)에 배치된 제4,제5 파이프 게이트 전극들(PCG4,PCG5) 중 제1 슬릿(SLT1)의 (+)Y 방향에 배치된 제4 파이프 게이트 전극(PCG4)과 전기적으로 연결되어 제4 메모리 블록(MB4)이 선택된 경우에 활성화되는 제4 블록 선택 신호(BLK4)에 응답하여 제4 파이프 게이트 전극(PCG4)에 고전압(VCC)을 전달한다.
제2 패스 트랜지스터단(120)은 메모리 블록들(MB1~MB4)에 각각 대응되는 제5 내지 제8 패스 트랜지스터들(TR21~TR24)을 포함한다. 제5 내지 제8 패스 트랜지스터들(TR21~TR24)은 대응하는 메모리 블록에 배치된 2개의 파이프 게이트 전극들 사이에 연결되어 대응하는 메모리 블록이 선택된 경우에 제1 슬릿(SLT1)의 (+)Y 방향에 배치된 파이프 게이트 전극과 (-)Y 방향에 배치된 파이프 게이트 전극을 전기적으로 연결하여, 대응하는 메모리 블록이 선택된 경우에 (+)Y 방향에 배치된 파이프 게이트 전극에 인가되는 고전압(VCC)을 (-)Y 방향에 배치된 파이프 게이트 전극으로 전달한다.
구체적으로, 제5 패스 트랜지스터(TR21)는 제1 메모리 블록(MB1)에 대응되며 제1 메모리 블록(MB1)에 배치된 제1,제2 파이프 게이트 전극들(PCG1,PCG2) 사이에 연결된다. 제5 패스 트랜지스터(TR21)는 제1 메모리 블록(MB1)이 선택된 경우에 활성화되는 제1 블록 선택 신호(BLK1)에 응답하여 (+)Y 방향에 배치된 제1 파이프 게이트 전극(PCG1)과 (-)Y 방향에 배치된 제2 파이프 게이트 전극(PCG2)간을 전기적으로 연결하며 제1 메모리 블록(MB1)이 선택된 경우에 제1 파이프 게이트 전극(PCG1)에 인가되는 고전압(VCC)을 제2 파이프 게이트 전극(PCG2)으로 전달한다.
제6 패스 트랜지스터(TR22)는 제2 메모리 블록(MB2)에 대응되며 제2 메모리 블록(MB2)에 배치된 제2,제3 파이프 게이트 전극들(PCG2,PCG3) 사이에 연결된다. 제6 패스 트랜지스터(TR22)는 제2 메모리 블록(MB2)이 선택된 경우에 활성화되는 제2 블록 선택 신호(BLK2)에 응답하여 (+)Y 방향에 배치된 제2 파이프 게이트 전극(PCG2)과 (-)Y 방향에 배치된 제3 파이프 게이트 전극(PCG3)간을 전기적으로 연결하며 제2 메모리 블록(MB2)이 선택된 경우에 제2 파이프 게이트 전극(PCG2)에 인가되는 고전압(VCC)을 제3 파이프 게이트 전극(PCG3)으로 전달한다.
제7 패스 트랜지스터(TR23)는 제3 메모리 블록(MB3)에 대응되며 제3 메모리 블록(MB3)에 배치된 제3,제4 파이프 게이트 전극들(PCG3,PCG4) 사이에 연결된다. 제7 패스 트랜지스터(TR23)는 제3 메모리 블록(MB3)이 선택된 경우에 활성화되는 제3 블록 선택 신호(BLK3)에 응답하여 (+)Y 방향에 배치된 제3 파이프 게이트 전극(PCG3)과 (-)Y 방향에 배치된 제4 파이프 게이트 전극(PCG4)간을 전기적으로 연결하며 제3 메모리 블록(MB3)이 선택된 경우에 제3 파이프 게이트 전극(PCG3)에 인가되는 고전압(VCC)을 제4 파이프 게이트 전극(PCG4)으로 전달한다.
제8 패스 트랜지스터(TR24)는 제4 메모리 블록(MB4)에 대응되며 제4 메모리 블록(MB4)에 배치된 제4,제5 파이프 게이트 전극들(PCG4,PCG5) 사이에 연결된다. 제8 패스 트랜지스터(TR24)는 제4 메모리 블록(MB4)이 선택된 경우에 활성화되는 제4 블록 선택 신호(BLK4)에 응답하여 (+)Y 방향에 배치된 제4 파이프 게이트 전극(PCG4)과 (-)Y 방향에 배치된 제5 파이프 게이트 전극(PCG5)간을 전기적으로 연결하며 제4 메모리 블록(MB4)이 선택된 경우에 제4 파이프 게이트 전극(PCG4)에 인가되는 고전압(VCC)을 제5 파이프 게이트 전극(PCG5)으로 전달한다.
도 5를 참조하면, 비선택된 메모리 블록의 파이프 게이트 전극을 접지 레벨로 디스챠지시키기 위하여, 디스챠지 트랜지스터부(200)는 제1 내지 제5 디스챠지 트랜지스터(TR31~TR35), 제1 내지 제2 인버터(INV1~INV2) 및 제1 내지 제3 낸드 게이트(NAND1~NAND3)를 구비한다.
제1 인버터(INV1)는 제1 블록 선택 신호(BLK1)를 반전한다. 제1 디스챠지 트랜지스터(TR31)는 제1 파이프 게이트 전극(PCG1)에 대응되며 제1 파이프 게이트 전극(PCG1)에 연결되어 제1 인버터(INV1)에 의해 반전된 제1 블록 선택 신호(/BLK1)에 응답하여 접지 전압(GND)을 제1 게이트 전극(PCG1)에 전달한다.
제1 낸드 게이트(NAND1)는 제1 블록 선택 신호(BLK1)와 제2 블록 선택 신호(BLK2)를 낸드링한다. 제2 디스챠지 트랜지스터(TR32)는 제2 파이프 게이트 전극(PCG2)에 대응되며 제2 파이프 게이트 전극(PCG2)에 연결되어 제1 낸드 게이트(NAND1)의 출력 신호에 응답하여 접지 전압(GND)을 제2 파이프 게이트 전극(PCG2)에 전달한다.
제2 낸드 게이트(NAND2)는 제2 블록 선택 신호(BLK2)와 제3 블록 선택 신호(BLK3)를 낸드링한다. 제3 디스챠지 트랜지스터(TR33)는 제3 파이프 게이트 전극(PCG3)에 대응되며 제3 파이프 게이트 전극(PCG3)에 연결되어 제2 낸드 게이트(NAND2)의 출력 신호에 응답하여 접지 전압(GND)을 제3 파이프 게이트 전극(PCG3)에 전달한다.
제3 낸드 게이트(NAND3)는 제3 블록 선택 신호(BLK3)와 제4 블록 선택 신호(BLK4)를 낸드링한다. 제4 디스챠지 트랜지스터(TR34)는 제4 파이프 게이트 전극(PCG4)에 대응되며 제4 파이프 게이트 전극(PCG4)에 연결되어 제3 낸드 게이트(NAND3)의 출력 신호에 응답하여 접지 전압(GND)을 제4 파이프 게이트 전극(PCG4)에 전달한다.
제2 인버터(INV2)는 제4 블록 선택 신호(BLK4)를 반전한다. 제5 디스챠지 트랜지스터(TR35)는 제5 파이프 게이트 전극(PCG5)에 대응되며 제5 파이프 게이트 전극(PCG5)에 연결되어 제2 인버터(INV2)에 의해 반전된 제4 블록 선택 신호(/BLK4)에 응답하여 접지 전압(GND)을 제5 파이프 게이트 전극(PCG5)에 전달한다.
이하, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다.
도 6 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 주면(10A) 상에 회로층(20)이 형성된 기판(10)을 마련한다.
기판(10)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, SOI(Silicon-On-Insulator) 기판, 또는 SGOI(Silicon-Germanium-Insulator) 기판일 수 있으며, 활성 영역을 정의하는 소자분리막(11)과 같은 소정의 구조물을 포함할 수 있다.
회로층(20)은 기판(10)의 주면(10A) 상에 형성될 수 있으며, 메모리 셀을 구동시키기 위한 주변 회로 및 메탈 배선들(22,23)을 포함할 수 있다. 주변 회로는 주변 트랜지스터(21), 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적 회로일 수 있다.
주변 트랜지스터(21)들 중 적어도 하나는 공통 소오스 전압을 제공하는 전압원(미도시)에 전기적으로 연결될 수 있으며, 메탈 배선(23)은 주변 트랜지스터(21)를 통해서 공통 소오스 전압을 제공하는 전압원(미도시)에 전기적으로 연결될 수 있다. 회로층(20)의 최상부에는 층간절연막(26)이 형성될 수 있으며, 층간절연막(26)의 상부면은 평탄화 공정을 통해 평탄화될 수 있다.
도 7을 참조하면, 회로층(20) 상에 제1 파이프 게이트 전극막(30A)을 형성하고, 제1 파이프 게이트 전극막(30A)에 트렌치(T)를 형성한다. 제1 파이프 게이트 전극막(30A)은 불순물이 도핑된 폴리실리콘막일 수 있으며, 예를 들어 N 타입 또는 P 타입의 불순물이 도핑된 폴리실리콘막일 수 있다. 트렌치(T)는 파이프 채널막이 형성될 영역을 정의하기 위한 것으로 각 메모리 블록(MB1,MB2) 별로 복수개 씩 형성할 수 있다.
그 다음, 트렌치(T) 내에 희생막 패턴(31)을 형성한다. 희생막 패턴(31)은 후술되는 제1 물질막과 식각 선택비를 갖는 물질, 예컨대 실리콘 질화막(SiN) 또는 티타늄 질화막(TiN)으로 형성할 수 있다.
이어서, 희생막 패턴(31) 및 제1 파이프 게이트 전극막(30A) 상에 제2 파이프 게이트 전극막(30B)을 형성한다. 제2 파이프 게이트 전극막(30B)은 제1 파이프 게이트 전극막(30A)과 동일한 물질로 형성할 수 있다. 이로써, 제1 파이프 게이트 전극막(30A)과 제2 파이프 게이트 전극막(30B)이 적층된 구조의 파이프 게이트 전극막(30)이 형성된다.
도 8을 참조하면, Z 방향으로 파이프 게이트 전극막(30)을 식각하여 파이프 게이트 게이트막(30)을 복수개의 파이프 접속 게이트(PCG)들로 분리시키는 복수의 제1 슬릿(SLT1)을 형성한다. 제1 슬릿(SLT1)은 차후에 형성되는 소스 라인과 오버랩되는 위치에서 각 메모리 블록들(MB1,MB2)을 X 방향으로 가로지를 수 있다.
각 파이프 게이트 전극(PCG)은 인접한 2개의 메모리 블록들 및 이들 사이의 경계 영역에 걸쳐서 배치되며, 메모리 블록들(MB1,MB2) 내부에서 제1 슬릿(SLT1)에 의해 인접한 다른 파이프 게이트 전극과 분리된다.
이어서, 제1 슬릿(SLT) 내에 제1 절연막(32)을 형성한다. 제1 절연막(32)은 예를 들어 HTO 또는 HDP 공정을 이용하여 형성된 산화막이거나 SOD 또는 PSZ와 같은 산화막일 수 있다.
도 9를 참조하면, 파이프 접속 게이트(PCG)들 및 제1 절연막(32) 상에 복수의 제1 물질막(41)들과 제2 물질막(42)들을 교대로 적층한다.
제1 물질막(41)은 층간절연막이고, 제2 물질막(42)은 후속 공정에서 제거되어 후술하는 선택 라인 및 워드 라인이 형성될 공간을 제공하는 희생막일 수 있다. 이 경우, 제1 물질막(41)은 산화막 계열의 물질로, 제2 물질막(42)은 제1 물질막(41)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.그러나, 본 발명은 이에 한정되지 않으며 다른 실시예에서는 제1 물질막(41)은 층간절연막이고, 제2 물질막(42)은 선택 라인 및 워드라인용 도전막일 수 있다. 이러한 경우, 제1 물질막(41)은 산화막 등의 절연막으로, 제2 물질막(42)은 폴리실리콘 등의 도전막으로 형성될 수 있다. 다른 예로, 제1 물질막(41)은 언도프트 폴리실리콘, 언도프트 비정질 실리콘 등의 절연막으로, 제2 물질막(42)은 도프트 폴리실리콘, 도프트 비정질 실리콘 등의 도전막으로 형성될 수도 있다. 본 실시예에서는, 제1 물질막(41)을 층간절연막으로, 제2 물질막(42)을 희생막으로 형성하는 경우에 대해 설명하도록 한다.
제1 물질막(41)들과 제2 물질막(42)들이 적층된 구조물의 최하부 및 최상부에는 제1 물질막(41)이 형성될 수 있다. 본 실시예에서는 8개의 제1 물질막(41) 및 7개의 제2 물질막(42)을 형성하는 경우를 나타내었으나, 이는 예시에 불과하며 제1 물질막(41) 및 제2 물질막(42)을 그 이상 또는 그 이하로 형성할 수도 있다.
이어서, 제1,제2 물질막(41,42)들 및 제2 파이프 게이트 전극막(30B)을 식각하여 Z 방향으로 제1,제2 물질막(41,42)들을 관통하여 희생막 패턴(31)을 노출시키는 수직 채널홀(VH)들을 형성한다. 수직 채널홀(VH)들은 기판(10)의 주면(10A)에 평행한 평면상에서 보았을 때 원 또는 타원 모양을 가질 수 있으며, 희생막 패턴(31)마다 한 쌍씩 배치되도록 할 수 있다.
도 10을 참조하면, 수직 채널홀(VH)에 의해 노출되는 희생막 패턴(31)을 제거하여 한 쌍의 수직 채널홀(VH)들을 연결하는 파이프 채널홀(PH)을 형성한다. 이로써, Y 방향으로 인접하는 한 쌍의 수직 채널홀(VH)들과 이들을 연결하는 파이프 채널홀(PH)에 의해 1개의 연속되는 U자형 구멍(UH)이 형성된다.
도 11을 참조하면, U자형 구멍(UH)의 내벽을 따라서 메모리막(미도시)을 형성하고, 메모리막 상에 채널막(50)을 형성한다.
메모리막은 터널 절연막, 전하 저장막 및 전하 차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 여기서, 전하 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 적어도 하나를 포함할 수 있다. 참고로, 메모리막은 전하저장막 대신에 상변화 물질을 포함할 수 있다.
채널막(50)은 예를 들어, 불순물이 도핑되지 않은 언도프트 폴리실리콘막으로 형성할 수 있으며, 파이프 채널홀(PH) 내부의 파이프 채널막(PC)과 수직 채널홀(VH) 내부의 수직 채널막(SP1,SP2)으로 구분될 수 있다. 특히, 수직 채널막(SP1,SP2)은 메모리 셀 또는 선택 트랜지스터의 채널로, 파이프 채널막(PC)은 파이프 접속 트랜지스터의 채널로 이용될 수 있다. 본 실시예에서는, 채널막(50)을 수직 채널홀(VH) 및 파이프 채널홀(PH)을 완전히 매립하는 두께로 형성한다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서는 채널막(50)은 수직 채널홀(VH) 및 파이프 채널홀(PH)을 완전히 매립하지 않는 얇은 두께로 형성할 수도 있다.
도 12를 참조하면, 파이프 게이트 전극(PCG)을 식각 정지막으로 제1,제2 물질막(41,42)들을 식각하여 제1 슬릿(SLT1)과 어긋난 위치에서 Z 방향으로 제1,제2 물질막(41,42)들을 관통하여 제1,제2 물질막(41,42)들을 메모리 블록 단위로 분리하는 제2 슬릿(SLT2)을 형성한다. 이때, 메모리 블록들(MB1,MB2) 사이의 경계 영역(BR)에 형성된 파이프 게이트 전극(PCG)을 식각 정지막으로 하여 식각이 진행되므로 파이프 게이트 전극(PCG)에서 식각이 멈춰지게 되며, 따라서 파이프 게이트 전극(PCG) 하부의 회로층(20)이 식각 손상되는 것을 방지할 수 있다.
한편, 제2 슬릿(SLT2) 형성을 위한 식각 공정시에 파이프 채널막(PC)에 의해 연결된 제1,제2 수직 채널막(SP1,SP2) 사이의 제1,제2 물질막(41,42)들을 식각하여 Z 방향으로 제1,제2 물질막(41,42)들을 관통하여 제1,제2 물질막(41,42)들을 분리하는 제3 슬릿(SLT3)을 더 형성할 수 있다.
도 13을 참조하면, 제2,제3 슬릿(SLT2,SLT3) 형성에 의해 노출된 제2 물질막(42)을 제거한다. 이때, 제2 물질막(42)을 제거하기 위해 제1 물질막(41)과 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 14를 참조하면, 제2 물질막(42)이 제거된 공간에 도전막(40)을 형성하고, 제2,제2 슬릿(SLT2,SLT3)을 채우는 제2 절연막(60)을 형성한다.
제2 절연막(60)은 HTO 또는 HDP 공정을 이용하여 형성된 산화막이거나 SOD 또는 PSZ와 같은 산화막일 수 있다. 도전막(40)들 중 최상부의 적어도 한 층의 도전막(40)은 선택 라인이고, 나머지 도전막(40)들은 워드 라인일 수 있다. 도전막(40)은 도프트 폴리실리콘, 도프트 비정질 실리콘 등으로 형성할 수 있다.
도 15를 참조하면, 제1 슬릿(SLT1)에 채워진 제1 절연막(32), 제1 물질막(41) 및 도전막(40)을 Z 방향으로 관통하여 회로층(20)의 메탈 배선(23)을 노출하는 콘택홀을 형성하고, 콘택홀의 측벽에 절연막 스페이서(70)를 형성한 다음, 콘택홀에 도전막을 채워 메탈 배선(23)과 연결되는 콘택 플러그(71)를 형성한다.
이어서, 제1 물질막(41)들 및 도전막(40)들이 교대로 적층된 구조물 상에 제1 수직 채널막(SP1) 및 콘택 플러그(71)와 연결되며 X 방향으로 연장되는 라인 형태의 소스 라인(SL)을 형성한다.
이후, 도시하지 않았지만 제1 물질막(41) 상에 소스 라인(SL)을 덮는 층간절연막을 형성하고 층간절연막을 관통하여 제2 수직 채널막(SP2)와 연결되는 콘택 플러그를 형성한 다음, 층간절연막 상에 콘택 플러그와 연결되는 비트 라인을 형성한다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함할 수 있다.
비휘발성 메모리 장치(620)는 앞서 설명한 비휘발성 메모리 소자를 포함할 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 17은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
20: 회로층
30: 파이프 게이트 전극막
PCG: 파이프 게이트 전극
40: 도전막
SLT1,SLT2: 제1,제2 슬릿

Claims (23)

  1. 기판상에 형성된 파이프 게이트 전극막;
    상기 파이프 게이트 전극막 상에 적층된 복수의 도전막들;
    상기 도전막들 상에 형성된 소스 라인;
    상기 소스 라인과 오버랩되는 위치에서 상기 파이프 게이트 전극막을 관통하여 상기 파이프 게이트 전극막을 복수의 파이프 게이트 전극들로 분리시키는 제1 슬릿;및
    상기 제1 슬릿과 상이한 위치에서 상기 도전막들을 관통하여 상기 도전막들을 메모리 블록 단위로 분리시키는 제2 슬릿;을 포함하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서, 상기 기판과 상기 파이프 게이트 전극막 사이에 형성된 회로층을 더 포함하는 비휘발성 메모리 소자.
  3. 제2 항에 있어서, 상기 회로층은 상기 메모리 블록의 메모리 셀을 구동시키기 위한 주변 회로를 포함하는 비휘발성 메모리 소자.
  4. 제2 항에 있어서, 상기 회로층은 공통 소스 전압을 제공하는 전압원과 전기적으로 연결된 메탈 배선을 포함하는 비휘발성 메모리 소자.
  5. 제4 항에 있어서, 상기 제1 슬릿 내부에 채워지는 제1 절연막;및
    상기 제1 절연막과 상기 도전막들을 관통하여 상기 소스 라인과 상기 메탈 배선을 전기적으로 연결하는 콘택 플러그;를 더 포함하는 비휘발성 메모리 소자.
  6. 제5 항에 있어서, 상기 콘택 플러그와 상기 제1 절연막 및 도전막들 사이에 형성된 절연막 스페이서를 더 포함하는 비휘발성 메모리 소자.
  7. 제1 항에 있어서, 상기 도전막들 중 최상부의 적어도 한 층의 도전막은 선택 라인이고, 나머지 도전막들은 워드 라인인 비휘발성 메모리 소자.
  8. 제1 항에 있어서, 상기 파이프 게이트 전극 내에 형성된 적어도 하나의 파이프 채널막;
    상기 파이프 채널막 상에서 상기 도전막들을 관통하며 그 상단이 상기 소스 라인에 연결된 제1 수직 채널막;
    상기 파이프 채널막 상에서 상기 도전막들을 관통하며 그 상단이 비트 라인에 연결된 제2 수직 채널막;을 더 포함하는 비휘발성 메모리 소자.
  9. 제1 항에 있어서, 상기 각 파이프 게이트 전극은 인접한 2개의 메모리 블록들 및 이들 사이의 경계 영역에 걸쳐 배치되고, 상기 메모리 블록들 내부에서 상기 제1 슬릿에 의해 인접한 파이프 게이트 전극과 분리되는 비휘발성 메모리 소자.
  10. 제9 항에 있어서, 상기 각 메모리 블록에는 상기 파이프 게이트 전극이 2개씩 배치되는 비휘발성 메모리 소자
  11. 제10 항에 있어서, 상기 메모리 블록들에 각각 대응되며 대응하는 메모리 블록에 배치된 2개의 파이프 게이트 전극들 중 상기 제1 슬릿의 일측에 배치된 파이프 게이트 전극과 전기적으로 연결되어 대응하는 메모리 블록이 선택된 경우에 상기 일측에 배치된 파이프 게이트 전극에 파이프 게이트 전압을 전달하는 제1 패스 트랜지스터들;및
    상기 메모리 블록들에 각각 대응되며 대응하는 메모리 블록에 배치된 2개의 파이프 게이트 전극들 사이에 연결되어 대응하는 메모리 블록이 선택된 경우에 상기 일측에 배치된 파이프 게이트 전극에 인가된 파이프 게이트 전압을 나머지 다른 파이프 게이트 전극으로 전달하는 제2 패스 트랜지스터들;을 포함하는 비휘발성 메모리 소자.
  12. 제9 항에 있어서, 상기 파이프 게이트 전극들에 각각 대응되며 대응하는 파이프 게이트 전극에 연결되어 상기 대응하는 파이프 게이트 전극이 배치된 메모리 블록이 모두 비선택된 경우에 상기 파이프 게이트 전극에 접지 전압을 전달하는 디스챠지 트랜지스터들을 더 포함하는 비휘발성 메모리 소자.
  13. 기판상에 파이프 게이트 전극막을 형성하는 단계;
    상기 파이프 게이트 전극막을 식각하여 상기 파이프 게이트 전극막을 복수개의 파이프 게이트 전극들로 분리시키는 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿을 채우는 제1 절연막을 형성하는 단계;
    상기 파이프 게이트 전극들 및 상기 제1 절연막 상에 복수의 제1 물질막들 및 복수의 제2 물질막들로 교대로 적층하는 단계;
    상기 파이프 게이트 전극들을 식각 정지막으로 상기 제1,제2 물질막들을 식각하여 상기 제1 슬릿과 상이한 위치에서 상기 제1,제2 물질막들을 메모리 블록 단위로 분리시키는 제2 슬릿을 형성하는 단계;
    상기 제2 슬릿을 채우는 제2 절연막을 형성하는 단계;및
    상기 제1 슬릿과 오버랩되는 소스 라인을 형성하는 단계;를 포함하는 비휘발성 메모리 소자의 제조방법.
  14. 제13 항에 있어서, 상기 파이프 게이트 전극막을 형성하는 단계는,
    상기 기판상에 제1 파이프 게이트 전극막을 형성하는 단계; 및
    상기 제1 파이프 게이트 전극막 상에 제2 파이프 게이트 전극막을 형성하는 단계;를 포함하고,
    상기 제1 파이프 게이트 전극막을 형성하는 단계 후, 상기 제2 파이프 게이트 전극막을 형성하는 단계 전에,
    상기 제1 파이프 게이트 전극막에 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 희생막 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  15. 제14 항에 있어서, 상기 제1,제2 물질막들을 교대로 적층하는 단계 후, 상기 제2 슬릿을 형성하는 단계 전에,
    상기 제1,제2 물질막들 및 상기 제2 파이프 게이트 전극막을 식각하여 상기 희생막 패턴을 노출하는 수직 채널홀들을 형성하는 단계;
    상기 희생막 패턴을 제거하여 상기 수직 채널홀과 연결되는 파이프 채널홀을 형성하는 단계;
    상기 파이프 채널홀 및 수직 채널홀들의 내면을 따라서 메모리막을 형성하는 단계;및
    상기 메모리막 상에 채널막을 형성하는 단계;를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  16. 제13 항에 있어서, 상기 제1 물질막은 층간절연막을 포함하고, 상기 제2 물질막은 희생막을 포함하는 비휘발성 메모리 소자의 제조방법.
  17. 제16 항에 있어서, 상기 제2 슬릿을 형성하는 단계 후, 상기 소스 라인을 형성하는 단계 전에,
    상기 제2 슬릿에 의해 노출된 상기 제2 물질막들을 제거하는 단계;및
    상기 제2 물질막들이 제거된 공간에 도전막들을 형성하는 단계;를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  18. 제13 항에 있어서, 상기 제1 물질막은 층간절연막을 포함하고, 상기 제2 물질막은 도전막을 포함하는 비휘발성 메모리 소자의 제조방법.
  19. 제13 항에 있어서, 상기 파이프 게이트 전극막을 형성하는 단계 전에,
    상기 기판 상에 회로층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  20. 제19 항에 있어서, 상기 회로층은 상기 메모리 블록의 메모리 셀을 구동시키기 위한 주변 회로를 포함하는 비휘발성 메모리 소의 제조방법.
  21. 제19 항에 있어서, 상기 회로층은 공통 소스 전압을 제공하는 전압원에 전기적으로 연결된 메탈 배선을 포함하는 비휘발성 메모리 소자의 제조방법.
  22. 제21 항에 있어서, 상기 제2 슬릿을 형성하는 단계 후, 상기 소스 라인을 형성하는 단계 전에,
    상기 제2 슬릿에 의해 노출된 상기 제2 물질막들을 제거하는 단계; 및
    상기 제2 물질막들이 제거된 공간에 도전막들을 형성하는 단계;
    상기 소스 라인 하부의 상기 제1 물질막들, 상기 도전막들 및 상기 절연막을 관통하여 상기 회로층의 상기 메탈 배선을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀에 상기 메탈 배선과 연결되는 콘택 플러그를 형성하는 단계;를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  23. 제22 항에 있어서, 상기 콘택홀을 형성하는 단계 후, 상기 콘택 플러그를 형성하는 단계 전에, 상기 콘택홀의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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