KR20170036548A - 3차원 어레이 구조를 갖는 반도체 메모리 장치 - Google Patents

3차원 어레이 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 파이프 트랜지스터와 공통 소스 라인 사이에서 연장되며 제 1 그룹의 노멀 메모리 셀들 및 적어도 하나의 소스 측 중간 더미 메모리 셀들을 갖는 제 1 서브 셀 스트링, 파이프 트랜지스터와 비트 라인 사이에서 연장되며 제 2 그룹의 노멀 메모리 셀들 및 드레인 측 중간 더미 메모리 셀들을 갖는 제 2 서브 셀 스트링을 포함한다. 이때, 드레인 측 중간 더미 메모리 셀들의 개수는 적어도 하나의 소스 측 중간 더미 메모리 셀의 개수보다 많다.

Description

3차원 어레이 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING THREE-DIMENSIONAL ARRAY STRUCTURE}
본 출원은 전자 장치에 관한 것으로, 좀 더 구체적으로는 3차원 어레이 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 파이프 트랜지스터; 상기 파이프 트랜지스터와 공통 소스 라인 사이에서 연장되며, 제 1 그룹의 노멀 메모리 셀들 및 상기 제 1 그룹의 상기 노멀 메모리 셀들 사이에 연결된 적어도 하나의 소스 측 중간 더미 메모리 셀들을 갖는 제 1 서브 셀 스트링; 및 상기 파이프 트랜지스터와 비트 라인 사이에서 연장되며, 제 2 그룹의 노멀 메모리 셀들 및 상기 제 2 그룹의 상기 노멀 메모리 셀들 사이에 연결된 드레인 측 중간 더미 메모리 셀들을 갖는 제 2 서브 셀 스트링을 포함한다. 상기 드레인 측 중간 더미 메모리 셀들의 개수는 상기 적어도 하나의 소스 측 중간 더미 메모리 셀의 개수보다 많다.
실시 예로서, 상기 제 1 그룹의 상기 노멀 메모리 셀들의 개수는 상기 제 2 그룹의 상기 노멀 메모리 셀들의 개수보다 많을 수 있다.
실시 예로서, 상기 파이프 트랜지스터로부터의 상기 제 1 서브 셀 스트링의 높이는 상기 파이프 트랜지스터로부터의 상기 제 2 서브 셀 스트링의 높이와 동일할 수 있다.
실시 예로서, 상기 드레인 측 중간 더미 메모리 셀들 중 적어도 하나는 상기 제 1 그룹의 상기 노멀 메모리 셀들 중 적어도 하나와 동일한 높이를 가질 수 있다.
실시 예로서, 상기 적어도 하나의 소스 측 중간 더미 메모리 셀은 상기 드레인 측 중간 더미 메모리 셀들 중 어느 하나와 동일한 높이를 가질 수 있다.
실시 예로서, 상기 제 1 그룹의 상기 노멀 메모리 셀들은 직렬 연결된 제 1 노멀 메모리 셀들과 직렬 연결된 제 2 노멀 메모리 셀들로 구성되고, 상기 적어도 하나의 소스 측 중간 더미 메모리 셀은 상기 제 1 노멀 메모리 셀들과 상기 제 2 노멀 메모리 셀들 사이에서 직렬 연결되고, 상기 제 2 그룹의 상기 노멀 메모리 셀들은 직렬 연결된 제 3 노멀 메모리 셀들과 직렬 연결된 제 4 노멀 메모리 셀들로 구성되고, 상기 드레인 측 중간 더미 메모리 셀들은 상기 제 3 노멀 메모리 셀들과 상기 제 4 노멀 메모리 셀들 사이에서 직렬 연결될 수 있다.
실시 예로서, 상기 제 1 노멀 메모리 셀들은 상기 공통 소스 라인과 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결되고, 상기 제 2 노멀 메모리 셀들은 상기 파이프 트랜지스터와 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결될 수 있다. 이때, 상기 드레인 측 중간 더미 메모리 셀들 중 적어도 하나는 상기 제 1 노멀 메모리 셀들 중 적어도 하나와 동일한 높이를 가질 수 있다.
실시 예로서, 상기 제 1 노멀 메모리 셀들은 상기 공통 소스 라인과 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결되고, 상기 제 2 노멀 메모리 셀들은 상기 파이프 트랜지스터와 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결될 수 있다. 이때, 상기 드레인 측 중간 더미 메모리 셀들 중 적어도 하나는 상기 제 2 노멀 메모리 셀들 중 적어도 하나와 동일한 높이를 가질 수 있다.
실시 예로서, 상기 제 1 서브 셀 스트링은 상기 공통 소스 라인에 연결된 소스 선택 트랜지스터들 및 상기 소스 선택 트랜지스터들과 상기 제 1 그룹의 노멀 메모리 셀들 사이에 연결된 소스 측 더미 메모리 셀들을 더 포함하고, 상기 제 2 서브 셀 스트링은 상기 비트 라인에 연결된 드레인 선택 트랜지스터들 및 상기 드레인 선택 트랜지스터들과 상기 제 2 그룹의 노멀 메모리 셀들 사이에 연결된 드레인 측 더미 메모리 셀들을 더 포함할 수 있다.
실시 예로서, 상기 소스 측 더미 메모리 셀들의 개수는 상기 드레인 측 더미 메모리 셀들의 개수보다 적고, 상기 드레인 선택 트랜지스터들의 개수는 상기 소스 선택 트랜지스터들의 개수보다 많을 수 있다.
실시 예로서, 상기 소스 측 더미 메모리 셀들의 개수가 상기 드레인 측 더미 메모리 셀들의 개수보다 정해진 값만큼 적고, 상기 드레인 선택 트랜지스터들의 개수는 상기 소스 선택 트랜지스터들의 개수보다 상기 정해진 값만큼 많을 수 있다.
실시 예로서, 상기 드레인 측 더미 메모리 셀들의 개수와 상기 소스 측 더미 메모리 셀들의 개수의 차이, 상기 드레인 선택 트랜지스터들의 개수와 상기 소스 선택 트랜지스터들의 개수의 차이, 그리고 상기 드레인 측 중간 더미 메모리 셀들의 개수와 상기 적어도 하나의 소스 측 중간 더미 메모리 셀의 개수의 차이를 더한 만큼, 상기 제 1 그룹의 상기 노멀 메모리 셀들의 개수는 상기 제 2 그룹의 상기 노멀 메모리 셀들의 개수보다 많을 수 있다.
실시 예로서, 상기 소스 선택 트랜지스터들의 개수, 상기 소스 측 더미 메모리 셀들의 개수, 상기 제 1 그룹의 상기 노멀 메모리 셀들의 개수 및 상기 소스 측 중간 더미 메모리 셀들의 개수의 합과, 상기 드레인 선택 트랜지스터들의 개수, 상기 드레인 측 더미 메모리 셀들의 개수, 상기 제 2 그룹의 상기 노멀 메모리 셀들의 개수 및 상기 드레인 측 중간 더미 메모리 셀들의 개수의 합은 동일할 수 있다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 4는 도 3의 셀 스트링들 중 어느 하나를 보여주는 도면이다.
도 5는 반도체 메모리 장치의 프로그램 동작 시 선택된 메모리 블록에 연결된 행 라인들에 인가되는 전압들을 보여주는 테이블이다.
도 6은 프로그램 동작 시 제 1 서브 셀 스트링의 노멀 워드 라인들 중 어느 하나가 선택될 때 비선택된 셀 스트링의 채널층의 전위를 설명하기 위한 도면이다.
도 7은 프로그램 동작 시 제 2 서브 셀 스트링의 노멀 워드 라인들 중 어느 하나가 선택될 때 비선택된 셀 스트링의 채널층의 전위를 설명하기 위한 도면이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판 위(over)에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cells)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 더미 워드 라인들, 노멀 워드 라인들, 파이프 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함한다.
어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 드레인 선택 라인들 중 어느 하나를 선택하고, 선택된 메모리 블록의 복수의 노멀 워드 라인들 중 어느 하나를 선택한다. 이에 따라, 하나의 페이지에 해당하는 노멀 메모리 셀들이 선택된다.
실시 예로서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
실시 예로서, 어드레스 디코더(121)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다. 예를 들면, 전압 발생기(122)는 도 5에 도시된 전압들을 생성하도록 구성된다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(125)의 제어에 응답하여 동작한다.
프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 입출력 버퍼(124)로부터의 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 노멀 메모리 셀들은 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(123)는 선택된 노멀 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 버퍼(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
입출력 버퍼(124)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(125)에 전달한다. 입출력 버퍼(124)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달할 수 있다. 입출력 버퍼(124)는 읽기 동작 시 읽기 및 쓰기 회로(123)로부터 수신된 데이터(DATA)를 외부로 출력할 수 있다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 그리고 입출력 버퍼(124)에 연결된다. 제어 로직(125)은 입출력 버퍼(124)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(125)은 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 3을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 메모리 블록(BLK1) 하부의 기판(미도시) 위에서 'U'자형으로 형성된다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향으로 배열되는 2개의 셀 스트링들만 도시되었다. 하지만 이는 인식의 편의를 위한 것으로서 열 방향(즉 +Y)으로 2개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3), 제 1 및 제 2 소스 측 더미 메모리 셀들(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn), 적어도 하나의 소스 측 중간 더미 메모리 셀(SMC), 파이프 트랜지스터(PT), 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3), 제 1 내지 제 3 드레인 측 더미 메모리 셀들(DDC1~DDC3), 그리고 제 1 내지 제 4 드레인 선택 트랜지스터들(DST1~DST4)을 포함한다.
선택 트랜지스터들(SST1~SST3, DST1~DST4), 더미 메모리 셀들(SDC1, SDC2, SMC, DMC1~DMC3, DDC1~DDC3) 및 노멀 메모리 셀들(NMC1~NMCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST1~SST3, DST1~DST4), 더미 메모리 셀들(SDC1, SDC2, SMC, DMC1~DMC3, DDC1~DDC3) 및 노멀 메모리 셀들(NMC1~NMCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 전달되는 데이터를 저장한다. 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)에 저장된 데이터는 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽어진다. 반면, 더미 메모리 셀들(SDC1, SDC2, SMC, DMC1~DMC3, DDC1~DDC3)은 데이터를 저장하지 않는다. 더미 메모리 셀들(SDC1, SDC2, SMC, DMC1~DMC3, DDC1~DDC3)은 셀 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 제공된다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터들(SST1~SST3)은 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에서 직렬로 연결된다.
실시 예로서, 하나의 셀 스트링의 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3)은 하나의 소스 선택 라인에 공통 연결될 수 있다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터들(SST1~SST3)과 노멀 메모리 셀들(NMC1~NMCp) 사이에서 직렬 연결된다. 동일한 높이의 소스 측 더미 메모리 셀들의 게이트들은 하나의 소스 측 더미 워드 라인에 연결된다. 제 1 소스 측 더미 메모리 셀(SDC1)의 게이트는 제 1 소스 측 더미 워드 라인(SDL1)에 연결된다. 제 2 소스 측 더미 메모리 셀(SDC2)의 게이트는 제 2 소스 측 더미 워드 라인(SDL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1~DDC3) 사이에 연결된다.
제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 2개의 그룹들로 구분될 수 있다. 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 제 1 그룹의 노멀 메모리 셀들(NMC1~NMCp)과 제 2 그룹의 노멀 메모리 셀들(NMCp+1~NMCn)로 구분될 수 있다. 제 1 그룹의 노멀 메모리 셀들(NMC1~NMCp)과 제 2 그룹의 노멀 메모리 셀들(NMCp+1~NMCn)은 파이프 트랜지스터(PT)를 통해 연결된다.
제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 측 더미 메모리 셀들(SDC1, SDC2)과 파이프 트랜지스터(PT) 사이에 연결된다. 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 측 더미 메모리 셀들(DDC1~DDC3) 사이에 연결된다. 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(NWL1~NWLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링들의 드레인 측 더미 메모리 셀들(DDC1~DDC3)은 드레인 선택 트랜지스터들(DST1~DST4)과 노멀 메모리 셀들(NMCp+1~NMCn) 사이에서 직렬 연결된다. 동일한 높이의 드레인 측 더미 메모리 셀들의 게이트들은 하나의 드레인 측 더미 워드 라인에 연결될 수 있다. 각 셀 스트링의 제 1 내지 제 3 드레인 측 더미 메모리 셀들(DDC1~DDC3)의 게이트들은 각각 제 1 내지 제 3 드레인 측 더미 워드 라인들(DDL1~DDL3)에 연결된다.
더미 메모리 셀들(SDC1, SDC2, DDC1~DDC3)이 제공됨으로써, 셀 스트링의 전압 또는 전류가 안정적으로 제어될 수 있다. 예를 들면, 소스 측 더미 메모리 셀들(SDC1, SDC2)이 제공됨으로써, 동작 시 소스 선택 트랜지스터들(SST1~SST3)과 노멀 메모리 셀들(NMC1~NMCp) 사이의 전계가 감소할 수 있다. 예를 들면, 드레인 측 더미 메모리 셀들(DDC1~DDC3)이 제공됨으로써, 동작 시 드레인 선택 트랜지스터들(DST1~DST4)과 노멀 메모리 셀들(NMCp+1~NMCn) 사이의 전계가 감소할 수 있다.
각 셀 스트링의 제 1 내지 제 4 드레인 선택 트랜지스터들(DST1~DST4)은 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1~DDC3) 사이에서 직렬 연결된다. 실시 예로서, 도 3에 도시된 바와 같이 하나의 셀 스트링의 제 1 및 제 2 드레인 선택 트랜지스터들(DST1, DST2)은 하나의 드레인 선택 라인에 연결되고, 하나의 셀 스트링의 제 3 및 제 4 드레인 선택 트랜지스터들(DST3, DST4)은 다른 하나의 드레인 선택 라인에 연결될 수 있다.
행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인들(DSL1_1, DSL1_2, DSL2_1, DS2_2)에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST1~DST4)은 제 1 드레인 선택 라인들(DSL1_1, DSL1_2)에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 및 제 2 드레인 선택 트랜지스터들(DST1, DST2)은 드레인 선택 라인(DSL1_1)에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 3 및 제 4 드레인 선택 트랜지스터들(DST3, DST4)은 드레인 선택 라인(DSL1_2)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST1~DST4)은 제 2 드레인 선택 라인들(DSL2_1, DSL2_2)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 및 제 2 드레인 선택 트랜지스터들(DST1, DST2)은 드레인 선택 라인(DSL2_1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 3 및 제 4 드레인 선택 트랜지스터들(DST3, DST4)은 드레인 선택 라인(DSL2_2)에 연결된다.
각 셀 스트링은 적어도 하나의 소스 측 중간 더미 메모리 셀(SMC) 및 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)을 더 포함한다. 본 발명의 실시 예에 따르면, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)의 개수는 소스 측 중간 더미 메모리 셀(SMC)의 개수보다 많다.
적어도 하나의 소스 측 중간 더미 메모리 셀(SMC)은 제 1 그룹의 노멀 메모리 셀들(NMC1~NMCp) 사이에 연결된다. 도 3에서, 소스 측 중간 더미 메모리 셀(SMC)은 제 1 내지 제 r 노멀 메모리 셀들(NMC1~NMCr, r은 p보다 작은 자연수)과 제 r+1 내지 제 p 노멀 메모리 셀들(NMCr+1~NMCp) 사이에 연결되어 있다.
드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)은 제 2 그룹의 노멀 메모리 셀들(NMCp+1~NMCn) 사이에 연결된다. 도 3에서, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)은 제 p+1 내지 제 q 노멀 메모리 셀들(NMCp+1~NMCq, q는 n보다 작고 p보다 큰 자연수)과 제 q+1 내지 제 n 노멀 메모리 셀들(NMCq+1~NMCn) 사이에서 직렬 연결된다.
실시 예로서, 소스 선택 트랜지스터들(SST1~SST3), 소스 측 더미 메모리 셀들(SDC1, SDC2), 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp), 및 소스 측 중간 더미 메모리 셀(SMC)에 대응하는 필라(Pillar)는 2개의 서브 필라들을 포함하도록 구성될 수 있다. 예를 들면, 제 1 서브 필라가 기판으로부터 +Z 방향으로 연장되고, 제 2 서브 필라가 제 1 서브 필라로부터 +Z 방향으로 연장될 수 있다. 제 1 및 제 2 서브 필라들이 접하는 영역에서, 소스 측 중간 더미 메모리 셀(SMC)이 제공될 것이다. 소스 측 중간 더미 메모리 셀(SMC)이 제공됨으로써, 제 1 및 제 2 서브 필라들이 인접하거나 혹은 접하는 영역의 특성은 보완될 수 있다.
마찬가지로, 드레인 선택 트랜지스터들(DST1~DST4), 드레인 측 더미 메모리 셀들(DDC1~DDC3), 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn), 및 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)에 대응하는 필라는 2개의 서브 필라들을 포함하도록 구성될 수 있다. 예를 들면, 해당 필라는 기판으로부터 +Z 방향으로 연장되는 제 3 서브 필라, 그리고 제 3 서브 필라로부터 +Z 방향으로 연장되는 제 4 서브 필라를 포함할 수 있다. 제 3 및 제 4 서브 필라들이 접하는 영역에서, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)이 제공될 수 있다. 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)이 제공됨으로써, 제 3 및 제 4 서브 필라들이 인접하거나 혹은 접하는 영역의 특성은 보완될 수 있다.
실시 예로서, 메모리 블록(BLK1)은 복수의 서브 블록들로 구분되고, 소거 동작은 서브 블록 단위로 수행될 수 있다. 예를 들면, 메모리 블록(BLK1)의 상부 노멀 메모리 셀들(예를 들면, NMC1~NMCr, NMCq+1~NMCn)이 하나의 서브 블록에 포함되고, 메모리 블록(BLK1)의 하부 노멀 메모리 셀들(예를 들면, NMCr+1~NMCp, NMCp+1~NMCq)은 다른 하나의 서브 블록에 포함될 수 있다. 2개의 서브 블록들이 서로 인접하거나 혹은 접하는 영역에서, 소스 측 중간 더미 메모리 셀(SMC) 및 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)이 제공될 수 있다. 중간 더미 메모리 셀들(SMC, DMC1~DMC3)이 제공됨으로써, 노멀 메모리 셀들의 신뢰성은 보완될 것이다.
이 밖에도, 중간 더미 메모리 셀들(SMC, DMC1~DMC3)이 제공되는 위치는, 노멀 메모리 셀들(NMC1~NMCn) 사이에서 다양하게 변경될 수 있음이 이해될 것이다.
열(+Y 방향) 방향으로 배열되는 셀 스트링들은 하나의 비트 라인에 연결된다. 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11~CS1m 또는 CS21~CS2m)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 각각 연결되어 있다.
도 4는 도 3의 셀 스트링들(CS11~CS1m, CS21~CS2m) 중 어느 하나(CS11)를 보여주는 도면이다.
도 3 및 도 4를 참조하면, 셀 스트링(CS11)은 소스 선택 트랜지스터들(SST1~SST3), 소스 측 더미 메모리 셀들(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn), 중간 더미 메모리 셀들(SMC, DMC1~DMC3), 파이프 트랜지스터(PT), 드레인 측 더미 메모리 셀들(DDC1~DDC3) 및 드레인 선택 트랜지스터들(DST1~DST4)을 포함한다.
셀 스트링(CS11)은 제 1 서브 셀 스트링(CSsub1) 및 제 2 서브 셀 스트링(CSsub2)을 포함한다. 제 1 서브 셀 스트링(CSsub1)은 소스 선택 트랜지스터들(SST1~SST3), 소스 측 더미 메모리 셀들(SDC1, SDC2), 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp), 및 소스 측 중간 더미 메모리 셀(SMC)을 포함한다. 제 2 서브 셀 스트링(CSsub2)은 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn), 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3), 드레인 측 더미 메모리 셀들(DDC1~DDC3) 및 드레인 선택 트랜지스터들(DST1~DST4)을 포함한다.
제 1 서브 셀 스트링(CSsub1) 및 제 2 서브 셀 스트링(CSsub2)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 서브 셀 스트링(CSsub1)의 기판으로부터의 높이와 제 2 서브 셀 스트링(CSsub2)의 기판으로부터의 높이는 동일하다.
본 발명의 실시 예에 따르면, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)의 개수는 소스 측 중간 더미 메모리 셀(SMC)의 개수보다 많다. 그리고, 제 2 서브 셀 스트링(CSsub2)의 노멀 메모리 셀들(NMCp+1~NMCn)의 개수는 제 1 서브 셀 스트링(SCsub1)의 노멀 메모리 셀들(NMC1~NMCp)의 개수보다 적다. 많은 개수의 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)을 제공함으로써 제 2 서브 셀 스트링(CSsub2) 측 특성을 보완하면서도, 노멀 메모리 셀들(NMC1~NMCn)의 개수는 유지될 수 있다.
드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)은 소스 측 중간 더미 메모리 셀(SMC)과 유사한 높이에서 제공된다. 이에 따라, 소스 측 중간 더미 메모리 셀(SMC)은 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3) 중 어느 하나와 동일한 높이에서 제공된다. 도 4에서, 소스 측 중간 더미 메모리 셀(SMC)은 제 1 드레인 측 중간 더미 메모리 셀(DMC1)과 동일한 높이를 갖는다.
한편, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)의 개수는 소스 측 중간 더미 메모리 셀(SMC)의 개수보다 많으므로, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3) 중 적어도 하나는 제 1 서브 셀 스트링(CSsub1)의 노멀 메모리 셀들(NMC1~NMCp) 중 적어도 하나와 동일한 높이에서 제공된다. 도 4에서, 제 2 및 제 3 드레인 측 중간 더미 메모리 셀들(DMC2, DMC3)은 제 r 및 제 r-1 노멀 메모리 셀들(NMCr-1, NMCr)과 동일한 높이를 갖는다.
본 발명의 실시 예에 따르면, 드레인 측 더미 메모리 셀들(DDC1~DDC3)의 개수가 소스 측 더미 메모리 셀들(SDC1, SDC2)의 개수보다 많고, 드레인 선택 트랜지스터들(DST1~DST4)의 개수는 소스 선택 트랜지스터들(SST1~SST3)의 개수보다 많다. 한편, 제 2 서브 셀 스트링(CSsub2)의 노멀 메모리 셀들(NMCp+1~NMCn)의 개수는 제 1 서브 셀 스트링(SCsub1)의 노멀 메모리 셀들(NMC1~NMCp)의 개수보다 적다. 이러한 구조에 따라, 많은 개수의 드레인 선택 트랜지스터들(DST1~DST4) 및 드레인 측 더미 메모리 셀들(DDC1~DDC3)을 제공하여 드레인 선택 트랜지스터들(DST1~DST4)을 통한 전류의 유출을 방지하면서도, 노멀 메모리 셀들(NMC1~NMCn)의 개수를 유지할 수 있다.
실시 예로서, 소스 측 더미 메모리 셀들(SDC1, SDC2)의 개수와 드레인 측 더미 메모리 셀들(DDC1~DDC3)의 개수의 차이만큼, 드레인 선택 트랜지스터들(DST1~DST4)의 개수가 소스 선택 트랜지스터들(SST1~SST3)의 개수보다 많을 수 있다. 도 4에서, 소스 측 더미 메모리 셀들(SDC1, SDC2)의 개수는 드레인 측 더미 메모리 셀들(DDC1~DDC3)의 개수보다 1만큼 적고, 드레인 선택 트랜지스터들(DST1~DST4)의 개수는 소스 선택 트랜지스터들(SST1~SST3)의 개수보다 1만큼 많은 것으로 도시된다.
제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)의 개수는 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)의 개수보다 많다.
실시 예로서, 드레인 측 더미 메모리 셀들(DDC1~DDC3)의 개수에서 소스 측 더미 메모리 셀들(SDC1, SDC2)의 개수를 뺀 값, 드레인 선택 트랜지스터들(DST1~DST4)의 개수에서 소스 선택 트랜지스터들(SST1~SST3)의 개수를 뺀 값, 그리고 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)의 개수에서 소스 측 중간 더미 메모리 셀(SMC)의 개수를 뺀 값을 더한 합만큼, 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)의 개수는 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)의 개수보다 많을 것이다.
다른 말로, 소스 선택 트랜지스터들(SST1~SST3)의 개수, 소스 측 더미 메모리 셀들(SDC1, SDC2)의 개수, 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)의 개수, 및 소스 측 중간 더미 메모리 셀(SMC)의 개수의 합은, 드레인 선택 트랜지스터들(DST1~DST4)의 개수, 드레인 측 더미 메모리 셀들(DDC1~DDC3)의 개수, 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)의 개수, 및 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3)의 개수의 합과 같다. 결과적으로, 파이프 트랜지스터(PT)로부터의 제 1 서브 셀 스트링(CSsub1)의 높이와 파이프 트랜지스터(PT)로부터의 제 2 서브 셀 스트링(CSsub2)의 높이는 동일할 수 있다.
도 5는 반도체 메모리 장치(100)의 프로그램 동작 시 선택된 메모리 블록에 연결된 행 라인들에 인가되는 전압들을 보여주는 테이블이다. 이하, 설명의 편의를 위해, 제 2 행의 셀 스트링들(CS21~CS2m)의 어느 하나의 페이지에 대해 프로그램 동작이 수행된다고 가정한다. 제 1 행의 셀 스트링들(CS11~CS1m)은 비선택되고, 제 2 행의 셀 스트링들(CS21~CS2m)은 선택된다.
제 1 드레인 선택 라인들(DSL1_1, DSL1_2)이 비선택되고, 제 2 드레인 선택 라인(DSL2_1, DS2_2)이 선택된다. 도 3 내지 도 5를 참조하면, 제 1 드레인 선택 라인들(DSL1_1, DSL1_2)은 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)을 수신한다. 이에 따라, 제 1 행의 셀 스트링들(CS11~CS1m)은 비트 라인들(BL1~BLm)로부터 전기적으로 분리된다.
제 1 행의 셀 스트링들(CS11~CS1m)을 비트 라인들(BL1~BLm)과 전기적으로 분리시키기 위한 다양한 전압들이 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)로서 제공될 수 있다. 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)은 저전압일 수 있다. 예를 들면, 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)은 제 1 내지 제 4 드레인 선택 트랜지스터들(DST1~DST4)의 문턱 전압들보다 낮은 전압일 수 있다. 예를 들면, 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)은 순차적으로 높아지는 전압들일 수 있다. 예를 들면, 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)은 동일한 전압일 수 있다. 상대적으로 많은 개수의 드레인 선택 트랜지스터들(DST1~DST4)이 제공됨으로써, 비선택된 셀 스트링들(CS11~CS1m)로부터 드레인 선택 트랜지스터들(DST1~DST4)을 통해 흐르는 유출 전류가 감소할 수 있다.
제 2 드레인 선택 라인들(DSL2_1, DSL2_2)은 제 3 드레인 선택 라인 전압(Vdsl3)을 수신한다. 이에 따라, 제 2 행의 셀 스트링들(CS21~CS2m)은 비트 라인들(BL1~BLm)과 전기적으로 연결된다. 예를 들면, 제 3 드레인 선택 라인 전압(Vdsl3)은 제 1 내지 제 4 드레인 선택 트랜지스터들(DST1~DST4)의 문턱 전압들보다 높은 전압일 수 있다. 제 3 드레인 선택 라인 전압(Vdsl3)은 제 1 및 제 2 드레인 선택 라인 전압들(Vdsl1, Vdsl2)보다 높다.
이에 따라, 제 1 행의 셀 스트링들(CS11~CS1m)은 비트 라인들(BL1~BLm)과 전기적으로 분리되고, 제 2 행의 셀 스트링들(CS21~CS2m)은 비트 라인들(BL1~BLm)과 전기적으로 연결된다.
제 1 내지 제 3 드레인 측 더미 워드 라인들(DDL1~DDL3)은 각각 제 3 내지 제 5 더미 워드 라인 전압들(Vdwl3~Vdwl5)을 수신한다. 실시 예로서, 제 3 내지 제 5 더미 워드 라인 전압들(Vdwl3~Vdwl5)은 순차적으로 낮아지는 전압들일 수 있다. 실시 예로서, 제 3 내지 제 5 더미 워드 라인 전압들(Vdwl3~Vdwl5)은 동일한 전압일 수 있다.
노멀 워드 라인들(NWL1~NWLn) 중 선택된 노멀 워드 라인(NWLs)에 프로그램 전압(Vpgm)이 인가된다. 노멀 워드 라인들(NWL1~NWLn) 중 비선택된 노멀 워드 라인(NWLus)에 패스 전압(Vpass)이 인가된다. 그리고, 중간 더미 워드 라인들(DML1~DML3, SML)에도 패스 전압(Vpass)이 인가될 수 있다.
제 1 행의 셀 스트링들(CS11~CS1m)은 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)과 전기적으로 분리되므로, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 따라 제 1 행의 셀 스트링들(CS11~CS1m)의 채널층들은 부스팅될 것이다. 제 1 행의 셀 스트링들(CS11~CS1m)의 채널층들의 전위(potential)는 상승할 것이다.
제 2 행의 셀 스트링들(CS21~CS2m)은 비트 라인들(BL1~BLm)과 전기적으로 연결된다. 프로그램될 데이터(DATA, 도 1 참조)에 따라 비트 라인들(BL1~BLm)을 통해 예를 들면 기준 전압 또는 전원 전압이 전달된다. 비트 라인에 기준 전압이 인가되는 경우, 기준 전압은 해당 셀 스트링의 채널층에 형성된 채널에 전달된다. 기준 전압과 프로그램 전압(Vpgm)의 차이에 따라 선택된 노멀 워드 라인(NWLs)의 메모리 셀의 문턱 전압은 상승한다. 기준 전압과 패스 전압(Vpass)의 차이는 메모리 셀의 문턱 전압을 상승시킬만큼 높지 않다. 비트 라인에 전원 전압이 인가되는 경우, 전원 전압과 제 2 드레인 선택 라인들(DSL2_1, DSL2_2)에 인가되는 제 3 드레인 선택 라인 전압(Vdsl3)에 의하여 해당 드레인 선택 트랜지스터들(DST1~DST4)은 턴오프된다. 이때 해당 셀 스트링은 비트 라인과 공통 소스 라인(CSL)으로부터 전기적으로 분리된다. 해당 셀 스트링의 채널층은 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 의해 부스팅될 것이다. 이에 따라 해당 셀 스트링의 채널층의 전위는 상승할 것이다.
제 1 및 제 2 소스 측 더미 워드 라인들(SDL1, SDL2)은 각각 제 1 및 제 2 더미 워드 라인 전압들(Vdwl1, Vdwl2)을 제공받는다. 실시 예로서, 제 1 및 제 2 더미 워드 라인 전압들(Vdwl1, Vdwl2)은 순차적으로 높아지는 전압들일 수 있다. 실시 예로서, 제 1 및 제 2 더미 워드 라인 전압들(Vdwl1, Vdwl2)은 동일한 전압일 수 있다.
제 1 및 제 2 소스 선택 라인들(SSL1, SSL2)에 각각 제 1 및 제 2 소스 선택 라인 전압들(Vssl1, Vssl2)이 인가된다. 예를 들면, 제 1 소스 선택 라인 전압(Vssl1)에 의해 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들(SST1~SST3)은 턴오프되고, 제 1 행의 셀 스트링들(CS11~CS1m)은 공통 소스 라인(CSL)으로부터 전기적으로 분리된다. 결과적으로, 제 1 행의 셀 스트링들(CS11~CS1m)은 프로그램 동작 시에 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)으로부터 전기적으로 분리된다. 예를 들면, 제 2 소스 선택 라인 전압(Vssl2)에 의해 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들(SST1~SST3)은 턴오프되고, 제 2 행의 셀 스트링들(CS21~CS2m)은 공통 소스 라인(CSL)으로부터 전기적으로 분리된다. 결과적으로, 제 2 행의 셀 스트링들(CS21~CS2m)은 프로그램 동작 시에 비트 라인들(BL1~BLm)과 전기적으로 연결되고 공통 소스 라인(CSL)으로부터 전기적으로 분리될 수 있다.
도 6은 프로그램 동작 시 제 1 서브 셀 스트링(CSsub1)의 노멀 워드 라인들(NWL1~NWLp) 중 어느 하나가 선택될 때 비선택된 셀 스트링의 채널층의 전위를 설명하기 위한 도면이다. 도 6을 참조한 설명에서, 제 y 노멀 워드 라인(NWLyy는 p보다 작은 자연수)이 선택된다고 가정한다.
도 6을 참조하면, 제 1 내지 제 n 노멀 워드 라인들(NWL1~NWLn)에 대한 프로그램 동작들은 순차적으로 수행될 수 있다. 제 y 노멀 워드 라인(NWLy)에 대해 프로그램 동작이 수행되는 시점에서, 제 1 내지 제 y-1 노멀 메모리 셀들(NMC1~NMCy-1)에 대한 프로그램 동작들은 완료되었다. 따라서 제 1 내지 제 y-1 노멀 메모리 셀들(NMC1~NMCy-1) 각각은 프로그램 상태(PGMS) 또는 소거 상태(ERSS)를 가질 수 있다. 이하, 설명의 편의를 위해 제 1 내지 제 y-1 노멀 메모리 셀들(NMC1~NMCy-1)은 프로그램 상태(PGMS)를 갖는다고 가정한다. 제 y+1 내지 제 n 노멀 메모리 셀들(NMCy+1~NMCn)은, 아직 그것들에 대한 프로그램 동작들이 수행되지 않았으므로, 소거 상태(ERSS)를 갖는다.
제 y 노멀 워드 라인(NWLy)에 프로그램 전압(Vpgm)이 인가된다. 도 6에 도시된 셀 스트링은 비선택된 셀 스트링임에 주목하라. 제 y 노멀 메모리 셀(NMCy)의 채널층(CHL)의 전압은 고전압의 프로그램 전압(Vpgm)에 따라 상대적으로 높은 채널 전압(CV1_1)으로 부스팅될 것이다.
나머지 노멀 워드 라인들(NWL1~NWLy-1, NWLy+1~NWLn)에 패스 전압(Vpass)이 인가된다. 파이프 라인(PL)에도 패스 전압(Vpass)이 인가될 수 있다.
제 y 노멀 메모리 셀(NMCy)과 공통 소스 라인(CSL, 도 3 참조) 사이의 노멀 메모리 셀들(NMC1~NMCy-1)은 프로그램 상태(PGMS)를 가진다. 따라서, 노멀 메모리 셀들(NMC1~NMCy-1) 각각의 문턱 전압은 양의 전압이다. 제 1 내지 제 y-1 노멀 메모리 셀들(NMC1~NMCy-1)의 채널층(CHL)의 전압은, 패스 전압(Vpass)으로부터 해당 양의 전압을 뺀 값에 해당하는 채널 전압(CV1_2)으로 부스팅될 수 있다.
제 y+1 내지 제 n 노멀 메모리 셀들(NMCy+1~NMCn) 각각은 소거 상태(ERSS)에 해당하므로, 그것의 문턱 전압은 음의 전압일 수 있다. 제 y+1 내지 제 n 노멀 메모리 셀들(NMCy+1~NMCn)의 채널층(CHL)은, 패스 전압(Vpass)으로부터 해당 음의 전압을 뺀 값에 해당하는 채널 전압(CV1_3)으로 부스팅될 것이다.
제 y+1 내지 제 n 노멀 메모리 셀들(NMCy+1~NMCn)에 형성된 채널 전압(CV1_3)은 제 1 내지 제 y 노멀 메모리 셀들(NMC1~NMCy-1)에 형성된 채널 전압(CV1_2)보다 높다.
도 7은 프로그램 동작 시 제 2 서브 셀 스트링(CSsub2)의 노멀 워드 라인들(NWLp+1~NWLn) 중 어느 하나가 선택될 때 비선택된 셀 스트링의 채널층의 전위를 설명하기 위한 도면이다. 도 7을 참조한 설명에서, 제 x 노멀 워드 라인(NWLx, x는 p보다 크고 n보다 작은 자연수)이 선택된다고 가정한다.
도 7을 참조하면, 제 1 내지 제 n 노멀 워드 라인들(NWL1~NWLn)에 대한 프로그램 동작들이 순차적으로 수행된다. 이에 따라, 제 x 노멀 워드 라인(NWLx)에 대한 프로그램 동작이 수행되는 시점에서, 제 1 내지 제 x-1 노멀 메모리 셀들(NMC1~NMCx-1)에 대한 프로그램 동작들은 완료되었다. 따라서, 제 1 내지 제 x-1 노멀 메모리 셀들(NMC1~NMCx-1) 각각은 프로그램 상태(PGMS) 또는 소거 상태(ERSS)를 갖는다. 이하, 설명의 편의를 위해 제 1 내지 제 x-1 노멀 메모리 셀들(NMC1~NMCx-1)은 프로그램 상태(PGMS)를 갖는다고 가정한다. 제 x+1 내지 제 n 노멀 메모리 셀들(NMCx+1~NMCn)은, 아직 그것들에 대한 프로그램 동작들이 수행되지 않았으므로, 소거 상태(ERSS)를 갖는다.
제 x 노멀 메모리 셀(NMCx)에 프로그램 전압(Vpgm)이 인가된다. 도 7에 도시된 셀 스트링은 비선택된 셀 스트링임에 주목하라. 제 x 노멀 메모리 셀(NMCx)의 채널층(CHL)은 고전압의 프로그램 전압(Vpgm)에 따라 상대적으로 높은 채널 전압(VC2_1)으로 부스팅된다.
나머지 노멀 워드 라인들(NWL1~NWLx-1, NWLx+1~NWLn)은 패스 전압(Vpass)을 수신한다. 파이프 라인(PL)에도 패스 전압(Vpass)이 인가될 수 있다.
제 x 노멀 메모리 셀(NMCx)과 공통 소스 라인(CSL, 도 3 참조) 사이의 노멀 메모리 셀들(NMC1~NMCx-1)은 프로그램 상태(PGMS)를 가진다. 제 1 내지 제 x-1 노멀 메모리 셀들(NMC1~NMCx-1)의 채널층(CHL)의 전압은, 패스 전압(Vpass)으로부터 해당 노멀 메모리 셀의 문턱 전압을 뺀 값에 해당하는 채널 전압(CV2_2)으로 부스팅될 수 있다.
제 x+1 내지 제 n 노멀 메모리 셀들(NMCx+1~NMCn)은 소거 상태(ERSS)를 갖는다. 제 x+1 내지 제 n 노멀 메모리 셀들(NMCx+1~NMCn)의 문턱 전압은 음의 전압이다. 제 x+1 내지 제 n 노멀 메모리 셀들(NMCx+1~NMCn)의 채널층(CHL)은, 패스 전압(Vpass)으로부터 해당 음의 전압을 뺀 값에 해당하는 채널 전압(CV2_3)으로 부스팅될 수 있다. 제 x+1 내지 제 n 노멀 메모리 셀들(NMCx+1~NMCn)에 형성된 채널 전압(CV2_3)은 제 1 내지 제 x-1 노멀 메모리 셀들(NMC1~NMCx-1)에 형성된 채널 전압(CV2_2)보다 높다. 다른 말로, 소거 상태(ERSS)를 갖는 노멀 메모리 셀들은 프로그램 상태(PGMS)를 갖는 노멀 메모리 셀들보다 높은 부스팅 효율을 갖는다.
도 6 및 도 7에 도시된 바와 같이, 프로그램 동작들이 수행될수록 프로그램 상태(PGMS)를 갖는 노멀 메모리 셀들의 수는 증가한다. 이는, 프로그램 동작들이 수행될수록 채널층(CHL)이 상대적으로 낮은 전압으로 부스팅됨을 의미할 수 있다. 이는, 적은 누설 전류에도 채널층(CHL)의 전위가 과도하게 감소함으로써 임의의 노멀 워드 라인과 채널층(CHL) 사이의 전압 차이가 높아지고, 결과적으로 해당 노멀 메모리 셀의 문턱 전압이 의도치 않게 상승할 수 있음을 의미한다.
프로그램 동작들이 수행될수록, 셀 스트링 내에서 소거 상태(ERSS)를 갖는 노멀 메모리 셀들의 개수는 감소한다. 이는, 채널층(CHL) 중 상대적으로 높은 전압으로 부스팅되는 영역이 감소함을 의미한다. 도 7에서 채널층(CHL) 중 상대적으로 높은 전압으로 부스팅되는 영역(NMCx+1~NMCn에 해당하는 영역)은 도 6에서 채널층(CHL) 중 상대적으로 높은 전압으로 부스팅되는 영역(NMCy+1~NMCn에 해당하는 영역)보다 적다. 적은 개수의 노멀 메모리 셀들만 높은 전압으로의 채널 부스팅에 참여하게 되면, 해당 채널 커패시턴스의 값이 상대적으로 적음에 기인하여, 적은 누설 전류에도 해당 채널층(CHL)의 포텐셜이 크게 변화할 수 있다. 이로 인해, 프로그램 동작의 신뢰성은 저하될 수 있다. 적은 개수의 노멀 메모리 셀들만 높은 전압으로의 채널 부스팅에 참여하게 되면, 해당 채널 커패시턴스의 값이 상대적으로 적음에 기인하여, 프로그램 전압(Vpgm)에 쉽게 영향을 받는다. 이는 해당 채널층(CHL)의 포텐셜이 크게 변화시킬 수 있다.
결과적으로, 제 2 서브 셀 스트링(CSsub2)의 노멀 워드 라인이 선택되는 경우가 제 1 서브 셀 스트링(CSsub1)의 노멀 워드 라인이 선택되는 경우보다 디스터브에 더 취약할 수 있다.
본 발명의 실시 예에 따르면, 드레인 측 중간 더미 메모리 셀들(DMC1~DMC3, 도 3 참조)의 개수는 소스 측 중간 더미 메모리 셀(SMC, 도 3 참조)의 개수보다 많다. 이에 따라, 제 2 서브 셀 스트링(CSsub2)의 노멀 워드 라인에 대한 프로그램 동작 시 향상된 신뢰성을 제공한다.
본 발명의 실시 예에 따르면, 드레인 측 더미 메모리 셀들(DDC1~DDC3, 도 3 참조)의 개수는 소스 측 더미 메모리 셀들(SDC1, SDC2, 도 3 참조)의 개수보다 많고, 드레인 선택 트랜지스터들(DST1~DST4, 도 3 참조)의 개수는 소스 선택 트랜지스터들(SST1~SST3, 도 3 참조)의 개수보다 많다. 이에 따라, 제 2 서브 셀 스트링(CSsub2)의 노멀 워드 라인에 대한 프로그램 동작 시 향상된 신뢰성을 제공한다.
도 8은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 드레인 측 중간 더미 메모리 셀들의 개수는 소스 측 중간 더미 메모리 셀들의 개수보다 많다. 이에 따라, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 입출력 버퍼
125: 제어 로직
SST1~SST3: 소스 선택 트랜지스터들
SDC1, SDC2: 소스 측 더미 메모리 셀들
NMC1~NMCn: 노멀 메모리 셀들
SMC: 소스 측 중간 더미 메모리 셀
DMC1~DMC3: 드레인 측 중간 더미 메모리 셀들
PT: 파이프 트랜지스터
DDC1~DDC3: 드레인 측 더미 메모리 셀들
DST1~DST4: 드레인 선택 트랜지스터들

Claims (13)

  1. 파이프 트랜지스터;
    상기 파이프 트랜지스터와 공통 소스 라인 사이에서 연장되며, 제 1 그룹의 노멀 메모리 셀들 및 상기 제 1 그룹의 상기 노멀 메모리 셀들 사이에 연결된 적어도 하나의 소스 측 중간 더미 메모리 셀들을 갖는 제 1 서브 셀 스트링; 및
    상기 파이프 트랜지스터와 비트 라인 사이에서 연장되며, 제 2 그룹의 노멀 메모리 셀들 및 상기 제 2 그룹의 상기 노멀 메모리 셀들 사이에 연결된 드레인 측 중간 더미 메모리 셀들을 갖는 제 2 서브 셀 스트링을 포함하되,
    상기 드레인 측 중간 더미 메모리 셀들의 개수는 상기 적어도 하나의 소스 측 중간 더미 메모리 셀의 개수보다 많은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 그룹의 상기 노멀 메모리 셀들의 개수는 상기 제 2 그룹의 상기 노멀 메모리 셀들의 개수보다 많은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 파이프 트랜지스터로부터의 상기 제 1 서브 셀 스트링의 높이는 상기 파이프 트랜지스터로부터의 상기 제 2 서브 셀 스트링의 높이와 동일한 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 드레인 측 중간 더미 메모리 셀들 중 적어도 하나는 상기 제 1 그룹의 상기 노멀 메모리 셀들 중 적어도 하나와 동일한 높이를 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 소스 측 중간 더미 메모리 셀은 상기 드레인 측 중간 더미 메모리 셀들 중 어느 하나와 동일한 높이를 갖는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 그룹의 상기 노멀 메모리 셀들은 직렬 연결된(in series) 제 1 노멀 메모리 셀들과 직렬 연결된 제 2 노멀 메모리 셀들로 구성되고,
    상기 적어도 하나의 소스 측 중간 더미 메모리 셀은 상기 제 1 노멀 메모리 셀들과 상기 제 2 노멀 메모리 셀들 사이에서 직렬 연결되고,
    상기 제 2 그룹의 상기 노멀 메모리 셀들은 직렬 연결된 제 3 노멀 메모리 셀들과 직렬 연결된 제 4 노멀 메모리 셀들로 구성되고,
    상기 드레인 측 중간 더미 메모리 셀들은 상기 제 3 노멀 메모리 셀들과 상기 제 4 노멀 메모리 셀들 사이에서 직렬 연결되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 노멀 메모리 셀들은 상기 공통 소스 라인과 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결되고,
    상기 제 2 노멀 메모리 셀들은 상기 파이프 트랜지스터와 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결되고,
    상기 드레인 측 중간 더미 메모리 셀들 중 적어도 하나는 상기 제 1 노멀 메모리 셀들 중 적어도 하나와 동일한 높이를 갖는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 노멀 메모리 셀들은 상기 공통 소스 라인과 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결되고,
    상기 제 2 노멀 메모리 셀들은 상기 파이프 트랜지스터와 상기 적어도 하나의 소스 측 중간 더미 메모리 셀 사이에 연결되고,
    상기 드레인 측 중간 더미 메모리 셀들 중 적어도 하나는 상기 제 2 노멀 메모리 셀들 중 적어도 하나와 동일한 높이를 갖는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 서브 셀 스트링은 상기 공통 소스 라인에 연결된 소스 선택 트랜지스터들 및 상기 소스 선택 트랜지스터들과 상기 제 1 그룹의 노멀 메모리 셀들 사이에 연결된 소스 측 더미 메모리 셀들을 더 포함하고,
    상기 제 2 서브 셀 스트링은 상기 비트 라인에 연결된 드레인 선택 트랜지스터들 및 상기 드레인 선택 트랜지스터들과 상기 제 2 그룹의 노멀 메모리 셀들 사이에 연결된 드레인 측 더미 메모리 셀들을 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 소스 측 더미 메모리 셀들의 개수는 상기 드레인 측 더미 메모리 셀들의 개수보다 적고,
    상기 드레인 선택 트랜지스터들의 개수는 상기 소스 선택 트랜지스터들의 개수보다 많은 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 소스 측 더미 메모리 셀들의 개수가 상기 드레인 측 더미 메모리 셀들의 개수보다 정해진 값만큼 적고,
    상기 드레인 선택 트랜지스터들의 개수는 상기 소스 선택 트랜지스터들의 개수보다 상기 정해진 값만큼 많은 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 드레인 측 더미 메모리 셀들의 개수와 상기 소스 측 더미 메모리 셀들의 개수의 차이, 상기 드레인 선택 트랜지스터들의 개수와 상기 소스 선택 트랜지스터들의 개수의 차이, 그리고 상기 드레인 측 중간 더미 메모리 셀들의 개수와 상기 적어도 하나의 소스 측 중간 더미 메모리 셀의 개수의 차이를 더한 만큼,
    상기 제 1 그룹의 상기 노멀 메모리 셀들의 개수는 상기 제 2 그룹의 상기 노멀 메모리 셀들의 개수보다 많은 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 소스 선택 트랜지스터들의 개수, 상기 소스 측 더미 메모리 셀들의 개수, 상기 제 1 그룹의 상기 노멀 메모리 셀들의 개수 및 상기 소스 측 중간 더미 메모리 셀들의 개수의 합과,
    상기 드레인 선택 트랜지스터들의 개수, 상기 드레인 측 더미 메모리 셀들의 개수, 상기 제 2 그룹의 상기 노멀 메모리 셀들의 개수 및 상기 드레인 측 중간 더미 메모리 셀들의 개수의 합은 동일한 반도체 메모리 장치.
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