KR20170037006A - 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서 - Google Patents

아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서 Download PDF

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Abstract

아날로그-디지털 컨버터는 비교기, 차단 스위치, 및 카운터 회로를 포함한다. 비교기는 제1 신호 라인을 통해 수신되는 아날로그 신호와 제2 신호 라인을 통해 수신되는 기준 신호를 비교하여 비교 신호를 생성한다. 차단 스위치는 제1 신호 라인과 비교기 사이에 연결되고, 제1 신호 라인에 아날로그 신호가 인가되기 이전에 턴오프되어 제1 신호 라인과 비교기의 연결을 차단하고, 제1 신호 라인에 아날로그 신호가 인가된 이후에 턴온되어 아날로그 신호를 비교기에 전달한다. 카운터 회로는 비교 신호에 기초하여 카운트 클럭 신호를 카운팅하여 아날로그 신호에 상응하는 디지털 신호를 생성한다.

Description

아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서 {ANALOG-DIGITAL CONVERTER AND IMAGE SENSOR HAVING THE SAME}
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 노이즈를 감소시킬 수 있는 아날로그-디지털 컨버터(Analog-Digital Converter) 및 이를 포함하는 이미지 센서에 관한 것이다.
일반적으로 이미지 센서에 포함되는 아날로그-디지털 컨버터(Analog-Digital Converter)는 MOS(Metal Oxide Semiconductor) 트랜지스터를 사용하여 구현된다.
그런데 MOS 트랜지스터의 옥사이드(oxide)에 결함(defect)이 존재하는 경우, MOS 트랜지스터의 채널을 흐르는 전자 또는 정공이 결함에 트랩(trap)되거나 결함에 트랩된 전자 또는 정공이 디트랩(detrap)될 수 있다. 따라서 트랩되거나 디트랩되는 전자 또는 정공의 양에 따라 MOS 트랜지스터의 채널을 흐르는 전류의 세기가 변하게 되는 RTS(Random Telegraph Signal) 노이즈가 발생하게 된다.
따라서 이미지 센서에 포함되는 아날로그-디지털 컨버터에 RTS 노이즈가 발생하는 경우, 감지된 이미지 신호의 왜곡이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 RTS(Random Telegraph Signal) 노이즈를 효과적으로 감소시킬 수 있는 아날로그-디지털 컨버터(Analog-Digital Converter)를 제공하는 것이다.
본 발명의 다른 목적은 상기 아날로그-디지털 컨버터를 포함하는 이미지 센서를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(Analog-Digital Converter)는 비교기, 차단 스위치, 및 카운터 회로를 포함한다. 상기 비교기는 제1 신호 라인을 통해 수신되는 아날로그 신호와 제2 신호 라인을 통해 수신되는 기준 신호를 비교하여 비교 신호를 생성한다. 상기 차단 스위치는 상기 제1 신호 라인과 상기 비교기 사이에 연결되고, 상기 제1 신호 라인에 상기 아날로그 신호가 인가되기 이전에 턴오프되어 상기 제1 신호 라인과 상기 비교기의 연결을 차단하고, 상기 제1 신호 라인에 상기 아날로그 신호가 인가된 이후에 턴온되어 상기 아날로그 신호를 상기 비교기에 전달한다. 상기 카운터 회로는 상기 비교 신호에 기초하여 카운트 클럭 신호를 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성한다.
일 실시예에 있어서, 상기 차단 스위치는 상기 제1 신호 라인에 상기 아날로그 신호가 인가되어 상기 제1 신호 라인의 전압이 변경되는 과도 구간 동안 턴오프되고, 상기 제1 신호 라인의 전압이 상기 아날로그 신호에 상응하는 전압으로 안정화된 이후에 턴온될 수 있다.
일 실시예에 있어서, 상기 비교기는, 상기 차단 스위치에 연결되는 제1 단자를 갖는 제1 커플링 커패시터, 상기 제1 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제1 트랜지스터, 상기 제2 신호 라인에 연결되는 제1 단자를 갖는 제2 커플링 커패시터, 및 상기 제2 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제2 트랜지스터를 포함하고, 상기 비교기는 상기 제1 트랜지스터를 흐르는 전류의 세기와 상기 제2 트랜지스터를 흐르는 전류의 세기에 기초하여 상기 제1 트랜지스터의 드레인을 통해 상기 비교 신호를 출력할 수 있다.
상기 제1 트랜지스터의 종횡비(aspect ratio)는 상기 제2 트랜지스터의 종횡비와 동일할 수 있다.
상기 제2 트랜지스터는 상기 아날로그 신호가 상기 제1 신호 라인에 인가되기 이전 시점으로부터 상기 카운터 회로가 상기 디지털 신호를 출력하는 시점까지 턴온 상태로 유지될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터일 수 있다.
상기 비교기는, 상기 제1 트랜지스터의 소스 및 상기 제2 트랜지스터의 소스와 접지 전압 사이에 연결되는 전류원, 상기 제1 트랜지스터의 드레인 및 전원 전압 사이에 연결되고, 상기 제2 트랜지스터의 드레인에 연결되는 게이트를 포함하는 제3 트랜지스터, 및 상기 제2 트랜지스터의 드레인 및 상기 전원 전압 사이에 연결되고, 상기 제2 트랜지스터의 드레인에 연결되는 게이트를 포함하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 기준 신호는 상기 차단 스위치가 턴온되기 이전에는 기준 레벨로 유지되고, 상기 차단 스위치가 턴온된 이후에 상기 기준 레벨로부터 일정한 크기의 기울기로 감소할 수 있다.
일 실시예에 있어서, 상기 제1 신호 라인에 제1 아날로그 신호 및 제2 아날로그 신호가 순차적으로 인가되고, 상기 차단 스위치는 상기 제1 신호 라인에 상기 제1 아날로그 신호가 인가되기 이전에 턴오프되어 상기 제1 신호 라인과 상기 비교기의 연결을 차단하고, 상기 제1 신호 라인에 상기 제1 아날로그 신호가 인가된 이후에 턴온되어 상기 제1 아날로그 신호를 상기 비교기에 전달하고, 상기 비교기는 상기 제1 아날로그 신호와 상기 기준 신호를 비교하여 제1 비교 신호를 생성하고, 상기 카운터 회로는 상기 제1 비교 신호의 논리 레벨이 변경되는 시점까지 카운트 클럭 신호를 카운팅하여 상기 제1 아날로그 신호에 상응하는 제1 카운트 값을 생성하고, 상기 차단 스위치는 상기 제1 신호 라인에 상기 제2 아날로그 신호가 인가되기 이전에 턴오프되어 상기 제1 신호 라인과 상기 비교기의 연결을 차단하고, 상기 제1 신호 라인에 상기 제2 아날로그 신호가 인가된 이후에 턴온되어 상기 제2 아날로그 신호를 상기 비교기에 전달하고, 상기 비교기는 상기 제2 아날로그 신호와 상기 기준 신호를 비교하여 제2 비교 신호를 생성하고, 상기 카운터 회로는 상기 제2 비교 신호의 논리 레벨이 변경되는 시점까지 상기 카운트 클럭 신호를 카운팅하여 상기 제2 아날로그 신호에 상응하는 제2 카운트 값을 생성하고, 상기 제1 카운트 값과 상기 제2 카운트 값의 차이를 상기 디지털 신호로서 출력할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 어레이, 기준 신호 생성 회로, 및 아날로그-디지털 컨버터를 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 아날로그 신호를 생성하는 복수의 픽셀들을 포함한다. 상기 기준 신호 생성 회로는 일정한 크기의 기울기로 변화하는 기준 신호를 생성한다. 상기 아날로그-디지털 컨버터는 상기 아날로그 신호에 상응하는 디지털 신호를 생성한다. 상기 아날로그-디지털 컨버터는, 상기 아날로그 신호와 상기 기준 신호를 비교하여 비교 신호를 생성하는 비교기, 상기 픽셀 어레이와 상기 비교기 사이에 연결되고, 상기 픽셀 어레이가 상기 아날로그 신호를 출력하기 이전에 턴오프되어 상기 픽셀 어레이와 상기 비교기의 연결을 차단하고, 상기 픽셀 어레이가 상기 아날로그 신호를 출력한 이후에 턴온되어 상기 아날로그 신호를 상기 비교기에 전달하는 차단 스위치, 및 상기 비교 신호에 기초하여 카운트 클럭 신호를 카운팅하여 상기 디지털 신호를 생성하는 카운터 회로를 포함한다.
일 실시예에 있어서, 상기 복수의 픽셀들 각각은 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 성분을 나타내는 제2 아날로그 신호를 순차적으로 생성하고, 상기 차단 스위치는 상기 복수의 픽셀들 각각이 상기 제1 아날로그 신호를 출력하기 이전에 턴오프되고 상기 복수의 픽셀들 각각이 상기 제1 아날로그 신호를 출력한 이후에 턴온되며, 상기 복수의 픽셀들 각각이 상기 제2 아날로그 신호를 출력하기 이전에 턴오프되고 상기 복수의 픽셀들 각각이 상기 제2 아날로그 신호를 출력한 이후에 턴온될 수 있다.
상기 아날로그-디지털 컨버터는 상기 제1 아날로그 신호를 상기 기준 신호와 비교하여 상기 제1 아날로그 신호에 상응하는 제1 카운트 값을 생성하고, 상기 제2 아날로그 신호를 상기 기준 신호와 비교하여 상기 제2 아날로그 신호에 상응하는 제2 카운트 값을 생성하고, 상기 제1 카운트 값과 상기 제2 카운트 값의 차이를 상기 디지털 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 복수의 픽셀들 각각은, 상기 입사광을 감지하여 광전하를 생성하는 광전 변환 소자, 상기 광전 변환 소자로부터 생성되는 상기 광전하를 저장하는 소스, 플로팅 확산 영역에 상응하는 드레인, 및 전달 제어 신호가 인가되는 게이트를 갖는 전달 트랜지스터, 상기 플로팅 확산 영역에 연결되는 소스, 전원 전압에 연결되는 드레인, 및 리셋 제어 신호가 인가되는 게이트를 갖는 리셋 트랜지스터, 소스, 상기 전원 전압에 연결되는 드레인 및 상기 플로팅 확산 영역에 연결되는 게이트를 갖는 구동 트랜지스터, 및 상기 구동 트랜지스터의 소스에 연결되는 드레인, 로우 선택 신호가 인가되는 게이트 및 상기 아날로그 신호를 출력하는 소스를 갖는 로우 선택 트랜지스터를 포함할 수 있다.
상기 차단 스위치는, 상기 리셋 제어 신호가 활성화되는 제1 시간 구간을 포함하는 제2 시간 구간 동안 턴오프되고, 상기 제2 시간 구간 이후에 턴온되며, 상기 전달 제어 신호가 활성화되는 제3 시간 구간을 포함하는 제4 시간 구간 동안 턴오프되고, 상기 제4 시간 구간 이후에 턴온될 수 있다.
상기 기준 신호는 상기 차단 스위치가 턴오프되는 동안 기준 레벨로 유지되고, 상기 차단 스위치가 턴온된 이후에 상기 기준 레벨로부터 상기 일정한 크기의 기울기로 감소할 수 있다.
일 실시예에 있어서, 상기 비교기는, 상기 차단 스위치에 연결되는 제1 단자를 갖는 제1 커플링 커패시터, 상기 제1 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제1 트랜지스터, 상기 기준 신호를 수신하는 제1 단자를 갖는 제2 커플링 커패시터, 및 상기 제2 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제2 트랜지스터를 포함하고, 상기 비교기는 상기 제1 트랜지스터를 흐르는 전류의 세기와 상기 제2 트랜지스터를 흐르는 전류의 세기에 기초하여 상기 제1 트랜지스터의 드레인을 통해 상기 비교 신호를 출력할 수 있다.
상기 제1 트랜지스터의 종횡비(aspect ratio)는 상기 제2 트랜지스터의 종횡비와 동일할 수 있다.
상기 제2 트랜지스터는 상기 복수의 픽셀들 각각이 상기 아날로그 신호를 출력하기 이전 시점으로부터 상기 카운터 회로가 상기 디지털 신호를 출력하는 시점까지 턴온 상태로 유지될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 컴퓨팅 시스템은 이미지 센서, 저장 장치, 및 프로세서를 포함한다. 상기 이미지 센서는 입사광에 상응하는 디지털 신호를 생성한다. 상기 저장 장치는 상기 디지털 신호를 저장한다. 상기 프로세서는 상기 이미지 센서 및 상기 저장 장치의 동작을 제어한다. 상기 이미지 센서는, 상기 입사광을 감지하여 아날로그 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이, 일정한 크기의 기울기로 변화하는 기준 신호를 생성하는 기준 신호 생성 회로, 및 상기 아날로그 신호에 상응하는 상기 디지털 신호를 생성하는 아날로그-디지털 컨버터를 포함하고, 상기 아날로그-디지털 컨버터는, 상기 아날로그 신호와 기준 신호를 비교하여 비교 신호를 생성하는 비교기, 상기 픽셀 어레이와 상기 비교기 사이에 연결되고, 상기 픽셀 어레이가 상기 아날로그 신호를 출력하기 이전에 턴오프되어 상기 픽셀 어레이와 상기 비교기의 연결을 차단하고, 상기 픽셀 어레이가 상기 아날로그 신호를 출력한 이후에 턴온되어 상기 아날로그 신호를 상기 비교기에 전달하는 차단 스위치, 및 상기 비교 신호에 기초하여 카운트 클럭 신호를 카운팅하여 상기 디지털 신호를 생성하는 카운터 회로를 포함한다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터는 내부에 포함되는 MOS(Metal Oxide Semiconductor) 트랜지스터에서 발생할 수 있는 RTS(Random Telegraph Signal) 노이즈는 효과적으로 감소시키므로, 아날로그-디지털 변환 동작을 보다 정확하게 수행할 수 있다.
또한, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서는 입사광을 감지하여 생성되는 아날로그 신호에 대해 상관 이중 샘플링 동작 및 아날로그-디지털 변환 동작을 보다 정확하게 수행할 수 있다. 따라서 이미지 센서는 높은 퀄리티(quality)를 갖는 이미지 데이터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(Analog-Digital Converter)를 나타내는 블록도이다.
도 2는 도 1의 아날로그-디지털 컨버터에 포함되는 비교기의 일 예를 나타내는 회로도이다.
도 3은 도 1에 도시된 아날로그-디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 4a 및 4b는 MOS(Metal Oxide Semiconductor) 트랜지스터에 발생하는 RTS(Random Telegraph Signal) 노이즈를 설명하기 위한 도면들이다.
도 5는 도 1에 도시된 아날로그-디지털 컨버터의 동작의 다른 예를 나타내는 타이밍도이다.
도 6은 도 1에 도시된 아날로그-디지털 컨버터의 동작의 또 다른 예를 나타내는 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 8은 도 7의 이미지 센서의 일 예를 나타내는 블록도이다.
도 9는 도 8에 도시된 픽셀 어레이에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 10은 도 8에 도시된 기준 신호 생성 회로의 일 예를 나타내는 블록도이다.
도 11은 도 8에 도시된 아날로그-디지털 변환 회로의 일 예를 나타내는 블록도이다.
도 12는 도 8에 도시된 이미지 센서의 동작의 일 예를 나타내는 타이밍도이다.
도 13은 도 8에 도시된 이미지 센서의 동작의 다른 예를 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(Analog-Digital Converter)를 나타내는 블록도이다.
도 1을 참조하면, 아날로그-디지털 컨버터(10)는 비교기(COMP)(20), 차단 스위치(30), 및 카운터 회로(40)를 포함한다.
아날로그-디지털 컨버터(10)는 제1 신호 라인(L1)을 통해 아날로그 신호(AS)를 수신하고, 제2 신호 라인(L2)을 통해 기준 신호(VREF)를 수신한다.
비교기(20)는 제1 신호 라인(L1)을 통해 수신되는 아날로그 신호(AS)와 제2 신호 라인(L2)을 통해 수신되는 기준 신호(VREF)를 비교하여 비교 신호(CMP)를 생성한다. 예를 들어, 비교기(20)는 아날로그 신호(AS)의 크기가 기준 신호(VREF)의 크기보다 작은 경우 제1 논리 레벨을 갖는 비교 신호(CMP)를 생성하고, 아날로그 신호(AS)의 크기가 기준 신호(VREF)의 크기보다 크거나 같은 경우 제2 논리 레벨을 갖는 비교 신호(CMP)를 생성할 수 있다. 일 실시예에 있어서, 상기 제1 논리 레벨은 논리 하이 레벨이고, 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다.
차단 스위치(30)는 제1 신호 라인(L1)과 비교기(20) 사이에 연결된다. 차단 스위치(30)는 스위치 제어 신호(SWS)에 응답하여 턴온될 수 있다. 차단 스위치(30)는 제1 신호 라인(L1)에 아날로그 신호(AS)가 인가되기 이전에 턴오프되어 제1 신호 라인(L1)과 비교기(20)의 연결을 차단하고, 제1 신호 라인(L1)에 아날로그 신호(AS)가 인가된 이후에 턴온되어 아날로그 신호(AS)를 비교기(20)에 전달할 수 있다.
일 실시예에 있어서, 기준 신호(VREF)는 차단 스위치(30)가 턴온되기 이전에는 기준 레벨로 유지되고, 차단 스위치(30)가 턴온된 이후에 일정한 크기의 기울기로 감소하는 램프 신호일 수 있다. 따라서 기준 신호(VREF)가 감소하기 시작하는 시점으로부터 비교 신호(CMP)가 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이되는 시점까지의 시간 간격의 길이는 아날로그 신호(AS)의 크기에 비례할 수 있다. 일 실시예에 있어서, 상기 기준 레벨은 전원 전압(VDD)에 상응할 수 있다.
카운터 회로(40)는 비교 신호(CMP)에 기초하여 카운트 클럭 신호(CLKC)를 카운팅하여 아날로그 신호(AS)에 상응하는 디지털 신호(DS)를 생성한다. 예를 들어, 카운터 회로(40)는 비교 신호(CMP)가 상기 제1 논리 레벨을 갖는 동안 카운트 클럭 신호(CLKC)를 카운팅하여 카운트 값을 생성하고, 비교 신호(CMP)가 상기 제2 논리 레벨로 천이되는 경우 카운팅 동작을 종료하고 상기 카운트 값을 디지털 신호(DS)로서 출력할 수 있다. 따라서 카운터 회로(40)는 아날로그 신호(AS)의 크기에 비례하는 값을 갖는 디지털 신호(DS)를 생성할 수 있다.
외부 장치로부터 제1 신호 라인(L1)에 아날로그 신호(AS)가 인가되는 경우, 제1 신호 라인(L1)의 전압은 과도 구간(transient period) 동안 변경된 후, 아날로그 신호(AS)에 상응하는 전압 레벨로 안정화될 수 있다. 상기 과도 구간 동안 제1 신호 라인(L1)이 비교기(20)에 연결되는 경우, 후술하는 바와 같이, 과도 상태에 있는 제1 신호 라인(L1)의 전압이 비교기(20)에 제공되어 비교기(20)의 정확성이 떨어질 수 있다. 이 경우, 아날로그-디지털 컨버터(10)로부터 출력되는 디지털 신호(DS)에는 노이즈 성분이 포함되게 된다.
본 발명에 따른 아날로그-디지털 컨버터(10)에 포함되는 차단 스위치(30)는 제1 신호 라인(L1)에 아날로그 신호(AS)가 인가되어 제1 신호 라인(L1)의 전압이 변경되는 상기 과도 구간 동안 턴오프되어 제1 신호 라인(L1)과 비교기(20)의 연결을 차단하고, 제1 신호 라인(L1)의 전압이 아날로그 신호(AS)에 상응하는 전압 레벨로 안정화된 이후에 턴온되어 제1 신호 라인(L1)을 비교기(20)에 연결할 수 있다. 따라서 아날로그-디지털 컨버터(10)로부터 생성되는 디지털 신호(DS)에 포함되는 노이즈 성분은 감소될 수 있다. 따라서 아날로그-디지털 컨버터(10)의 성능은 효과적으로 향상될 수 있다.
도 2는 도 1의 아날로그-디지털 컨버터에 포함되는 비교기의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 비교기(20)는 제1 커플링 커패시터(C1), 제2 커플링 커패시터(C2), 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4), 및 전류원(21)을 포함할 수 있다.
제1 커플링 커패시터(C1)는 차단 스위치(30)와 제1 트랜지스터(M1)의 게이트 사이에 연결될 수 있다. 차단 스위치(30)가 턴온되는 경우, 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)을 통해 아날로그 신호(AS)를 수신하고, 아날로그 신호(AS)에 포함되는 직류 성분을 제거하여 제1 트랜지스터(M1)의 게이트에 제공할 수 있다. 즉, 제1 커플링 커패시터(C1)는 커플링 효과를 통해 아날로그 신호(AS)의 크기 변화에 상응하는 전압을 제1 트랜지스터(M1)의 게이트에 제공할 수 있다.
제2 커플링 커패시터(C2)는 제2 신호 라인(L2)과 제2 트랜지스터(M2)의 게이트 사이에 연결될 수 있다. 제2 커플링 커패시터(C2)는 제2 신호 라인(L2)을 통해 기준 신호(VREF)를 수신하고, 기준 신호(VREF)에 포함되는 직류 성분을 제거하여 제2 트랜지스터(M2)의 게이트에 제공할 수 있다. 즉, 제2 커플링 커패시터(C2)는 커플링 효과를 통해 기준 신호(VREF)의 크기 변화에 상응하는 전압을 제2 트랜지스터(M2)의 게이트에 제공할 수 있다.
제1 트랜지스터(M1)는 제1 노드(N1)에 연결되는 드레인, 제3 노드(N3)에 연결되는 소스, 및 제1 커플링 커패시터(C1)에 연결되는 게이트를 포함할 수 있다.
제2 트랜지스터(M2)는 제2 노드(N2)에 연결되는 드레인, 제3 노드(N3)에 연결되는 소스, 및 제2 커플링 커패시터(C2)에 연결되는 게이트를 포함할 수 있다.
제3 트랜지스터(M3)는 제1 노드(N1)에 연결되는 드레인, 전원 전압(VDD)에 연결되는 소스, 및 제2 노드(N2)에 연결되는 게이트를 포함할 수 있다.
제4 트랜지스터(M4)는 제2 노드(N2)에 연결되는 드레인, 전원 전압(VDD)에 연결되는 소스, 및 제2 노드(N2)에 연결되는 게이트를 포함할 수 있다.
전류원(21)은 제3 노드(N3)와 접지 전압(GND) 사이에 연결될 수 있다. 전류원(21)은 일정한 크기의 전류를 제3 노드(N3)로부터 접지 전압(GND)으로 흘릴 수 있다.
일 실시예에 있어서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터이고, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터일 수 있다.
일 실시예에 있어서, 제1 트랜지스터(M1)의 종횡비(aspect ratio; W/L)는 제2 트랜지스터(M2)의 종횡비와 동일할 수 있다.
따라서 제1 트랜지스터(M1)의 게이트에 인가되는 전압의 크기와 제2 트랜지스터(M2)의 게이트에 인가되는 전압의 크기가 동일한 경우, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 동일한 크기의 전류를 통과시킬 수 있다.
반면에, 제1 트랜지스터(M1)의 게이트에 인가되는 전압의 크기가 제2 트랜지스터(M2)의 게이트에 인가되는 전압의 크기보다 큰 경우, 제1 트랜지스터(M1)가 제2 트랜지스터(M2)보다 강하게 턴온되어 제1 트랜지스터(M1)를 흐르는 전류의 세기가 제2 트랜지스터(M2)를 흐르는 전류의 세기보다 클 수 있다. 이 경우, 비교기(20)는 제1 트랜지스터(M1)의 드레인에 상응하는 제1 노드(N1)를 통해 논리 로우 레벨을 갖는 비교 신호(CMP)를 출력할 수 있다.
이에 반해, 제2 트랜지스터(M2)의 게이트에 인가되는 전압의 크기가 제1 트랜지스터(M1)의 게이트에 인가되는 전압의 크기보다 큰 경우, 제2 트랜지스터(M2)가 제1 트랜지스터(M1)보다 강하게 턴온되어 제2 트랜지스터(M2)를 흐르는 전류의 세기가 제1 트랜지스터(M1)를 흐르는 전류의 세기보다 클 수 있다. 이 경우, 비교기(20)는 제1 트랜지스터(M1)의 드레인에 상응하는 제1 노드(N1)를 통해 논리 하이 레벨을 갖는 비교 신호(CMP)를 출력할 수 있다.
이와 같이, 비교기(20)는 제1 트랜지스터(M1)를 흐르는 전류의 세기와 제2 트랜지스터(M2)를 흐르는 전류의 세기에 기초하여 제1 트랜지스터(M1)의 드레인에 상응하는 제1 노드(N1)를 통해 비교 신호(CMP)를 출력할 수 있다.
도 3은 도 1에 도시된 아날로그-디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 1 내지 3을 참조하여 아날로그-디지털 컨버터(10)의 동작의 일 예에 대해 상세히 설명한다.
제1 시각(T1) 이전에, 논리 하이 레벨을 갖는 스위치 제어 신호(SWS)에 응답하여 차단 스위치(30)는 턴온 상태에 있을 수 있다. 따라서 제1 트랜지스터(M1)는 제1 신호 라인(L1)의 전압에 기초하여 턴온될 수 있다. 또한, 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 상기 기준 레벨로 유지되므로, 제2 트랜지스터(M2)는 기준 신호(VREF)의 전압에 기초하여 턴온될 수 있다.
제1 시각(T1)에, 스위치 제어 신호(SWS)는 논리 로우 레벨로 천이되어 차단 스위치(30)는 턴오프될 수 있다. 따라서 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다.
제2 시각(T2)에, 아날로그 신호(AS)가 제1 신호 라인(L1)에 인가될 수 있다. 제1 신호 라인(L1)에 아날로그 신호(AS)가 인가되는 경우, 제1 신호 라인(L1)의 전압은 과도 구간(PT) 동안 변경되어, 제3 시각(T3)에 아날로그 신호(AS)에 상응하는 전압으로 안정화될 수 있다. 일 실시예에 있어서, 도 3에 도시된 바와 같이, 제1 신호 라인(L1)의 전압은 과도 구간(PT) 동안 일시적으로 상승한 후 아날로그 신호(AS)에 상응하는 전압으로 안정화될 수 있다. 그러나, 도 3에 도시된 과도 구간(PT) 동안 제1 신호 라인(L1)의 전압의 변화는 예시적인 것으로서, 아날로그 신호(AS)가 제1 신호 라인(L1)에 인가되는 방식에 따라 과도 구간(PT) 동안 제1 신호 라인(L1)의 전압은 다양한 형태로 변할 수 있다.
제1 신호 라인(L1)의 전압이 아날로그 신호(AS)에 상응하는 전압으로 안정화된 이후인 제4 시각(T4)에, 스위치 제어 신호(SWS)는 논리 하이 레벨로 천이되어 차단 스위치(30)는 턴온될 수 있다. 따라서 제4 시각(T4)에 아날로그 신호(AS)에 상응하는 전압이 제1 트랜지스터(M1)의 게이트에 인가될 수 있다.
도 3에 도시된 바와 같이, 차단 스위치(30)는 스위치 제어 신호(SWS)에 응답하여 과도 구간(PT)을 포함하는 제1 시각(T1)에서 제4 시각(T4) 사이의 시간 구간 동안 턴오프되므로, 과도 구간(PT) 동안 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다. 따라서 과도 구간(PT) 동안 제1 신호 라인(L1)의 전압이 변경됨에도 불구하고, 제1 트랜지스터(M1)의 게이트에 인가되는 전압은 일정하게 유지될 수 있다.
한편, 제5 시각(T5)까지 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 전원 전압(VDD)에 상응하는 상기 기준 레벨로 유지되므로, 비교기(20)는 논리 하이 레벨을 갖는 비교 신호(CMP)를 출력할 수 있다.
제5 시각(T5)에 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 일정한 기울기(a)로 감소할 수 있다. 도 3에 도시된 바와 같이, 카운트 클럭 신호(CLKC)는 기준 신호(VREF)가 일정한 기울기(a)로 감소하는 구간 동안에만 토글링되는 신호일 수 있다. 따라서 카운터 회로(40)는 제5 시각(T5)부터 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시할 수 있다.
제6 시각(T6)에, 기준 신호(VREF)의 전압 레벨과 아날로그 신호(AS)의 전압 레벨이 동일하게 되어, 비교기(20)는 비교 신호(CMP)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 카운터 회로(40)는 제6 시각(T6)에 카운팅 동작을 종료하고 카운트 값을 디지털 신호(DS)로서 출력할 수 있다. 도 3에는 제5 시각(T5)부터 제6 시각(T6) 사이에 카운터 회로(40)가 카운팅 동작을 5회 수행하여 제6 시각(T6)에 "5"의 값을 갖는 디지털 신호(DS)를 출력하는 것으로 도시된다.
이후, 제7 시각(T7)에, 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 상기 기준 레벨로 변경되고, 아날로그-디지털 컨버터(10)는 아날로그-디지털 변환 동작을 종료할 수 있다.
도 4a 및 4b는 MOS(Metal Oxide Semiconductor) 트랜지스터에 발생하는 RTS(Random Telegraph Signal) 노이즈를 설명하기 위한 도면들이다.
도 4a 및 4b를 참조하면, MOS 트랜지스터의 옥사이드(oxide) 층에는 복수의 결함(defect)들이 존재할 수 있다. 따라서, 도 4a에 도시된 바와 같이, MOS 트랜지스터가 턴온되는 경우, MOS 트랜지스터의 채널을 통해 흐르는 전자(또는 정공)는 결함에 트랩(trap)될 수 있다. 또한, 도 4b에 도시된 바와 같이, MOS 트랜지스터가 턴오프되는 경우, 결함에 트랩된 전자(또는 정공)는 디트랩(detrap)될 수 있다.
MOS 트랜지스터의 제조 공정에 따라 MOS 트랜지스터의 옥사이드 층에 존재하는 결함들의 개수는 상이할 수 있다.
따라서 MOS 트랜지스터가 턴오프 상태로부터 턴온되는 초기에, 결함들에 트랩되는 전자(또는 정공)의 양에 따라 MOS 트랜지스터의 채널을 흐르는 전류의 세기가 변하게 되는 RTS(Random Telegraph Signal) 노이즈가 발생하게 된다.
한편, MOS 트랜지스터가 턴온 상태로 유지되어 MOS 트랜지스터에 포함되는 결함들에 전자 또는 정공이 트랩된 이후에는, MOS 트랜지스터의 게이트에 인가되는 전압의 크기에 기초하여 MOS 트랜지스터의 채널을 흐르는 전류의 세기는 일정하게 유지될 수 있다.
만약, 과도 구간(PT) 동안 제1 신호 라인(L1)이 제1 커플링 커패시터(C1)에 연결된 상태로 유지된다면, 제1 신호 라인(L1)의 전압이 과도 구간(PT) 동안 일시적으로 상승하는 경우 제1 트랜지스터(M1)는 더욱 강하게 턴온되어 제2 트랜지스터(M2)는 일시적으로 턴오프된 후 다시 턴온될 수 있다. 이에 따라, 제2 트랜지스터(M2)에 RTS 노이즈가 발생하여 비교기(20)의 정확성이 떨어지므로, 아날로그-디지털 컨버터(10)의 성능이 감소될 수 있다.
그러나, 도 3에 도시된 바와 같이, 차단 스위치(30)는 스위치 제어 신호(SWS)에 응답하여 과도 구간(PT)을 포함하는 제1 시각(T1)에서 제4 시각(T4) 사이의 시간 구간 동안 턴오프되므로, 과도 구간(PT) 동안 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다. 따라서 과도 구간(PT) 동안 제1 신호 라인(L1)의 전압이 변경됨에도 불구하고, 제1 트랜지스터(M1)의 게이트에 인가되는 전압은 일정하게 유지되고, 제2 트랜지스터(M2)는 턴온 상태로 유지될 수 있다. 즉, 제2 트랜지스터(M2)는 아날로그 신호(AS)가 제1 신호 라인(L1)에 인가되기 이전인 제1 시각(T1)으로부터 카운터 회로(40)가 디지털 신호(DS)를 출력하고 아날로그-디지털 변환 동작을 종료하는 제7 시각(T7)까지 턴온 상태로 유지될 수 있다.
따라서 아날로그-디지털 컨버터(10)로부터 생성되는 디지털 신호(DS)에 포함되는 노이즈 성분은 감소되므로, 아날로그-디지털 컨버터(10)의 성능은 효과적으로 향상될 수 있다.
도 5는 도 1에 도시된 아날로그-디지털 컨버터의 동작의 다른 예를 나타내는 타이밍도이다.
도 5에는 아날로그-디지털 컨버터(10)가 제1 신호 라인(L1)을 통해 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 순차적으로 수신하고, 제1 아날로그 신호(AS1)와 제2 아날로그 신호(AS2)의 차이에 상응하는 디지털 신호(DS)를 생성하는 동작이 도시된다.
일 실시예에 있어서, 제1 아날로그 신호(AS1)는 리셋 성분을 나타내고, 제2 아날로그 신호(AS2)는 감지된 물리량을 나타낼 수 있다. 따라서 아날로그-디지털 컨버터(10)는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 대해 상관 이중 샘플링(Correlated Double Sampling; CDS) 동작을 수행하여 제1 아날로그 신호(AS1)와 제2 아날로그 신호(AS2)의 차이에 비례하는 디지털 신호(DS)를 생성할 수 있다.
이하, 도 1, 2 및 5를 참조하여 아날로그-디지털 컨버터(10)의 동작의 다른 예에 대해 상세히 설명한다.
제1 시각(T1) 이전에, 논리 하이 레벨을 갖는 스위치 제어 신호(SWS)에 응답하여 차단 스위치(30)는 턴온 상태에 있을 수 있다. 따라서 제1 트랜지스터(M1)는 제1 신호 라인(L1)의 전압에 기초하여 턴온될 수 있다. 또한, 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 상기 기준 레벨로 유지되므로, 제2 트랜지스터(M2)는 기준 신호(VREF)의 전압에 기초하여 턴온될 수 있다.
제1 시각(T1)에, 스위치 제어 신호(SWS)는 논리 로우 레벨로 천이되어 차단 스위치(30)는 턴오프될 수 있다. 따라서 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다.
제2 시각(T2)에, 제1 아날로그 신호(AS1)가 제1 신호 라인(L1)에 인가될 수 있다. 제1 신호 라인(L1)에 제1 아날로그 신호(AS1)가 인가되는 경우, 제1 신호 라인(L1)의 전압은 제1 과도 구간(PT1) 동안 변경되어, 제3 시각(T3)에 제1 아날로그 신호(AS1)에 상응하는 전압으로 안정화될 수 있다. 일 실시예에 있어서, 도 5에 도시된 바와 같이, 제1 신호 라인(L1)의 전압은 제1 과도 구간(PT1) 동안 일시적으로 상승한 후 제1 아날로그 신호(AS1)에 상응하는 전압으로 안정화될 수 있다. 그러나, 도 5에 도시된 제1 과도 구간(PT1) 동안 제1 신호 라인(L1)의 전압의 변화는 예시적인 것으로서, 제1 아날로그 신호(AS1)가 제1 신호 라인(L1)에 인가되는 방식에 따라 제1 과도 구간(PT1) 동안 제1 신호 라인(L1)의 전압은 다양한 형태로 변할 수 있다.
제1 신호 라인(L1)의 전압이 제1 아날로그 신호(AS1)에 상응하는 전압으로 안정화된 이후인 제4 시각(T4)에, 스위치 제어 신호(SWS)는 논리 하이 레벨로 천이되어 차단 스위치(30)는 턴온될 수 있다. 따라서 제4 시각(T4)에 제1 아날로그 신호(AS1)에 상응하는 전압이 제1 트랜지스터(M1)의 게이트에 인가될 수 있다.
도 5에 도시된 바와 같이, 차단 스위치(30)는 스위치 제어 신호(SWS)에 응답하여 제1 과도 구간(PT1)을 포함하는 제1 시각(T1)에서 제4 시각(T4) 사이의 시간 구간 동안 턴오프되므로, 제1 과도 구간(PT1) 동안 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다. 따라서 제1 과도 구간(PT1) 동안 제1 신호 라인(L1)의 전압이 변경됨에도 불구하고, 제1 트랜지스터(M1)의 게이트에 인가되는 전압은 일정하게 유지될 수 있다.
한편, 제5 시각(T5)까지 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 전원 전압(VDD)에 상응하는 상기 기준 레벨로 유지되므로, 비교기(20)는 논리 하이 레벨을 갖는 비교 신호(CMP)를 출력할 수 있다.
제5 시각(T5)에 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 일정한 기울기(a)로 감소할 수 있다. 도 5에 도시된 바와 같이, 카운트 클럭 신호(CLKC)는 기준 신호(VREF)가 일정한 기울기(a)로 감소하는 구간 동안에만 토글링되는 신호일 수 있다. 따라서 카운터 회로(40)는 제5 시각(T5)부터 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시할 수 있다.
제6 시각(T6)에, 기준 신호(VREF)의 전압 레벨과 제1 아날로그 신호(AS1)의 전압 레벨이 동일하게 되어, 비교기(20)는 비교 신호(CMP)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 카운터 회로(40)는 제6 시각(T6)에 카운팅 동작을 종료하고 제1 아날로그 신호(AS1)에 상응하는 제1 카운트 값(CNT1)을 생성할 수 있다. 도 5에는 제5 시각(T5)부터 제6 시각(T6) 사이에 카운터 회로(40)가 카운팅 동작을 4회 수행하여 제6 시각(T6)에 "4"의 값을 갖는 제1 카운트 값(CNT1)을 생성하는 것으로 도시된다.
제7 시각(T7)에, 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 상기 기준 레벨로 변경되고, 비교기(20)는 논리 하이 레벨을 갖는 비교 신호(CMP)를 출력할 수 있다.
이후, 제8 시각(T8)에, 스위치 제어 신호(SWS)는 논리 로우 레벨로 천이되어 차단 스위치(30)는 턴오프될 수 있다. 따라서 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다.
제9 시각(T9)에, 제2 아날로그 신호(AS2)가 제1 신호 라인(L1)에 인가될 수 있다. 제1 신호 라인(L1)에 제2 아날로그 신호(AS2)가 인가되는 경우, 제1 신호 라인(L1)의 전압은 제2 과도 구간(PT2) 동안 변경되어, 제10 시각(T10)에 제2 아날로그 신호(AS2)에 상응하는 전압으로 안정화될 수 있다. 일 실시예에 있어서, 도 5에 도시된 바와 같이, 제1 신호 라인(L1)의 전압은 제2 과도 구간(PT2) 동안 일시적으로 상승한 후 제2 아날로그 신호(AS2)에 상응하는 전압으로 안정화될 수 있다. 그러나, 도 5에 도시된 제2 과도 구간(PT2) 동안 제1 신호 라인(L1)의 전압의 변화는 예시적인 것으로서, 제2 아날로그 신호(AS2)가 제1 신호 라인(L1)에 인가되는 방식에 따라 제2 과도 구간(PT2) 동안 제1 신호 라인(L1)의 전압은 다양한 형태로 변할 수 있다.
제1 신호 라인(L1)의 전압이 제2 아날로그 신호(AS2)에 상응하는 전압으로 안정화된 이후인 제11 시각(T11)에, 스위치 제어 신호(SWS)는 논리 하이 레벨로 천이되어 차단 스위치(30)는 턴온될 수 있다. 따라서 제11 시각(T11)에 제2 아날로그 신호(AS2)에 상응하는 전압이 제1 트랜지스터(M1)의 게이트에 인가될 수 있다.
도 5에 도시된 바와 같이, 차단 스위치(30)는 스위치 제어 신호(SWS)에 응답하여 제2 과도 구간(PT2)을 포함하는 제8 시각(T8)에서 제11 시각(T11) 사이의 시간 구간 동안 턴오프되므로, 제2 과도 구간(PT2) 동안 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다. 따라서 제2 과도 구간(PT2) 동안 제1 신호 라인(L1)의 전압이 변경됨에도 불구하고, 제1 트랜지스터(M1)의 게이트에 인가되는 전압은 일정하게 유지될 수 있다.
한편, 제12 시각(T12)까지 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 전원 전압(VDD)에 상응하는 상기 기준 레벨로 유지되므로, 비교기(20)는 논리 하이 레벨을 갖는 비교 신호(CMP)를 출력할 수 있다.
제12 시각(T12)에 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 일정한 기울기(a)로 감소할 수 있다. 도 5에 도시된 바와 같이, 카운트 클럭 신호(CLKC)는 기준 신호(VREF)가 일정한 기울기(a)로 감소하는 구간 동안에만 토글링되는 신호일 수 있다. 따라서 카운터 회로(40)는 제12 시각(T12)부터 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시할 수 있다.
제13 시각(T13)에, 기준 신호(VREF)의 전압 레벨과 제2 아날로그 신호(AS2)의 전압 레벨이 동일하게 되어, 비교기(20)는 비교 신호(CMP)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 카운터 회로(40)는 제13 시각(T13)에 카운팅 동작을 종료하고 제2 아날로그 신호(AS2)에 상응하는 제2 카운트 값(CNT2)을 생성할 수 있다. 도 5에는 제12 시각(T12)부터 제13 시각(T13) 사이에 카운터 회로(40)가 카운팅 동작을 9회 수행하여 제13 시각(T13)에 "9"의 값을 갖는 제2 카운트 값(CNT2)을 생성하는 것으로 도시된다. 카운터 회로(40)는 제1 카운트 값(CNT1)과 제2 카운트 값(CNT2)의 차이를 디지털 신호(DS)로서 출력할 수 있다.
이후, 제14 시각(T14)에, 제2 신호 라인(L2)에 인가되는 기준 신호(VREF)는 상기 기준 레벨로 변경되고, 아날로그-디지털 컨버터(10)는 아날로그-디지털 변환 동작을 종료할 수 있다.
도 6은 도 1에 도시된 아날로그-디지털 컨버터의 동작의 또 다른 예를 나타내는 타이밍도이다.
아날로그-디지털 컨버터(10)에 포함되는 카운터 회로(40)의 동작을 제외하고는 도 6에 도시된 타이밍도는 도 5에 도시된 타이밍도와 동일하므로, 카운터 회로(40)의 동작에 대해서만 설명한다.
도 5에 도시된 타이밍도에 따르면, 카운터 회로(40)는 제1 카운트 값(CNT1) 및 제2 카운트 값(CNT2)을 각각 생성한 이후, 제1 카운트 값(CNT1)과 제2 카운트 값(CNT2)의 차이를 디지털 신호(DS)로서 출력할 수 있다.
이에 반해, 도 6에 도시된 타이밍도에 따르면, 카운터 회로(40)는 제1 아날로그 신호(AS1)가 제1 신호 라인(L1)에 인가되는 동안에는 다운 카운팅 동작을 수행하여 제1 카운트 값(CNT1)을 생성하고, 제2 아날로그 신호(AS2)가 제1 신호 라인(L1)에 인가되는 동안에는 제1 카운트 값(CNT1)으로부터 업 카운팅 동작을 수행하여 제2 카운트 값(CNT2)을 생성할 수도 있다. 이 경우, 카운터 회로(40)는 제13 시각(T13)에 카운팅 동작을 종료한 후, 제2 카운트 값(CNT2)을 디지털 신호(DS)로서 출력할 수 있다.
도 1 내지 6을 참조하여 상술한 바와 같이, 아날로그-디지털 컨버터(10)에 포함되는 제2 트랜지스터(M2)는 턴온 상태로 유지되므로 제2 트랜지스터(M2)에서 발생할 수 있는 RTS 노이즈는 감소될 수 있다. 따라서 아날로그-디지털 컨버터(10)는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 대해 상관 이중 샘플링 동작 및 아날로그-디지털 변환 동작을 보다 정확하게 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 7을 참조하면, 이미지 센서(50)는 픽셀 어레이(100), 기준 신호 생성 회로(REF)(200), 아날로그-디지털 변환 회로(ADC)(300), 및 제어 회로(400)를 포함한다.
픽셀 어레이(100)는 로우들 및 컬럼들로 배치되는 복수의 픽셀들을 포함한다. 픽셀 어레이(100)에 포함되는 상기 복수의 픽셀들 각각은 입사광을 감지하여 아날로그 신호(AS)를 생성한다.
기준 신호 생성 회로(200)는 일정한 크기의 기울기로 선형적으로 변화하는 기준 신호(VREF)를 생성한다.
아날로그-디지털 변환 회로(300)는 제1 신호 라인(L1)을 통해 픽셀 어레이(100)로부터 아날로그 신호(AS)를 수신하고, 제2 신호 라인(L2)을 통해 기준 신호 생성 회로(200)로부터 기준 신호(VREF)를 수신한다. 아날로그-디지털 변환 회로(300)는 기준 신호(VREF)를 사용하여 아날로그 신호(AS)에 대해 아날로그-디지털 변환을 수행하여 디지털 신호(DS)를 생성한다.
제어 회로(400)는 제1 제어 신호(CON1)를 통해 픽셀 어레이(100)의 동작을 제어하고, 제2 제어 신호(CON2)를 통해 기준 신호 생성 회로(200)의 동작을 제어하고, 제3 제어 신호(CON3)를 통해 아날로그-디지털 변환 회로(300)의 동작을 제어한다.
후술하는 바와 같이, 아날로그-디지털 변환 회로(300)는, 제3 제어 신호(CON3)에 기초하여, 픽셀 어레이(100)가 제1 신호 라인(L1)을 통해 아날로그 신호(AS)를 출력하여 제1 신호 라인(L1)의 전압이 변경되는 과도 구간 동안 제1 신호 라인(L1)과의 연결을 차단하고, 제1 신호 라인(L1)의 전압이 아날로그 신호(AS)에 상응하는 전압 레벨로 안정화된 이후에 제1 신호 라인(L1)과 연결하여 아날로그 신호(AS)를 수신하고 아날로그 신호(AS)에 대해 아날로그-디지털 변환을 수행하여 디지털 신호(DS)를 생성할 수 있다.
도 8은 도 7의 이미지 센서의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 이미지 센서(50)는 픽셀 어레이(100), 기준 신호 생성 회로(REF)(200), 아날로그-디지털 변환 회로(ADC)(300), 및 제어 회로(400)를 포함할 수 있다. 제어 회로(400)는 타이밍 컨트롤러(410), 로우 드라이버(420), 및 컬럼 드라이버(430)를 포함할 수 있다.
타이밍 컨트롤러(410)는 제1 내부 제어 신호(ICON1)를 로우 드라이버(420)에 제공하고, 로우 드라이버(420)는 제1 내부 제어 신호(ICON1)에 기초하여 로우 단위로 픽셀 어레이(100)의 동작을 제어할 수 있다. 예를 들어, 로우 드라이버(420)는 로우 선택 신호(SEL), 리셋 제어 신호(RX) 및 전달 제어 신호(TX)를 픽셀 어레이(100)에 제공함으로써 픽셀 어레이(100)의 동작을 로우 단위로 제어할 수 있다.
픽셀 어레이(100)는 로우 드라이버(420)로부터 제공되는 로우 선택 신호(SEL), 리셋 제어 신호(RX) 및 전달 제어 신호(TX)에 기초하여 리셋 성분을 나타내는 제1 아날로그 신호(AS1) 및 이미지 성분을 나타내는 제2 아날로그 신호(AS2)를 순차적으로 생성할 수 있다. 픽셀 어레이(100)에 포함되는 상기 복수의 픽셀들 각각은 픽셀 고유의 특성 차이 또는 각각의 픽셀로부터 아날로그 신호(AS)를 출력하기 위한 로직의 특성 차이가 있기 때문에 동일한 입사광에 대해 상기 복수의 픽셀들에서 생성되는 아날로그 신호(AS)의 크기에 편차가 발생할 수 있다. 따라서 각각의 픽셀에서 생성되는 리셋 성분과 상기 입사광에 따른 이미지 성분의 차를 취함으로써 상기 입사광의 유효 성분을 추출할 필요가 있다.
이를 위해 픽셀 어레이(100)에 포함되는 상기 복수의 픽셀들 각각은 로우 드라이버(420)로부터 제공되는 로우 선택 신호(SEL), 리셋 제어 신호(RX) 및 전달 제어 신호(TX)에 기초하여 상기 리셋 성분을 나타내는 제1 아날로그 신호(AS1) 및 상기 입사광에 따른 이미지 성분을 나타내는 제2 아날로그 신호(AS2)를 순차적으로 생성하고, 아날로그-디지털 변환 회로(300)는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 대해 상관 이중 샘플링을 수행하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DS)를 생성할 수 있다.
도 9는 도 8에 도시된 픽셀 어레이에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 픽셀(110)은 광전 변환 소자(PD)(111), 전달 트랜지스터(113), 리셋 트랜지스터(115), 구동 트랜지스터(117) 및 로우 선택 트랜지스터(119)를 포함할 수 있다.
이하, 도 8 및 9를 참조하여 픽셀(110)의 동작에 대해 설명한다.
광전 변환 소자(111)는 입사광을 감지하여 EHP(Electron Hole Pair)를 생성하고, 상기 생성된 EHP는 전달 트랜지스터(113)의 소스 노드에 축적된다.
로우 드라이버(420)는 픽셀 어레이(100)에 활성화된 로우 선택 신호(SEL)를 제공하여 로우 선택 트랜지스터(119)를 턴온시킴으로써 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택하고, 상기 선택된 로우에 활성화된 리셋 제어 신호(RX)를 제공하여 리셋 트랜지스터(115)를 턴온시킨다. 따라서 플로팅 확산 영역(FD)의 전위는 전원 전압(VDD)이 되고 구동 트랜지스터(117)가 턴온되어 상기 리셋 성분을 나타내는 제1 아날로그 신호(AS1)가 픽셀(110)로부터 제1 신호 라인(L1)을 통해 출력된다. 이후, 로우 드라이버(420)는 리셋 제어 신호(RX)를 비활성화시킨다.
한편, 로우 드라이버(420)는 픽셀 어레이(100)에 활성화된 전달 제어 신호(TX)를 제공하여 전달 트랜지스터(113)를 턴온시킴으로써 전달 트랜지스터(113)의 소스 노드에 축적된 EHP의 광전하는 플로팅 확산 영역(FD)로 전달된다. 플로팅 확산 영역(FD)의 전위는 상기 전달된 EHP의 광전하의 양에 따라 변하게 되고 이와 동시에 구동 트랜지스터(117)의 게이트의 전위도 변하게 된다. 선택 트랜지스터(119)가 턴온 상태이므로 플로팅 확산 영역(FD)의 전위에 상응하는 제2 아날로그 신호(AS2)가 픽셀(110)로부터 제1 신호 라인(L1)을 통해 출력된다.
이후 로우 드라이버(420)는 다음 로우들에 대해 상기와 같은 동작을 반복하면서 로우 단위로 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 순차적으로 출력한다.
다시 도 8을 참조하면, 타이밍 컨트롤러(410)는 카운트 인에이블 신호(CNT_EN)를 기준 신호 생성 회로(200)에 제공하여 기준 신호 생성 회로(200)의 동작을 제어할 수 있다.
기준 신호 생성 회로(200)는 카운트 인에이블 신호(CNT_EN)가 인에이블(enable)되는 액티브 구간 동안 상기 일정한 크기의 기울기로 하강하는 기준 신호(VREF)를 생성할 수 있다.
도 10은 도 8에 도시된 기준 신호 생성 회로의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 기준 신호 생성 회로(200)는 저항(210) 및 전류 생성 회로(220)를 포함하여 구성될 수 있다.
저항(210)은 전원 전압(VDD)과 전류 생성 회로(220) 사이에 연결되고, 일정한 크기의 저항값(R)을 가질 수 있다.
전류 생성 회로(220)는 저항(210)과 접지 전압(VDD) 사이에 연결될 수 있다. 전류 생성 회로(220)는 제어 회로(400)로부터 제공되는 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안 일정한 속도로 증가하는 기준 전류(IREF)를 생성할 수 있다.
전류 생성 회로(220)는 정전류원(221), 전류 증폭 회로(223) 및 전류 제어 회로(CIU)(225)를 포함하여 구성될 수 있다.
정전류원(221)은 일정한 크기의 정전류(Io)를 생성할 수 있다.
전류 증폭 회로(223)는 전류 제어 회로(225)로부터 제공되는 증폭 제어 신호(SW)에 기초하여 정전류(Io)의 크기를 증폭할 수 있다. 도 10에 도시된 바와 같이, 전류 증폭 회로(223)는 각각이 NMOS 트랜지스터 및 스위치를 포함하는 복수의 전류 미러들로 구성될 수 있다.
전류 제어 회로(225)는 카운트 인에이블 신호(CNT_EN)에 기초하여 증폭 제어 신호(SW)를 생성하고, 증폭 제어 신호(SW)를 상기 복수의 전류 미러들에 포함되는 상기 스위치들에 제공하여 상기 스위치들을 선택적으로 개폐함으로써 저항(210)을 흐르는 기준 전류(IREF)의 크기를 조절할 수 있다.
기준 신호 생성 회로(200)는 저항(210)과 전류 증폭 회로(223)가 연결되는 노드에 연결되는 제2 신호 라인(L2)을 통해 기준 신호(VREF)를 출력할 수 있다.
전류 제어 회로(225)는 상기 스위치들을 모두 개방시킴으로써 최대값을 갖는 기준 신호(VREF)를 출력하고, 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안 상기 스위치들을 순차적으로 단락시킴으로써 기준 신호(VREF)의 크기를 하강시킬 수 있다.
도 10에 도시된 기준 신호 생성 회로(200)는 도 8의 이미지 센서(50a)에 포함되는 기준 신호 생성 회로(200)의 일 예를 나타내는 것으로서, 본 발명은 이에 한정되지 않으며, 기준 신호 생성 회로(200)는 다양한 형태로 구현될 수 있다.
다시 도 8을 참조하면, 타이밍 컨트롤러(410)는 카운트 클럭 신호(CLKC) 및 스위치 제어 신호(SWS)를 아날로그-디지털 변환 회로(300)에 제공하여 아날로그-디지털 변환 회로(300)의 동작을 제어할 수 있다. 실시예에 따라서, 타이밍 컨트롤러(410)는 아날로그-디지털 변환 회로(300)에 업-다운 제어 신호(UD)를 더 제공할 수 있다.
아날로그-디지털 변환 회로(300)는 제1 신호 라인(L1)을 통해 픽셀 어레이(100)로부터 제1 아날로그 신호(AS) 및 제2 아날로그 신호(AS2)를 순차적으로 수신하고, 제2 신호 라인(L2)을 통해 기준 신호 생성 회로(200)로부터 기준 신호(VREF)를 수신할 수 있다.
일 실시예에 있어서, 아날로그-디지털 변환 회로(300)는, 스위치 제어 신호(SWS)에 기초하여, 픽셀 어레이(100)가 제1 신호 라인(L1)을 통해 제1 아날로그 신호(AS1)를 출력하여 제1 신호 라인(L1)의 전압이 변경되는 과도 구간 동안 제1 신호 라인(L1)과의 연결을 차단하고, 제1 신호 라인(L1)의 전압이 제1 아날로그 신호(AS1)에 상응하는 전압 레벨로 안정화된 이후에 제1 신호 라인(L1)과 연결하여 제1 아날로그 신호(AS1)를 수신할 수 있다. 또한, 아날로그-디지털 변환 회로(300)는, 스위치 제어 신호(SWS)에 기초하여, 픽셀 어레이(100)가 제1 신호 라인(L1)을 통해 제2 아날로그 신호(AS2)를 출력하여 제1 신호 라인(L1)의 전압이 변경되는 과도 구간 동안 제1 신호 라인(L1)과의 연결을 차단하고, 제1 신호 라인(L1)의 전압이 제2 아날로그 신호(AS2)에 상응하는 전압 레벨로 안정화된 이후에 제1 신호 라인(L1)과 연결하여 제2 아날로그 신호(AS2)를 수신할 수 있다.
아날로그-디지털 변환 회로(300)는 제1 아날로그 신호(AS1)를 기준 신호(VREF)와 비교하여 제1 아날로그 신호(AS1)의 크기에 비례하는 제1 카운트 값을 생성하고, 제2 아날로그 신호(AS2)를 기준 신호(VREF)와 비교하여 제2 아날로그 신호(AS2)의 크기에 비례하는 제2 카운트 값을 생성하고, 상기 제1 카운트 값과 상기 제2 카운트 값의 차이를 디지털 신호(DS)로서 출력할 수 있다.
컬럼 드라이버(430)는 타이밍 컨트롤러(410)로부터 수신되는 제2 내부 제어 신호(ICON2)에 기초하여 아날로그-디지털 변환 회로(300)로부터 수신되는 디지털 신호(DS)를 순차적으로 출력할 수 있다. 컬럼 드라이버(430)로부터 순차적으로 출력되는 디지털 신호(DS)는 디지털 신호 프로세서 등에 제공될 수 있다.
도 11은 도 8에 도시된 아날로그-디지털 변환 회로의 일 예를 나타내는 블록도이다.
도 11을 참조하면, 아날로그-디지털 변환 회로(300)는 제1 신호 라인(L1)을 통해 픽셀 어레이(100)의 각각의 컬럼에 연결되는 복수의 아날로그-디지털 컨버터들(10)을 포함할 수 있다.
복수의 아날로그-디지털 컨버터들(10) 각각은 제1 신호 라인(L1)을 통해 픽셀 어레이(100)로부터 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 순차적으로 수신하고, 제2 신호 라인(L2)을 통해 기준 신호 생성 회로(200)로부터 기준 신호(VREF)를 수신할 수 있다. 또한, 복수의 아날로그-디지털 컨버터들(10) 각각은 제어 회로(400)로부터 스위치 제어 신호(SWS) 및 카운트 클럭 신호(CLKC)를 수신할 수 있다.
복수의 아날로그-디지털 컨버터들(10) 각각은 비교기(20), 차단 스위치(30), 및 카운터 회로(40)를 포함할 수 있다.
비교기(20)는 제1 신호 라인(L1)을 통해 수신되는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)와 제2 신호 라인(L2)을 통해 수신되는 기준 신호(VREF)를 비교하여 비교 신호(CMP)를 생성할 수 있다.
차단 스위치(30)는 제1 신호 라인(L1)과 비교기(20) 사이에 연결되고, 스위치 제어 신호(SWS)에 응답하여 턴온될 수 있다. 차단 스위치(30)는 복수의 픽셀들(110) 각각이 제1 아날로그 신호(AS1)를 출력하기 이전에 턴오프되고 복수의 픽셀들(110) 각각이 제1 아날로그 신호(AS1)를 출력한 이후에 턴온되며, 복수의 픽셀들(110) 각각이 제2 아날로그 신호(AS2)를 출력하기 이전에 턴오프되고 복수의 픽셀들(110) 각각이 제2 아날로그 신호(AS2)를 출력한 이후에 턴온될 수 있다.
도 11의 아날로그-디지털 변환 회로(300)에 포함되는 복수의 아날로그-디지털 컨버터들(10) 각각은 도 1에 도시된 아날로그-디지털 컨버터(10)로 구현될 수 있다.
도 1의 아날로그-디지털 컨버터(10)의 구성 및 동작에 대해서는 도 1 내지 6을 참조하여 상술하였으므로, 여기서는 아날로그-디지털 변환 회로(300)에 포함되는 복수의 아날로그-디지털 컨버터들(10) 각각에 대한 상세한 설명은 생략한다.
도 12는 도 8에 도시된 이미지 센서의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 1 내지 12를 참조하여 이미지 센서(50)의 동작에 대해 설명한다.
제1 시각(T1)에, 로우 드라이버(420)는 논리 하이 레벨로 활성화된 로우 선택 신호(SEL)를 픽셀 어레이(100)에 제공하여 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택한다.
로우 드라이버(420)는 제2 시각(T2)에 상기 선택된 로우에 리셋 제어 신호(RX)를 제공하기 이전의 제11 시각(T11)에, 스위치 제어 신호(SWS)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 차단 스위치(30)는 턴오프되어, 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다.
이후, 제2 시각(T2)에, 로우 드라이버(420)는 상기 선택된 로우에 리셋 제어 신호(RX)를 제공한다. 도 9 및 12를 참조하면, 리셋 트랜지스터(115)의 게이트에 활성화된 리셋 제어 신호(RX)가 인가되는 경우, 커플링 효과로 인해 제1 신호 라인(L1)의 전압은 일시적으로 상승한 후 픽셀(110)마다 고유한 리셋 레벨에 상응하는 전압으로 안정화될 수 있다.
제1 신호 라인(L1)의 전압이 상기 리셋 레벨에 상응하는 전압으로 안정화된 이후인 제12 시각(T12)에, 로우 드라이버(420)는 스위치 제어 신호(SWS)를 논리 하이 레벨로 천이시킬 수 있다. 따라서 차단 스위치(30)는 턴온되어, 상기 리셋 레벨에 상응하는 전압으로 안정화된 제1 신호 라인(L1)의 전압은 제1 아날로그 신호(AS1)로서 제1 커플링 커패시터(C1)에 인가될 수 있다.
제3 시각(T3)에, 타이밍 컨트롤러(410)는 논리 하이 레벨을 갖는 카운트 인에이블 신호(CNT_EN)를 기준 신호 생성 회로(200)에 제공하고, 기준 신호 생성 회로(200)는 기준 신호(VREF)의 전압 레벨을 일정한 크기의 기울기(a)로 감소시키기 시작한다. 또한 타이밍 컨트롤러(410)는 카운터 회로(40)에 카운트 클럭 신호(CLKC)를 제공하고, 카운터 회로(40)는 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시한다.
제4 시각(T4)에, 기준 신호(VREF)의 전압 레벨과 제1 아날로그 신호(AS1)의 전압 레벨이 동일하게 되어, 비교기(20)는 비교 신호(CMP)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 카운터 회로(40)는 제4 시각(T4)에 카운팅 동작을 종료하고 제1 아날로그 신호(AS1)에 상응하는 제1 카운트 값(CNT1)을 생성할 수 있다. 도 12의 경우, 제1 카운트값(CNT1)은 "2"가 된다.
제5 시각(T5)에, 카운트 인에이블 신호(CNT_EN)가 논리 로우 레벨로 비활성화되면, 기준 신호 생성 회로(200)는 디스에이블된다. 제3 시각(T3)에서 제5 시각(T5) 사이의 구간은 제1 아날로그 신호(AS1)를 카운팅하기 위한 최대 구간을 나타내며 이미지 센서(50)의 특성에 따라 적절한 클럭 사이클의 개수에 해당하도록 설정될 수 있다.
로우 드라이버(420)는 제6 시각(T6)에 상기 선택된 로우에 전달 제어 신호(TX)를 제공하기 이전의 제13 시각(T13)에, 스위치 제어 신호(SWS)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 차단 스위치(30)는 턴오프되어, 제1 커플링 커패시터(C1)는 제1 신호 라인(L1)으로부터 차단될 수 있다.
이후, 제6 시각(T6)에, 로우 드라이버(420)는 상기 선택된 로우에 전달 제어 신호(TX)를 제공한다. 도 9 및 12를 참조하면, 전달 트랜지스터(113)의 게이트에 활성화된 전달 제어 신호(TX)가 인가되는 경우, 커플링 효과로 인해 제1 신호 라인(L1)의 전압은 일시적으로 상승한 후 입사광에 응답하여 광전 변환 소자(111)로부터 생성된 광전하의 양에 상응하는 전압으로 안정화될 수 있다.
제1 신호 라인(L1)의 전압이 광전 변환 소자(111)로부터 생성된 광전하의 양에 상응하는 전압으로 안정화된 이후인 제14 시각(T14)에, 로우 드라이버(420)는 스위치 제어 신호(SWS)를 논리 하이 레벨로 천이시킬 수 있다. 따라서 차단 스위치(30)는 턴온되어, 광전 변환 소자(111)로부터 생성된 광전하의 양에 상응하는 전압으로 안정화된 제1 신호 라인(L1)의 전압은 제2 아날로그 신호(AS2)로서 제1 커플링 커패시터(C1)에 인가될 수 있다.
제7 시각(T7)에, 타이밍 컨트롤러(410)는 다시 논리 하이 레벨을 갖는 카운트 인에이블 신호(CNT_EN)를 기준 신호 생성 회로(200)에 제공하고, 기준 신호 생성 회로(200)는 기준 신호(VREF)의 전압 레벨을 제3 시각(T3)에서와 동일한 크기의 기울기(a)로 감소시키기 시작한다. 또한 타이밍 컨트롤러(410)는 카운터 회로(40)에 카운트 클럭 신호(CLKC)를 제공하고, 카운터 회로(323)는 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시한다.
제8 시각(T8)에, 기준 신호(VREF)의 전압 레벨과 제2 아날로그 신호(AS2)의 전압 레벨이 동일하게 되어, 비교기(20)는 비교 신호(CMP)를 논리 로우 레벨로 천이시킬 수 있다. 따라서 카운터 회로(40)는 제8 시각(T8)에 카운팅 동작을 종료하고 제2 아날로그 신호(AS2)에 상응하는 제2 카운트 값(CNT2)을 생성할 수 있다. 도 12의 경우, 제2 카운트값(CNT2)은 "17"이 된다.
일 실시예에 있어서, 카운터 회로(40)는 제2 카운트값(CNT2)에서 제1 카운트값(CNT1)을 감산하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DS)를 출력할 수 있다.
제9 시각(T9)에, 카운트 인에이블 신호(CNT_EN)가 논리 로우 레벨로 비활성화되면, 기준 신호 생성 회로(200)는 디스에이블된다. 제7 시각(T7)에서 제9 시각(T9) 사이의 구간은 제2 아날로그 신호(AS2)를 카운팅하기 위한 최대 구간을 나타내며 이미지 센서(50)의 특성에 따라 적절한 클럭 사이클의 개수에 해당하도록 설정될 수 있다.
제10 시각(T10)에, 로우 드라이버(420)는 논리 로우 레벨로 비활성화된 로우 선택 신호(SEL)를 픽셀 어레이(100)에 제공하여 상기 선택된 로우의 선택을 해제한다.
이후, 이미지 센서(50)는 다른 로우들에 대해 상기 설명한 동작을 반복하면서 로우 단위로 디지털 신호(DS)를 출력할 수 있다.
도 13은 도 8에 도시된 이미지 센서의 동작의 다른 예를 나타내는 타이밍도이다.
아날로그-디지털 컨버터(10)에 포함되는 카운터 회로(40)의 동작을 제외하고는 도 13에 도시된 타이밍도는 도 12에 도시된 타이밍도와 동일하므로, 카운터 회로(40)의 동작에 대해서만 설명한다.
도 12에 도시된 타이밍도에 따르면, 카운터 회로(40)는 제1 카운트 값(CNT1) 및 제2 카운트 값(CNT2)을 각각 생성한 이후, 제1 카운트 값(CNT1)과 제2 카운트 값(CNT2)의 차이를 디지털 신호(DS)로서 출력할 수 있다.
이에 반해, 도 13에 도시된 타이밍도에 따르면, 카운터 회로(40)는 타이밍 컨트롤러(410)로부터 제공되는 업-다운 제어 신호(UD)에 응답하여 업 카운팅 동작 및 다운 카운팅 동작 중의 하나를 선택적으로 수행할 수 있다. 예를 들어, 카운터 회로(40)는 제1 아날로그 신호(AS1)가 제1 신호 라인(L1)에 인가되는 동안에는 제1 논리 레벨을 갖는 업-다운 제어 신호(UD)에 응답하여 다운 카운팅 동작을 수행하여 제1 카운트 값(CNT1)을 생성하고, 제2 아날로그 신호(AS2)가 제1 신호 라인(L1)에 인가되는 동안에는 제2 논리 레벨을 갖는 업-다운 제어 신호(UD)에 응답하여 제1 카운트 값(CNT1)으로부터 업 카운팅 동작을 수행하여 제2 카운트 값(CNT2)을 생성할 수 있다. 이 경우, 카운터 회로(40)는 제8 시각(T8)에 카운팅 동작을 종료한 후, 제2 카운트 값(CNT2)을 디지털 신호(DS)로서 출력할 수 있다.
도 1 내지 6을 참조하여 상술한 바와 같이, 아날로그-디지털 컨버터(10)에 포함되는 제2 트랜지스터(M2)는 턴온 상태로 유지되므로 제2 트랜지스터(M2)에서 발생할 수 있는 RTS 노이즈는 감소될 수 있다. 따라서 아날로그-디지털 컨버터(10)는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 대해 상관 이중 샘플링 동작 및 아날로그-디지털 변환 동작을 보다 정확하게 수행할 수 있다. 따라서 이미지 센서(50)는 높은 퀄리티(quality)를 갖는 이미지 데이터를 제공할 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(900)은 이미지 센서(910), 프로세서(920), 저장 장치(STORAGE DEVICE)(930), 메모리 장치(MEMORY DEVICE)(940), 입출력 장치(950) 및 디스플레이 장치(960)를 포함한다. 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이미지 센서(910)는 입사광에 상응하는 디지털 신호를 생성한다. 디스플레이 장치(960)는 상기 디지털 신호를 표시한다. 저장 장치(930)는 상기 디지털 신호를 저장한다. 프로세서(920)는 이미지 센서(910), 디스플레이 장치(960) 및 저장 장치(930)의 동작을 제어한다.
프로세서(920)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(920)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU, Central Processing Unit)일 수 있다. 프로세서(920)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(930), 메모리 장치(940) 및 입출력 장치(950)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(920)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
저장 장치(930)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(940)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(940)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(950)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 스피커 등과 같은 출력 수단을 포함할 수 있다.
이미지 센서(910)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(920)와 연결되어 통신을 수행할 수 있다.
이미지 센서(910)의 아날로그-디지털 컨버터에 포함되는 MOS 트랜지스터는 아날로그-디지털 변환 동작 수행 중에 턴온 상태로 유지되므로 RTS 노이즈의 발생을 억제할 수 있다. 따라서 이미지 센서(50)는 높은 퀄리티(quality)를 갖는 이미지 데이터를 생성할 수 있다.
이미지 센서(910)는 도 7에 도시된 이미지 센서(50)로 구현될 수 있다. 도 7에 도시된 이미지 센서(50)의 구성 및 동작에 대해서는 도 1 내지 13을 참조하여 상세히 설명하였으므로 여기서는 이미지 센서(910)에 대한 상세한 설명은 생략한다.
이미지 센서(910)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(910)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
실시예에 따라서, 이미지 센서(910)는 프로세서(920)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
한편, 컴퓨팅 시스템(900)은 이미지 센서(910)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 이미지 센서를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television) 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 아날로그-디지털 컨버터 20: 비교기
30: 차단 스위치 40: 카운터 회로
50: 이미지 센서 100: 픽셀 어레이
200: 기준 신호 생성 회로 300: 아날로그-디지털 변환 회로
400: 제어 회로 900: 컴퓨팅 시스템

Claims (10)

  1. 제1 신호 라인을 통해 수신되는 아날로그 신호와 제2 신호 라인을 통해 수신되는 기준 신호를 비교하여 비교 신호를 생성하는 비교기;
    상기 제1 신호 라인과 상기 비교기 사이에 연결되고, 상기 제1 신호 라인에 상기 아날로그 신호가 인가되기 이전에 턴오프되어 상기 제1 신호 라인과 상기 비교기의 연결을 차단하고, 상기 제1 신호 라인에 상기 아날로그 신호가 인가된 이후에 턴온되어 상기 아날로그 신호를 상기 비교기에 전달하는 차단 스위치; 및
    상기 비교 신호에 기초하여 카운트 클럭 신호를 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 생성하는 카운터 회로를 포함하는 아날로그-디지털 컨버터(Analog-Digital Converter).
  2. 제1 항에 있어서, 상기 차단 스위치는 상기 제1 신호 라인에 상기 아날로그 신호가 인가되어 상기 제1 신호 라인의 전압이 변경되는 과도 구간 동안 턴오프되고, 상기 제1 신호 라인의 전압이 상기 아날로그 신호에 상응하는 전압으로 안정화된 이후에 턴온되는 아날로그-디지털 컨버터.
  3. 제1 항에 있어서, 상기 비교기는,
    상기 차단 스위치에 연결되는 제1 단자를 갖는 제1 커플링 커패시터;
    상기 제1 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제1 트랜지스터;
    상기 제2 신호 라인에 연결되는 제1 단자를 갖는 제2 커플링 커패시터; 및
    상기 제2 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제2 트랜지스터를 포함하고,
    상기 비교기는 상기 제1 트랜지스터를 흐르는 전류의 세기와 상기 제2 트랜지스터를 흐르는 전류의 세기에 기초하여 상기 제1 트랜지스터의 드레인을 통해 상기 비교 신호를 출력하는 아날로그-디지털 컨버터.
  4. 제3 항에 있어서, 상기 제1 트랜지스터의 종횡비(aspect ratio)는 상기 제2 트랜지스터의 종횡비와 동일한 아날로그-디지털 컨버터.
  5. 제3 항에 있어서, 상기 제2 트랜지스터는 상기 아날로그 신호가 상기 제1 신호 라인에 인가되기 이전 시점으로부터 상기 카운터 회로가 상기 디지털 신호를 출력하는 시점까지 턴온 상태로 유지되는 아날로그-디지털 컨버터.
  6. 제1 항에 있어서, 상기 제1 신호 라인에 제1 아날로그 신호 및 제2 아날로그 신호가 순차적으로 인가되고,
    상기 차단 스위치는 상기 제1 신호 라인에 상기 제1 아날로그 신호가 인가되기 이전에 턴오프되어 상기 제1 신호 라인과 상기 비교기의 연결을 차단하고, 상기 제1 신호 라인에 상기 제1 아날로그 신호가 인가된 이후에 턴온되어 상기 제1 아날로그 신호를 상기 비교기에 전달하고, 상기 비교기는 상기 제1 아날로그 신호와 상기 기준 신호를 비교하여 제1 비교 신호를 생성하고, 상기 카운터 회로는 상기 제1 비교 신호의 논리 레벨이 변경되는 시점까지 카운트 클럭 신호를 카운팅하여 상기 제1 아날로그 신호에 상응하는 제1 카운트 값을 생성하고,
    상기 차단 스위치는 상기 제1 신호 라인에 상기 제2 아날로그 신호가 인가되기 이전에 턴오프되어 상기 제1 신호 라인과 상기 비교기의 연결을 차단하고, 상기 제1 신호 라인에 상기 제2 아날로그 신호가 인가된 이후에 턴온되어 상기 제2 아날로그 신호를 상기 비교기에 전달하고, 상기 비교기는 상기 제2 아날로그 신호와 상기 기준 신호를 비교하여 제2 비교 신호를 생성하고, 상기 카운터 회로는 상기 제2 비교 신호의 논리 레벨이 변경되는 시점까지 상기 카운트 클럭 신호를 카운팅하여 상기 제2 아날로그 신호에 상응하는 제2 카운트 값을 생성하고, 상기 제1 카운트 값과 상기 제2 카운트 값의 차이를 상기 디지털 신호로서 출력하는 아날로그-디지털 컨버터.
  7. 입사광을 감지하여 아날로그 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이;
    일정한 크기의 기울기로 변화하는 기준 신호를 생성하는 기준 신호 생성 회로; 및
    상기 아날로그 신호에 상응하는 디지털 신호를 생성하는 아날로그-디지털 컨버터를 포함하고,
    상기 아날로그-디지털 컨버터는,
    상기 아날로그 신호와 상기 기준 신호를 비교하여 비교 신호를 생성하는 비교기;
    상기 픽셀 어레이와 상기 비교기 사이에 연결되고, 상기 픽셀 어레이가 상기 아날로그 신호를 출력하기 이전에 턴오프되어 상기 픽셀 어레이와 상기 비교기의 연결을 차단하고, 상기 픽셀 어레이가 상기 아날로그 신호를 출력한 이후에 턴온되어 상기 아날로그 신호를 상기 비교기에 전달하는 차단 스위치; 및
    상기 비교 신호에 기초하여 카운트 클럭 신호를 카운팅하여 상기 디지털 신호를 생성하는 카운터 회로를 포함하는 이미지 센서.
  8. 제7 항에 있어서, 상기 복수의 픽셀들 각각은,
    상기 입사광을 감지하여 광전하를 생성하는 광전 변환 소자;
    상기 광전 변환 소자로부터 생성되는 상기 광전하를 저장하는 소스, 플로팅 확산 영역에 상응하는 드레인, 및 전달 제어 신호가 인가되는 게이트를 갖는 전달 트랜지스터;
    상기 플로팅 확산 영역에 연결되는 소스, 전원 전압에 연결되는 드레인, 및 리셋 제어 신호가 인가되는 게이트를 갖는 리셋 트랜지스터;
    소스, 상기 전원 전압에 연결되는 드레인 및 상기 플로팅 확산 영역에 연결되는 게이트를 갖는 구동 트랜지스터; 및
    상기 구동 트랜지스터의 소스에 연결되는 드레인, 로우 선택 신호가 인가되는 게이트 및 상기 아날로그 신호를 출력하는 소스를 갖는 로우 선택 트랜지스터를 포함하는 이미지 센서.
  9. 제8 항에 있어서, 상기 차단 스위치는,
    상기 리셋 제어 신호가 활성화되는 제1 시간 구간을 포함하는 제2 시간 구간 동안 턴오프되고, 상기 제2 시간 구간 이후에 턴온되며,
    상기 전달 제어 신호가 활성화되는 제3 시간 구간을 포함하는 제4 시간 구간 동안 턴오프되고, 상기 제4 시간 구간 이후에 턴온되는 이미지 센서.
  10. 제7 항에 있어서, 상기 비교기는,
    상기 차단 스위치에 연결되는 제1 단자를 갖는 제1 커플링 커패시터;
    상기 제1 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제1 트랜지스터;
    상기 기준 신호를 수신하는 제1 단자를 갖는 제2 커플링 커패시터; 및
    상기 제2 커플링 커패시터의 제2 단자에 연결되는 게이트를 갖는 제2 트랜지스터를 포함하고,
    상기 비교기는 상기 제1 트랜지스터를 흐르는 전류의 세기와 상기 제2 트랜지스터를 흐르는 전류의 세기에 기초하여 상기 제1 트랜지스터의 드레인을 통해 상기 비교 신호를 출력하는 이미지 센서.
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