KR20170037024A

KR20170037024A - 발광소자

Info

Publication number: KR20170037024A
Application number: KR1020150136067A
Authority: KR
Inventors: 성준석; 최병균; 현구
Original assignee: 엘지이노텍 주식회사
Priority date: 2015-09-25
Filing date: 2015-09-25
Publication date: 2017-04-04
Anticipated expiration: 2035-09-25
Also published as: KR102455224B1

Abstract

실시예는 발광소자에 관한 것으로서, 제1 반도체층, 활성층 및 제2 반도체층이 적층된 발광 구조물; 상기 제1 반도체층에 배치되는 제1 전극; 상기 제2 반도체층에 배치되는 제2 전극; 및 상기 제2 전극이 노출되도록 상기 제1 전극과 상기 제1 반도체층 상에 배치되는 패시베이션층을 포함하고, 상기 제1 반도체층과 상기 패시베이션층의 경계면 상에 러프니스(roughness)가 배치된다.

Description

발광소자{Light Emitting Device}

실시예는 발광소자에 관한 것이다.

최근 들어, 실외의 대형 광고판 및 야외행사 시 대형 디스플레이 장치로, 다수의 발광소자를 화소로 사용한 발광소자 디스플레이 장치가 많이 사용되고 있다. 이와 같은 발광소자 디스플레이 장치는 메인 기판의 전면에 다수의 발광소자가 조밀하게 설치되며, 후방에 발광소자를 구동하는 구동칩 및 전원공급장치가 설치된다.

발광소자는 발광 구조물, 제1 전극, 제2 전극, 패시베이션층을 포함한다.

그리고, 발광 구조물은 순차적으로 적층되는 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 제1 반도체층에 제1 전극이 배치되며, 제2 반도체층에 제2 전극이 배치된다.

또한, 제2 전극이 노출되도록 제1 전극과 제1 반도체층 상에 패시베이션층이 배치되며, 활성층은 제1 전극을 통하여 전송되는 전자와 제2 전극을 통하여 전송되는 오는 정공이 결합하여 광을 발생시킬 수 있는 층이다.

발광소자 디스플레이 장치의 선명도를 증대시키고 화질을 개선시키기 위해서, 발광소자 디스플레이 장치에 설치되는 발광소자 간의 간격이 좁게 설치되고, 설치되는 발광소자의 개수가 증가하게 된다.

그리고, 발광소자 간의 간격이 좁아질수록 발광소자의 방열성능이 저하되는 문제점이 있고, 발광소자의 개수가 증가하는 만큼 발광소자를 구동하는 소비전력이 증가하게 되는 문제점이 있다.

실시예는 상기와 같은 문제점을 해결하기 위해서 안출된 것으로, 발광소자에 러프니스를 형성하여 광추출 효율을 향상시킬 수 있는 발광소자를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 실시예는 제1 반도체층, 활성층 및 제2 반도체층이 적층된 발광 구조물; 상기 제1 반도체층에 배치되는 제1 전극; 상기 제2 반도체층에 배치되는 제2 전극; 및 상기 제2 전극이 노출되도록 상기 제1 전극과 상기 제1 반도체층 상에 배치되는 패시베이션층을 포함하고, 상기 제1 반도체층과 상기 패시베이션층의 경계면 상에 러프니스(roughness)가 배치되는 발광소자를 제공한다.

실시예에서, 상기 러프니스의 직경은 3 ㎚ 내지 4 ㎚일 수 있다.

그리고, 상기 러프니스 상에는 난반사층이 배치될 수 있다.

또한, 상기 난반사층은 은(Ag) 또는 알루미늄(Al) 중 적어도 하나 이상의 물질을 포함할 수 있다.

아울러, 상기 난반사층의 높이는 상기 활성층의 높이보다 낮게 배치될 수 있다.

그리고, 상기 패시베이션층의 두께는 300 ㎚ 내지 500 ㎚일 수 있다.

상기와 같은 목적을 달성하기 위하여, 다른 실시예는 제1 반도체층, 활성층 및 제2 반도체층이 적층된 발광 구조물; 상기 제1 반도체층에 배치되는 제1 전극; 상기 제2 반도체층에 배치되는 제2 전극; 및 상기 제2 전극이 노출되도록 상기 제1 전극과 상기 제1 반도체층 상에 배치되는 패시베이션층을 포함하고, 상기 제1 반도체층과 접하는 상기 패시베이션층의 상면에 러프니스(roughness)가 배치되는 발광소자를 제공한다.

실시예에서, 상기 러프니스 상에 난반사층이 배치될 수 있다.

그리고, 상기 난반사층은 은(Ag) 또는 알루미늄(Al) 중 적어도 하나 이상의 물질을 포함할 수 있다.

또한, 상기 난반사층의 높이는 상기 활성층의 높이보다 낮게 배치될 수 있다.

상술한 바와 같은 실시예에 의하면, 발광소자에 러프니스를 형성하여 광추출 효율을 향상시킴으로써, 발광소자를 구동시키는 소비전력을 낮출 수 있는 효과가 있다.

도 1은 제1 실시예에 따른 발광소자를 나타내는 단면도이다.
도 2는 제2 실시예에 따른 발광소자를 나타내는 단면도이다.
도 3은 제3 실시예에 따른 발광소자를 나타내는 단면도이다.
도 4a 내지 도 4h는 제3 실시예에 따른 발광소자의 제작공정 순서를 나타내는 도면이다.
도 5는 제3 실시예에 따른 발광소자를 나타내는 평면도이다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.

본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly) 접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

도 1은 제1 실시예에 따른 발광소자를 나타내는 단면도이고, 도 2는 제2 실시예에 따른 발광소자를 나타내는 단면도이며, 도 3은 제3 실시예에 따른 발광소자를 나타내는 단면도이다.

도 1 내지 도 3을 참조하면, 본 실시예에 따른 발광소자(100A, 100B, 100C)는 발광 구조물(110), 제1 전극(120), 제2 전극(130), 패시베이션층(140)을 포함한다.

발광 구조물(110)은 순차적으로 적층되는 제1 반도체층(110a), 활성층(110b) 및 제2 반도체층(110c)을 포함할 수 있다.

발광 구조물(110)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.

제1 반도체층(110a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 반도체층(110a)은 AlxInyGa(1-x-y)N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.

제1 반도체층(110a)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 반도체층(110a)은 단층 또는 다층으로 형성될 수 있다.

제1 반도체층(110a)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.

발광 구조물의 제1 반도체층(110a) 상에 전류확산층(123)이 형성될 수 있다. 전류확산층(123)은 언도프트 질화갈륨층(undoped GaN layer)일 수 있으나 이에 한정되는 것은 아니다.

제1 반도체층(110a) 상에 활성층(110b)이 형성될 수 있다.

활성층(110b)은 제1 반도체층(110a)과 제2 반도체층(110c) 사이에 배치될 수 있다.

활성층(110b)은 전자와 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 제1 반도체층(110a)이 n형 반도체층이고 제2 반도체층(110c)이 p형 반도체층인 경우, 상기 제1 반도체층(110a)으로부터 전자가 주입되고 상기 제2 반도체층(110c)으로부터 정공이 주입될 수 있다.

활성층(110b)은 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.

활성층(110b)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.

활성층(110b)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층의 장벽층이나 밴드갭보다 더 넓은 밴드갭을 가지는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.

제2 반도체층(110c)은 반도체 화합물로 형성될 수 있다. 제2 반도체층(110c)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.

예를 들어, 제2 반도체층(110c)은 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으며, 제2 반도체층(110c)이 AlxGa(1-x)N으로 이루어질 수 있다.

제2 반도체층(110c)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다.

제2 반도체층(110c)은 단층 또는 다층으로 형성될 수 있으며, 제2 반도체층(110c)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.

제2 반도체층(110c)이 p형 반도체층일 때, 제2 반도체층(110c) 상에는 제2 도전형과 반대의 극성을 갖는 반도체, 예를 들어 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 하나의 구조로 구현할 수 있다.

활성층(110b)과 제2 반도체층(110c)의 사이에는 활성층(110b)과 인접하여 전자 차단층(Electron blocking layer, 미도시)이 배치될 수 있다.

전자 차단층(미도시)은 AlGaN을 포함할 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.

또한, 전자 차단층(미도시)은 AlzGa(1-z)N/GaN(0≤≤z≤≤1) 초격자 (superlattice)로 형성될 수 있으나 이에 한정되는 것은 아니다. 전자 차단층(미도시)은 p형으로 이온 주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.

그리고, 제1 전극(120)은 제1 반도체층(110a)에 배치될 수 있고, 제2 전극(130)은 제2 반도체층(110c)에 배치될 수 있다.

발광 소자의 제2 반도체층(110c) 상에는 도전층(115)이 배치될 수 있다. 또한, 제2 반도체층(110c) 또는 도전층(115) 상에 제2 전극(130)이 형성될 수 있다.

도전층(115)은 제2 반도체층(110c)의 전기적 특성을 향상시키고, 제2 전극(130)과의 전기적 접촉을 개선할 수 있다. 도전층(115)은 복수의 층 또는 패턴을 가지고 형성될 수 있으며 도전층(115)은 투과성을 갖는 투명 전극층으로 형성될 수 있다.

도전층(115)은 예를 들어, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO(Zinc Oxide), IrOx(Iridium Oxide), RuOx(Ruthenium Oxide), NiO(Nickel Oxide), RuOx/ITO, Ni/IrOx/Au(Gold) 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.

도전층(115) 상에는 광추출패턴이 형성될 수 있다. 광추출패턴은 습식식각 또는 건식식각 방법에 의하여 형성될 수 있으며, 발광 구조물의 광추출효율을 개선할 수 있다.

또한, 제2 전극(130)이 노출되도록 제1 전극(120)과 제1 반도체층(110a) 상에 패시베이션층(140)이 배치될 수 있다.

패시베이션층(140)은 절연성 물질로 이루어질 수 있고, 상세하게는 산화물이나 질화물로 이루어질 수 있고, 보다 상세하게는 실리콘 산화물(SiO₂)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.

실시예에 따른 발광소자는 플립칩(Flip Chip)이나 마이크로 엘이디(Micro Light Emitting Device)로 구비될 수 있는데, 제조공정과 함께 그 구조를 설명하면 다음과 같다.

도 4a 내지 도 4h는 제3 실시예에 따른 발광소자의 제작공정 순서를 나타내는 도면이다.

도 4a에 도시한 바와 같이, 기판(160)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 기판(160)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있으나, 이에 한정하지 않는다.

한편, 기판(160) 상에 GaN 화합물의 반도체층을 형성하는 경우에 있어서, 동종 기판으로 GaN 기판이 사용될 수 있다. GaN 기판은 GaN 화합물 반도체와 격자 상수 차이를 줄일 수 있어 저결함 특성을 갖는 고품질 에피 성장이 가능할 수 있다. GaN 기판은 분극성, 반분극성 또는 무분극성일 수 있다.

기판(160) 또는 버퍼층(미도시) 상에 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광 구조물(110)이 형성될 수 있다.

그리고, 발광소자의 제2 반도체층 상에는 도전층(115)이 증착될 수 있다.

도 4b에 도시한 바와 같이, 제1 반도체층(110a)의 일정 두께를 남기도록 제1 반도체층(110a)의 상면을 2um 내지 2.5um의 두께만큼 메사 에칭(Mesa Etching)을 하여, 도전층(115)의 상면과 에칭된 제1 반도체층(110a)의 상면이 노출될 수 있다.

도 4c를 참조하면, 상술한 바와 같이 메사 식각을 한 뒤, 제1 반도체층(110a)을 아이솔레이션 식각(isolation etching)할 수 있다. 여기서, 도전층(115)의 면적보다 넓고, 후술할 제1 전극이 배치될 수 있는 공간이 형성되도록 1um 내지 1.5um의 두께만큼 제1 반도체층(110a)을 식각할 수 있다.

도 4d에 도시한 바와 같이, 아이솔레이션 식각(isolation etching)된 제1 반도체층에 제1 전극(120)이 배치될 수 있다.

여기서, 제1 전극(120)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

도 4e를 참조하면, 후술할 제2 전극이 배치될 제2 반도체층을 노출하여, 제1 전극과 제1 반도체층 상에 패시베이션층(140)이 배치될 수 있다. 그리고, 패시베이션층(140)은 절연성 물질로 이루어질 수 있고, 상세하게는 산화물이나 질화물로 이루어질 수 있고, 보다 상세하게는 실리콘 산화물(SiO₂)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.

도 1을 참조하면, 러프니스(roughness, 150)는 제1 반도체층(110a)과 패시베이션층(140)의 경계면(145) 상에 배치될 수 있다.

여기서, 러프니스는 제1 전극(120)과 제2 전극(130)이 이격된 사이에도 배치될 수 있는데, 제1 전극(120)과 제2 전극(130) 간의 거리는 15 ㎚ 내지 30 ㎚일 수 있다. 그리고, 제1 전극(120)과 제2 전극(130) 간의 거리가 15 ㎚보다 작으면 러프니스가 배치되는 면적이 좁아져서 광추출효율을 높이는데 한계가 있으며, 제1 전극(120)과 제2 전극(130) 간의 거리가 30 ㎚보다 켜지면 제2 반도체층에 제2 전극을 배치시킬 공간이 협소하게 되는 문제점이 있다. 하지만, 제1 전극과 제2 전극 간의 거리는 러프니스가 형성되어 광추출 효율을 향상시킬 수 있고, 제2 반도체층에 제2 전극을 배칠 수 있는 공간이 확보된다면 이에 한정하지는 않는다.

제1 실시예에서, 러프니스(150)은 페시베이션층(140)을 일정 두께 식각하여 형성될 수 있으며, 러프니스(150)의 직경은 3 ㎚ 내지 4 ㎚일 수 있다. 그리고, 러프니스(150)가 배치되는 간격은 1㎚ 내지 2 ㎚일 수 있으며, 러프니스의 최저점과 최고점의 높이는 200㎚ 내지 700 ㎚일 수 있으나, 러프니스의 형상, 배치되는 간격 및 높이는 발광소자의 크기나 패시베이션층의 두께 등에 따라 다르게 배치될 수 있다.

패시베이션층(140)의 두께는 300 ㎚ 내지 500 ㎚일 수 있다.

여기서, 러프니스(150)의 크기는 패시베이션층을 식각한 두께를 말하는 것으로 패시베이션층의 두께와 3:1의 비율로 형성될 수 있으나, 이에 한정하지는 않는다.

러프니스(150)의 두께가 너무 작으면 후술할 난반사층이 배치되기 어렵고, 러프니스(150)의 두께가 너무 크면 패시베시션층의 두께가 얇아져 발광소자를 보호할 수 없게 된다.

아울러, 러프니스(150) 상에는 난반사층(155)이 배치될 수 있다. 그리고, 난반사층(155)은 은(Ag) 또는 알루미늄(Al) 중 적어도 하나 이상의 물질을 포함할 수 있다.

또한, 제1 반도체층 방향으로 발광소자로부터 방출되는 빛의 난반사를 유도하기 위하여 난반사층(155)이 위치하는 높이는 활성층(110b)의 높이보다 낮게 배치될 수 있다.

도 2를 참조하면, 제1 반도체층(110a)과 패시베이션층(140)의 경계면(145) 상에 러프니스(roughness, 150)가 배치될 수 있는데, 제2 실시예에서는, 제1 전극(120)이 제1 반도체층(110a)이 배치된 후, 패시베이션층(140)이 증착되기 전에 제1 반도체층(110a) 상에 러프니스(150)이 배치될 수 있다.

제1 반도체층(110a)을 일정 두께로 식각하여 러프니스(150)을 형성할 수 있는데, 러프니스(150)의 직경은 3 ㎚ 내지 4 ㎚일 수 있다.

패시베이션층(140)의 두께는 1500 ㎚ 내지 3000 ㎚일 수 있다.

도 3을 참조하면, 제3 실시예에서, 러프니스(roughness, 150)는 제1 반도체층(110a)과 접하는 패시베이션층(140)의 상면에 배치될 수 있다.

따라서, 제3 실시예에서, 러프니스(150)는 패시베이션층(140)이 배치된 뒤, 제1 반도체층(110a)과 맞닿는 패시베이션층(140)의 상면을 에칭하여 형성될 수 있다.

그리고, 러프니스(150) 상에 난반사층(155)이 배치될 수 있으며, 난반사층(155)은 은(Ag) 또는 알루미늄(Al) 중 적어도 하나 이상의 물질을 포함할 수 있다.

도 5는 제3 실시예에 따른 발광소자를 나타내는 평면도이다.

도 4e와 도 5에 도시한 바와 같이, 발광소자(100C)의 패시베이션층(140) 상에 형성된 러프니스에 난반사층(155)이 배치될 수 있다. 이와 같은 발광소자의 구조는 패시베이션층(140)에 배치되는 러프니스(150)가 발광소자로부터 방출되는 빛의 광경로를 변경시켜 광추출 효율을 향상시켜 줄 수 있고, 난반사층(155)이 빛의 난반사를 유도하여 광추출을 증가시킬 수 있다.

도 4f에 도시한 바와 같이, 제2 반도체층 상에 제2 전극(130)이 배치될 수 있다.

여기서, 제2 전극(130)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

도 4g를 참조하면, 제1 전극과 제2 전극에 연결되도록 금속기판(170)이 배치될 수 있다. 그리고, 제1 전극 및 제2 전극과 금속기판 사이에는 도전 볼(Solder Ball, 미도시)이 배치되어 제1 전극과 제2 전극은 금속기판에 연결될 수 있다.

도 4h를 참조하면, 금속기판(170)의 합착 공정을 거친 후, 사파이어 기판(160)은 발광 구조물로부터 분리될 수 있다.

여기서, 기판(160)은 레이저를 이용하는 레이저 리프트 오프(Laser Lift-Off, LLO) 방법으로 분리되어 발광 구조물로부터 제거될 수 있다.

레이저 리프트 오프법을 예로 들면, 기판(160) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 기판(160)과 발광 구조물의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(110)의 분리가 일어난다.

상술한 바와 같은 실시예에 의하면, 발광소자에 러프니스를 형성하여 광추출 효율을 향상시킴으로써, 발광소자를 구동시키는 소비전력을 낮출 수 있다.

그리고, 디스플레이 장치에 설치되는 발광소자의 개수를 줄일 수 있으므로 디스플레이 장치를 제작하는 비용을 절감시킬 수 있는 효과가 있다.

상술한 발광소자는 복수 개의 발광소자가 배치되는 발광소자 어레이로 구비되어 각종 표시 장치에서 픽셀(pixel)들을 이룰 수 있고, 조명 장치의 광원으로도 사용될 수도 있다.

특히, FPCB가 회로기판으로 사용될 때 FPCB의 유연성으로 인하여 휨이 가능한 발광소자 어레이를 구현하여 스마트 워치 등 웨어러블(wearable) 기기의 광원으로 사용될 수 있다.

스마트 워치는 외부 디지털 디바이스와 페어링을 수행할 수 있으며, 외부 디지털 디바이스는 스마트 워치와 통신 접속이 가능한 디지털 디바이스일 수 있으며, 예를 들면, 스마트폰, 노트북, IPTV(Internet Protocol Television) 등을 포함할 수 있다.

스마트 워치의 광원으로 상술한 발광소자 어레이가 사용될 수 있으며, FPCB의 유연성으로 인하여 손목에 웨어러블할 수 있으며, 발광소자의 미세한 사이즈(size)로 인하여 미세 화소를 구현할 수 있다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

100A, 100B, 100C : 발광소자 110 : 발광 구조물
110a : 제1 반도체층 100b : 활성층
100c : 제2 반도체층 120 : 제1 전극
130 : 제2 전극 140 : 패시베이션층
145 : 경계면 150 : 러프니스
155 : 난반사층

Claims

제1 반도체층, 활성층 및 제2 반도체층이 적층된 발광 구조물;
상기 제1 반도체층에 배치되는 제1 전극;
상기 제2 반도체층에 배치되는 제2 전극; 및
상기 제2 전극이 노출되도록 상기 제1 전극과 상기 제1 반도체층 상에 배치되는 패시베이션층을 포함하고,
상기 제1 반도체층과 상기 패시베이션층의 경계면 상에 러프니스(roughness)가 배치되는 발광소자.
제1 항에 있어서,
상기 러프니스의 직경은 3 ㎚ 내지 4 ㎚인 발광소자.
제1 항에 있어서,
상기 러프니스 상에는 난반사층이 배치되는 발광소자.
제3 항에 있어서,
상기 난반사층은 은(Ag) 또는 알루미늄(Al) 중 적어도 하나 이상의 물질을 포함하는 발광소자.
제3 항에 있어서,
상기 난반사층의 높이는 상기 활성층의 높이보다 낮게 배치되는 발광소자.
제1 항에 있어서,
상기 패시베이션층의 두께는 300 ㎚ 내지 500 ㎚인 발광소자.
제1 반도체층, 활성층 및 제2 반도체층이 적층된 발광 구조물;
상기 제1 반도체층에 배치되는 제1 전극;
상기 제2 반도체층에 배치되는 제2 전극; 및
상기 제2 전극이 노출되도록 상기 제1 전극과 상기 제1 반도체층 상에 배치되는 패시베이션층을 포함하고,
상기 제1 반도체층과 접하는 상기 패시베이션층의 상면에 러프니스(roughness)가 배치되는 발광소자.
제7 항에 있어서,
상기 러프니스 상에 난반사층이 배치되는 발광소자.
제8 항에 있어서,
상기 난반사층은 은(Ag) 또는 알루미늄(Al) 중 적어도 하나 이상의 물질을 포함하는 발광소자.
제8 항에 있어서,
상기 난반사층의 높이는 상기 활성층의 높이보다 낮게 배치되는 발광소자.