KR20170041202A - 고 주파수 층 트랜스퍼 디바이스들을 위한 emi 차폐 - Google Patents

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KR20170041202A
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Abstract

무선 주파수 층 트랜스퍼 디바이스들에 대한 EMI 차폐들을 수반하는 다양한 방법들 및 디바이스들이 개시된다. 일 방법은 반도체 온 절연체 웨이퍼(semiconductor on insulator wafer)의 활성층 내에 무선 주파수 필드 효과 트랜지스터를 형성하는 단계를 포함한다. 반도체 온 절연체 웨이퍼는 매립된 절연체 측 및 활성층 측을 갖는다. 이 방법은 반도체 온 절연체 웨이퍼의 활성층 측에 제 2 웨이퍼를 본딩하는 단계를 더 포함한다. 방법은 반도체 디바이스에 대한 차폐층을 형성하는 단계를 더 포함한다. 차폐층은 전기적으로 도전성인 재료를 포함한다. 방법은 무선 주파수 컴포넌트를 포함하는 회로에 무선 주파수 필드 효과 트랜지스터를 커플링하는 단계를 더 포함한다. 방법은 무선 주파수 필드 효과 트랜지스터, 무선 주파수 컴포넌트, 및 차폐층을 다이에 싱귤레이팅하는 단계를 더 포함한다. 차폐층은 무선 주파수 컴포넌트의 기판과 무선 주파수 필드 효과 트랜지스터 사이에 위치된다.

Description

고 주파수 층 트랜스퍼 디바이스들을 위한 EMI 차폐{EMI SHIELD FOR HIGH FREQUENCY LAYER TRANSFERRED DEVICES}
관련 출원들
[0001] 본 출원은, 2014년 8월 7일자로 출원되고, 발명의 명칭이 "EMI SHIELD FOR HIGH FREQUENCY LAYER TRANSFERRED DEVICES”인 U.S 정식 특허 출원 제14/454,204호에 대한 우선권을 주장하며, 이로써 이는 모든 목적을 위해 인용에 의해 포함된다.
발명의 배경
[0002] 전통적인 벌크 실리콘 프로세스들에 대한 진보를 나타내는 SOI(Semiconductor-on-insulator) 기술은 1990년대 후반에 처음 상용화되었다. SOI 기술의 정의 특징은, 회로가 형성되는 반도체 영역이 전기적 절연층에 의해 벌크 기판으로부터 절연된다는 것이다. 벌크 기판으로부터 회로를 절연시키는 하나의 이점은, 기생 커패시턴스가 극적으로 감소하여 더욱 바람직한 전력-속도 성능 범위로의 액세스를 허용한다는 것이다. 따라서, SOI 구조들은 특히 RF(radio frequency) 통신 회로들과 같은 고주파수 애플리케이션들에 적합하다. 소비자 요구가 RF 통신 회로들이 직면한 전력 제한들을 계속해서 강화함에 따라, SOI 기술은 계속해서 그 중요성이 커지고 있다.
[0003] 통상적인 SOI 구조(100)가 도 1에 도시된다. SOI 구조(100)는 기판층(101), 절연체층(102), 및 활성층(103)을 포함한다. 기판층(101)은 통상적으로 실리콘과 같은 반도체 재료이다. 절연체층(102)은, 기판층(101)이 실리콘인 상황들에서 기판층(101)의 산화를 통해 종종 형성되는 실리콘 이산화물인 유전체이다. 활성층(103)은, 활성 디바이스층 및 금속화 또는 금속 인터커넥트 층을 포함하고, 도펀트들, 유전체들, 폴리실리콘, 금속 배선, 패시베이션, 및 회로가 내부에 형성된 후 존재하는 다른 층들, 재료들 또는 컴포넌트들의 조합을 더 포함한다. 회로는, (예컨대, 금속 인터커넥트 층 내에) 금속 배선(104); 저항기들, 커패시터들, 및 인덕터들과 같은 수동형 디바이스들; 및 (예컨대, 활성 디바이스층 내에) 트랜지스터와 같은 활성 디바이스들을 포함할 수 있다.
[0004] RF 트랜지스터들은, 큰 신호 바이어스 전압에서 바이어싱되고 그리고 신호 전압에 따라 바이어스 전압으로부터 변하는 신호들에서 동작한다. 두 값들 모두 급격히 변할 수 있다. 그 결과, 스위치들은 반도체 디바이스를 통해 전파하는 전자기적 노이즈(105)를 생성한다. 특히, 전자기적 노이즈는 기판(101)과 상호작용하여 신호 전압에 있어서의 비선형적 왜곡들을 초래한다.
[0005] 개시된 방법은 반도체 온 절연체 웨이퍼(semiconductor on insulator wafer)의 활성층 내에 무선 주파수 필드 효과 트랜지스터를 형성하는 단계를 포함한다. 반도체 온 절연체 웨이퍼는 매립된 절연체 측 및 활성층 측을 갖는다. 이 방법은 반도체 온 절연체 웨이퍼의 활성층 측에 제 2 웨이퍼를 본딩하는 단계를 더 포함한다. 방법은 반도체 디바이스에 대한 차폐층을 형성하는 단계를 더 포함한다. 차폐층은 전기적으로 도전성인 재료를 포함한다. 방법은 무선 주파수 컴포넌트를 포함하는 회로에 무선 주파수 필드 효과 트랜지스터를 커플링하는 단계를 더 포함한다. 방법은 무선 주파수 필드 효과 트랜지스터, 무선 주파수 컴포넌트, 및 차폐층을 다이에 싱귤레이팅하는 단계를 더 포함한다. 차폐층은 무선 주파수 컴포넌트의 기판과 무선 주파수 필드 효과 트랜지스터 사이에 위치된다.
[0006] 다른 개시된 방법은, 반도체 온 절연체 웨이퍼의 활성층에 제 2 웨이퍼를 본딩하기 전에 제 2 웨이퍼 내에 무선 주파수 컴포넌트를 형성하는 단계를 포함한다. 다른 개시된 방법은, 반도체 온 절연체 웨이퍼의 기판의 적어도 일부를 제거하는 단계를 포함한다. 방법은 또한, 기판의 일부를 제거한 후 반도체 온 절연체 웨이퍼의 매립된 절연체 측에 무선 주파수 컴포넌트를 형성하는 단계를 포함한다. 다른 개시된 방법은, 반도체 온 절연체 웨이퍼의 기판의 적어도 일부를 제거하는 단계를 포함한다. 방법은 또한, 기판의 일부를 제거한 후 반도체 온 절연체 웨이퍼의 매립된 절연체 측에 제 3 웨이퍼를 본딩하는 단계를 포함한다. 방법은 또한, 반도체 온 절연체 웨이퍼의 활성층에 제 3 웨이퍼를 본딩하기 전에 제 3 웨이퍼 내에 무선 주파수 컴포넌트를 형성하는 단계를 포함한다.
[0007] 차폐층은 금속일 수 있다. 차폐층은 미리결정된 기공 크기를 갖는 패턴을 가질 수 있다. 패턴은 메쉬 패턴일 수 있다. 기공 크기는, 무선 주파수 필드 효과 트랜지스터가 프로세싱하도록 정격된(rated) 신호들의 파장의 10% 아래로 설정될 수 있다. 차폐층은 활성 바이어스 전압 생성기에 커플링될 수 있다. 활성 바이어스 전압 생성기는, 무선 주파수 필드 효과 트랜지스터에 제공되는 큰 신호 바이어스 신호를 추적하는 바이어스 전압을 차폐층에 제공할 수 있다.
[0008] 무선 주파수 컴포넌트는, 무선 주파수 필드 효과 트랜지스터 및 무선 주파수 컴포넌트를 포함하는 무선 주파수 시스템의 더 긴밀한 통합을 허용한다. 무선 주파수 컴포넌트는, 집적 수동형 디바이스, 음향 필터, 결정 필터, MEMS(micro-electro-mechanical system), 일반적으로 디지털 로직 블록과 같은 다른 트랜지스터들의 블록, 또는 임의의 다른 무선 주파수 시스템 컴포넌트일 수 있다.
[0009] 도 1은 종래 기술에 따른 고주파수 SOI 디바이스를 예시한다.
[0010] 도 2는 본 발명의 일 실시예에 따라 차폐층을 갖는 반도체 디바이스를 형성하기 위한 방법들의 흐름도를 예시한다.
[0011] 도 3a 및 3b는 본 발명의 실시예에 따라 도 2의 특정 방법들에 따른 생산의 다양한 스테이지들에서의 반도체 디바이스들의 블록도 단면을 예시한다.
[0012] 도 4는 본 발명의 실시예에 따라 차폐층이 차단하는 전자기파 간섭의 파장에 대한 기공 크기의 관계 및 차폐층 내의 기공 패턴들을 예시한다.
[0013] 도 5는 본 발명의 실시예에 따른 도 6의 특정 방법들에 따라 제조된 반도체 디바이스의 블록도 단면을 예시한다.
[0014] 도 6은 본 발명의 일 실시예에 따라 층 트랜스퍼 웨이퍼의 매립된 절연체 측에 구축되는 집적 RF 컴포넌트 및 차폐층을 갖는 반도체 디바이스를 형성하기 위한 방법들의 흐름도를 예시한다.
[0015] 도 7은 본 발명의 실시예에 따른 도 8의 특정 방법들에 따라 제조되는 반도체 디바이스의 블록도 단면을 예시한다.
[0016] 도 8은 본 발명의 일 실시예에 따라 층 트랜스퍼 웨이퍼의 매립된 절연체 측에 구축되는 집적 RF 컴포넌트 및 차폐층을 갖는 반도체 디바이스를 형성하기 위한 방법들의 흐름도를 예시한다.
[0017] 도 9는 본 발명의 실시예에 따른 도 10의 특정 방법들에 따라 제조되는 반도체 디바이스의 블록도 단면을 예시한다.
[0018] 도 10은 본 발명의 일 실시예에 따라 층 트랜스퍼 웨이퍼의 매립된 절연체 측에 구축되는 집적 RF 컴포넌트 및 차폐층을 갖는 반도체 디바이스를 형성하기 위한 방법들의 흐름도를 예시한다.
[0019] 이제 개시된 발명의 실시예들에 대한 참조가 상세하게 행해질 것이며, 실시예들의 하나 또는 그 초과의 예시들이 첨부된 도면들에 예시된다. 각각의 예시는 본 기술의 제한으로서가 아닌 본 기술의 설명으로 제공된다. 사실상, 본 발명의 사상 및 범위로부터 벗어나지 않고 본 기술에서 변형들 및 변화들이 행해질 수 있음이 당업자들에게 명백하게 될 것이다. 예를 들어, 일 실시예의 일부로서 예시되거나 또는 설명된 특징들은 또 다른 실시예를 산출하도록 다른 실시예와 함께 사용될 수 있다. 따라서, 본 청구대상은 첨부된 청구항들 및 그 등가물들의 범위 내로 모든 이러한 변형들 및 변화들을 커버하는 것으로 의도된다.
[0020] RF(radio frequency) 스위치들은 현대의 집적 회로 디자인에 대한 어려운 통합 도전과제를 제시한다. RF 스위치들이 RF 시스템에서 신호 프로세서들로서 적절하게 동작하기 위해서는, 각각의 스위치에 대한 입력 및 출력 전압들이 선형 관계를 유지할 필요가 있다. 현대의 RF 시스템들, 및 실제로 거의 모든 현대의 통신 시스템들은, 선형 에러 감소 및 노이즈 소거 시스템들뿐만 아니라 선형 디코딩 및 인코딩 시스템들 모두에 의존한다. 신호 경로의 어디에나 비선형성들이 도입되면, 이 신호는 노이즈 또는 부적절한 인코딩 및 디코딩에 의해 해소불가하게(irreconcilably) 손상될 수 있다. 불행히도, 비용 관점에서 RF 스위치들과 유리하게 통합될 수 있는 수많은 회로 컴포넌트들은 스위치들의 선형성에 해로운 영향을 주는 잠재성을 갖는다. 일반적으로, RF 컴포넌트들, 이를테면, 집적 수동형 디바이스들, 음향 필터들, 결정 필터들, MEMS(micro-electro-mechanical systems), 및 다른 트랜지스터들의 블록들, 이를테면, 디지털 로직 블록들은 종종, 반도체 기판을 요구하거나, 또는 반도체 기판 없이는 상업적으로 실현될 수 없을 것이다. 그러나, 반도체 기판과 RF 스위치들 상의 바이어스 전압들 및 RF 전압들의 상호작용은 비선형적 왜곡의 높은 가능성을 창출한다. 따라서, RF 스위치들을 RF 컴포넌트의 반도체 기판으로부터 차폐하면서 RF 스위치와 앞서 언급된 RF 컴포넌트들 중 임의의 컴포넌트를 통합시키는 것이 유익할 것이다.
통합된 RF 컴포넌트의 EMI 차폐
[0021] RF 스위치들과 반도체 기판 사이에 위치된 전기적으로 도전성인 재료의 층은, EMI(electromagnetic interference) 차폐층으로서 서빙할 수 있고, 이는 RF 스위치들 상의 바이어스 전압들 및 RF 전압들이 반도체 기판과 상호작용하는 것을 방지할 것이다. 개시된 상이한 방법들 및 시스템들은 집적 회로 내에 이러한 EMI 차폐층을 제공하도록 시도하고, 여기서 RF 스위치 및 다른 RF 컴포넌트 둘 다는 단일 집적 회로 내에 통합된다. 따라서, 이러한 방법들 및 시스템들은 RF 회로에 대한 원하는 레벨의 성능을 유지하면서 비용 효율적인 방식으로 이러한 다른 충돌 요소들을 통합하는 방식을 제공한다.
[0022] 반도체 디바이스를 형성하기 위한 방법들은 도 2 및 도 3a-b를 참조로 설명될 수 있다. 방법(200)은, RF FET(field effect transistor)가 SOI(semiconductor on insulator) 웨이퍼(301)의 활성층(300) 내에 형성되는 단계(201)로 시작한다. SOI 웨이퍼는 매립된 절연체 측(302) 및 활성층 측(303)을 갖는다. 활성층 측 및 매립된 층 측은 매립된 절연체(304) 및 활성층(300)의 인터페이스로부터의 그들의 상대적인 위치에 의해 정의된다. 매립된 절연체 측은 인터페이스로부터 매립된 절연체의 방향에 있는 한편, 활성층 측은 인터페이스로부터 활성층의 방향에 있다.
[0023] RF FET는 표준 트랜지스터 프로세싱을 사용하여 활성층(300) 내에 형성될 수 있다. 예컨대, RF FET는 CMOS(complementary metal-oxide-semiconductor) 프로세싱을 사용하여 생산될 수 있다. 활성층(300)을 형성하는 반도체 재료는 실리콘일 수 있다. 매립된 절연체(304)는 실리콘 이산화물일 수 있다. SOI 기판(305)은 비정질 실리콘일 수 있다. 대안적으로, SOI 기판(305) 및 매립된 절연체(304)는, SOI 웨이퍼(301)가 SOS(silicon on sapphire) 웨이퍼가 되도록, 알루미늄 산화물의 단일층일 수 있다. 기판은 또한 매립된 절연체 대신에 매립된 에칭 중지층을 가질 수 있다. 에칭 중지부는 기판 재료의 고농도로 도핑된 영역일 수 있다. 이러한 상황들에서, 활성층은 에피택셜 실리콘을 포함할 수 있다. SOI 웨이퍼(301)는 매립된 절연체 아래에 트랩 풍부 층을 포함할 수 있다. 위의 배경 섹션에서 설명된 SOI 디바이스와 마찬가지로, 활성층(300)은 반도체 디바이스 내에 형성된 FET들의 채널들에 사용되는 실제 활성화된 반도체 재료에 더해 인터커넥트 층을 포함할 수 있다. 활성층(300)은 또한 활성층을 보호하기 위해 사용되는 패시베이션 및 절연의 추가층들을 포함할 수 있다.
[0024] 다음으로, 방법(200)은 단계(202 또는 203) 중 하나를 통해 계속할 수 있다. 단계(202)에서, 제 2 웨이퍼(306)는 SOI 웨이퍼(301)의 활성층 측(303)에 결합된다(bound). 도 3a에 도시된 바와 같이, 제 2 웨이퍼는 임시 핸들 웨이퍼 또는 RF 컴포넌트 웨이퍼 중 하나일 수 있다. 본딩은 SOI 웨이퍼(301)와 제 2 웨이퍼(306)의 세트들 사이에 그려진 도 3a의 하향 화살표들에 의해 예시된다. 사용된 본딩 방법은, 업계에서 사용되는 임의의 종류의 웨이퍼 본딩 프로세스, 이를테면, 직접 산화물-산화물 본드(융합 본드), 접착 본드, 양극 본드, 저온 유리 프릿 본드, 분자 본드, 정전 본드, 금속-금속 본드 등일 수 있다. 단계(203)에서, 반도체 디바이스에 대한 차폐층(307)이 형성된다. 차폐층은 전기적으로 도전성인 재료를 포함한다. 방법(200)이 단계(202)로 이동하기 전에 단계(203)로 진행하는 상황들에서, 차폐층이 본딩 프로세스에 사용될 수 있다. 예컨대, 단계(203)의 본딩 프로세스가 금속-금속 본드였다면, 차폐층은 본드를 위해 필요한 금속의 일부를 제공할 수 있다.
[0025] 방법(200)은 그후, RF FET가 RF 컴포넌트를 포함하는 회로에 커플링되는 단계(204)로 계속할 수 있다. RF 컴포넌트는, 단계(202)에서 제 2 웨이퍼(306)로서 서빙되었던 RF 웨이퍼가 되거나 또는, 단계(202)에서 핸들 웨이퍼가 SOI 웨이퍼에 결합된 후에 SOI 웨이퍼(301)에 결합되는 제 3 웨이퍼(308)가 될 수 있다. RF 컴포넌트 웨이퍼가 단계(202)에서 SOI 웨이퍼에 본딩되는 상황들에서, 결과 구조체는 차폐층이 SOI 웨이퍼의 활성층 측에 있는 구조체이다. 대조적으로, 핸들 웨이퍼가 단계(202)에서 SOI 웨이퍼에 본딩되는 상황들에서, 결과 구조체는 차폐층이 SOI 웨이퍼의 매립된 절연체 측에 있는 구조체이다. 이러한 2개의 접근방식들 사이의 다른 차이는, 하나의 접근방식에서는 RF FET가 RF 컴포넌트 웨이퍼 내의 회로에 전기적으로 커플링된 이후에 오리지널 SOI 기판(305)이 제거되는 한편, 다른 접근방식에서는 핸들 웨이퍼 기판(306)이 제거된다는 것이다. 이러한 재료의 제거는, 활성층 측(303) 및 매립된 절연체 측(302)으로 지향되는 상향 화살표들에 의해 도 3a에 예시된다. 도 3a에 예시된 디바이스들을 생성할 수 있는 상이한 통합 기법들은 이하에 더욱 상세하게 논의된다.
[0026] 방법(200)은, RF FET, RF 컴포넌트, 및 차폐층이 모두 하나의 다이에 싱귤레이팅되는 단계(205)로 계속될 수 있다. 결과적인 반도체 디바이스는 집적 RF FET 및 RF 컴포넌트를 포함하는데, 여기서 RF 컴포넌트에 대해 사용되는 기판은 RF FET에 인가되어 RF FET에 의해 동작되는 바이어스 전압들 및 RF 전압들에 비선형성들을 생성하는 것이 방지된다. RF 컴포넌트들의 예시들은 위에 제공되었지만, 도 2를 참조로 설명된 접근방식들로부터 특히 이점을 취하는 더욱 구체적인 예시들은 SAW, BAW, 및 FBAR 필터들을 포함한다.
[0027] 차폐층은 앞서 설명된 임의의 접근방식에서의 유리한 효과를 제공한다. 그러나, 차폐층은 또한, 시스템에 일정 수준의 기생 커패시턴스를 도입하여, 일부 경우들에서는 에너지가 접지로 션트되어 덜 효율적인 RF 디바이스를 초래할 것이다. 차폐층을 RF FET로부터 더 멀리 위치시키는 것은 이러한 해로운 부작용을 완화시키는데 도움이 된다. 도 3a에 예시된 바와 같이, 특정 이점들은, RF 컴포넌트 웨이퍼가 SOI 웨이퍼의 활성층 측(303)에 결합되는 접근방식들에 대해 발생된다. 특정 SOI 웨이퍼들의 매립된 절연체는 매우 얇고 - 수십 나노미터 정도 - , 활성층이 금속화 및 패시베이션의 비교적 두꺼운 층들을 포함할 수 있기 때문에, RF 컴포넌트 웨이퍼가 SOI 웨이퍼의 활성층 측에 결합될 때, RF 컴포넌트와 RF 디바이스들 사이에 더 먼 거리가 제공된다. RF FET들이 매립된 절연체와 활성층의 인터페이스에 형성되기 때문에, 활성층의 전체 나머지 두께는 비교적 얇은 매립된 절연체와 비교하여 이러한 상황들에서 RF 컴포넌트와 RF 스위치 사이에 있다.
차폐층
[0028] 차폐층은, 전기적으로 도전성인 재료를 포함하고, RF 컴포넌트 웨이퍼의 기판과 바이어스 및 RF 전압들의 상호작용에 의해 야기되는 전자기적 간섭으로부터 RF FET를 차단하거나 또는 보호하도록 서빙한다. 바이어스 및 RF 전압들은 둘 다 비교적 큰 진폭 스윙들 및 주파수들을 가지므로, 전자기적 간섭의 영향들을 방지하거나 또는 완화시키는 관점에서 그 전압들이 특히 문제가 된다. 그러나, 차폐층은 에너지 신호에 대한 대안적인 경로를 제공하도록 서빙하는데, 이는 그렇지 않았다면 RF 컴포넌트 웨이퍼 기판의 기판과 유해하게 상호작용했을 것이다. 차폐층은 RF FET로부터 전기적으로 절연되고, 선택적으로는 RF FET가 형성되는 SOI 웨이퍼의 전체 활성층으로부터 전기적으로 절연될 수 있다.
[0029] 차폐층은, 다양한 재료들을 포함할 수 있고, 반도체 디바이스를 제조하는 프로세스 내의 다양한 스테이지들에서 형성될 수 있다. 재료들의 선택은 층이 형성되는 시점에 의해 영향을 받을 것이다. 일반적으로, 차폐층은 임의의 전기적으로 도전성인 재료로 이루어질 수 있다. 차폐층은, 구리, 텅스텐, 또는 몰리브덴과 같은 순수 금속; 티타늄 질화물과 같은 금속 합금; 텅스텐 실리사이드와 같은 금속 실리사이드; 또는 실리콘과 같은 도핑된 반도체일 수 있다.
[0030] 차폐층은 SOI 웨이퍼의 인터커넥트 금속화에서 형성될 수 있다. SOI 웨이퍼의 인터커넥트 층은 일반적으로, RF 스위치들이 형성되는 활성층 위에 인터커넥트 금속화가 존재하기 때문에, SOI 웨이퍼의 상단측이 RF 컴포넌트에 결합되는 임의의 상황에서 차폐층을 형성하는데 사용될 수 있다. RF 컴포넌트가 별도의 웨이퍼에 형성되는 접근방식들에서, 차폐층은 또한 RF 컴포넌트 웨이퍼의 인터커넥트 금속화 내에 형성될 수 있다. 차폐층을 생성하는데 사용되는 인터커넥트 층 내의 금속화의 층은, 웨이퍼가 제조되었던 프로세스에 대한 상단 금속일 수 있다. 일반적으로, 최종 디바이스의 RF 컴포넌트가 SOI 웨이퍼의 활성층 측에 있을 때, 웨이퍼가 RF 스위치들 위의 SOI 웨이퍼 내의 어딘가에서 프로세싱되는 동안 차폐층이 형성될 수 있다. 프로세스의 전술한 부분들은 통상적으로 반도체 제조 프로세스의 라인의 중간 또는 라인 부분들의 후방 말단으로 지칭된다.
[0031] 차폐층은 SOI 웨이퍼의 표면상에 증착된 재료의 층에 의해 형성될 수 있다. 예컨대, 차폐층은 SOI 웨이퍼의 매립된 절연체 측 상에 증착된 도전성인 재료의 층을 포함할 수 있다. 이러한 접근방식들에서, 차폐층은 아래 설명된 바와 같이 SOI 웨이퍼 상에서 다양한 재료들의 증착을 통한 SOI 웨이퍼 상에서의 RF 컴포넌트의 형성을 위해 베이스 층으로서 서빙할 수 있다. 다른 예로서, 차폐층은 SOI 웨이퍼의 활성층 측 위에 증착된 도전성인 재료의 층을 포함할 수 있다. 이러한 접근방식들에서, SOI 웨이퍼의 활성층 측은, SOI 웨이퍼의 인터커넥트 금속화 사이에 단락들이 형성되는 것을 방지하기 위해 차폐층의 형성 이전에 몇몇 종류의 절연체 또는 패시베이션에 의해 커버될 필요가 있을 것이다. RF 컴포넌트가 별도의 웨이퍼에 형성되는 접근방식들에서, 차폐층은 또한 RF 컴포넌트 웨이퍼의 표면상에 증착되는 재료의 층에 의해 형성될 수 있다. 다른 예로서, 차폐층은 SOI 웨이퍼의 매립된 절연체 측 상의 층-트랜스퍼-후 금속화의 사용을 통해 형성될 수 있다. 이러한 접근방식은 특히, 차폐층을 형성하는데 필요한 추가적인 프로세싱 단계들이 무시될 것이기 때문에 층-트랜스퍼-후 금속화를 사용하여 신호들이 라우팅되었던 상황들에 적응될 것이다.
[0032] 차폐층은 본딩 프로세스에 활용될 수 있다. 예컨대, 차폐층은, 금속일 수 있고, 2개의 웨이퍼들 사이의 금속-금속 본드를 위한 콘택 표면을 제공할 수 있다. 이를 달성하기 위해, 차폐층은, 또한 디바이스에 대한 최종 차폐층이 이들 층들 모두의 융합된 조합이도록, 본딩 이전에 양 웨이퍼들 상에 도전성인 재료의 층의 증착을 통해 형성될 수 있다.
[0033] 차폐층은 다양한 패턴들을 취할 수 있다. 예컨대, 차폐층은, 중실층(solid layer)일 필요는 없으며 불규칙적인 또는 규칙적인 위치들에 기공들을 포함할 수 있다. 이러한 패턴들은 전자기 에너지로부터 RF 컴포넌트의 기판을 차단하기 위한 자체 능력과 관련하여 차폐층의 효력을 유지하는 것과 동시에 차폐층의 기생 커패시턴스를 유리하게 감소시킬 수 있다. 예컨대, 차폐층은 원형 또는 사변형 형상의 균등하게 이격된 기공들을 갖는 메쉬를 포함할 수 있다. 사변형 기공들은 그리드로서 놓인 금속화의 스트립들을 교차시킴으로써 형성될 수 있다. 이에 더해, 차폐층은 전기 도관들이 차폐층을 통과하기 위한 갭들을 포함할 수 있다. 차폐층이 RF 컴포넌트의 기판으로부터 RF 스위치를 차폐하는데 사용되지만 차폐층은 오직 이들 2개의 회로 엘리먼트들이 집적되는 이유로 필요하기 때문에, 차폐층은 이들 2개의 엘리먼트들 사이의 전기적 연결이 방지되는 경우에는 유용하지 않을 것이다. 그러나, 전기 도관들이 차폐의 어느 한 측의 회로 엘리먼트들에 연결하게 하는 허용에 대해 차폐층의 효력을 밸런싱하기 위해, 도관들에 대한 갭들은 차폐층의 미리결정된 패턴 내에 적합하도록 설계될 수 있다. 예컨대, 도관들은 차폐층의 기생 커패시턴스를 제한하기 위해 이미 사용되었던 차폐층의 기공들을 통해 형성될 수 있다. 다른 예로서, 도관들은 RF 스위치의 바로 근처에서 제거되었던 패턴으로 형성될 수 있다. RF 스위치는 SOI 웨이퍼의 중심 부분에 위치될 수 있는 반면, 도관은 SOI 웨이퍼의 주변에 걸쳐 도관이 정렬되었다.
[0034] 도 4는 전자기 파형들(402)을 차단하는데 사용되는 차폐층들을 갖는 차폐층들(400 및 401)을 예시한다. 차폐층(400)은 균등하게 이격된 원형 기공들(403)의 패턴을 나타낸다. 차폐층(401)은 균등하게 이격된 정사각형 기공들(404)의 패턴을 나타낸다. 패턴의 규칙성은 필수적인 것은 아니며 오직 예시적인 목적으로만 포함된다. 원형 기공들(403)의 기공 크기는 기공들의 반경에 의해 설정된다. 정사각형 기공들(404)의 기공 크기는 정사각형의 대각선에 의해 설정된다. 이전에 언급된 바와 같이, 차폐층의 효력은 기공들의 크기 및 패턴을 제어함으로써 차폐층의 기생 커패시턴스를 감소시키면서 유지될 수 있다.
[0035] 기공 크기에 관련한 차폐층의 효력은 차폐되는 전자기 간섭의 빈도에 의해 설정된다. 결국, 전자기 간섭의 빈도는 RF 스위치가 on으로 동작하는 RF 신호 전압들 및 바이어스 전압들의 주파수에 의해 설정된다. GHz 범위에 있는 통상적인 RF 주파수들에서, 대략 수 미크론의 기공 크기들을 갖는 기공들은 기생 커패시턴스를 감소시키면서 전자기 에너지로부터 기판을 여전히 효율적으로 차단할 수 있다. 반도체 디바이스를 통해 전파하는 전자기 간섭의 맥락에서, 파장은 이하의 식에 따라 표현될 수 있다.
Figure pct00001
[0036] 이 식에서, λ는 파장이고, c는 빛의 속도이고, n은 신호를 전파하는 재료의 굴절률이며, f는 주파수이다. 실리콘 이산화물의 상대 굴절률은 약 3.9이다. 그래서, 실리콘 이산화물에서 1GHz 파형의 파장은 약 7.5cm이다. 개구(aperture)에 의해 제공되는 감쇠량은 이하의 식으로 계산된다.
Figure pct00002
[0037] 이 식에서, A는 감쇠이고, λ는 파장이고, 개구 크기는 s이다. 이 식에 따라, 감쇠되는 신호의 파장의 1/10인 오프닝(opening)의 감쇠량은 14 데시벨이다. 감쇠되는 신호의 파장의 1/1000인 오프닝은 54 데시벨의 감쇠량을 제공한다. 따라서, 7.5cm 파장과 비교하여 7.5μm 오프닝은 54 데시벨의 감쇠량을 제공한다. 따라서, 요구되는 감쇠량은 차폐층 패턴에 대해 허용가능한 최대 기공 크기를 결정하는데 사용될 수 있다. 일반적으로, 차폐층 내 기공들의 크기와 파장 사이의 10% 비율은 대부분의 RF 애플리케이션들에 대한 적당한 성능 지수를 제공할 것이다. 그러나, 정확한 비율은 반도체 디바이스가 일부분인 전체 RF 시스템에 대한 요건들에 의존한다.
[0038] 차폐층의 효력은 또한 활성 바이어스를 차폐층에 도입함으로써 강화될 수 있다. 차폐층이 설정 전압에 의해 바이어싱될 수 있지만, 특정 이점들은 RF 스위치와 동일한 큰 신호 전위에 의해 차폐가 구동되는 접근방식들에 발생된다. 이를 달성하기 위해, 이전에 개시된 반도체 디바이스를 제조하는 방법들은 활성 바이어스 전압 생성기를 포함하는 회로에 차폐층을 커플링하는 단계에 의해 증강될 수 있다. 활성 바이어스 전압 생성기는, RF 스위치에 제공되는 큰 신호 바이어스 신호를 추적하는 바이어스 전압을 차폐층에 제공할 수 있다. RF 스위치 및 차폐층에 인가되는 바이어스 전압들이 동위상으로 유지되면, 차폐층과 RF 스위치 사이의 기생 커패시턴스는 제거될 것이다. 그 결과, 차폐층과 RF 컴포넌트 기판 사이에 생성되는 임의의 비선형성들은 여전히 접지에 무해하게 션트될 것이지만, RF 스위치에 대한 기생 커패시턴스에 있어서의 어떠한 증가도 존재하지 않을 것이다. 사실상, 몇몇 경우들에서, 구동되는 차폐의 사용은 어떠한 차폐층도 도입되지 않았던 것과 비교하여 반도체 디바이스에서의 전체 기생 커패시턴스를 감소시킬 수 있다.
통합 기법들
[0039] 다양한 통합 기법들은 도 2 및 도 3a-b와 관련하여 논의되는 방법들과 조합되어 적용될 수 있다. 이러한 기법들 중 몇몇은 도 5-10을 참조하여 설명될 수 있다. 이러한 특정 접근방식들은 본 개시내용의 전체 범위를 포괄하지 않는다. 특히, 도 5, 7 및 9에서의 반도체 디바이스들의 블록도들은 RF 스위치와 음향 필터의 통합에 관한 것이지만, 본 개시내용의 통합 기법들은 RF 스위치와 임의의 RF 컴포넌트의 통합에 적용될 수 있다.
[0040] 반도체 디바이스 내 RF 컴포넌트와 RF 스위치를 통합시키기 위한 특정 접근방식은 도 5의 디바이스 단면도(500) 및 도 6의 방법(600)의 흐름도와 관련하여 설명될 수 있다. 방법(600)은 도 2를 참조로 설명된 단계들의 대부분을 포함하고, 방법(200)에 대한 관련 개시내용들이 대부분 방법(600)에 적용가능하다. 그러나, 도시된 바와 같이, 방법(600)은 단계(203)에서 차폐층의 형성 이전에 단계(202)에서 제 2 웨이퍼의 본딩을 실행한다. 단면도(500)과 관련하여, SOI 웨이퍼에 본딩된 제 2 웨이퍼는 핸들 웨이퍼(306)이다. 핸들 웨이퍼(306)는 SOI 웨이퍼의 활성층 측에 본딩된다. 핸들 웨이퍼는 대리인 도켓 번호 IOSEP009CIP4를 갖는 본 출원과 동일한 날짜에 출원된 U.S 특허 출원 제___/___,___호에 개시된 것과 같은 트랩 풍부 층을 포함할 수 있다. 그 개시내용은 본 명세서에 그 전체가 인용에 의해 포함된다. 이 단계 이후에, SOI 웨이퍼는 뒤집히고, SOI 웨이퍼의 기판은 단계(601)에서 화학적 에칭 또는 연삭 프로세스를 통해 적어도 부분적으로 제거된다. 결과 구조체는 단면(500)으로 예시된다. 활성층 및 매립된 절연체가 자신의 이전 기판으로부터 핸들 웨이퍼(새로운 기판으로서 효율적으로 서빙함)로 트랜스퍼되기 때문에, SOI 웨이퍼는 이제 층 트랜스퍼 웨이퍼로서 더욱 특정하여 지칭될 수 있다. 이 시점에서, 층 트랜스퍼 웨이퍼(301)는 핸들 웨이퍼(306)에 자체 활성층 상에서 본딩되고, 매립된 절연체층(304)의 일부들은 노출될 수 있다.
[0041] 방법(600)은 층 트랜스퍼 웨이퍼의 매립된 절연체 측 상에서의 차폐층 및 통합된 RF 컴포넌트의 구성으로 계속된다. 차폐층은 층 트랜스퍼 웨이퍼의 매립된 절연체 측 상에 증착될 수 있거나 또는 다른 수단들을 통해 형성될 수 있다. 도 5에 예시된 바와 같이, 차폐층(307)은 층 트랜스퍼 웨이퍼(301)의 후면측을 커버한다. 그러나, 차폐층은 오직 웨이퍼의 일부만을 커버할 수 있다. 또한, 도 5의 차폐층(307)은 매립된 절연체층(304) 상에 직접 형성된다. 그러나, 차폐층은 또한 SOI 웨이퍼에 대한 오리지널 기판층의 나머지 부분 상에 형성될 수 있거나, 또는 추가적인 유전체 층은 차폐층 이전에 SOI 웨이퍼의 매립된 절연체 측 상에 증착될 수 있다.
[0042] 방법(600)은 단계(602)에서 층 트랜스퍼 웨이퍼의 매립된 절연체 측 상에서의 통합된 RF 컴포넌트의 형성으로 계속된다. 도시된 바와 같이, RF 컴포넌트(501)는 기판(502) 및 캐비티(503)를 포함하는 FBAR 음향 필터이다. 그러나, RF 컴포넌트는 이전에 언급된 이러한 RF 컴포넌트들 중 일부일 수 있다. RF 컴포넌트는 층 트랜스퍼 웨이퍼의 매립된 절연체 측 상에 다수의 재료 층들의 증착, 에칭, 연삭, 확산, 및 도핑을 통해 수행될 수 있다. 핸들 웨이퍼(306)는 이 프로세스를 지원하는데 필요한 요구되는 안정성을 제공할 것이다.
[0043] 층 트랜스퍼 웨이퍼에 대한 원치않는 변형들이 방지됨에 따라서 단계(602)에서 구성되는 RF 컴포넌트가 저온 프로세스를 사용하여 구축되는 상황들에 대해 특정 이점들이 발생한다. 특히, 층 트랜스퍼 웨이퍼가 트랩 풍부 층을 포함한다면, 저온 프로세싱은 트랩들이 트랩 풍부 층으로부터 어닐링되는 것을 방지함으로써 트랩 풍부 층의 효력을 유지할 수 있다. 본 개시내용의 목적을 위해, 저온 프로세스는 400°C를 초과하지 않는 프로세스이다.
[0044] 반도체 디바이스 내 RF 컴포넌트와 RF 스위치를 통합시키기 위한 특정 접근방식은 도 7의 디바이스 단면도(700) 및 도 8의 방법(800)의 흐름도와 관련하여 설명될 수 있다. 방법(800)은 위의 방법(600)과 관련하여 설명된 것과 같이 단계들(201 및 202)과 일치하는 단계들(202 및 201)로 시작한다. 또한, 활성층(300) 및 매립된 절연체(304)는 단계(202)에서 본딩되었던 핸들 웨이퍼를 갖는 층 트랜스퍼 웨이퍼(301)를 포함하며, 핸들 웨이퍼는 대리인 도켓 번호 IOSEP009CIP4를 갖는 본 출원과 동일한 날짜에 출원된 U.S 특허 출원 제___/___,___호에 개시된 것과 같은 트랩 풍부 층을 포함할 수 있다. 방법(800)은, SOI 기판의 적어도 일부가 제거되는 단계(601)로 계속된다. 단면(500)과는 대조적으로, 단면(700)은 SOI 기판의 나머지 부분(701)을 예시한다. 그러나, 방법(800)은, 전체 기판이 또한 제거될 수 있기 때문에, 오직 SOI 기판의 일부만이 제거된 접근방식으로 한정되지 않는다.
[0045] 방법(800)은 무선 주파수 컴포넌트가 제 3 웨이퍼(702) 내에 형성되는 단계(801), 또는 차폐층이 전술한 바와 같이 반도체 디바이스에 대해 형성되는 단계(203)로 계속된다. 단면(700)에서, 제 3 웨이퍼(702)는 음향 디바이스(501)를 포함한다. 그러나, 제 3 웨이퍼(702)는 대신에 RF 컴포넌트를 포함할 수 있다. 방법(800)은, RF 컴포넌트가 제 3 웨이퍼 내에 형성된 후에 제 3 웨이퍼 위에 차폐층(307)이 증착될 수 있기 때문에, 또는 차폐층이 층 트랜스퍼 웨이퍼 상에 형성될 수 있기 때문에 어느 순서로든 실행될 수 있다(이 경우, 단계들(801 및 203)의 상대적 실행은 중요하지 않다). 차폐층은, SOI 웨이퍼의 매립된 절연체 측에 제 3 웨이퍼를 본딩하기 전에 제 3 웨이퍼 상에 형성된 도전성인 재료의 층을 포함할 수 있다. 이 경우, 단계(703)는 단계(203) 이전에 수행될 필요가 있을 것이다. 예시된 바와 같이, 차폐층(307)은 층 트랜스퍼 웨이퍼(301) 상에 형성되었고, 이로 인해 음향 디바이스(501)의 형성은 차폐층(307)의 형성 이전에 또는 이후에 실행되었을 수 있다.
[0046] 방법(800)은, 단계(601)에서 기판의 일부를 제거한 후 SOI 웨이퍼의 매립된 절연체 측에 제 3 웨이퍼가 본딩되는 단계(802)로 계속된다. 그 결과, 부분(701)과 같은 SOI 기판의 나머지 부분은 제 3 웨이퍼와 층 트랜스퍼 웨이퍼(301) 사이에 놓일 수 있다. 기판의 나머지 부분은 기판의 고농도로 도핑된 에칭 중지 영역일 수 있다. 그러나, 단계(802)는 단면(700)으로 한정되지 않고, 제 3 웨이퍼가 단계(802)에서 층 트랜스퍼 웨이퍼에 본딩되기 전에 전체 SOI 기판은 제거될 수 있다. 웨이퍼들은 단계(202)와 관련하여 위에 설명된 접근방식들 중 임의의 접근 방식을 사용하여 본딩될 수 있다. 특히, 이전에 언급된 바와 같이, 차폐층은, 차폐층이 2개의 웨이퍼들에 대한 금속-금속 본드에 활용되도록 본딩 이전에 층 트랜스퍼 웨이퍼 및 제 3 웨이퍼(702) 둘 다의 표면들 상에 부분적으로 형성될 수 있다. 본드 인터페이스가 이하에 논의될 것이지만, 전기 콘택들 또는 음향 디바이스 캐비티들이 정렬될 필요가 있는 상황들에서, 본딩 프로세스는 정밀한 정렬이 전혀 요구되지 않는 프로세스 보다 약간 더 비용이 들 수 있다. 예시된 바와 같이, SOI 웨이퍼의 기판에 형성되는 캐비티(704)는 음향 디바이스(501)와 정렬될 필요가 있을 것이다.
[0047] 그후, 방법(800)은 앞서 설명된 바와 같이 단계들(204 및 205)로 계속된다. 단계(800)에서, 204에서의 커플링 단계는, 2개의 웨이퍼들에 대한 콘택들이 정렬될 수 있고 웨이퍼들이 접촉되자마자 전기 연결이 형성될 수 있는 단계(802)의 일부로서 수행될 수 있다. 대안에서, TSV들 또는 다른 콘택들은, 웨이퍼들이 본딩된 후에, 활성층(300)의 RF 컴포넌트 기판(502)을 통해 에칭함으로써 형성될 필요가 있을 수 있다.
[0048] 반도체 디바이스 내에 RF 컴포넌트와 RF 스위치를 통합시키기 위한 특정 접근방식은 도 9의 디바이스 단면도(900) 및 도 10의 방법(1000)의 흐름도와 관련하여 설명될 수 있다. 방법(1000)은, 2개의 주요 차이점들을 제외하고, 방법(800)과 유사한 방식으로 진행한다. 첫째, SOI 기판(305)은 단계(202)의 실행 이전에 제거되지 않는다. 둘째, 제 2 웨이퍼(예시된 경우에서는, RF 컴포넌트 웨이퍼(306)임)는 매립된 절연체 측 대신에 SOI 웨이퍼(301)의 활성층 측에 본딩된다. 그 결과, RF 컴포넌트 웨이퍼와 SOI 웨이퍼 사이의 본드는 활성층(300)이 층 트랜스퍼되기 전에 형성되고, RF 컴포넌트 웨이퍼(306)는 층 트랜스퍼 활성층을 생성하기 위한 핸들 웨이퍼로서 효율적으로 서빙할 수 있다.
[0049] 방법(1000)에서의 단계(202)는 RF 컴포넌트 웨이퍼(306)를 SOI 웨이퍼(301)의 활성층 측에 본딩함으로써 실행된다. 이 본드는 SOI 웨이퍼(301)의 활성층 측에 증착된 본드층의 사용을 통해 수행될 수 있다. 본드층은 또한, 차폐층(307)의 일부를 포함할 수 있다. 차폐층은 또한 RF 컴포넌트 웨이퍼 상에 단독으로 형성될 수 있거나, 또는 단계(202)에 대한 금속-금속 본드를 용이하게 하기 위해 양 표면상에 형성될 수 있다. 그러나, 차폐층은 또한, 차폐층이 본딩 단계와 관련되지 않도록, 앞서 설명된 바와 같은 임의의 형태를 취할 수 있다. 예시된 바와 같이, 차폐층(307)은, RF 컴포넌트 웨이퍼(306)를 SOI 웨이퍼(301)에 본딩하기 전에 RF 컴포넌트 웨이퍼(306) 상에 형성된 도전성인 재료의 층을 포함한다. 방법(1000)은 또한, SOI 웨이퍼(301)가 RF 컴포넌트 웨이퍼(306)에 본딩된 이후에 SOI 기판(305)이 제거되는 추가적인 단계(1002)를 포함할 수 있다. 이 단계 동안, RF 컴포넌트 웨이퍼(306)는 층 트랜스퍼 활성층에 대한 핸들 웨이퍼로서 서빙할 것이다.
인터페이스 특징들
[0050] RF 컴포넌트 웨이퍼와 층 트랜스퍼 웨이퍼 사이의 인터페이스는 다양한 특징들을 취할 수 있다. 인터페이스는 또한, RF 컴포넌트가 층 트랜스퍼 웨이퍼 상에 구축되는 상황들에서 다양한 특징들을 나타낼 수 있다. 특히, 인터페이스는 RF FET를 RF 컴포넌트와 커플링하는 도전성 도관들에 대한 콘택들을 포함할 수 있다. RF 컴포넌트가 음향 디바이스인 상황들에서, 인터페이스는 또한 음향 디바이스에 대한 캐비티들을 포함할 수 있다. 이러한 캐비티들은, 기판의 일부가 제거된 후 제거된 기판의 나머지 부분에 형성될 수 있다. 차폐층이 인터페이스에 위치되는 상황들에서, 차폐층은 또한 본딩 프로세스 시의 그것의 관여, 인터페이스를 통한 전기 콘택들의 존재, 및 시스템 내에 있을 수 있는 임의의 음향 디바이스들에 대한 인터페이스에서의 캐비티들의 존재에 기반하여 다양한 특징들을 취할 수 있다.
[0051] 도 5를 참조로 논의된 접근방식들에서, 방법(600)의 단계(204)에서 RF 컴포넌트를 포함하는 회로에 RF FET를 커플링하는 단계가 다양한 방식들로 수행될 수 있다. 일 접근방식에서, 방법(600)에서의 단계(201)의 일부는 핸들 웨이퍼(306)의 본딩 이전에 SOI 웨이퍼(301)의 활성층 측으로부터 생성되는 TSV 콘택(504)의 생성을 수반할 것이다. TSV는 매립된 절연체층(304) 내에 위치되는 본딩 패드에서 또는 매립된 절연체층의 상단 또는 하단 표면에서 종료될 수 있다. TSV가 종료되는 곳과 상관없이, RF 컴포넌트가 구축됨에 따라 RF 컴포넌트(501)에 대한 전기적 접속이 행해질 수 있다. 이러한 접근방식들은 차폐층(307) 및 매립된 절연체(304)가 TSV를 노출시키기 위해 에칭되도록 요구될 수 있다. 이 에칭은 층 트랜스퍼 웨이퍼의 매립된 절연체 측으로부터 발생할 수 있다. 차폐층(304)은 단계(203)에서 콘택 주위에 형성될 수 있거나, 또는 단계(203) 이후에 매립된 절연체 측으로부터 에칭되어 단계(602) 동안 콘택을 형성할 수 있다. 매립된 절연체 측 또는 활성층 측으로부터의 에칭은, 매립된 절연체가 에칭될 때 형성되는 매립된 절연체의 굴착된 영역(excavated region)과 같이 에칭 동안 굴착되는 영역 내부로 도전성인 재료의 증착이 동반될 수 있다. RF FET가 이 콘택을 통해 RF 컴포넌트와 함께 회로에 커플링될 것이기 때문에, 차폐층은, 도관이 차폐층의 기공들을 통해 통과하게 하거나 또는 도관이 차폐층의 측방 범위 외부에 있는 디바이스의 영역을 통해 통과하게 함으로써 콘택으로부터 절연될 필요가 있을 것이다. 차폐층을 통해 도관이 통과하게 하는 기공은 도관과 차폐층 사이의 콘택을 방지하기 위해 절연체로 고리연결될 수 있다(ringed).
[0052] 도 7를 참조로 설명된 접근방식들에서, 방법(800)의 단계(204)에서 RF 컴포넌트를 포함하는 회로에 RF FET를 커플링하는 것은 다양한 방식들로 수행될 수 있다. 도 7을 참조로 논의된 접근방식들과 대조적으로, RF 컴포넌트 웨이퍼(702)는 또한 본딩 이전에 전기적 접촉을 형성하기 위해 준비될 필요가 있을 수 있다. RF 컴포넌트 웨이퍼(702)의 본딩 표면은 도관(703)과 커플링하기 위해 콘택 패드(705)를 포함하도록 프로세싱될 수 있다. 또한, 차폐층이 어느 하나의 웨이퍼 상에 형성되면, 차폐는 콘택을 노출시키기 위해 에칭될 필요가 있을 수 있거나, 또는 도 5를 참조로 위에 설명된 바와 같이 콘택들을 회피하는 패턴으로 증착될 필요가 있을 수 있다. 도관(703)은, 매립된 절연체 측으로부터의 프로세싱, 활성층 측으로부터의 프로세싱, 또는 도관(504)과 관련하여 설명된 바와 같이 이 둘의 조합을 통해 형성될 수 있다.
[0053] 도 7에 예시된 바와 같이, 도관은 또한, SOI 기판의 일부를 제거하면서 캐비티(704)가 형성되었던 상황들에서 SOI 기판(701)의 나머지 층을 통해 연장할 필요가 있을 수 있다. 도관의 이러한 부분은, SOI 웨이퍼(301)의 매립된 절연체 측으로부터 형성될 수 있고, 그리고 SOI 웨이퍼(301)의 활성층 측으로부터 이전에 형성되었던 TSV에 연결될 수 있다. 그러나, 도관의 두 부분들은 SOI 웨이퍼(301)의 매립된 절연체 측으로부터 형성될 수 있고, 활성층(300) 내에 형성된 랜딩 패드들에 접촉할 수 있다.
[0054] 단계(802)에서 수행되는 웨이퍼 본딩은 RF 컴포넌트 웨이퍼(702) 및 SOI 웨이퍼(301)의 피쳐들을 정렬할 필요가 있을 수 있다. 특히, 음향 디바이스에 대한 캐비티의 일부가 SOI 웨이퍼(301)의 기판 내에 형성된다면, 이 부분은 RF 컴포넌트 웨이퍼(702) 내의 RF 컴포넌트(501)와 정렬될 필요가 있을 것이다. 이에 더해, 두 웨이퍼들이 전기 콘택 패드들을 제공하기 위해 프로세싱되었다면, 이 패드들은 RF 스위치가 RF 컴포넌트 웨이퍼(702) 내의 회로에 커플링되는 것을 보장하기 위해 정렬될 필요가 있을 것이다. 대형 콘택 패드들이 사용된다면, 정렬 요건들은 다소 완화될 수 있다. 인터페이스 상에서 너무 많은 실면적을 차지하는 것을 회피하기 위해, 콘택 패드들은 활성층(300) 내에 그리고 기판(502) 내에 형성될 수 있고, 콘택은 웨이퍼들이 RF 컴포넌트 웨이퍼의 후면측을 통해 본딩된 이후에 형성될 수 있다.
[0055] 도 9를 참조로 설명된 접근방식들에서, 방법(1000)의 단계(204)에서 RF 컴포넌트를 포함하는 회로에 RF FET를 커플링하는 것은 다양한 방식들로 수행될 수 있다. RF 컴포넌트 웨이퍼(306)의 사전-본드 프로세싱은 도 7을 참조로 설명되는 접근방식들 중 임의의 접근방식에 따라 진행될 수 있다. 그러나, SOI 웨이퍼(301)에 사용되는 동일한 접근방식들은, 콘택들이 절연체의 활성층 측으로부터 형성될 필요가 있기 때문에, 일반적으로는 적용되지 않을 것이다. 다행히도, 매립된 절연체가 에칭될 필요가 없고, 콘택들은 활성층(300)의 인터커넥트 층의 일부로서 형성될 수 있거나 또는 활성층의 상단에 형성되는 RDL 재료일 수 있기 때문에, 이러한 종류의 콘택은 관리하기에 더 쉽다. 예시된 바와 같이, 차폐층(307)은 RF 컴포넌트 웨이퍼의 표면상에 전체적으로 형성되었으며, 콘택은 콘택들(902)을 통해 형성될 것이다. 차폐층이 어떤 웨이퍼에 형성되는지에 상관없이, 차폐층 패턴은 도관의 측방 범위 외부에 있을 필요가 있거나, 또는 도관은 위에 설명된 바와 같이 차폐층 내의 기공을 통해 통과할 필요가 있을 것이다.
[0056] 본 명세서가 본 발명의 특정 실시예들에 대해 상세하게 설명되지만, 당업자들은, 전술한 내용을 이해할 때, 이러한 실시예들에 대한 변경들, 변형들, 및 균등물들을 쉽게 인식할 수 있는 것으로 이해될 것이다. 본 발명에 대한 이러한 그리고 다른 변형들 및 변화들은, 첨부된 청구범위들에 더욱 구체적으로 설명된 본 발명의 사상 및 범위로부터 벗어나지 않고 당업자들에 의해 실행될 수 있다.

Claims (19)

  1. 반도체 디바이스를 형성하기 위한 방법으로서,
    반도체 온 절연체 웨이퍼의 활성층 내에 무선 주파수 필드 효과 트랜지스터를 형성하는 단계 ― 상기 반도체 온 절연체 웨이퍼는 매립된 절연체 측 및 활성층 측을 가짐 ―;
    상기 반도체 온 절연체 웨이퍼의 상기 활성층 측에 제 2 웨이퍼를 본딩하는 단계;
    상기 반도체 디바이스에 대한 차폐층을 형성하는 단계 ― 상기 차폐층은 전기적으로 도전성인 재료를 포함함 ―;
    무선 주파수 컴포넌트를 포함하는 회로에 상기 무선 주파수 필드 효과 트랜지스터를 커플링하는 단계; 및
    상기 무선 주파수 필드 효과 트랜지스터, 무선 주파수 컴포넌트, 및 상기 차폐층을 다이에 싱귤레이팅하는 단계를 포함하고,
    상기 차폐층은 상기 무선 주파수 컴포넌트의 기판과 상기 무선 주파수 필드 효과 트랜지스터 사이에 위치되고,
    상기 차폐층은, 금속을 포함하고, 기공 크기를 갖는 패턴을 갖고,
    상기 패턴의 상기 기공 크기는 상기 무선 주파수 필드 효과 트랜지스터가 프로세싱하도록 정격된(rated) 신호들의 파장의 10% 이하인,
    반도체 디바이스를 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 반도체 온 절연체 웨이퍼의 상기 활성층에 상기 제 2 웨이퍼를 본딩하기 전에 상기 제 2 웨이퍼 내에 상기 무선 주파수 컴포넌트를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 반도체 온 절연체 웨이퍼의 상기 기판의 적어도 일부를 제거하는 단계; 및
    상기 기판의 일부를 제거한 후 상기 반도체 온 절연체 웨이퍼의 매립된 절연체 측에 상기 무선 주파수 컴포넌트를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 반도체 온 절연체 웨이퍼의 상기 기판의 적어도 일부를 제거하는 단계;
    상기 기판의 일부를 제거한 후 상기 반도체 온 절연체 웨이퍼의 매립된 절연체 측에 제 3 웨이퍼를 본딩하는 단계; 및
    상기 반도체 온 절연체 웨이퍼의 상기 매립된 절연체 측에 상기 제 3 웨이퍼를 본딩하기 전에 상기 제 3 웨이퍼 내에 상기 무선 주파수 컴포넌트를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 기판의 일부를 제거하면서 무선 주파수 컴포넌트 캐비티를 형성하는 단계를 더 포함하고,
    상기 무선 주파수 컴포넌트는 상기 무선 주파수 컴포넌트 캐비티를 활용하고; 그리고
    상기 무선 주파수 컴포넌트는 음향 필터인,
    반도체 디바이스를 형성하기 위한 방법.
  6. 제 4 항에 있어서,
    상기 차폐층은, 상기 반도체 온 절연체 웨이퍼의 상기 매립된 절연체 측에 상기 제 3 웨이퍼를 본딩하기 전에 상기 제 3 웨이퍼 상에 형성된 금속의 층을 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    활성 바이어스 전압 생성기를 포함하는 제 2 회로에 상기 차폐층을 커플링하는 단계를 더 포함하고,
    상기 활성 바이어스 전압 생성기는, 상기 무선 주파수 필드 효과 트랜지스터에 제공되는 큰 신호 바이어스 신호를 추적하는 바이어스 전압을 상기 차폐층에 제공하는,
    반도체 디바이스를 형성하기 위한 방법.
  8. 반도체 디바이스를 형성하기 위한 방법으로서,
    반도체 온 절연체 웨이퍼의 활성층 내에 무선 주파수 필드 효과 트랜지스터를 형성하는 단계 ― 상기 반도체 온 절연체 웨이퍼는 매립된 절연체 측 및 활성층 측을 가짐 ―;
    상기 반도체 온 절연체 웨이퍼의 상기 활성층 측에 제 2 웨이퍼를 본딩하는 단계;
    상기 반도체 디바이스에 대한 차폐층을 형성하는 단계 ― 상기 차폐층은 도전성인 재료를 포함함 ―;
    무선 주파수 컴포넌트를 포함하는 회로에 상기 무선 주파수 필드 효과 트랜지스터를 커플링하는 단계;
    상기 무선 주파수 필드 효과 트랜지스터, 상기 무선 주파수 컴포넌트, 및 상기 차폐층을 다이에 싱귤레이팅하는 단계; 및
    상기 반도체 온 절연체 웨이퍼의 상기 활성층에 상기 제 2 웨이퍼를 본딩하기 전에 상기 제 2 웨이퍼 내에 무선 주파수 컴포넌트를 형성하는 단계를 포함하고,
    상기 차폐층은 상기 무선 주파수 컴포넌트의 기판과 상기 무선 주파수 필드 효과 트랜지스터 사이에 위치되고,
    상기 차폐층은, 금속을 포함하고, 기공 크기를 갖는 패턴을 갖고,
    상기 패턴의 상기 기공 크기는 상기 무선 주파수 필드 효과 트랜지스터가 프로세싱하도록 정격된 신호들의 파장의 10% 이하인,
    반도체 디바이스를 형성하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 반도체 온 절연체 웨이퍼 상에 무선 주파수 컴포넌트 캐비티를 형성하는 단계를 더 포함하고,
    상기 무선 주파수 컴포넌트는 상기 무선 주파수 컴포넌트 캐비티를 사용하는,
    반도체 디바이스를 형성하기 위한 방법.
  10. 제 8 항에 있어서,
    활성 바이어스 전압 생성기를 포함하는 제 2 회로에 상기 차폐층을 커플링하는 단계를 더 포함하고,
    상기 활성 바이어스 전압 생성기는, 상기 무선 주파수 필드 효과 트랜지스터에 제공되는 큰 신호 바이어스 신호를 추적하는 바이어스 전압을 상기 차폐층에 제공하는,
    반도체 디바이스를 형성하기 위한 방법.
  11. 제 8 항에 있어서,
    상기 차폐층은, 상기 반도체 온 절연체 웨이퍼의 상기 활성층에 상기 제 2 웨이퍼를 본딩하기 전에 상기 제 2 웨이퍼 상에 형성된 금속의 층을 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 차폐층은 메쉬 패턴을 갖는,
    반도체 디바이스를 형성하기 위한 방법.
  13. 제 8 항에 있어서,
    상기 차폐층은 상기 반도체 온 절연체 웨이퍼의 인터커넥트 층 내에 금속화의 층을 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  14. 반도체 디바이스를 형성하기 위한 방법으로서,
    반도체 온 절연체 웨이퍼의 활성층 내에 무선 주파수 필드 효과 트랜지스터를 형성하는 단계 ― 상기 반도체 온 절연체 웨이퍼는 매립된 절연체 측 및 활성층 측을 가짐 ―;
    상기 반도체 온 절연체 웨이퍼의 상기 활성층 측에 제 2 웨이퍼를 본딩하는 단계;
    상기 반도체 디바이스에 대한 차폐층을 형성하는 단계 ― 상기 차폐층은 도전성인 재료를 포함함 ―;
    상기 반도체 온 절연체 웨이퍼의 기판의 적어도 일부를 제거하는 단계; 및
    상기 기판의 일부를 제거한 후 상기 반도체 온 절연체 웨이퍼의 매립된 절연체 측에 무선 주파수 컴포넌트를 형성하는 단계;
    상기 무선 주파수 컴포넌트를 포함하는 회로에 상기 무선 주파수 필드 효과 트랜지스터를 커플링하는 단계; 및
    상기 무선 주파수 필드 효과 트랜지스터, 상기 무선 주파수 컴포넌트, 및 상기 차폐층을 다이에 싱귤레이팅하는 단계를 포함하고,
    상기 차폐층은 상기 무선 주파수 컴포넌트의 기판과 상기 무선 주파수 필드 효과 트랜지스터 사이에 위치되고,
    상기 차폐층은, 금속을 포함하고, 기공 크기를 갖고,
    상기 기공 크기는 상기 무선 주파수 필드 효과 트랜지스터가 프로세싱하도록 정격된 신호들의 파장의 10% 이하로 설정되는,
    반도체 디바이스를 형성하기 위한 방법.
  15. 제 14 항에 있어서,
    활성 바이어스 전압 생성기를 포함하는 제 2 회로에 상기 차폐층을 커플링하는 단계를 더 포함하고,
    상기 활성 바이어스 전압 생성기는, 상기 무선 주파수 필드 효과 트랜지스터에 제공되는 큰 신호 바이어스 신호를 추적하는 바이어스 전압을 상기 차폐층에 제공하는,
    반도체 디바이스를 형성하기 위한 방법.
  16. 제 14 항에 있어서,
    상기 차폐층은 상기 무선 주파수 컴포넌트를 형성하기 전에 상기 반도체 온 절연체 웨이퍼의 상기 매립된 절연체 측에 증착되는 금속의 층을 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  17. 제 14 항에 있어서,
    상기 무선 주파수 필드 효과 트랜지스터는 상기 매립된 절연체층의 굴착된 영역(excavated region) 내에 증착된 금속 전도체를 통해 상기 회로에 커플링되는,
    반도체 디바이스를 형성하기 위한 방법.
  18. 제 14 항에 있어서,
    상기 차폐층은, 상기 반도체 온 절연체 웨이퍼의 상기 활성층에 상기 제 2 웨이퍼를 본딩하기 전에 상기 제 2 웨이퍼 상에 형성된 금속의 층을 포함하는,
    반도체 디바이스를 형성하기 위한 방법.
  19. 제 14 항에 있어서,
    상기 차폐층은 메쉬 패턴을 갖는,
    반도체 디바이스를 형성하기 위한 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
US10062670B2 (en) 2016-04-18 2018-08-28 Skyworks Solutions, Inc. Radio frequency system-in-package with stacked clocking crystal
KR102629723B1 (ko) 2016-04-19 2024-01-30 스카이워크스 솔루션즈, 인코포레이티드 무선 주파수 모듈의 선택적 차폐
US9837302B1 (en) * 2016-08-26 2017-12-05 Qualcomm Incorporated Methods of forming a device having semiconductor devices on two sides of a buried dielectric layer
US20180068886A1 (en) * 2016-09-02 2018-03-08 Qualcomm Incorporated Porous semiconductor layer transfer for an integrated circuit structure
TWI907080B (zh) 2016-12-29 2025-12-01 美商天工方案公司 封裝模組、無線通信裝置及射頻信號傳輸方法
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
EP3460842B1 (en) * 2017-09-21 2022-03-16 IMEC vzw Shielding in an integrated circuit
CN111696961B (zh) * 2019-03-11 2022-04-12 联华电子股份有限公司 半导体结构及其制作方法
CN114679150B (zh) 2020-12-24 2025-08-19 联华电子股份有限公司 半导体元件结构及其制造方法
US12021003B2 (en) * 2021-08-12 2024-06-25 Marvell Asia Pte, Ltd. Semiconductor device package with semiconductive thermal pedestal
US20240030222A1 (en) * 2022-07-20 2024-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trapping layer for a radio frequency die and methods of formation

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306942A (en) 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
US5196920A (en) 1992-04-21 1993-03-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks
DE19716102C2 (de) 1997-04-17 2003-09-25 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung
US5898198A (en) * 1997-08-04 1999-04-27 Spectrian RF power device having voltage controlled linearity
US6310386B1 (en) 1998-12-17 2001-10-30 Philips Electronics North America Corp. High performance chip/package inductor integration
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6473314B1 (en) 2000-08-03 2002-10-29 Powerwave Technologies, Inc. RF power amplifier assembly employing multi-layer RF blocking filter
US6569754B2 (en) 2000-08-24 2003-05-27 The Regents Of The University Of Michigan Method for making a module including a microplatform
US6465280B1 (en) 2001-03-07 2002-10-15 Analog Devices, Inc. In-situ cap and method of fabricating same for an integrated circuit device
US6800918B2 (en) 2001-04-18 2004-10-05 Intel Corporation EMI and noise shielding for multi-metal layer high frequency integrated circuit processes
US6777774B2 (en) 2002-04-17 2004-08-17 Chartered Semiconductor Manufacturing Limited Low noise inductor using electrically floating high resistive and grounded low resistive patterned shield
GB2391694B (en) 2002-08-01 2006-03-01 Microsaic Systems Ltd Monolithic micro-engineered mass spectrometer
JP3846796B2 (ja) 2002-11-28 2006-11-15 三菱電機株式会社 半導体装置
WO2004061953A2 (en) 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
US7548205B2 (en) * 2003-07-15 2009-06-16 Farrokh Mohamadi Wafer scale antenna module with a backside connectivity
US7768405B2 (en) * 2003-12-12 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
KR100569590B1 (ko) 2003-12-30 2006-04-10 매그나칩 반도체 유한회사 고주파 반도체 장치 및 그 제조방법
JP2005353911A (ja) 2004-06-11 2005-12-22 Toshiba Corp 半導体装置
US7125785B2 (en) 2004-06-14 2006-10-24 International Business Machines Corporation Mixed orientation and mixed material semiconductor-on-insulator wafer
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
US20060255434A1 (en) 2005-05-12 2006-11-16 Yinon Degani Shielding noisy conductors in integrated passive devices
DE102005053765B4 (de) 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
US20100007444A1 (en) 2006-04-20 2010-01-14 Anis Nurashikin Nordin GHz Surface Acoustic Resonators in RF-CMOS
TW200741959A (en) 2006-04-20 2007-11-01 Min-Chang Dong A die and method fabricating the same
WO2007130471A2 (en) 2006-05-01 2007-11-15 The Charles Stark Draper Laboratory, Inc. Systems and methods for high density multi-component modules
US7446017B2 (en) 2006-05-31 2008-11-04 Freescale Semiconductor, Inc. Methods and apparatus for RF shielding in vertically-integrated semiconductor devices
US8212331B1 (en) 2006-10-02 2012-07-03 Newport Fab, Llc Method for fabricating a backside through-wafer via in a processed wafer and related structure
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
US8129266B2 (en) 2008-07-09 2012-03-06 Semiconductor Componenets Industries, LLC Method of forming a shielded semiconductor device and structure therefor
US8215986B1 (en) 2008-07-25 2012-07-10 Wallace Henry B Cable connection method priority
US7948064B2 (en) * 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
JP2010109269A (ja) 2008-10-31 2010-05-13 Panasonic Corp 半導体装置
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US20110073967A1 (en) 2009-08-28 2011-03-31 Analog Devices, Inc. Apparatus and method of forming a mems acoustic transducer with layer transfer processes
US8362599B2 (en) 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
US8193877B2 (en) * 2009-11-30 2012-06-05 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Duplexer with negative phase shifting circuit
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
SG189524A1 (en) * 2010-10-29 2013-05-31 Univ Griffith Electronic device in plastic
US8232173B2 (en) 2010-11-01 2012-07-31 International Business Machines Corporation Structure and design structure for high-Q value inductor and method of manufacturing the same
EP3734645B1 (en) * 2010-12-24 2025-09-10 Qualcomm Incorporated Trap rich layer for semiconductor devices
US20130001710A1 (en) * 2011-06-29 2013-01-03 Invensense, Inc. Process for a sealed mems device with a portion exposed to the environment
US8743553B2 (en) 2011-10-18 2014-06-03 Arctic Sand Technologies, Inc. Power converters with integrated capacitors
US8686543B2 (en) 2011-10-28 2014-04-01 Maxim Integrated Products, Inc. 3D chip package with shielded structures
US9496255B2 (en) * 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8648454B2 (en) 2012-02-14 2014-02-11 International Business Machines Corporation Wafer-scale package structures with integrated antennas
US9024369B2 (en) 2012-12-18 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shield structure and methods for BSI image sensors

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