KR20170055031A - 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이 - Google Patents

터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이 Download PDF

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Abstract

본 발명은 소스 영역의 하부에 소스 영역과 반대 타입이고 드레인 영역과 동일한 타입의 불순물로 하부 소스 영역을 형성하고, 하부 소스 영역과 드레인 영역 사이의 바디 영역 하부에 전위우물이 형성되도록 함으로써, MOSFET의 구조를 이용한 1T 디램 셀 소자와 같이 바디 영역에 전위우물을 가지면서, 동작은 TFET과 같이 할 수 있게 하는 터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이를 제공한다.

Description

터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이{CAPACITORLESS 1T DRAM CELL DEVICE USING TUNNELING FIELD EFFECT TRANSISTOR, FABRICATION METHOD THEREOF AND MEMORY ARRAY USING THE SAME}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 커패시터 없이 하나의 터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이에 관한 것이다.
현재 상용화된 일반적인 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터 (1T/1C)를 이용하여 1 비트의 정보를 기록하는 셀 소자로 구성되어, 미세화 과정에서 트랜지스터뿐만 아니라 커패시터도 미세화해야하는 어려움이 있어 고집적화에 한계가 있어 왔다.
그래서, 최근에는 커패시터 없이 하나의 트랜지스터만으로 1 비트의 정보를 저장할 수 있는 셀이 구현되는 1T 디램의 연구가 활발하게 진행되고 있다. 1T 디램 셀은 기존 1T/1C 디램 셀에 비하여 미세화가 쉽고, 동작속도가 빠르며 CMOS 공정에 통합되기 쉬우므로 생산비용을 감소시킬 수 있다는 장점을 가진다.
이러한 종래 1T 디램 셀 소자는, 도 1과 같이, 매몰산화막(2) 상에 플로팅 바디(30) 양측으로 바디와 반대 타입의 불순물이 고농도로 도핑된 소스/드레인(10)(40)이 형성되고, 바디(30) 상에 게이트 절연막(50)을 사이에 두고 게이트(60)가 형성되는 SOI MOSFET 구조를 이용함으로써, 소스와 드레인 도핑을 통해 고립된 플로팅 바디(30)에 자연스럽게 형성된 전위우물에 전하를 저장하는 구조로 구현이 되어왔다.
그러나, 도 1과 같은 종래 디램 셀 소자는 MOSFET의 구조 및 동작 원리를 이용하므로 디램 셀을 더욱 축소화하는데 기본적인 한계가 존재하며 온도의 증가에 따라 읽기전류와 유휴 상태의 누설 전류가 매우 많이 증가하게 되기 때문에 안정적인 동작이 어렵다는 한계가 존재한다.
한편, 논리 소자 분야에서는 MOSFET의 한계를 해결하고자, 도 2와 같이, 소스(20), 드레인(40)이 반대 타입의 불순물로 형성된 비대칭 구조의 터널링 전계효과 트랜지스터(TFET)가 광범위하게 연구되고 있다.
본 발명자는 TFET를 스위칭 소자에서 벗어나 1T 디램 셀 소자로 이용할 수 있음을 처음으로 제안하여 한국 특허 제10-1085155호를 받은 바 있다.
그러나, 상기 특허는 소스 또는 드레인 영역과 바디 영역 사이에 분리 반도체 영역을 삽입함으로써, 바디에 전위우물 형성이 가능하게 하는 것이어서, 분리 반도체 영역을 새로이 형성해야 하는 문제점이 있다. 또한, 상기 각 영역을 수직으로 적층시킬 경우 하나의 셀 소자가 4F2의 면적을 차지하도록 하여 고집적이 가능하게 한 장점은 있으나, 제조 공정이 용이하지 않은 단점이 있다.
이에, 본 발명은 통상의 TFET 제조공정에 따르면서도, 소스 영역의 하부에 드레인 영역과 같은 타입의 불순물로 도핑하여 바디 하부를 전위우물로 사용하는 구조를 제안함으로써, 종래 MOSFET 대신 TFET의 구조를 갖는 1T 디램 셀 소자로 대체하여 MOSFET의 셀 축소화의 한계점을 극복하고, MOSFET 보다 낮은 전압으로 동작이 가능하며, 밴드 대 밴드 터널링으로 고온에서도 안정적인 동작이 가능한 터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 1T 디램 셀 소자는 반도체 기판에 일정거리 떨어져 서로 반대 타입의 불순물로 도핑되어 형성된 소스 영역과 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에 채널이 형성되는 바디 영역; 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트; 상기 소스 영역의 하부에 상기 소스 영역과 반대 타입이고 상기 드레인 영역과 동일한 타입의 불순물로 도핑되어 형성된 하부 소스 영역; 상기 하부 소스 영역, 상기 바디 영역 및 상기 드레인 영역의 하부에 형성된 바닥 절연막; 및 상기 하부 소스 영역과 상기 드레인 영역 사이의 상기 바디 영역의 하부에서 전기적으로 고립되도록 형성된 전위우물을 포함하여 구성된 것을 특징으로 한다.
상기 소스 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고, 상기 하부 소스 영역 및 상기 드레인 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고, 상기 바디 영역은 상기 소스 영역보다 저농도로 도핑된 P형 불순물 저농도 도핑층(P 영역)인 것일 수 있고, 각각 반대의 도전형을 갖는 불순물로 도핑되어 형성될 수도 있다.
상기 전위우물은 상기 바디 영역 및 상기 드레인 영역의 양 측면에 형성된 측면 절연막 또는 상기 소스 영역, 상기 하부 소스 영역, 상기 바디 영역 및 상기 드레인 영역의 양 측면에 형성된 측면 절연막에 의하여 전기적으로 고립되도록 형성될 수 있다.
상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고, 상기 바닥 절연막은 상기 SOI 기판의 매몰 산화막인 것일 수 있다.
상기 게이트는 finFET, triple-gate 및 GAA(gate-all-around) 중 하나의 형상을 갖는 것일 수 있다.
본 발명에 의한 1T 디램 셀 소자의 제조방법은 반도체 기판을 식각하고 측면 절연막을 형성하여 액티브 영역을 정의하는 제 1 단계; 상기 액티브 영역 상에 게이트 절연막을 형성하는 제 2 단계; 상기 게이트 절연막 상에 게이트를 형성하는 제 3 단계; 상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 일 측만 열어 제 1 도전형을 갖는 불순물 주입으로 드레인 영역을 형성하는 제 4 단계; 및 상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 타 측만 열어 상기 제 1 도전형을 갖는 불순물 주입으로 하부 소스 영역 및 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 불순물 주입으로 소스 영역을 각각 주입에너지를 달리하며 형성하는 제 5 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고, 상기 제 1 단계에서 상기 반도체 기판의 식각 및 상기 측면 절연막의 형성은 상기 제 5 단계에서 상기 하부 소스 영역 및 상기 소스 영역을 제외하고 이웃 셀과 전기적으로 격리되도록 형성할 수 있다.
본 발명에 의한 메모리 어레이는 상기 1T 디램 셀 소자가 복수 개 배열된 것으로, 상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고, 상기 바닥 절연막은 상기 SOI 기판의 매몰 산화막이고, 상기 메모리 어레이의 일 측에 상기 SOI 기판의 하부 실리콘층에 전압을 인가하기 위한 백 바이어스 컨택 및 백 바이어스 라인이 형성되고, 상기 백 바이어스 라인을 통하여 상기 각 1T 디램 셀 소자의 전위우물을 제어하는 것을 특징으로 한다.
본 발명에 의한 메모리 어레이는 열 방향으로 배열된 상기 각 1T 디램 셀 소자의 게이트는 워드 라인으로 형성되고, 행 방향으로 배열된 상기 각 1T 디램 셀 소자의 드레인 영역은 컨택 플러그를 통하여 상기 워드 라인과 수직인 비트 라인에 연결되고, 상기 각 1T 디램 셀 소자의 소스 영역은 열 방향으로 상기 워드 라인과 나란하게 공통 소스 라인으로 형성된 것을 특징으로 한다.
상기 각 1T 디램 셀 소자의 하부 소스 영역은 열 방향으로 상기 워드 라인과 나란하게 일체의 도전성 라인으로 형성될 수 있고, 이를 통하여 상기 각 1T 디램 셀 소자의 전위우물을 제어할 수 있다.
본 발명은 소스 영역의 하부에 소스 영역과 반대 타입이고 드레인 영역과 동일한 타입의 불순물로 하부 소스 영역을 형성하고, 하부 소스 영역과 드레인 영역 사이의 바디 영역 하부에 전위우물이 형성되도록 함으로써, MOSFET의 구조를 이용한 1T 디램 셀 소자와 같이 바디 영역에 전위우물을 가지면서, 동작은 TFET과 같이 할 수 있게 되어, MOSFET의 셀 축소화의 한계점을 극복하고, MOSFET 보다 낮은 전압으로 동작이 가능하며, 밴드 대 밴드 터널링으로 고온에서도 안정적인 동작이 가능한 1T 디램 셀 소자의 구현이 가능하게 되었고, 제조공정도 통상의 TFET 공정을 이용할 수 있고, 어레이 배선도 간단히 할 수 있는 효과가 있다.
도 1은 종래 MOSFET을 이용한 1T 디램 셀 소자의 구조를 보여주는 단면도이다.
도 2는 종래 터널링 전계효과 트랜지스터(TFET)의 구조를 보여주는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 1T 디램 셀 소자의 구조를 보여주는 단면도이다.
도 4는 도 3의 실시 예에서 소스 영역, 하부 소스 영역, 바디 영역, 드레인 영역의 불순물 도전형을 반대로 한 경우를 보여주는 단면도이다.
도 5는 도 3의 실시 예에서 정보 저장 상태에 따른 전위우물에 쌓인 정공(홀)의 농도를 비교한 전기적 특성도이다.
도 6은 도 3의 실시 예에서 정보 저장 상태에 따른 전위우물에 축적된 정공의 농도에 따른 기판의 전위를 비교한 전기적 특성도이다.
도 7은 도 3의 실시 예에서 정보 저장 상태에 따른 채널 표면의 에너지 밴드도를 비교한 전기적 특성도이다.
도 8은 도 3의 실시 예에서 정보 저장 상태에 따른 채널 표면에서 전자의 밴드 대 밴드터널링 비(band-to-band tunneling rate)를 비교한 전기적 특성도이다.
도 9는 도 3의 실시 예에서 정보 저장 상태에 따른 유지(retention) 특성을 비교한 전기적 특성도이다.
도 10 내지 도 14는 도 3의 실시 예에 따른 1T 디램 셀 소자를 제조하기 위한 공정 단면도이다.
도 15는 도 3의 실시 예에 따른 1T 디램 셀 소자를 단위 셀로 하는 메모리 어레이의 일 예를 보여주는 레이아웃(layout)이다.
도 16은 도 15에서 AA'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이다.
도 17은 도 15에서 BB'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이다.
도 18은 도 15에서 CC'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이다.
도 19는 도 15에서 DD'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이다.
이하, 첨부한 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
본 발명의 일 실시 예에 따른 1T 디램 셀 소자는, 도 3과 같이, 반도체 기판(3)에 일정거리 떨어져 서로 반대 타입(극성)의 불순물로 도핑되어 형성된 소스 영역(20)과 드레인 영역(50); 상기 소스 영역과 상기 드레인 영역 사이에 채널이 형성되는 바디 영역(30); 상기 바디 영역 상에 게이트 절연막(50)을 사이에 두고 형성된 게이트(60); 상기 소스 영역(20)의 하부에 상기 소스 영역(20)과 반대 타입이고 상기 드레인 영역(40)과 동일한 타입의 불순물로 도핑되어 형성된 하부 소스 영역(10); 상기 하부 소스 영역(10), 상기 바디 영역(30) 및 상기 드레인 영역(40)의 하부에 형성된 바닥 절연막(2); 및 상기 하부 소스 영역(10)과 상기 드레인 영역(40) 사이의 상기 바디 영역(30)의 하부에서 전기적으로 고립되도록 형성된 전위우물(32)을 포함하여 구성된다.
본 발명의 핵심 기술적 사상은 소스 영역(20)의 하부에 소스 영역(20)과 반대 타입이고 드레인 영역(40)과 동일한 타입의 불순물로 하부 소스 영역(10)을 형성하고, 하부 소스 영역(10)과 드레인 영역(40) 사이의 바디 영역(30)의 하부에 전위우물(32)이 형성되도록 함으로써, 도 1의 MOSFET 구조를 이용한 1T 디램 셀 소자와 같이 바디 영역(30)에 고립된 전위우물(32)을 가지게 하면서, 동작은 도 2의 TFET와 같이 할 수 있게 하여, 양자의 장점을 살릴 수 있게 한 데에 있다.
도 3의 실시 예는 소스 영역(20)은 P형 불순물 고농도 도핑층(P+ 영역)이고, 하부 소스 영역(10) 및 드레인 영역(40)은 N형 불순물 고농도 도핑층(N+ 영역)이고, 바디 영역(30)은 소스 영역(20)보다 저농도로 도핑된 P형 불순물 저농도 도핑층(P 영역)으로 형성되어, N채널 TFET로 동작하는 1T 디램 셀 소자이다.
도 4의 실시 예는 도 3의 실시 예에서 각 영역의 도전형을 반대로 하여, 소스 영역(20')은 N형 불순물 고농도 도핑층(N+ 영역)이고, 하부 소스 영역(10')과 드레인 영역(40')은 P형 불순물 고농도 도핑층(P+ 영역)이고, 바디 영역(30')은 소스 영역(20')보다 저농도로 도핑된 N형 불순물 저농도 도핑층(N 영역)으로 형성되어, P채널 TFET로 동작하는 1T 디램 셀 소자로도 구현될 수 있음을 보여준다.
도 3 및 도 4의 실시 예를 포함한 본 명세서에서 설명되는 각 실시 예에서 바디 영역(30, 30')은 반도체 기판(3)에서 액티브 영역으로 정의된 영역 중에서 소스 영역(20, 20'), 하부 소스 영역(10, 10') 및 드레인 영역(40, 40')이 형성된 부분을 제외한 부분으로 정의되고, 상기 바디 영역(30, 30') 중 소스 영역(20, 20')과 드레인 영역(40, 40') 사이에는 상부 표면에 채널이 형성되도록 채널 영역(미도시)을 확보하고, 동시에 하부 소스 영역(10, 10') 및 드레인 영역(40, 40') 사이에는 바디 영역(30, 30')과의 접합(junction)에 생기는 공핍층(미도시)으로 고립된 전위우물(32, 32')을 형성하게 한다.
따라서, 도 3 및 도 4의 실시 예에서 바디 영역(30, 30')은, 특히 채널 영역 밑의 하부 영역은, 하부 소스 영역(10, 10') 및 드레인 영역(40, 40') 각각 사이의 접합으로 공핍층이 형성될 수 있으면 충분하므로, 진성 반도체 또는 소스 영역(20, 20')보다 훨씬 낮은 저농도로 도핑되어 형성될 수도 있다.
상기 반도체 기판(3)은, 도 3 및 도 4의 실시 예와 같이, SOI(Silicon-On-Insulator) 기판이 바람직하나, 이에 한정되지 않고 바닥 절연막(2) 상에 증착된 반도체 기판도 가능하다. SOI 기판은 잘 알려진 바와 같이, 도 16과 같이, 하부 실리콘층(1), 매몰 산화막(BOX, 2) 및 상부 실리콘층(3)으로 구성되므로, 상술한 소스 영역(20, 20'), 하부 소스 영역(10, 10'), 바디 영역(30, 30'), 전위우물(32, 32') 및 드레인 영역(40, 40')은 상부 실리콘층(3)에 형성될 수 있다.
상기 반도체 기판(3)을 SOI 기판으로 할 경우, 상기 바닥 절연막(2)은 SOI 기판의 매몰 산화막(2)으로 형성될 수 있다. 이때, 후술하는 바와 같이, SOI 기판의 하부 실리콘층(1)에 컨택을 하고 전압을 인가하여 전위우물(32, 32')을 제어할 수 있다. 하부 실리콘층(1)에 컨택을 하여 전위우물(32, 32')을 제어하는 일 예가 도 15 및 도 16의 점선 박스(B)에 도시되어 있다.
상기 바닥 절연막(2)은 바디 영역(30, 30')의 하부에만 있을 수 있으나, 도 3 및 도 4의 실시 예와 같이, 하부 소스 영역(10, 10')과 드레인 영역(40, 40')의 하부에도 형성됨이 공정상 바람직하다.
상기 전위우물(32, 32')은, 도 3 및 도 4에서 도시된 하부 소스 영역(10, 10'), 바닥 절연막(2) 및 드레인 영역(40, 40') 이외에, 도 3 또는 도 4의 단면도에 수직한 방향의 양 측면에 구비된 측면 절연막(도 18에서 91)으로 전기적으로 고립된다.
도 18은, 후술하는 바와 같이, 도 15에서 CC'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이고, 도 15는 도 3의 실시 예에 따른 1T 디램 셀 소자를 단위 셀(파선 영역: A)로 하는 메모리 어레이의 일 예를 보여주는 레이아웃(layout)이다.
도 16은 도 15에서 AA'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이고, 도 17은 도 15에서 BB'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이고, 도 19는 도 15에서 DD'선을 따라 수직하게 절단한 모습을 보여주는 어레이의 단면도이다.
도 16을 참조하면, 메모리 어레이의 단위 셀(A)은, 상술한 1T 디램 셀 소자의 실시 예에 의한 구조를 이루고 있음을 알 수 있다.
도 15 내지 도 19를 참조하면, 상술한 1T 디램 셀 소자(A)의 소스 영역(20), 하부 소스 영역(10), 바디 영역(30) 및 드레인 영역(40)의 양 측면(도 16의 단면도에 수직한 방향의 양 측면)에는 측면 절연막(91)이 형성되어, 이에 의하여 상기 전위우물(32, 32')이 상기 양 측면으로도 전기적으로 고립하게 된다.
상기 측면 절연막(91)은 메모리 어레이의 각 셀의 액티브 영역 정의시 형성될 수 있다.
후술하는 메모리 어레이의 실시 예에 따라, 상기 측면 절연막(91)은 각 셀의 바디 영역(30) 및 드레인 영역(40)의 양 측면에만 형성되고(미도시), 각 셀의 소스 영역(20) 및/또는 하부 소스 영역(10)은 도 14에서 열 방향(워드 라인 방향)으로 배열된 셀 들의 각 대응되는 영역과 전기적으로 연결되도록 구성될 수도 있다.
이 경우 각 1T 디램 셀 소자의 소스 영역(20)은 열 방향으로 워드 라인(60)과 나란하게 매립형 소스 라인(미도시)으로 형성할 수 있어, 도 16에 도시된 소스 라인(100) 및 소스 라인 컨택 플러그(84)를 별도로 형성할 필요가 없게 된다. 또한, 각 1T 디램 셀 소자의 하부 소스 영역(10)은 열 방향으로 워드 라인(60)과 나란하게 일체의 도전성 라인(미도시)으로 형성되어, 이 경우 상술한 SOI 기판의 하부 실리콘층(1) 대신 상기 도전성 라인으로 전압을 인가하여 전위우물(32)을 제어할 수도 있다.
상기 게이트(60)는 통상의 MOSFET이나 TFET 소자와 같이 finFET, triple-gate 및 GAA(gate-all-around) 중 하나의 형상으로 형성될 수 있다.
도 15 및 도 16을 참조하면, 도 3의 실시 예에 따른 1T 디램 셀 소자를 단위 셀(A)로 하는 메모리 어레이는 열 방향으로 배열된 각 1T 디램 셀 소자의 게이트(60)는 워드 라인으로 형성되고, 행 방향으로 배열된 각 1T 디램 셀 소자의 드레인 영역(40)은 컨택 플러그(82)를 통하여 워드 라인(60)과 수직인 비트 라인(200)에 연결되고, 각 1T 디램 셀 소자의 소스 영역(20)은 컨택 플러그(84)를 통해 워드 라인(60)과 나란하고 비트 라인(200)과는 수직인 소스 라인(100)에 연결되도록 배선될 수 있다.
그리고, 상기 메모리 어레이는 하나의 SOI 기판에 형성될 수 있고, 상술한 바와 같이, SOI 기판의 매몰 산화막(2)을 바닥 절연막으로 하고, 메모리 어레이의 일 측(B)에 SOI 기판의 하부 실리콘층(1)에 전압을 인가하기 위한 백 바이어스 컨택(86) 및 백 바이어스 라인(120)이 형성하여, 백 바이어스 라인(120)을 통하여 각 1T 디램 셀 소자의 전위우물(32)을 제어하도록 구성될 수 있다.
이때, 백 바이어스 컨택(86)은 SOI 기판의 후면인 하부 실리콘층(1)에 바로 할 수도 있으나, 도 16과 같이, 메모리 어레이의 일 측(B)에서 매몰 산화막(2)을 관통하도록 깊게 형성된 격리절연막(90)으로 둘러싸이고 하부 실리콘층(1)과 동일한 타입의 불순물(예컨대, P형 불순물) 고농도 도핑층(P+ 영역, 22)에 연결되도록 할 수 있다.
상기 백 바이어스 라인(120)이, 도 15 및 도 16과 같이, 소스 라인(100)과 나란하고, 비트 라인(200)과는 수직이게 형성할 경우에는, 소스 라인(100)과 백 바이어스 라인(120)이 비트 라인(200)과 층을 달리하여 배선(형성)되도록 하여야 하므로, 제 1 층간 절연막(92)과 제 2 층간 절연막(94)을 형성하여 층을 나누어 준다.
도 16의 실시 예에서는 각 1T 디램 셀 소자의 소스 영역(20)이 컨택 플러그(84)를 통해 소스 라인(100)과 연결하게 되므로, 이때 컨택 플러그(84)가 각 1T 디램 셀 소자의 게이트(워드 라인, 60)와 전기적으로 격리되기 위해, 각 1T 디램 셀 소자의 게이트(워드 라인, 60)의 양 측벽 및 상부에는 측벽 절연막(70)과 상부 절연막(72)이 형성된 구조를 갖게 된다.
또한, 도 15 내지 도 19를 참조하면, 각 1T 디램 셀 소자(A)의 소스 영역(20), 하부 소스 영역(10), 바디 영역(30) 및 드레인 영역(40)의 양 측면(도 16의 단면도에 수직한 방향의 양 측면)에는, 상술한 바와 같이, 측면 절연막(91)이 형성되어, 이에 의하여 각 1T 디램 셀 소자(A)의 전위우물(32)이 상기 양 측면으로도 전기적으로 고립하게 된다.
도면에는 첨부되지 않았으나, 본 발명의 1T 디램 셀 소자를 단위 셀(A)로 하는 다른 메모리 어레이의 실시 예로, 상술한 바와 같이, 각 1T 디램 셀 소자의 소스 영역(20)은 열 방향으로 워드 라인(60)과 나란하게 매립형 소스 라인(미도시)으로 형성될 수 있다. 이 경우, 도 16에 도시된 소스 컨택 플러그(84) 및 소스 라인(100)을 별도 형성할 필요가 없고, 나아가 어레이의 일 측(B)에 형성된 백 바이어스 라인(120)도 컨택 플러그(86) 없이 고농도 도핑층(P+ 영역, 22)을 백 바이어스 라인으로 형성할 경우에는 제 1 층간 절연막(92), 게이트(워드 라인, 60)의 측벽 절연막(70)과 상부 절연막(72) 형성 등의 공정을 줄일 수 있는 장점이 있게 된다.
후자의 실시 예에서, 상기 각 1T 디램 셀 소자의 하부 소스 영역(10)도 열 방향으로 워드 라인(60)과 나란하게 일체의 도전성 라인(미도시)으로 형성할 수 있고, 상기 도전성 라인을 통하여 각 1T 디램 셀 소자(A)의 전위우물(32)을 제어할 수 있게 구성할 수도 있다.
이하, 도 3 및 도 16을 참조하여, 본 발명의 1T 디램 셀 소자의 기본적인 동작원리에 대하여 간단히 설명한다.
기본적인 동작원리는 바디 영역(30)의 고립된 전위우물(32)에 저장된 전하량에 따라 채널 표면의 전위를 변화시켜 읽기 동작시 흐르는 드레인의 전류량에 변화를 주어 '0'과 '1'의 정보를 구분하여 읽어내도록 한다. 다음은 전자를 다수 캐리어(major carrier)로 하는 N채널 TFET의 1T 디램 셀 소자의 동작에 대한 설명이다.
<쓰기 '1' 동작>
게이트가 연결된 워드 라인(60)에 음의 전압(예컨대, -3.0 V)을, 드레인(40)과 연결된 비트 라인(200)에는 양의 전압(예컨대, 1.0 V)을 인가하면 드레인 영역에 있던 정공(홀)이 터널링을 통해 채널로 유입된다. 이때, SOI 기판의 하부 실리콘층(1)과 연결된 백 바이어스 라인(120)에 높은 음의 전압(예컨대, -5.0 V)을 가하면, 유입된 정공을 바디 영역(30)의 전위우물(32)에 저장하게 된다.
<홀드(Hold) 동작>
바디 영역(30)의 전위우물(32)에 정공을 가둔 이후 리드(읽기) 하거나 쓰기 '0' 동작 전에 정공을 유지하기 위한 것으로, 1T DRAM 셀의 보유시간(retention time) 특성을 결정하게 된다. 이를 위해 백 바이어스 라인(120)에 음의 전압을 인가한 상태를 유지한다.
<리드(Read) 동작>
바디 영역(30)의 전위우물(32) 속에 정공이 저장되어 있는지 여부를 읽기 위한 것으로, 백 바이어스 라인(120)에는 홀드 동작과 동일한 전압을 인가하여(예컨대, -5.0 V) 저장된 정공을 잡아 둔 상태에서 게이트(60)에 일정 리드 전압(예컨대, 1.0 V)을 인가하고, 선택한 비트 라인 및 소스 라인을 통하여 드레인 영역(40)과 소스 영역(20) 사이에 구동 전압(예컨대, 1.0 V)을 인가하여 드레인 영역(40)과 소스 영역(20) 사이에 흐르는 드레인 전류를 센싱함으로써, 정공의 저장 상태를 읽게 된다.
<쓰기 '0' 동작>
바디 영역(30)의 전위우물(32) 속에 저장된 정공을 소스 영역(20)으로 배출시키기 위한 것이므로, 백 바이어스 라인(120)에 양의 전압(예컨대, 3.0 V)을 인가하고, 게이트와 연결된 워드 라인(60) 및 소스 영역(20)과 연결된 비트 라인(100)에는 음의 전압(예컨대, -1.0 V)을 인가한다.
상기 방법으로 '0' 및 '1'의 정보를 저장한 뒤, 리드 동작을 할 때 각 셀의 상태를 비교하면, 도 5 내지 도 9와 같은 전기적 특성에 차이가 있게 된다. 즉, 도 5와 같이, '1'의 정보가 저장되었을 때는 '0'이 저장된 경우와 비교할 때 바디 영역(30)의 전위우물(32)에 현저히 많은 정공이 쌓이고, 이로 인해 리드 동작 시, 도 6과 같이, '1'이 저장된 셀의 전위우물(32)의 전위는 확연하게 증가한다.
결과적으로, 도 7에서 알 수 있듯 전위우물(32)에 저장된 양전하의 영향으로 채널 표면의 전위가 함께 증가하고, 이로 인해, 도 8과 같이, band-to-band tunneling 발생률이 증가하게 된다. 또한, 양자의 유지 능력 특성은 도 9와 같이 된다.
다음은, 도 10 내지 도 14를 참조하며, 도 3의 실시 예에 따른 1T 디램 셀 소자의 제조방법에 대하여 간단히 설명한다.
우선, 도 10과 같이, 반도체 기판을 식각하고 측면 절연막(미도시)을 형성하여 액티브 영역(31)을 정의한다(제 1 단계). 이때, 액티브 영역(31)은 차후 소스 영역, 하부 소스 영역, 채널 영역 및 전위우물을 포함하는 바디 영역, 드레인 영역이 형성될 반도체 기판의 일 영역으로, 상기 모든 영역의 양 측면 또는 상기 소스 영역 및 하부 소스 영역을 제외한 나머지 영역의 양 측면(도 10이 도시된 면에 수직한 방향의 양 측면)에 측면 절연막을 형성하여 정의할 수 있다. 상기 반도체 기판이 SOI 기판일 경우 상기 액티브 영역(31)은 바닥 절연막(2)인 매몰 산화막 위에서 정의된다.
이어, 도 11과 같이, 상기 액티브 영역(31) 상에 게이트 절연막(50)을 형성하고(제 2 단계), 상기 게이트 절연막(50) 상에 게이트(60)를 형성한다(제 3 단계). 게이트(60) 형성 후 다음 단계 진행 전에 바로 게이트(60)의 측면으로 나와 있는 게이트 절연막(50)을 제거할 수도 있으나, 후속 이온주입공정 이후에 제거하여 이온주입시 표면 보호층으로 활용할 수도 있도록 함이 바람직하다.
다음, 상기 게이트 절연막(50) 및 상기 게이트(60)의 상부에 이온주입 차폐층(미도시)을 형성한 후 상기 게이트(60)의 일 측만 열어 제 1 도전형을 갖는 불순물 주입으로, 도 12와 같이, 드레인 영역(40)을 형성한다(제 4 단계).
이후, 도 13과 같이, 상기 게이트 절연막(50) 및 상기 게이트(60)의 상부에 이온주입 차폐층(미도시)을 형성한 후 상기 게이트(60)의 타 측만 열어 상대적으로 높은 주입 에너지로 상기 제 1 도전형을 갖는 불순물을 주입하여 하부 소스 영역(10)을 형성하고, 도 14와 같이, 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 불순물을 상기 하부 소스 영역(10) 형성시보다 작은 주입 에너지로 주입하여 소스 영역(10)을 형성한다(제 5 단계).
상기 제 4 단계와 상기 제 5 단계는 서로 순서를 바꾸어 진행할 수 있고, 상기 제 5 단계에서, 하부 소스 영역(10)과 소스 영역(10) 형성 순서도 바꾸어 진행할 수 있다.
나머지 공정들은 MOSFET의 1T 디램 셀 소자의 제조방법에 따르면 되므로, 이들에 대한 설명은 생략한다.
1: SOI 기판의 하부 실리콘층 2: 바닥 절연막(매몰 산화막)
3: 반도체 기판(SOI 기판의 상부 실리콘층) 10, 10': 하부 소스 영역
20, 20': 소스 영역 30, 30': 바디 영역
31: 액티브 영역 32, 32': 전위우물
40, 40': 드레인 영역 50: 게이트 절연막
60: 게이트(워드 라인) 82, 84, 86: 컨택 플러그
90: 격리절연막 100: 소스 라인
120: 백 바이어스 라인 200: 비트 라인

Claims (14)

  1. 반도체 기판에 일정거리 떨어져 서로 반대 타입의 불순물로 도핑되어 형성된 소스 영역과 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 채널이 형성되는 바디 영역;
    상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트;
    상기 소스 영역의 하부에 상기 소스 영역과 반대 타입이고 상기 드레인 영역과 동일한 타입의 불순물로 도핑되어 형성된 하부 소스 영역;
    상기 하부 소스 영역, 상기 바디 영역 및 상기 드레인 영역의 하부에 형성된 바닥 절연막; 및
    상기 하부 소스 영역과 상기 드레인 영역 사이의 상기 바디 영역의 하부에서 전기적으로 고립되도록 형성된 전위우물을 포함하여 구성된 것을 특징으로 하는 1T 디램 셀 소자.
  2. 제 1 항에 있어서,
    상기 소스 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고,
    상기 하부 소스 영역 및 상기 드레인 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고,
    상기 바디 영역은 상기 소스 영역보다 저농도로 도핑된 P형 불순물 저농도 도핑층(P 영역)인 것을 특징으로 하는 1T 디램 셀 소자.
  3. 제 1 항에 있어서,
    상기 소스 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고,
    상기 하부 소스 영역과 상기 드레인 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고,
    상기 바디 영역은 상기 소스 영역보다 저농도로 도핑된 N형 불순물 저농도 도핑층(N 영역)인 것을 특징으로 하는 1T 디램 셀 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전위우물은 상기 바디 영역 및 상기 드레인 영역의 양 측면에 형성된 측면 절연막에 의하여 전기적으로 고립되도록 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  5. 제 4 항에 있어서,
    상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,
    상기 바닥 절연막은 상기 SOI 기판의 매몰 산화막인 것을 특징으로 하는 1T 디램 셀 소자.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전위우물은 상기 소스 영역, 상기 하부 소스 영역, 상기 바디 영역 및 상기 드레인 영역의 양 측면에 형성된 측면 절연막에 의하여 전기적으로 고립되도록 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  7. 제 6 항에 있어서,
    상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,
    상기 바닥 절연막은 상기 SOI 기판의 매몰 산화막인 것을 특징으로 하는 1T 디램 셀 소자.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트는 finFET, triple-gate 및 GAA(gate-all-around) 중 하나의 형상을 갖는 것을 특징으로 하는 1T 디램 셀 소자.
  9. 반도체 기판을 식각하고 측면 절연막을 형성하여 액티브 영역을 정의하는 제 1 단계;
    상기 액티브 영역 상에 게이트 절연막을 형성하는 제 2 단계;
    상기 게이트 절연막 상에 게이트를 형성하는 제 3 단계;
    상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 일 측만 열어 제 1 도전형을 갖는 불순물 주입으로 드레인 영역을 형성하는 제 4 단계; 및
    상기 게이트 절연막 및 상기 게이트의 상부에 이온주입 차폐층을 형성한 후 상기 게이트의 타 측만 열어 상기 제 1 도전형을 갖는 불순물 주입으로 하부 소스 영역 및 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 불순물 주입으로 소스 영역을 각각 주입에너지를 달리하며 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 1T 디램 셀 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,
    상기 제 1 단계에서 상기 반도체 기판의 식각 및 상기 측면 절연막의 형성은 상기 제 5 단계에서 상기 하부 소스 영역 및 상기 소스 영역을 제외하고 이웃 셀과 전기적으로 격리되도록 형성하는 것을 특징으로 하는 1T 디램 셀 소자의 제조방법.
  11. 제 1 항의 1T 디램 셀 소자가 복수 개 배열된 메모리 어레이에서,
    상기 반도체 기판은 SOI(Silicon-On-Insulator) 기판이고,
    상기 바닥 절연막은 상기 SOI 기판의 매몰 산화막이고,
    상기 메모리 어레이의 일 측에 상기 SOI 기판의 하부 실리콘층에 전압을 인가하기 위한 백 바이어스 컨택 및 백 바이어스 라인이 형성되고,
    상기 백 바이어스 라인을 통하여 상기 각 1T 디램 셀 소자의 전위우물을 제어하는 것을 특징으로 하는 메모리 어레이.
  12. 제 1 항의 1T 디램 셀 소자가 복수 개 배열된 메모리 어레이에서,
    열 방향으로 배열된 상기 각 1T 디램 셀 소자의 게이트는 워드 라인으로 형성되고,
    행 방향으로 배열된 상기 각 1T 디램 셀 소자의 드레인 영역은 컨택 플러그를 통하여 상기 워드 라인과 수직인 비트 라인에 연결되고,
    상기 각 1T 디램 셀 소자의 소스 영역은 열 방향으로 상기 워드 라인과 나란하게 공통 소스 라인으로 형성된 것을 특징으로 하는 메모리 어레이.
  13. 제 12 항에 있어서,
    상기 각 1T 디램 셀 소자의 하부 소스 영역은 열 방향으로 상기 워드 라인과 나란하게 일체의 도전성 라인으로 형성된 것을 특징으로 하는 메모리 어레이.
  14. 제 13 항에 있어서,
    상기 도전성 라인을 통하여 상기 각 1T 디램 셀 소자의 전위우물을 제어하는 것을 특징으로 하는 메모리 어레이.
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Appeal request date: 20171130

Appellate body name: Patent Examination Board

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