KR20170056072A - 멀티 플레인을 포함하는 불 휘발성 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불 휘발성 메모리 장치는 제 1 및 제 2 플레인을 포함하는 메모리 셀 어레이, 그리고 상기 제 1 플레인과 제 1 스트링 선택 라인들로 연결되고, 상기 제 2 플레인과 제 2 스트링 선택 라인들로 연결되며, 상기 제 1 및 제 2 스트링 선택 라인들에 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 어드레스 디코더를 포함하되, 상기 어드레스 디코더는 상기 제 1 및 제 2 플레인에 따라 서로 다른 스트링 선택 라인 어드레스에 기초하여 상기 제 1 및 제 2 스트링 선택 라인들에 각 플레인별로 독립적으로 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공한다.

Description

멀티 플레인을 포함하는 불 휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE INCLUDING MULTI-PLANE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티 플레인을 포함하는 불 휘발성 메모리 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불 휘발성 메모리 장치에 데이터를 저장하는 장치를 포함한다.
불 휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 3차원으로 적층되는 메모리 셀을 갖는 반도체 메모리 장치가 활발히 연구되고 있다. 3차원 메모리 장치는 복수의 플레인(Plane)들을 포함할 수 있다.
본 발명의 목적은 플레인(Plane)마다 독립적으로 셀 스트링들 선택할 수 있는 멀티-플레인을 포함하는 불 휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 불 휘발성 메모리 장치는 제 1 및 제 2 플레인을 포함하는 메모리 셀 어레이, 그리고 상기 제 1 플레인과 제 1 스트링 선택 라인들로 연결되고, 상기 제 2 플레인과 제 2 스트링 선택 라인들로 연결되며, 상기 제 1 및 제 2 스트링 선택 라인들에 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 어드레스 디코더를 포함하되, 상기 어드레스 디코더는 상기 제 1 및 제 2 플레인에 따라 서로 다른 스트링 선택 라인 어드레스에 기초하여 상기 제 1 및 제 2 스트링 선택 라인들에 각 플레인별로 독립적으로 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공한다.
본 발명의 실시 예에 따른 불 휘발성 메모리 장치는 복수의 플레인들을 포함하는 메모리 셀 어레이, 그리고 상기 플레인들 각각과 복수의 스트링 선택 라인들로 연결되고, 상기 플레인들 각각에 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 어드레스 디코더를 포함하되, 상기 어드레스 디코더는 상기 플레인들을 복수의 그룹들로 나누고, 상기 그룹들 각각에 따라 서로 다른 스트링 선택 라인 어드레스에 기초하여 각 그룹별로 독립적으로 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공한다.
본 발명의 실시 예에 따르면, 플레인(Plane)들의 스트링 선택 라인 어드레스를 각각 서로 다른 어드레스 저장 유닛에 저장하여, 플레인(Plane)마다 독립적으로 셀 스트링들 선택할 수 있는 멀티-플레인을 포함하는 불 휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 셀 스트링 선택 구조를 예시적으로 보여주는 회로도이다.
도 5는 본 발명에 따른 스트링 선택 라인 스위치 및 스위치 컨트롤러의 셀 스트링 선택 방법을 예시적으로 나타내는 도면이다.
도 6은 도 5의 스트링 선택 라인 스위치 및 스위치 컨트롤러의 실시 예를 보여주는 도면이다.
도 7은 도 5의 스트링 선택 라인 스위치 및 스위치 컨트롤러의 다른 실시 예를 보여주는 도면이다.
도 8은 도 5의 스트링 선택 라인 스위치 및 스위치 컨트롤러의 또 다른 실시 예를 보여주는 도면이다.
도 9는 도 5의 스트링 선택 라인 스위치 및 스위치 컨트롤러의 또 다른 실시 예를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140), 그리고 전압 발생기(150)를 포함한다.
메모리 셀 어레이(110)는 워드 라인(WL)들을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인(BL)들을 통해서 입출력 회로(130)에 연결된다. 메모리 셀 어레이(110)는 적어도 하나의 플레인을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 제 1 플레인(111) 및 제 2 플레인(112)을 포함할 수 있다. 각 플레인은 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 실시 예로서, 복수의 셀 스트링들은 복수의 스트링 선택 라인(SSL)들 또는 복수의 접지 선택 라인(GSL)들을 통해서 선택될 수 있다.
셀 스트링들 각각의 채널은 수직 방향으로 형성될 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층되고, 셀 스트링들 각각의 채널이 수직 방향으로 형성될 수 있다. 이런 셀 스트링의 구조로 메모리 셀 어레이(110)가 형성되는 메모리 장치를 수직 구조 불 휘발성 메모리 장치 또는 3차원 구조 불 휘발성 메모리 장치라 칭하기도 한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀 및 적어도 하나의 스트링 선택 트랜지스터를 포함한다. 메모리 셀 어레이(110)의 메모리 셀들 각각은 싱글 레벨 셀(SLC) 또는 멀티 레벨 셀(MLC)로 사용될 수 있다.
전압 발생기(150)는 제어 로직(140)의 제어에 응답하여, 어드레스 디코더(120)에 제공될 전압들을 생성한다. 예를 들어, 프로그램 동작 시, 전압 발생기(150)는 제어 로직(140)의 제어에 응답하여 프로그램 전압(Vpgm), 패스전압(Vpass), 프로그램 검증 전압(Vfy) 등의 워드 라인 전압을 생성하고, 생성된 워드 라인 전압을 어드레스 디코더(120)에 제공한다. 다른 예로, 읽기 동작 시, 전압 발생기(150)는 제어 로직(140)의 제어에 응답하여 선택 읽기 전압(Vr), 비선택 읽기 전압(Vread) 등의 워드 라인 전압을 생성하고, 생성된 워드 라인 전압을 어드레스 디코더(120)에 제공한다. 각각의 예에 있어서, 어드레스 디코더(120)는 제공받은 워드 라인 전압들을 제어 로직(140)의 제어에 따라 워드 라인(WL)들에 선택적으로 인가할 것이다.
어드레스 디코더(120)는 외부로부터 수신된 어드레스(ADDR) 및 제어 로직(140)의 제어에 응답하여, 메모리 셀 어레이(110)의 복수의 페이지들 중 적어도 어느 하나의 페이지를 선택한다. 어드레스 디코더(120)는 전압 발생기(150)로부터 워드 라인 전압을 수신하며, 선택된 페이지에 수신된 워드 라인 전압을 전달한다.
예를 들어, 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여, 메모리 셀 어레이(110)의 복수의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여, 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여, 복수의 워드 라인들 중 어느 하나를 선택할 수 있다. 하나의 스트링 선택 라인과 하나의 워드 라인을 선택함으로써, 하나의 페이지가 선택될 수 있다.
프로그램 동작 시, 어드레스 디코더(120)는 하나의 페이지를 선택하고, 선택된 페이지가 속하는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm) 및 프로그램 검증 전압(Vfy)을 전달할 수 있다. 어드레스 디코더(120)는 비선택된 워드 라인(Unselected WL)에 패스 전압(Vpass)을 전달할 수 있다.
읽기 동작 시, 어드레스 디코더(120)는 하나의 페이지를 선택하고, 선택된 페이지가 속하는 선택 워드 라인에 선택 읽기 전압(Vr)을 전달할 수 있다. 어드레스 디코더(120)는 비선택 워드 라인에 비선택 읽기 전압(Vread)을 전달할 수 있다.
입출력 회로(130)는 외부로부터 데이터(DATA)를 전달받고, 전달받은 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽고, 읽은 데이터를 외부에 전달한다. 예시적으로, 입출력 회로(130)는 열 선택 게이트, 페이지 버퍼, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 수 있다. 다른 예로써, 입출력 회로(130)는 열 선택 게이트, 쓰기 드라이버, 감지 증폭기, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
제어 로직(140)은 외부로부터 명령(CMD) 및 제어 신호(CTRL)를 수신하며, 불 휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 예를 들어, 제어 로직(140)은 외부로부터 프로그램 명령을 수신하고, 불 휘발성 메모리 장치(100)의 전반적인 프로그램 동작을 제어한다. 다른 예로, 외부로부터 읽기 명령을 수신하고, 불 휘발성 메모리 장치(100)의 전반적인 읽기 동작을 제어한다.
본 발명에 따른 실시 예에 있어서, 불 휘발성 메모리 장치(100)는 하나의 플레인에 배타적으로 연결된 스트링 선택 라인을 통해 적어도 하나의 셀 스트링을 독립적으로 선택할 수 있다. 예를 들면, 하나의 스트링 선택 라인은 하나의 플레인에만 배타적으로 연결되고, 연결되는 플레인에 포함된 셀 스트링들 중 적어도 하나의 셀 스트링과 대응된다. 그리고, 불 휘발성 메모리 장치(100)는 스트링 선택 라인에 선택 전압을 인가하여 대응되는 적어도 하나의 셀 스트링을 독립적으로 선택할 수 있다. 또한, 불 휘발성 메모리 장치(100)는 스트링 선택 라인에 비선택 전압을 인가하여 대응되는 적어도 하나의 셀 스트링을 독립적으로 비선택할 수 있다.
예를 들면, 어드레스 디코더(120)는 스트링 선택 라인 선택 회로(121, 이하 SSL 선택 회로) 및 스위치 컨트롤러(122)를 포함할 수 있다. 스위치 컨트롤러(122)는 어드레스(ADDR)를 수신하여 각 플레인에 대응하는 스트링 선택 라인의 어드레스(이하, SSL 어드레스)를 각각 저장할 수 있다. 스위치 컨트롤러(122)는 각 플레인에 대응하는 SSL 어드레스에 따라 SSL 선택 회로(121)를 제어할 수 있다. SSL 선택 회로(121)는 각 플레인에 대응하는 SSL 스위치를 포함할 수 있다. SSL 선택 회로(121)는 스위치 컨트롤러(122)로부터 수신된 각 플레인에 대응하는 SSL 어드레스에 따라 각 플레인의 스트링 선택 라인들을 독립적으로 선택 또는 비선택할 수 있다.
상기와 같이, 하나의 플레인에 배타적으로 연결된 스트링 선택 라인에 의해 셀 스트링들이 선택되는 구성을 통해, 어떤 스트링 선택 라인에 결함이 발생한 경우 결함이 발생한 스트링 선택 라인(이하, 결함 선택 라인)에 연결된 하나의 플레인에서만 성능 손실이 발생한다. 따라서, 나머지 플레인에 포함된 셀 스트링들은 정상적으로 선택될 수 있고, 그 결과 스트링 선택 라인의 결함에 의해 오동작하는 셀 스트링의 수가 최소화될 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 예를 들면, 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 메모리 블록은 복수의 비트 라인(BL)들, 복수의 스트링 선택 라인(SSL)들, 복수의 접지 선택 라인(GSL)들, 복수의 워드 라인(WL)들, 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL)들, 그리고 공통 소스 라인(CSL)에 연결될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 것이다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성될 수 있다.
도 3은 도 2의 메모리 블록(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLKi)은 기판(SUB)과 수직 방향으로 형성될 수 있다. 기판(SUB)에는 n+ 도핑 영역이 형성될 수 있다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라(pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLKi)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL7), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLKi)의 필라(pillar)는 복수의 비트 라인들(BL1_P1 ~ BL3)과 연결될 수 있다. 도 4에서는, 하나의 메모리 블록(BLKi)이 2개의 선택 라인(GSL, SSL), 7개의 워드 라인(WL1 ~ WL7), 그리고 3개의 비트 라인(BL1_P1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 셀 스트링 선택 구조를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 메모리 셀 어레이는 제 1 및 제 2 플레인(111, 112)을 포함할 수 있다. 제 1 및 제 2 플레인(111, 112)에는 복수의 메모리 블록이 포함될 수 있다. 그리고 각 메모리 블록에는 복수의 셀 스트링이 포함된다. 예를 들면, 제 1 플레인(111)에 포함된 메모리 블록들 중 어느 하나의 블록에는 복수의 셀 스트링(CS11, CS12, CS21, CS22)이 포함된다. 그리고 각 플레인(111, 112)은 복수의 메모리 블록을 포함하고, 복수의 메모리 블록 중 어느 한 메모리 블록은 복수의 셀 스트링(CS11, CS12, CS21, CS22) 중 적어도 하나의 셀 스트링을 선택하기 위한 복수의 스트링 선택 라인(SSL1a, SSL1b)을 구비할 수 있다. 예를 들어, 제 1 플레인(111)의 제 1 스트링 선택 라인(SSL1a)에 선택 전압이 인가된 경우, 제 1 및 제 2 셀 스트링(CS11, CS12)이 선택될 수 있다. 마찬가지로, 제 1 플레인(111)의 제 2 스트링 선택 라인(SSL1b)에 선택 전압이 인가된 경우, 제 3 및 제 4 셀 스트링(CS21, CS22)이 선택될 수 있다.
실시 예로서, 제 1 플레인 및 제 2 플레인(111, 112)는 실질적으로 동일한 물리 구조를 가질 수 있다. 예를 들어, 제 1 플레인(111)와 동일하게, 제 2 플레인(112)는 하나의 플레인 상에 형성된 복수의 메모리 블록 및 복수의 셀 스트링을 포함할 수 있다. 그리고 동일하게, 복수의 셀 스트링 중 적어도 하나의 셀 스트링을 선택하기 위한 복수의 스트링 선택 라인(SSL2a, SSL2b)을 구비할 수 있다.
플레인들(111, 112)은 워드 라인, 비트 라인, 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인을 공유하지 않는다. 한편, 각 플레인은 두 개의 비트 라인 및 7개의 워드 라인과 연결된 것을 가정하였다. 그러나 이는 예시적인 것으로서 각 플레인은 3개 이상의 비트 라인 또는 7개 이상/이하의 워드 라인과 연결될 수 있다.
각 셀 스트링(CS11, CS12, CS21, CS22)은 적어도 하나의 스트링 선택 트랜지스터, 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함한다. 예를 들어, 하나의 셀 스트링(CS22)에는 하나의 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC1~MC7) 및 하나의 스트링 선택 트랜지스터(SST)가 기판에 수직하여 순차적으로 형성된다. 나머지 셀 스트링도 셀 스트링(CS22)과 동일한 구성을 갖는다.
본 발명에서, 플레인들(111, 112) 각각에 연결된 스트링 선택 라인은 대응되는 하나의 플레인에만 배타적으로 연결된다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b) 각각은 오직 제 1 플레인(111)에만 연결된다. 마찬가지로, 스트링 선택 라인들(SSL2a, SSL2b) 각각은 오직 제 2 플레인(112)에만 연결된다. 따라서, 하나의 스트링 선택 라인은 하나의 플레인에 포함된 셀 스트링들만을 선택할 수 있다. 또한, 각각의 스트링 선택 라인을 독립적으로 제어함으로써, 셀 스트링들은 플레인마다 독립적으로 선택될 수 있다.
예를 들어, 제 1 스트링 선택 라인(SSL1a)에 독립적으로 선택 전압을 인가함으로써, 셀 스트링들(CS11, CS12)이 독립적으로 선택될 수 있다. 제 1 스트링 선택 라인(SSL1a)에 선택 전압이 인가되면, 선택 전압은 대응되는 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터를 턴 온 시킨다. 그리고 스트링 선택 트랜지스터가 턴 온 되면, 셀 스트링들(CS11, CS12)의 메모리 셀들과 비트 라인이 전기적으로 연결된다.
반대로, 제 1 스트링 선택 라인(SSL1a)에 비선택 전압이 인가되면, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터는 턴 오프 되고, 셀 스트링들(CS11, CS12)은 비선택될 것이다. 그러면, 셀 스트링들(CS11, CS12)의 메모리 셀들은 비트 라인과 전기적으로 차단된다.
위와 같은 구성에 따르면, 각 플레인별로 분리된 스트링 선택 라인이 구비된다. 그리고 이러한 분리된 스트링 선택 라인 구조는 스트링 선택 라인의 일부에 결함이 발생할 때 결함에 따른 영향을 최소화할 수 있다. 또한, 플레인별로 분리된 스트링 선택 라인은 플레인별로 독립적으로 셀 스트링을 선택할 수 있는 이점을 가진다. 즉, 제 1 플레인(111)에 포함된 셀 스트링들은 제 2 플레인(112)에 포함된 셀 스트링들과 완전히 독립적으로 선택될 수 있다. 이러한 독립적 선택 구조는 불 휘발성 메모리 장치(100)의 제어를 보다 용이하게 하여준다.
도 5는 본 발명에 따른 스위치 컨트롤러의 셀 스트링 선택 방법을 예시적으로 나타내는 도면이다. 도 5를 참조하면, SSL 선택 회로(121)는 메모리 셀 어레이(110)의 셀 스트링들을 플레인마다 독립적으로 선택 또는 비선택할 수 있다. 여기서는 각각의 플레인에 대해 하나의 비트 라인이 연결된 것으로 도시하였으나, 이는 예시적인 것으로서, 각각의 플레인은 2개 이상의 비트 라인이 연결될 수 있다. 도 5에 도시된 메모리 셀 어레이(110)의 플레인들(111, 112)은 도 4의 플레인들(111, 112)과 실질적으로 동일한 구조를 가질 수 있다.
메모리 셀 어레이(110)는 제 1 및 제 2 플레인(111, 112)을 포함할 수 있다. 제 1 및 제 2 플레인(111, 112) 각각은 복수의 셀 스트링을 포함한다. 각각의 셀 스트링은 적어도 하나의 스트링 선택 트랜지스터와 복수의 메모리 셀을 포함한다. 예를 들어, 제 1 플레인(111)은 비트 라인(BL1a)과 연결된 복수의 셀 스트링을 포함하고, 각각의 셀 스트링들은 비트 라인(BL1a)과 메모리 셀들을 전기적으로 연결하는 스트링 선택 트랜지스터(SST1a, SST2a, SST3a, SST4a)를 포함한다. 그리고 스트링 선택 트랜지스터들(SST1a, SST2a, SST3a, SST4a) 각각의 게이트에는 대응되는 스트링 선택 라인(SSL1a, SSL2a, SSL3a, SSL4a)이 연결된다.
마찬가지로, 제 2 플레인(112)은 비트 라인(BL1b)과 연결된 복수의 셀 스트링을 포함하고, 각각의 셀 스트링들은 비트 라인(BL1b)과 메모리 셀들을 전기적으로 연결하는 스트링 선택 트랜지스터(SST1b, SST2b, SST3b, SST4b)를 포함한다. 그리고 스트링 선택 트랜지스터들(SST1b, SST2b, SST3b, SST4b) 각각의 게이트에는 대응되는 스트링 선택 라인(SSL1b, SSL2b, SSL3b, SSL4b)이 연결된다.
제 1 및 제 2 플레인(111, 112)의 구성중 여기서 설명되지 않은 것은 도 4에서 설명된 바와 동일하다.
SSL 선택 회로(121)는 복수의 스트링 선택 라인(SSLs)을 제어한다. 복수의 스트링 선택 라인(SSLs)은 스트링 선택 트랜지스터들(SST1a, SST2a, SST3a, SST4a, SST1b, SST2b, SST3b, SST4b)에 대응되는 복수의 스트링 선택 라인(SSL1a, SSL2a, SSL3a, SSL4a, SSL1b, SSL2b, SSL3b, SSL4b)을 포함한다.
SSL 선택 회로(121)는 제 1 또는 제 2 플레인(111, 112)의 셀 스트링들을 플레인마다 독립적으로 선택 또는 비선택하기 위해, 복수의 스트링 선택 라인(SSLs) 각각을 독립적으로 제어할 수 있다. 구체적으로, SSL 선택 회로(121)는 복수의 스트링 선택 라인(SSLs)에 제공되는 복수의 스트링 선택 신호들 각각이 독립적으로 선택 전압 또는 비선택 전압이 되도록 할 수 있다. 그리고 복수의 스트링 선택 신호 각각은 복수의 스트링 선택 라인(SSLs)를 통해 스트링 선택 트랜지스터들(SST1a, SST2a, SST3a, SST4a, SST1b, SST2b, SST3b, SST4b)의 게이트 단자에 인가된다. 그리고 인가된 스트링 선택 신호가 선택 전압인지 여부에 따라, 각 스트링 선택 트랜지스터들(SST1a, SST2a, SST3a, SST4a, SST1b, SST2b, SST3b, SST4b)은 독립적으로 턴 온 또는 턴 오프 된다.
예를 들어, 제 1 플레인(111)에 포함된 셀 스트링(SRa)을 선택하기 위해, SSL 선택 회로(121)는 셀 스트링(SRa)에 대응되는 제 1 스트링 선택 라인(SSL1a)에 스트링 선택 신호로서 선택 전압을 제공한다. 이때, 제 1 스트링 선택 라인(SSL1a)은 셀 스트링(SRa)의 스트링 선택 트랜지스터(SST1a)의 게이트 단자 연결되고, 제 1 스트링 선택 라인(SSL1a)에 제공된 스트링 선택 신호는 스트링 선택 트랜지스터(SST1a)를 턴 온 시킨다. 스트링 선택 트랜지스터(SST1a)가 턴 온 되면, 셀 스트링(SRa)는 비트 라인(BL1a)과 전기적으로 연결된다. 여기서, 제 1 스트링 선택 라인(SSL1a)은 셀 스트링(SRa)에만 연결되고, 다른 셀 스트링들의 선택에 영향을 주지 않는다. 즉, 셀 스트링(SRa)은 제 1 스트링 선택 라인(SSL1a)의 제어에 의해 다른 셀 스트링들과 독립적으로 선택될 수 있다.
한편, 여기서는 하나의 스트링 선택 라인에 하나의 셀 스트링이 대응되는 구조가 도시되었으나, 본 발명은 여기에 한정되는 것은 아니다. 예를 들어, 제 1 플레인(111)이 복수의 비트 라인과 연결되고 제 1 스트링 선택 라인(SSL1a)이 2 이상의 셀 스트링 셀과 연결되는 경우를 가정한다. 이때, 제 1 스트링 선택 라인(SSL1a)에 선택 전압이 스트링 선택 신호로서 인가되면, 2 이상의 셀 스트링이 동시에 선택될 수 있다. 단, 이 경우에도, 제 1 스트링 선택 라인(SSL1a)은 제 1 플레인(111)에만 배타적으로 연결되며, 제 1 스트링 선택 라인(SSL1a)에 의해 선택되는 2 이상의 셀 스트링은 모두 제 1 플레인(111)의 스트링 셀이다.
마찬가지로, 제 2 플레인(112)에 포함된 셀 스트링(SRb)을 선택하기 위해, SSL 선택 회로(121)는 셀 스트링(SRb)에 대응되는 제 2 스트링 선택 라인(SSL1b)에 선택 전압을 인가한다. 그리고 셀 스트링(SRb)도 제 2 스트링 선택 라인(SSL1b)의 제어에 의해 다른 셀 스트링들과 독립적으로 선택될 수 있다.
스위치 컨트롤러(122)는 SSL 선택 회로(121)로 하여금 각 플레인의 스트링 선택 라인을 독립적으로 선택하도록 제어할 수 있다. 예를 들면, 스위치 컨트롤러(122)는 각 플레인에 대응하는 어드레스 저장 유닛을 포함할 수 있다. 제 1 플레인(111)에 대응하는 어드레스 저장 유닛(Address Storage Unit)은 제 1 플레인(111)의 선택된 SSL 어드레스를 저장한다. 제 1 플레인(112)에 대응하는 어드레스 저장 유닛(Address Storage Unit)은 제 2 플레인(112)의 선택된 SSL 어드레스를 저장한다. 동일한 SSL 어드레스는 각 플레인의 동일한 위치의 스트링 선택 라인에 대응될 수 있다. 예를 들어, 제 1 플레인(111)의 스트링 선택 라인(SSL1a)에 대응하는 SSL 어드레스는 제 2 플레인(112)의 스트링 선택 라인(SSL1b)에 대응하는 SSL 어드레스와 동일한 값을 갖는다.
상기와 같은 구성에 따르면, 각각의 플레인(111, 112)에 포함된 셀 스트링들은 서로 다른 SSL 어드레스에 의해 선택되므로, 다른 플레인에 포함된 셀 스트링과 독립적으로 선택 또는 비선택될 수 있다. 예를 들어, 제 1 플레인(111)의 제 1 스트링 선택 라인(SSL1a)이 선택된 경우, 제 2 플레인(112)에서는 제 2 내지 4 스트링 선택 라인들(SSL2b, SSL3b, SSL4b) 중 하나가 선택될 수 있다.
도 6은 도 5의 SSL 선택 회로 및 스위치 컨트롤러의 실시 예를 보여주는 도면이다. 도 6을 참조하면, 제 1 및 제 2 플레인(111, 112)은 복수의 스트링 선택 라인들(SSLs)을 통해 SSL 선택 회로(121)와 연결될 수 있다.
스위치 컨트롤러(122)는 SSL 선택 회로(121)로 하여금 각 플레인의 스트링 선택 라인을 독립적으로 선택하도록 제어할 수 있다. 스위치 컨트롤러(122)는 수신된 어드레스(ADDR)에서 SSL 어드레스를 추출하여 각 플레인에 대응하는 어드레스 저장 유닛(122a, 122b)에 저장할 수 있다. 예를 들면, 스위치 컨트롤러(122)는 제 1 및 제 2 어드레스 저장 유닛(122a, 122b)을 포함할 수 있다. 제 1 어드레스 저장 유닛(122a)은 제 1 플레인(111)에서 선택될 SSL 어드레스를 저장할 수 있다. 제 2 어드레스 저장 유닛(122b)은 제 2 플레인(112)에서 선택될 SSL 어드레스를 저장할 수 있다. 제 1 플레인(111)에서 선택될 SSL 어드레스는 제 2 플레인(112)에서 선택될 SSL 어드레스와 서로 다를 수 있다. 예를 들어, 도 5에서 제 1 플레인(111)의 제 1 스트링 선택 라인(SSL1a)이 선택된 경우, 제 2 플레인(112)에서는 제 2 내지 4 스트링 선택 라인들(SSL2b, SSL3b, SSL4b) 중 하나가 선택될 수 있다.
SSL 선택 회로(121)는 제 1 및 제 2 스위치 회로(121a, 121b)를 포함할 수 있다. 예를 들면, 제 1 스위치 회로(121a)는 제 1 어드레스 선택 유닛(122a)에 저장된 어드레스에 따라 제 1 플레인(111)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 2 스위치 회로(121b)는 제 2 어드레스 선택 유닛(122b)에 저장된 어드레스에 따라 제 2 플레인(112)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다.
따라서, 제 1 및 제 2 플레인(111, 112) 각각은 독립적으로 스트링 선택 라인이 선택될 수 있다. 불 휘발성 메모리 장치(100)는 각 플레인 별로 스트링 선택 라인의 오류를 관리할 수 있다. 불 휘발성 메모리 장치(100)는 복수의 플레인들이 동시에 동작 시에 오류가 발생한 플레인의 SSL 어드레스만 변경하여 성능저하를 감소시킬 수 있다.
도 7은 도 5의 SSL 선택 회로 및 스위치 컨트롤러의 다른 실시 예를 보여주는 도면이다. 도 7을 참조하면, 제 1 및 제 2 플레인(111, 112)은 복수의 스트링 선택 라인들(SSLs)을 통해 SSL 선택 회로(121)와 연결될 수 있다. 스위치 컨트롤러(122)는 복수의 스테이지를 구성하여 각 플레인의 스트링 선택 라인을 연속적으로 변경하여 선택할 수 있다.
스위치 컨트롤러(122)는 SSL 선택 회로(121)로 하여금 각 플레인의 스트링 선택 라인을 독립적으로 선택하도록 제어할 수 있다. 스위치 컨트롤러(122)는 복수의 단계를 가지는 어드레스 저장 유닛들을 포함할 수 있다. 예를 들면, 스위치 컨트롤러(122)는 제 1 및 제 2 스테이지(SG1, SG2)를 포함할 수 있다. 제 1 스테이지(SG1)는 어드레스 저장 유닛들(122_a1, 122_b1)을 포함할 수 있다. 어드레스 저장 유닛들(122_a1, 122_b1)은 제 1 및 제 2 플레인(111, 112)에서 다음에 선택될 SSL 어드레스들을 저장할 수 있다. 제 2 스테이지(SG2)는 어드레스 저장 유닛들(122_a2, 122_b2)을 포함할 수 있다. 어드레스 저장 유닛들(122_a2, 122_b2)은 제 1 및 제 2 플레인(111, 112)에서 현재 선택될 SSL 어드레스들을 저장할 수 있다. 제 1 플레인(111)에서 선택될 SSL 어드레스는 제 2 플레인(112)에서 선택될 SSL 어드레스와 서로 다를 수 있다. 예를 들어, 도 5에서 제 1 플레인(111)의 제 1 스트링 선택 라인(SSL1a)이 선택된 경우, 제 2 플레인(112)에서는 제 2 내지 4 스트링 선택 라인들(SSL2b, SSL3b, SSL4b) 중 하나가 선택될 수 있다.
SSL 선택 회로(121)는 제 1 및 제 2 스위치 회로(121a, 121b)를 포함할 수 있다. SSL 선택 회로(121)는 제 2 스테이지(SG2)에 저장된 어드레스들에 따라 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 예를 들면, 제 1 스위치 회로(121a)는 어드레스 선택 유닛(122_a2)에 저장된 어드레스에 따라 제 1 플레인(111)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 2 스위치 회로(121b)는 어드레스 선택 유닛(122_b2)에 저장된 어드레스에 따라 제 2 플레인(112)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다.
따라서, 제 1 및 제 2 플레인(111, 112) 각각은 독립적으로 스트링 선택 라인이 선택될 수 있다. 불 휘발성 메모리 장치(100)는 각 플레인 별로 스트링 선택 라인의 오류를 관리할 수 있다. 불 휘발성 메모리 장치(100)는 복수의 플레인들이 동시에 동작 시에 오류가 발생한 플레인의 SSL 어드레스만 변경하여 성능저하를 감소시킬 수 있다.
도 8은 도 5의 SSL 선택 회로 및 스위치 컨트롤러의 또 다른 실시 예를 보여주는 도면이다. 도 8을 참조하면, 제 1 내지 제 4 플레인(111, 112, 113, 114)은 복수의 스트링 선택 라인들(SSLs)을 통해 SSL 선택 회로(121)와 연결될 수 있다. 도 8에서 불 휘발성 메모리 장치(100)는 복수의 플레인들을 복수의 그룹으로 나누어 그룹별로 독립적으로 스트링 선택 라인을 제어할 수 있다.
스위치 컨트롤러(122)는 수신된 어드레스(ADDR)로부터 적어도 두 개의 SSL 어드레스를 저장할 수 있다. 예를 들면, 스위치 컨트롤러(122)는 제 1 및 제 2 어드레스 저장 유닛(122a, 122b)을 포함할 수 있다. 제 1 어드레스 저장 유닛(122a)은 제 1 및 제 2 플레인(111, 112)에서 선택될 SSL 어드레스를 저장할 수 있다. 제 2 어드레스 저장 유닛(122b)은 제 3 및 제 4 플레인(113, 114)에서 선택될 SSL 어드레스를 저장할 수 있다. 제 1 및 제 2 플레인(111, 112)에서 선택될 SSL 어드레스는 제 3 및 제 4 플레인(113, 114)에서 선택될 SSL 어드레스와 서로 다를 수 있다. 예를 들어, 제 1 및 제 2 플레인(111, 112)에서 각 플레인의 제 1 위치의 스트링 선택 라인이 선택된 경우, 제 3 및 제 4 플레인(113, 114)에서는 각 플레인의 제 1 위치가 아닌 다른 위치의 스트링 선택 라인이 선택될 수 있다.
SSL 선택 회로(121)는 제 1 내지 제 4 스위치 회로(121a, 121b, 121c, 121d)를 포함할 수 있다. 예를 들면, 제 1 스위치 회로(121a)는 제 1 어드레스 선택 유닛(122a)에 저장된 SSL 어드레스에 따라 제 1 플레인(111)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 2 스위치 회로(121b)는 제 1 어드레스 선택 유닛(122a)에 저장된 SSL 어드레스에 따라 제 2 플레인(112)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 3 스위치 회로(121c)는 제 2 어드레스 선택 유닛(122b)에 저장된 SSL 어드레스에 따라 제 3 플레인(113)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 4 스위치 회로(121d)는 제 2 어드레스 선택 유닛(122b)에 저장된 SSL 어드레스에 따라 제 4 플레인(114)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다.
따라서, 제 1 및 제 2 플레인(111, 112)을 포함하는 제 1 그룹과 제 3 및 제 4 플레인(113, 114)을 포함하는 제 2 그룹은 그룹별로 독립적으로 스트링 선택 라인이 선택될 수 있다. 불 휘발성 메모리 장치(100)는 각 그룹별로 스트링 선택 라인의 오류를 관리할 수 있다. 불 휘발성 메모리 장치(100)는 복수의 플레인들이 동시에 동작 시에 오류가 발생한 그룹의 SSL 어드레스만 변경하여 성능저하를 감소시킬 수 있다.
도 9는 도 5의 SSL 선택 회로 및 스위치 컨트롤러의 또 다른 실시 예를 보여주는 도면이다. 도 9를 참조하면, 제 1 내지 제 3 플레인(111, 112, 113)은 복수의 스트링 선택 라인들(SSLs)을 통해 SSL 선택 회로(121)와 연결될 수 있다. 도 9에서 불 휘발성 메모리 장치(100)는 복수의 플레인들을 복수의 그룹으로 나누어 그룹별로 독립적으로 스트링 선택 라인을 제어할 수 있다. 또한, 각 그룹은 서로 다른 수의 플레인을 포함할 수 있다.
스위치 컨트롤러(122)는 수신된 어드레스(ADDR)로부터 적어도 두 개의 SSL 어드레스를 저장할 수 있다. 예를 들면, 스위치 컨트롤러(122)는 제 1 및 제 2 어드레스 저장 유닛(122a, 122b)을 포함할 수 있다. 제 1 어드레스 저장 유닛(122a)은 제 1 및 제 2 플레인(111, 112)에서 선택될 SSL 어드레스를 저장할 수 있다. 제 2 어드레스 저장 유닛(122b)은 제 3 플레인(113)에서 선택될 SSL 어드레스를 저장할 수 있다. 제 1 및 제 2 플레인(111, 112)에서 선택될 SSL 어드레스는 제 3 플레인(113)에서 선택될 SSL 어드레스와 서로 다를 수 있다. 예를 들어, 제 1 및 제 2 플레인(111, 112)에서 각 플레인의 제 1 위치의 스트링 선택 라인이 선택된 경우, 제 3 플레인(113)에서는 각 플레인의 제 1 위치가 아닌 다른 위치의 스트링 선택 라인이 선택될 수 있다.
SSL 선택 회로(121)는 제 1 내지 제 3 스위치 회로(121a, 121b, 121c)를 포함할 수 있다. 예를 들면, 제 1 스위치 회로(121a)는 제 1 어드레스 선택 유닛(122a)에 저장된 SSL 어드레스에 따라 제 1 플레인(111)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 2 스위치 회로(121b)는 제 1 어드레스 선택 유닛(122a)에 저장된 SSL 어드레스에 따라 제 2 플레인(112)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다. 제 3 스위치 회로(121c)는 제 2 어드레스 선택 유닛(122b)에 저장된 SSL 어드레스에 따라 제 3 플레인(113)의 스트링 선택 라인들을 선택 또는 비선택할 수 있다.
따라서, 제 1 및 제 2 플레인(111, 112)을 포함하는 제 1 그룹과 제 3 플레인(113)을 포함하는 제 2 그룹은 그룹별로 독립적으로 스트링 선택 라인이 선택될 수 있다. 불 휘발성 메모리 장치(100)는 각 그룹별로 스트링 선택 라인의 오류를 관리할 수 있다. 불 휘발성 메모리 장치(100)는 복수의 플레인들이 동시에 동작 시에 오류가 발생한 그룹의 SSL 어드레스만 변경하여 성능저하를 감소시킬 수 있다.
도 10은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 9에서 설명된 바와 같이, 플레인별로 스트링 선택 라인을 독립적으로 선택 또는 비선택할 수 있다. 따라서, 불 휘발성 메모리 장치들(1100)은 플레인별로 동작 오류를 관리할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불 휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, SSD 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1250)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 11은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 9에서 설명된 바와 같이, 플레인별로 스트링 선택 라인을 독립적으로 선택 또는 비선택할 수 있다. 따라서, 낸드 플래시 메모리 장치(2100)는 플레인별로 동작 오류를 관리할 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2240)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
본 발명은 UFS(Universal Flash Storage) 시스템에도 적용 가능하다.
도 12는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100)와 UFS 장치(3200)를 포함할 수 있다.
UFS 호스트(3100)는 애플리케이션(3110), 장치 드라이버(3120), 호스트 컨트롤러(3130), 그리고 버퍼 램(3140)을 포함할 수 있다. 그리고 호스트 컨트롤러(3130)는 커맨드 큐(CMD queue, 3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)를 포함할 수 있다. 커맨드 큐(3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)는 호스트 컨트롤러(3130) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
UFS 호스트(3100)의 애플리케이션(3110)과 장치 드라이버(3120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)는 호스트 컨트롤러(3130)의 커맨드 큐(3131)에 입력될 수 있다. 커맨드 큐(3131)는 UFS 장치(3200)로 제공될 커맨드를 순서대로 저장할 수 있다. 커맨드 큐(3131)에 저장된 커맨드는 호스트 DMA(3132)로 제공될 수 있다. 호스트 DMA(3132)는 커맨드를 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 보낸다.
계속해서 도 12를 참조하면, UFS 장치(3200)는 플래시 메모리(3210), 장치 컨트롤러(3230), 그리고 버퍼 램(3240)을 포함할 수 있다. 그리고 장치 컨트롤러(3230)는 중앙처리장치(CPU, 3231), 커맨드 관리자(CMD manager, 3232), 플래시 DMA(3233), 보안 관리자(security manager, 3234), 버퍼 관리자(3235), 플래시 변환 계층(FTL; Flash Translation Layer, 3236), 그리고 플래시 관리자(3237)를 포함할 수 있다. 여기에서, 커맨드 관리자(3232), 보안 관리자(3234), 버퍼 관리자(3235), 플래시 변환 계층(3236), 그리고 플래시 관리자(3237)는 장치 컨트롤러(3230) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
플래시 메모리(3210)는 도 1 내지 도 9에서 설명된 바와 같이, 플레인별로 스트링 선택 라인을 독립적으로 선택 또는 비선택할 수 있다. 따라서, 플래시 메모리(3210)는 플레인별로 동작 오류를 관리할 수 있다.
UFS 호스트(3100)로부터 UFS 장치(3200)로 입력된 커맨드는 장치 인터페이스(3201)를 통해 커맨드 관리자(3232)로 제공될 수 있다. 커맨드 관리자(3232)는 UFS 호스트(3100)로부터 제공된 커맨드를 해석하고, 보안 관리자(3234)를 이용하여 입력된 커맨드를 인증할 수 있다. 커맨드 관리자(3232)는 버퍼 관리자(3235)를 통해 데이터를 입력받을 수 있도록 버퍼 램(3240)을 할당할 수 있다. 커맨드 관리자(3232)는 데이터 전송 준비가 완료되면, UFS 호스트(3100)로 RTT(READY_TO_TRANSFER) UPIU를 보낸다.
UFS 호스트(3100)는 RTT UPIU에 응답하여 데이터를 UFS 장치(3200)로 전송할 수 있다. 데이터는 호스트 DMA(3132)와 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 전송될 수 있다. UFS 장치(3200)는 제공받은 데이터를 버퍼 관리자(3235)를 통해 버퍼 램(3240)에 저장할 수 있다. 버퍼 램(3240)에 저장된 데이터는 플래시 DMA(3233)를 통해 플래시 관리자(3237)로 제공될 수 있다. 플래시 관리자(3237)는 플래시 변환 계층(3236)의 어드레스 맵핑 정보를 참조하여, 플래시 메모리(3210)의 선택된 어드레스에 데이터를 저장할 수 있다.
UFS 장치(3200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 UFS 호스트(3100)로 커맨드에 대한 완료를 알리는 응답 신호(response)를 보낸다. UFS 호스트(3100)는 커맨드에 대한 완료를 장치 드라이버(3120)와 애플리케이션(3110)에 알려주고, 해당 커맨드에 대한 동작을 종료할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 13은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
저장 장치(4400)는 도 1 내지 도 9에서 설명된 바와 같이, 플레인별로 스트링 선택 라인을 독립적으로 선택 또는 비선택할 수 있다. 따라서, 저장 장치(4400)는 플레인별로 동작 오류를 관리할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불 휘발성 메모리 장치
110 : 메모리 셀 어레이
111 : 제 1 플레인
112 : 제 2 플레인
113 : 제 3 플레인
114 : 제 4 플레인
120 : 어드레스 디코더
121 : SSL 선택 회로
122 : 스위치 컨트롤러
130 : 입출력 회로
140 : 제어 로직
150 : 전압 발생기
1000 : SSD
2000 : eMMC
3000 : UFS 시스템
4000 : 모바일 장치

Claims (10)

  1. 제 1 및 제 2 플레인을 포함하는 메모리 셀 어레이; 그리고
    상기 제 1 플레인과 제 1 스트링 선택 라인들로 연결되고, 상기 제 2 플레인과 제 2 스트링 선택 라인들로 연결되며, 상기 제 1 및 제 2 스트링 선택 라인들에 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 어드레스 디코더를 포함하되,
    상기 어드레스 디코더는 상기 제 1 및 제 2 플레인에 따라 서로 다른 스트링 선택 라인 어드레스에 기초하여 상기 제 1 및 제 2 스트링 선택 라인들에 각 플레인별로 독립적으로 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 디코더는 상기 제 1 및 제 2 플레인 각각에 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 스트링 선택 라인 선택 회로를 포함하고,
    상기 스트링 선택 라인 선택 회로는 제 1 스트링 선택 라인 어드레스에 따라 상기 제 1 스트링 선택 라인들을 제어하는 제 1 스트링 스위치 및 제 2 스트링 선택 라인 어드레스에 따라 상기 제 2 스트링 선택 라인들을 제어하는 제 2 스트링 스위치를 포함하는 불 휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 어드레스 디코더는 상기 제 1 및 제 2 스트링 선택 라인 어드레스를 저장하는 스위치 컨트롤러를 포함하고,
    상기 스위치 컨트롤러는 외부로부터 수신된 어드레스로부터 상기 제 1 및 제 2 스트링 선택 라인 어드레스를 추출하고, 상기 제 1 스트링 선택 라인 어드레스를 저장하는 제 1 어드레스 저장 유닛 및 상기 제 2 스트링 선택 라인 어드레스를 저장하는 제 2 어드레스 저장 유닛을 포함하는 불 휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 어드레스 디코더는 상기 서로 다른 스트링 선택 라인 어드레스를 저장하는 스위치 컨트롤러를 포함하고,
    상기 스위치 컨트롤러는 현재 상기 스트링 선택 신호가 인가될 스트링 선택 라인에 대응하는 제 1 및 제 2 스트링 선택 라인 어드레스를 저장하는 제 1 스테이지 저장 유닛 및 다음에 상기 스트링 선택 신호가 인가될 스트링 선택 라인에 대응하는 제 3 및 제 4 스트링 선택 라인 어드레스를 저장하는 제 2 스테이지 저장 유닛을 포함하는 불 휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 3 스트링 선택 라인 어드레스는 상기 제 1 플레인에 대응하고,
    상기 제 2 및 제 4 스트링 선택 라인 어드레스는 상기 제 2 플레인에 대응하는 불 휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 어드레스 디코더는 상기 제 1 및 제 2 플레인 각각에 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 스트링 선택 라인 선택 회로를 포함하고,
    상기 스트링 선택 라인 선택 회로는 제 1 스트링 선택 라인 어드레스에 따라 상기 제 1 스트링 선택 라인들을 제어하는 제 1 스트링 스위치 및 제 2 스트링 선택 라인 어드레스에 따라 상기 제 2 스트링 선택 라인들을 제어하는 제 2 스트링 스위치를 포함하는 불 휘발성 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제 1 및 제 2 스트링 선택 라인 어드레스에 따라 상기 제 1 및 제 2 플레인 각각에 상기 어드레스 디코더가 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공한 후, 상기 제 1 스테이지 저장 유닛은 상기 제 3 및 제 4 스트링 선택 라인 어드레스를 저장하는 불 휘발성 메모리 장치.
  8. 복수의 플레인들을 포함하는 메모리 셀 어레이; 그리고
    상기 플레인들 각각과 복수의 스트링 선택 라인들로 연결되고, 상기 플레인들 각각에 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 어드레스 디코더를 포함하되,
    상기 어드레스 디코더는 상기 플레인들을 복수의 그룹들로 나누고, 상기 그룹들 각각에 따라 서로 다른 스트링 선택 라인 어드레스에 기초하여 각 그룹별로 독립적으로 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 어드레스 디코더는 상기 서로 다른 스트링 선택 라인 어드레스를 저장하는 스위치 컨트롤러를 포함하고,
    상기 스위치 컨트롤러는 외부로부터 수신된 어드레스로부터 제 1 및 제 2 스트링 선택 라인 어드레스를 추출하고, 상기 제 1 스트링 선택 라인 어드레스를 저장하는 제 1 어드레스 저장 유닛 및 상기 제 2 스트링 선택 라인 어드레스를 저장하는 제 2 어드레스 저장 유닛을 포함하는 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 어드레스 디코더는 상기 플레인들 각각에 상기 스트링 선택 신호 및 스트링 비선택 신호를 제공하는 스트링 선택 라인 선택 회로를 포함하고,
    상기 스트링 선택 라인 선택 회로는 제 1 플레인을 제어하는 제 1 스트링 스위치, 제 2 플레인을 제어하는 제 2 스트링 스위치, 및 제 3 플레인을 제어하는 제 3 스트링 스위치를 포함하고,
    상기 제 1 및 제 2 플레인은 제 1 그룹에 속하고, 상기 제 1 스트링 선택 라인 어드레스에 따라 상기 제 1 및 제 2 스트링 스위치에 의해 각각 제어되고,
    상기 제 3 플레인은 제 2 그룹에 속하고, 상기 제 2 스트링 선택 라인 어드레스에 따라 상기 제 3 스트링 스위치에 의해 제어되는 불 휘발성 메모리 장치.
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