KR20170064532A - 고속 통신 잭 - Google Patents

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KR20170064532A
KR20170064532A KR1020177006027A KR20177006027A KR20170064532A KR 20170064532 A KR20170064532 A KR 20170064532A KR 1020177006027 A KR1020177006027 A KR 1020177006027A KR 20177006027 A KR20177006027 A KR 20177006027A KR 20170064532 A KR20170064532 A KR 20170064532A
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Inventor
브렛 로빈슨
Original Assignee
센티넬 커넥터 시스템즈, 아이엔씨.
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Abstract

플러그를 수용하는 포트를 포함하되 이 포트는 플러그의 해당 신호 선에 각각 연결되는 복수의 핀을 포함하는 하우징, 하우징을 둘러싸는 차폐함, 차폐함과 기판을 갖는 하우징 사이의 연성 회로 보드, 각 바이어가 하우징의 핀을 수용하도록 기판을 통하여 연장되는 복수의 바이어, 각 트레이스가 복수의 바이어의 해당 바이어로부터 연장되는, 기판의 제1측 상의 복수의 트레이스, 및 기판의 제1 측에 대향하는 기판의 제2 측상의 차폐면으로 구성되는 고속 통신 잭이 개시된다.

Description

고속 통신 잭{HIGH SPEED COMMUNICATION JACK}
본 출원은 네트워크 케이블을 장치에 연결하는데 사용하는 네트워크 연결 잭에 관한 것이다.
전기통신장치 및 관련 응용장치들이 점점 고도화되고 강력해짐에 따라, 다른 장치와 정보를 수집 및 공유하는 이들의 능력 역시 더욱 중요해지고 있다. 지능적이고, 네트워크 간 연결된 이들 장치들의 증대는, 그러한 요구를 만족시키는데 필요한 향상된 데이터 전송속도(data rate)를 제공하기 위해 이들 장치들이 연결되는 네트워크들에 대한 데이터 처리능력(data throughput capacity)의 향상에 대한 필요성으로 귀결된다. 따라서, 기존의 통신규약 표준은 지속적으로 개선되거나 새로운 것들이 만들어졌다. 이들 표준의 거의 대부분은 유선 네트워크 간에 고해상 신호의 통신을 요구하거나, 이로부터 직,간접적으로 상당한 혜택을 받아왔다. 보다 광대역을 가지며 상응하게 더욱 높은 주파수를 요구할 수 있는, 이들 고해상 신호의 전송을 일관되게 지원할 필요가 있다. 그러나 다양한 표준의 최신판들이 이론적으로 보다 높은 데이터 전송속도를 제공할 때조차도, 일부 물리적 요소들의 현재 통용되는 디자인들에 의해 속도가 여전히 제한된다. 불행하게도,멀티-기가헤르츠(multi-gigahertz) 및 더 높은 주파수에서 일정한 신호품질을 달성하기 위해 무엇이 필요한지에 대한 이해의 결여로 인해 이러한 물리적 요소들을 디자인하는 것이 힘들었다.
예를 들면, 통신중인 데이터를 표시하는 전기신호들을 전송 및 수신하기 위한 케이블의 연결 또는 결합을 위해 통신 장치 및 장비들에 통신 잭(communication jack)이 사용된다. RJ(registered jack)는 원격통신 및 데이터 장비를 연결하기 위한 표준 물리적 인터페이스이다. RJ 인터페이스(RJ standardized physical interface)는 잭 구성과 배선 패턴(wiring pattern) 양자를 포함한다. 데이터 장비용으로 흔히 사용되는 RJ 인터페이스는 RJ45 네트워크 인터페이스(physical network interface)로서 RJ45 잭으로도 부른다. RJ45 잭은 국제전기전자기술자협회(IEEE) 802.3 이더넷 규약(Ethernet protocol)을 이행하는 근거리 통신망에 폭넓게 사용된다. RJ45 잭은 ANSI/TIA-1096-A의 미국표준협회(American National Standards Institute)/미국통신산업협회(Telecommunications Industry Association)에 의해 공표된 것을 포함하는 여러 표준에서 언급되어 있다.
RJ45 잭을 포함하는, 케이블과 잭과 같은 모든 전기적 인터페이스 요소들은 초기 전류 흐름에 저항할 뿐만 아니라 그에 대한 어떠한 변화에도 반대한다. 이러한 특성을 리액턴스(reactance)라 부른다. 리액턴스의 관련된 두 타입은 유도 리액턴스(inductive reactance)와 용량 리액턴스(capacitive reactance)이다. 유도 리액턴스는, 예를 들면 저항성 케이블을 통과하는 전류의 이동에 기초하여, 생성될 수 있으며, 이러한 이동은 케이블에 전압을 유도하는 자기장을 초래한다. 반면에, 용량 리액턴스는 두 대향하는 표면의 전자가 가까이 위치될 때 나타나는 정전하(electrostatic charge)에 의해 생성된다.
전송된 신호의 저하를 감소시키거나 피하기 위해, 통신회로의 여러 요소들은 매칭하는 임피던스(maching impedance)를 갖는 것이 바람직하다. 그렇지 않은 경우, 하나의 임피던스 값을 갖는 부하(load)는 다른 임피던스 레벨을 갖는 케이블이 전달하는 신호의 일부를 반사 또는 반향할 것이며, 따라서 신호장애를 초래한다. 이때문에, 케이블 판매회사와 같은 데이터 통신장비 디자이너와 제조회사들은 케이블의 저항 및 용량 레벨뿐만 아니라 임피던스 값이 특정 성능 파라메터와 부합한다는 것을 입증하기 위해 자사 케이블을 테스트하며 디자인한다. RJ45 잭 역시 거의 모든 통신회로에서 중요한 요소이나, 잭 제조회사들은 그 성능에 대해 동일 수준의 관심을 기울이지 않고 있다. 이처럼, 기존의 RJ45 잭과 관련된 문제들이 테스트로 잘 알려져 있고 고주파 신호라인에 대한 이들의 부정적인 영향들이 이해되고 있지만, 업계는 이 중요한 물리적 요소에 대한 문제점들을 치유하는데 소극적인 것 같다. 따라서 개선된 고속 통신 잭에 대한 요구가 존재한다.
일 실시예에서, 고속 통신 잭은 플러그를 수용하기 위한 포트를 갖는 하우징을 포함할 수 있다. 포트는 플러그의 해당 신호라인에 각각 연결되는 복수의 핀, 하우징을 둘러싸는 차폐함, 및 차폐함과 하우징 사이의 연성 회로 보드를 포함할 수 있다. 연성 회로 보드는 기판, 기판으로부터 연장되되 각각 하우징의 핀을 수용하도록 구성된 복수의 바이어(via), 기판의 제1측 상에 위치하되 각각 복수의 바이어 중 해당하는 하나로부터 연장되는 복수의 트레이스(trace), 및 기판의 제1측에 대향하는 제2측 상의 차폐면을 포함할 수 있다.
다른 실시예에서, 활성화됐을 때, 각 트레이스는 제2의 인접한 트레이스에 차동적으로(differentially) 매칭될 수 있다.
또 다른 실시예에서, 매칭된 한쌍의 트레이스 중 제1 트레이스의 임피던스 값은 매칭된 한쌍의 트레이스 중 제2 트레이스의 임피던스 값과 실질적으로 같아지도록 조정될 수 있다.
또 다른 실시예에서, 커패시터가 트레이스 층 및 유전체 층에 매입된 복귀신호 층에 의해 각 바이어에 형성될 수 있다.
또 다른 실시예에서, 복귀신호 층과 트레이스 층 간의 거리는 커패시터가 약 0.1pf와 약 0.5pf 사이의 값을 갖도록 조정될 수 있다.
또 다른 실시예에서, 매칭된 트레이스 쌍들의 각 트레이스의 폭, 높이, 또는 길이는 제1 트레이스의 임피던스가 제2 트레이스의 임피던스와 매칭하도록 조정될 수 있다.
또 다른 실시예에서, 제2 커패시터를 형성하기 위해 제2 복귀신호 층이 제1 복귀신호 층 아래의 유전체 층에 형성될 수 있다.
또 다른 실시예에서, 제1 신호층과 제2 신호층 사이의 거리는 0.1pf와 0.5pf 사이의 제2 커패시터 값을 갖도록 갖도록 조정될 수 있다.
또 다른 실시예에서, 제1 및 제2 트레이스의 임피던스는, 제1 신호가 제1 트레이스에 전송되고 제2 신호가 제2 트레이스에 전송될 때 이들 트레이스들이 매칭되도록, 조절될 수 있다.
또 다른 실시예에서, 커패시터, 트레이스 및 복귀 신호 층이 매칭된 트레이스의 세트에 의해 공통 모드 필터를 형성할 수 있다.
또 다른 실시예에서, 커패시터의 값은 공통 모드 필터가 매칭된 트레이스로부터의 신호 반사를 방지하도록 조정될 수 있다.
또 다른 실시예에서, 기판의 일측 상의 제2 차폐 탭이 제1 차폐 탭에 대향하여 형성될 수 있다.
또 다른 실시예에서, 트레이스는 금 도금될 수 있다.
또 다른 실시예는 플러그를 수용하기 위한 포트 포함하는 하우징을 갖되 포트는 플러그의 해당 신호라인에 각각 연결되는 복수의 핀을 갖는 표준 RJ45를 포함하는 고속 통신 잭을 포함할 수 있다. 잭은 하우징을 둘러싸는 차폐함, 및 차폐함과 하우징 사이의 연성 회로 보드를 포함할 수 있다. 연성 회로 보드는 기판, 기판으로부터 연장되되 각각 하우징의 핀을 수용하도록 구성된 복수의 바이어, 기판의 제1측 상에 위치하되 각각 복수의 바이어 중 해당하는 하나로부터 연장되는 복수의 트레이스, 및 기판의 제1측에 대향하는 제2측 상의 차폐면을 포함할 수 있다.
또 다른 실시예는 앞면, 뒷면, 윗면, 밑면, 우측면 및 좌측면을 갖는 표준 RJ45 하우징을 사용하여 고속 통신 잭을 제조하는 방법을 포함하며, 하우징은 플러그의 해당 신호선에 각각 연결되는 복수의 핀을 포함한다. 이 방법은 기판, 기판으로부터 연장되되 각각 하우징의 핀을 수용하도록 구성된 복수의 바이어, 기판의 제1일측 상에 위치하되 각각 복수의 바이어 중 해당하는 하나로부터 연장되는 복수의 트레이스, 기판의 제1측에 대향하는 제2측 상의 차폐면, 및 차폐 트레이스에 의해 전기회로 보드에 연결되며 연성 회로 보드의 대향하는 양 단부상에 위치되는 적어도 2개의 차폐 탭을 갖는 연성 회로 보드를 형성하는 단계, 연성 회로 보드의 각 바이어를 하우징의 해당 핀으로 삽입하는 단계, 바이어를 갖는 연성 회로 보드의 일부가 하우징의 밑면에 위치하며 하우징의 뒷면 상에 위치하는 차폐면을 갖는 연성 회로 보드 부분에 수직하도록 연성회로보드를 만곡시키는 단계, 하나의 차폐 탭은 하우징의 좌측면과 접하고 하나의 차폐 탭은 하우징의 우측면과 접하도록 각 차폐 탭을 만곡시키는 단계, 및 차폐 함이 차폐 탭의 각각과 접하도록 연성 회로 보드와 하우징 위로(over) 차폐함을 형성하는 단계를 포함할 수 있다.
또 다른 실시예는 플러그를 수용하되 플러그의 해당 신호라인에 각각 연결되는 복수의 핀을 갖는 포트를 갖는 하우징, 하우징을 둘러싸는 차폐함, 및 차폐함과 하우징 사이의 다층 연성 회로 보드를 갖는 고속 통신 잭을 포함할 수 있다. 다층 연성 회로 보드는 복수의 바이어 중 해당하는 바이어로부터 각각 연장되는 복수의 트레이스를 갖는 제1 층, 제1 층의 일측에 트레이스에 대향하도록 위치하는 유전체 재료의 제2층, 제2층의 일측에 제1 층에 대향하도록 위치되며 전도성 재료로 만들어진 복귀면을 갖는 제3층, 제3층의 일측에 제2층에 대향하도록 위치되며 전도성 재료로 만들어진 제4층, 및 제4층의 일측에 제3층에 대향하도록 위치되며 유전체 재료로 만들어진 제5층을 포함할 수 있다. 복수의 바이어는 제1, 2, 3, 4, 및 5층을 통해 연장되되 각 바이어는 하우징의 핀을 수용하도록 구성될 수 있다.
도 1은 RJ45 잭을 포함하는 본 발명의 일 실시예에 따른 고속 통신 잭이다.
도 2는 도 1의 RJ45 잭의 좌측부분의 저면 사시도이다.
도 3은 도 1의 RJ45 잭 및 연성 프린트 회로 기판에 대한 차폐를 제공하기 위한 잭 쉴드의 우측 저면도이다.
도 4A는 도 1의 프린트 회로 기판의 앞면의 평면도이다.
도 4B는 또 다른 실시예의 프린트 회로 기판의 앞면의 평면도이다.
도 5A는 도 4의 프린트 회로기판의 뒷면의 평면도이다.
도 5B는 또 다른 실시예의 프린트 회로기판의 뒷면의 평면도이다.
도 6A는 도 4의 프린트 회로기판의 선 BB를 따른 단면도이다.
도 6B는 도 4의 프린트 회로기판의 바이어의 단면도이다.
도 6C는 도 4의 프린트 회로기판의 또 다른 실시예에 따른 바이어의 단면도이다.
도 7은 서로 매칭되며 평형된 전송 및 수신 케이블 쌍을 갖는 RJ45 잭의 개략도이다.
도 8은 차동적으로 평형된 신호선 쌍의 개략도이다,
도 9는 제1 신호와 제2 신호에 기초하여 도 4의 두 트레이스를 차동적으로 평형시키기 위해 사용된 프로세스의 개략도이다.
도 10A는 쉴드가 제거된, 도 1의 RJ45 잭의 후방 사시도이다.
도 10B는 쉴드가 제거된, 또 다른 실시예의 도 1의 RJ45 잭의 후방 사시도이다.
도 1은 RJ45 잭(110), 연성 프린트 회로 보드(PCB)(120), 및 잭 쉴드(shield)(130)를 포함하는 본 발명의 일 실시예에 따른 구성을 갖는 고속 통신 잭을 예시한다. 본 발명의 여러 양상에서, 여기에 기술된 바와 같이, PCB(120)는 RJ45 잭(110)의 각 핀에 직접 용접될 수 있는(soldered) 평형(balanced), 무선주파수 동조회로(radio frequency tuned circuit)를 제공하며, 잭 쉴드(130)는 섀시 접지(chassis ground)로서의 기능뿐만 아니라 RJ45 잭(110) 및 PCB(120)에 대한 차폐를 제공한다. RJ45 잭(110), PCB(120) 및 잭 쉴드(130)는 조합되어서 동조 도파관(tuned waveguide), 및 통신신호가 전송되는 튜브와 유사한 기능을 제공하며, 통신신호의 에너지부분은 잭 쉴드(130)를 통해 튜브 외측으로 이동하며, 통신신호의 정보부분은 비저항성 금 와이어를 따라 튜브 내로 이동함으로써 고속 데이터 신호 속도가 얻어지도록 한다. 예를 들면, 40기가비트(Gbs) 이상의 데이터 속도가 지원될 수 있다고 예상된다.
이하에서는 RJ45 통신 잭이 사용되나, 본 발명의 통신 잭은 여기에 한정되지 않고 모듈방식의 RJ 타입 커넥터의 전부, USB(Univesal Serial Bus) 커넥터와 잭, 파이어와이어(Firewire)(1394) 커넥터와 잭, HDMI(High-Definition Multimedia Interface) 커넥터와 잭, 디-서브미니어쳐(D-subminiature) 타입 커넥터와 잭, 리본 타입 커넥터와 잭, 또는 고속 통신 신호를 수신하는 다른 커넥터 또는 잭을 포함하는 어떠한 타입의 고속 통신 잭에도 사용될 수 있다.
본 발명의 다양한 양상에서, 여기에 개시된 다양한 핀 및 트레이스는 금, 은, 또는 동과 같은 임의의 적절한 전도성 원소, 또는 합금 및 임의의 적절한 전도성 원소의 조합으로 구성될 수 있다. 예를 들면, RJ45 잭(110)의 플러그 접점과 핀 세트는 금 도금된 구리 핀 또는 와이어를 포함할 수 있으며, PCB(120)의 트레이스 세트는 금 도금된 구리 경로(path)를 포함할 수 있다. 금 도금은 통상적으로 산화되기 쉬운 재료인 동 위에 내식성, 전기전도성 층을 제공하기 위해 사용된다. 또는, 니켈과 같은 적당한 배리어 메탈(barrier metal) 층이 금 도금 전에 구리 기판에 증착될 수 있다. 니켈 층은 금 층에 대한 기계적 지지를 제공함으로써 금 도금의 내마모성을 향상시킬 수 있다. 니켈 층은 또한 금 층에 존재할 수 있는 공극(pore)의 영향을 감소시킬 수 있다. 고주파에서, 금 도금은 신호 손실을 감소시킬 뿐만 아니라, 전류밀도가 도체의 외측 변부에서 가장 높은 표피효과(skin effect)로부터의 밴드폭을 증가시킬 수 있다. 반면에, 니켈만의 사용은 동일한 효과로 인해 고주파에서 신호저하로 이어질 것이다. 따라서, 보다 높은 속도는 니켈 도금만을 사용하는 RJ45 잭에서는 얻어질 수 없을 것이다. 예를 들면, 니켈만이 도금된 핀 또는 트레이스는, 일단 신호가 GHz 범위로 들어가면, 자신의 유용한 신호길이가 세배나 짧아질 수 있다. 여기서는 구리 통로 상에 금 도금을 사용함에 따른 몇몇 장점을 기술하였지만, 다른 전도성 원소들이 구리 통로를 도금하기 위해 사용될 수 있다. 예를 들면, 역시 비반응성이나 양호한 전도체인 백금이 금 대신에 구리 통로를 도금하기 위해 사용될 수 있다.
고속 통신 잭의 주요 구성, 즉 RJ45 잭(110), PCB(120), 및 잭 쉴드(130)의 각각이, 이들이 연동하여 어떻게 고속 통신에 대한 지원을 제공하는지에 대한 설명 전에, 간단하게 기술될 것이다.
도 2는 도 1에 도시된 RJ45 잭(110)의 전방부의 저면 사시도로서, 플러그(미도시) 삽입을 위한 플러그 구멍(230)이 제공된 것을 볼 수 있을 것이다. 플러그 구멍(230)은 플러그를 수용하여 플러그의 접점들을 RJ45 잭(110)의 플러그 접점들(212)의 세트에 결합시키도록 구성될 수 있다. 플러그는 RJ45 8지점 8접점(8P8C) 모듈 플러그일 수 있다. 플러그 접점 세트(212)는 회로 보드 상의 통신 회로에 부착되도록 구성된 핀 세트(210) 내로 형성된다. 예를 들면, RJ45 잭(110)은 한쌍의 포스트(220)를 사용하여 네트워크 스위치 장치의 회로 보드에 장착될 수 있으며, 핀 세트(210)는 스위치 장치의 회로 보드 상의 각 접접 패드(pad) 상에 용접될 수 있다. 도 2에 예시된 바와 같은 RJ45 잭(110)과 유사한 잭은 그 자체로 RJ45 잭 케이블의 플러그와 잭이 통합되는 장치의 회로 보드 사이에 기본적인 연결을 제공한다. 그러나 이 잭은 고속 통신을 위해 요구되는 통신 주파수를 제어하도록 의도되지 않는다. 여기에 개시된 바와 같은 다양한 양상에 따라 구성된 RJ45 잭(110)은 과도 신호(trasient signal)로부터의 간섭없이 고속으로 통신하는데 사용될 수 있도록 잭 쉴드(130) 및 PCB(120)와 같은 다른 구성과 통합될 수 있다.
도 3은 RJ45 잭(110) 및 PCB(120)에 대한 차폐를 제공하는 잭 쉴드의 우측 저면도이다. 잭 쉴드(130)는 상부(302), 하부(304), 후부(306), 전부(308), 좌측부(보이지 않으나 우측부와 실질적으로 동일함), 및 우측부(310)를 포함한다. 원하는 차폐특성을 제공하기 위해, 본 발명의 일 실시예에서, 잭 쉴드(130)는 강, 구리, 또는 그 외의 전도성 재료와 같은, 그러나 여기에 한정되지 않는, 전도성 재료를 포함할 수 있다. 하부(304) 근방의, 잭 쉴드(130)의 우측부(310)와 좌측부(보이지 않음) 양자 상의 한쌍의 탭(320)이 장치(미도시) 내의 회로 보드에 잭 쉴드(130)를 접지 및 고정하는데 사용될 수 있다. 예를 들면, 잭 쉴드(130) 상의 한쌍의 탭(320)이 회로 보드의 상응하는 한쌍의 설치 구멍으로 삽입되어 용접될 수 있다.
도 4A는 RJ45 잭의 PCB(120)의 앞면의 평면도이다. PCB(120)는 스트립 선 가요선(strip line flex) 또는 등가의 기술을 포함하는 유전체 재료로 만들어진 다층 기판(402)을 포함한다. 기판(402)의 변부는 보호 층(404)으로 둘러싸여 있다. 보호 층(404)은 플라스틱 또는 연성 솔더 마스크(flexible solder mask)와 같은, 그러나 여기에 한정되지 않는 비전도성 재료로 만들어진다. 기판(402)의 앞면은 기판을 통하여(through) 만들어진 복수의 바이어(406, 408, 410, 412, 414, 416, 418, 및 420)를 포함한다. 각각의 바이어(406, 408, 410, 412, 414, 416, 418, 및 420)는 기판(402)을 통하여 지나가며 핀(210)을 수용할 수 있는 크기를 갖는다. 각각의 바이어(406,408,410,412,414,416,418, 및 420)를 둘러싸는 영역은 금과 같은 전도성 재료로 피복된다. 각 바이어(406, 408, 410, 412, 414, 416, 418, 및 420)를 둘러싸는 피복층은 정사각형 또는 직사각형일 수 있다. 도 4B에 도시된 다른 실시예에서, 각 바이어(406, 408, 410, 412, 414, 416, 418, 및 420)를 둘러싸는 피복층은 원형일 수 있다. 피복층을 원형으로 함으로써, 인접한 바이어(406, 408, 410, 412, 414, 416, 418, 및 420) 간의 간섭이 감소된다.
복수의 트레이스(422,424,426,428,430,432,434, 및 436)가 PCB(120)의 일 단부를 향해 각각의 바이어(406,408,410,412,414,416,418, 및 420)로부터 연장된다. 각각의 트레이스(422,424,426,428,430,432,434, 및 436)는 구리 또는 금을 포함하는 전도성 재료로 만들어진다. 일 실시예에서, 니켈 층이 기판(402) 상에 형성되며 금 층이 니켈 층에 형성되어 각각의 트레이스(422,424,426,428,430,432,434, 및 436)를 형성한다. 각각의 트레이스(422,424,426,428,430,432,434, 및 436)는 바이어(406,408,410,412,414,416,418, 및 420)에 대향하는 PCB(120)의 변부 근방의 차폐 트레이스 층(490)에 다다를 때까지 PCB(120)의 후미(back end)를 향해 연장된다. 각각의 트레이스(422,424,426,428,430,432,434, 및 436)는 제2 부분(470,472,474,476,478,480,482, 및 484)에 인접한 제1 부분(454,456,458,460,462,464,466 및 468)을 포함하며, 제2 부분(470,472,474,476,478,480,482, 및 484)은 차폐 트레이스 층(490)과 접촉하지 않은 채로 차폐 트레이스 층(490)까지 연장된다. 각각의 제 1부분 분(454,456,458,460,462,464,466 및 468)은 각각의 바이어(406,408,410,412,414,416,418, 및 420)를 향해 각각의 제2 부분(470,472,474,476,478,480,482, 및 484)으로부터 가늘어진다(taper). 각각의 제2 부분(470,472,474,476,478,480,482, 및 484)은 트레이스(422,424,426,428,430,432,434, 및 436)에 따라 다른 길이를 갖는다.
2개의 차폐 탭(486, 488)이 PCB(120)의 대향하는 변부에 위치된다. 각 차폐 탭(486,488)은 예를 들면, 금 또는 구리와 같은 전도성 재료로 피복된 기판으로 만들어진다. 차폐 탭(486,488)은 바이어(406,408,410,412,414,416,418, 및 420)에 대향하는 PCB(120)의 상기 변부와 각 트레이스(422,424,426,428,430,432,434, 및 436)의 제2 부분(470,472,474,476,478,480,482, 및 484) 사이에 위치되며, 양 차폐 탭(486,488) 사이로 연장되는 기판(402)상의 차폐 트레이스 층(490)에 의해 전기적으로 연결된다.
도 5A는 도 4A의 프린트 회로기판의 뒷면의 평면도이다. 뒷면은 바이어(406,408,410,412,414,416,418, 및 420), 차폐 탭(486,488), 및 각 차폐 탭(486,488)의 뒷면 사이로 연장되는 차폐 트레이스 층(502)을 포함한다. 차폐 트레이스 층(502)는 차폐 탭(486,488)들 사이의 PCB(120) 뒷면 부분을 커버한다. 차폐 탭(486,488)은 차폐 트레이스 층(490)과 차폐 트레이스 층(502)을 연결하는 기판(402)을 관통하여 지나는 복귀 바이어(504,506,508,510,512,514,516, 및 518)를 포함한다. 도 5B는 도 4B에 도시된 다른 프린트 회로 기판의 뒷면의 평면도이다.
도 6A는 도 4의 PCB(120)의 다층 기판(402)에 대한 선 BB를 따른 단면도이다. 다층 기판(402)의 제1 층(602)은 PSR9000FST 연성 솔더 마스크와 같은 물질로 만들어지는 솔더 마스크 부분을 포함한다. 제2 층(604)은 최상층 하부에 형성되며 트레이스(422,424,426,428,430,432,434, 및 436)를 포함한다. 각각의 트레이스(422,424,426,428,430,432,434, 및 436)는 길이(L), 높이(H), 및 폭(W)을 가지며, 거리(S)만큼 인접하는 트레이스로부터 이격되어 있다. 각 트레이스의 길이(L)는 트레이스가 각 바이어(406,408,410,412,414,416,418, 및 420)의 변부로부터 차폐 트레이스 층(490)까지 PCB(120)의 표면을 따라 연장되는 길이이다.
각 트레이스(422,424,426,428,430,432,434, 및 436)는 각 트레이스(422,424,426,428,430,432,434, 및 436)가 연성 솔더 마스크에 의해 커버되지 않도록 제1 층(602)을 통하여 연장된다. 또한 차폐 트레이스 층(490)은 이 층(490)이 제1 층(602)을 통하여 연장하도록 제2 층(604)의 일 부분 위에(over) 형성된다. 제 3 유전층(606)은 제2 층(604) 하부에 형성된다. 제 3층(606)은 약 0.002 밀(mil)과 약 0.005 밀 사이의 깊이(D)를 가지며 RO XT8100, Rogerson Material, 또는 고주파 전기신호를 절연할 수 있는 임의의 다른 재료와 같은, 그러나 여기에 한정되지 않는, 3.0 이상의 유전상수를 갖는 재료로 만들어진다.
제4 층(608)은 제 3층(606) 하부에 형성되되 신호 복귀부와 차폐 트레이스 층(502)을 포함한다. 신호 복귀부와 차폐 트레이스 층(502) 양자는 금 또는 구리가 바람직한 전도성 재료로 만들어진다. 제5층(610)은 제4층(608) 하부에 형성되되 연성 솔더 마스크부와 차폐 트레이스 층(502)을 갖는다. 연성 솔더 마스크부는 제1 층(602)의 연성 솔더 마스크부와 동일한 재료로 제조된다. 다른 실시예에서, 연성 솔더 마스크부는 제1 층(602)의 연성 솔더 마스크부와 다른 재료로 제조된다. 또 다른 실시예에서, 제2 신호복귀 층(미도시)는 유전체 재료 내에 위치된다.
인접한 트레이스들에 의한 누화(crosstalk)를 제거하기 위해, 각 트레이스(422,424,426,428,430,432,434, 및 436)는 인접한 트레이스(422,424,426,428,430,432,434, 및 436)에 전기적으로 연결된다. 예시로서, 트레이스(422)는 트레이스(424)에 연결된다. 작동 중에 제1 신호는 제1 트레이스를 따라 전송되며, 반대 극성을 갖는 동일 신호가 매칭된 트레이스를 따라 전송되어서 트레이스들을 함께 차동적으로(differentially)선택적으로 연결하게 된다. 트레이스들이 차동적으로 함께 연결되므로, 각 트레이스의 임피던스는 트레이스가 어떻게 구동되는가를 결정한다. 따라서, 매칭된 각 트레이스 세트의 임피던스는 실질적으로 동일하다.
매칭된 트레이스 세트의 각 트레이스(422,424,426,428,430,432,434, 및 436)의 물리적 특성값은 각 트레이스로 전송된 전송 및 복귀 신호에 대해 매칭된 트레이스들 간에 임피던스를 평형화시키도록 조절된다. 각 트레이스(422,424,426,428,430,432,434, 및 436)의 임피던스는 각 트레이스(422,424,426,428,430,432,434, 및 436)를 통해 전송된 각 신호에 대해 매칭된 트레이스들 간의 거리(S), 각 트레이스의 길이(L), 폭(W) 및 높이(H)의 하나 또는 조합을 조정함으로써 조절된다. 각 트레이스(422,424,426,428,430,432,434, 및 436)의 높이(H)는 약 2 밀과 약 6밀 사이, 인접한 트레이스(422,424,426,428,430,432,434, 및 436) 간의 거리(S)는 약 3 밀과 약 10밀 사이일 수 있다.
도 4를 다시 참조하면, 각 트레이스는 제1 부분(454,456,458,460,462,464,466 및 468)에 가변 폭을 가지며 제2 부분(470,472,474,476,478,480, 482 및 484)에 실질적으로 일정한 폭을 갖는다. 따라서, 매칭된 트레이스들이 거리(S)만큼 이격될 때 매칭된 세트의 각 트레이스가 실질적으로 동일한 임피던스를 갖도록, 각 트레이스(422,424,426,428,430,432,434, 및 436)의 폭은 트레이스(422,424,426,428,430,432,434, 및 436)의 높이(H)와 함께 제1 부분(454,456,458,460,462,464,466 및 468)과 제2 부분(470,472,474,476,478,480,482, 및 484)의 어느 하나 또는 양자에서 조절된다.
제조 및 재료에서의 비항상성으로 인해 차동적으로 매칭된 트레이스(422,424,426,428,430,432,434, 및 436)의 각 세트를 통해 전달된 신호는 동일하지 않을 수 있으며, 이는 신호의 일부가 반사되어 공통모드 간섭(common mode interference)을 일으킨다. 어떠한 공통모드 간섭도 제거하기 위해, 매칭된 트레이스 세트의 각 트레이스(422,424,426,428,430,432,434, 및 436)는 매칭된 세트의 어떠한 공통모드 간섭도 제거하도록 동조된 공통모드 필터를 포함한다. 각 필터는 다층 기판(402)의 제4 층(608)과 각 트레이스(422,424,426,428,430,432,434, 및 436)의 바이어(406,408,410,412,414,416,418, 및 420)에 의해 형성되는 커패시터로 구성된다. 각 바이어(406,408,410,412,414,416,418, 및 420)는 기판(402)의 제2 층(604)과 제4 층(608) 상의 바이어(406,408,410,412,414,416,418, 및 420) 주연 둘레에 형성되는, 금 또는 구리 같은 전도성 재료의 층을 포함한다. 제 1층(602)의 전도성 재료는 바이어(406,408,410,412,414,416,418, 및 420)와 연관되는 트레이스(422,424,426,428,430,432,434, 및 436)에 연결되며, 제4 층(608)의 전도성 재료는 제 4층(608)의 신호복귀부에 연결된다. 각 커패시터의 크기는 제2 층(604)과 제4 층(508)의 전도성 재료 사이의 거리에 의해 결정된다. 따라서, 바이어(406,408,410,412,414,416,418, 및 420) 상의 전도성 재료에 대한 제3 층(606)의 깊이 조절은 각 바이어(406,408,410,412,414,416,418, 및 420)의 커패시터 효과가 조절될수 있도록 한다. 바이어(406,408,410,412,414,416,418, 및 420)와 제4 층(608)의 복귀부에 의해 형성된 커패시터는 약 0.1pf와 약 0.5pf 사이의 크기를 갖는다. 기판(402)의 윗면 및 밑면은 회로의 작동을 더욱 향상시키기 위해 플라스틱 절연층으로 피복될 수 있다.
각 바이어(406,408,410,412,414,416,418, 및 420)에 생성된 커패시터와 신호복귀 층의 특성인 인덕턴스의 조합은 각 트레이스(422,424,426,428,430,432,434, 및 436)에 대한 공통모드 필터를 생성한다. 트레이스(422,424,426,428,430,432,434, 및 436)의 임피던스에 기초한 각 커패시터의 값을 조정함으로써 공통모드 잡음은 훨씬 감소되며, 따라서 각 트레이스(422,424,426,428,430,432,434, 및 436)에 대한 신호처리를 향상시킨다.
도 6B는 바이어(406,408,410,412,414,416,418, 및 420)의 개략적인 단면도이다. 각 바이어(406,408,410,412,414,416,418, 및 420)는 제1층(602), 제2층(604), 제3층(606), 제4층(608), 및 제5층(610)을 통하여(through) 형성된다. 제2층(604)은 금 또는 구리와 같은 전도성 재료로 만들어지며, 각 바이어(406,408,410,412,414,416,418, 및 420)의 주변(circumference)을 둘러싼다. 제2층(604) 역시 각 바이어(406,408,410,412,414,416,418, 및 420)를 각 트레이스(422,424,426,428,430,432,434, 및 436)에 연결한다. 제3층(606)은 도 6A에 도시된 바와 같이 유전체 층으로 작용한다. 제4층(608)은 제3층(606)에 형성되며 신호복귀 층으로 작용한다. 제5층(610) 역시 구리 또는 금과 같은 전도성 재료로 만들어지며 제2층(602)과 마찬가지로 바이어의 주변을 둘러싼다. 밀봉층(sealing layer)(미도시) 역시 제5층(610) 위에 형성될 수 있다.
제 4층(608)은 거리 D1만큼 제2층(604)과 이격되어 있고 거리 D2만큼 제5층(610)과 이격되어 있다. 제2층(604), 유전체층인 제3층(606), 및 복귀층인 제4층(608)의 조합은 약 0.1pf와 0.5pf 사이의 커패시터 값을 갖는 커패시터를 생성한다. 제2층(604)과 제4층(608) 사이의 거리(D1)을 조정함으로써 바이어 커패시터의 커패시터 값이 조절된다. 바이어는 관련 트레이스를 복귀신호층인 제4 층(608)과 연결하기 때문에, 제2층(604), 제3층(606) 및 제4층(608)은 공통모드 필터를 형성하여 제조공정에서의 불완전성으로 인한 신호반사로부터 초래되는 간섭을 제거한다. 바이어 커패시터의 커패시터 값을 조정함으로써 공통모드 필터는 전송 및 복귀신호의 반사에 의해 초래되는 모든 신호잡음을 실질적으로 제거하도록 동조될 수 있다.
도 6C는 또 다른 실시예의 바이어(406,408,410,412,414,416,418, 및 420) 단면도이다. 제1 복귀신호 층(608) 및 제5층(610) 사이에 위치되는 제2 복귀신호 층(612)이 제 3층(606)에 부가된다. 제2 복귀신호 층(612)은 제1 신호층(608)에 평행하게 위치되며 공통모드 필터의 필터링 효과를 향상시킨다. 제1 복귀신호 층(608)과 제2 복귀신호 층(612) 사이의 거리(D3)를 조절함으로써 제1 복귀신호 층(608), 제3층(606) 및 제2복귀신호 층(612)에 의해 형성되는 제2 커패시터가 바이어에 형성된다. 거리(D3)를 조절함으로써 제2 커패시터의 값이 공통모드 필터의 작용을 향상시키도록 조절될 수 있다. 또한, 본 발명자들이 아는 바에 따르면, 바이어에 제2 커패시터의 형성은 PCB(102)의 이격된 단부들 상의 트레이스의 매칭을 허용한다. 예로서, 트레이스(422)는 트레이스(436)와 매칭될 수 있다. 따라서 제2 커패시터를 형성함으로써 RJ45 표준에 따라 위치된 신호 선의 쌍들이 얻어질 수 있다.
도 7은 전송 및 수신 트레이스를 매칭한 RJ45 잭의 개략도이다. 각 트레이스(422,424,426,428,430,432,434, 및 436)의 높이(H), 폭(W), 및 길이(L)를 조정함으로써 전송 및 수신 라인들은 임피던스가 매칭될 수 있다. 잭의 작동을 향상시키기 위해, 반대 극성을 갖는 동일한 고주파 신호가 각 쌍으로 전송된다. 매칭된 트레이스는 쉴드를 통해 결합되기 때문에, 쌍들은 서로에 대해 공통모드 필터로 작용한다. 또한, 하나의 신호가 전달될 수 없으면, 상응하는 반대신호 선은 동일한 신호를 전달할 것이다. 매칭된 트레이스는 쉴드에 결합된 필터처럼 작용하기 때문에, 높은 밴드폭 전송에 의해 초래된 잡음은 신호로부터 걸러진다. 또한, 전송 선은 수신 선과 매칭되기 때문에, 신호의 필터링은, 필터들에 대한 기준점(reference point)이 접지연결과 반대로 신호 자체라는 사실로 인해, 보다 큰 정확도로 수행된다.
도 8은 차동적으로 평형된 신호 선 쌍의 개략도이다. 도시된 바와 같이, 각 트레이스의 특성은 전술한 바와 같은 방법을 사용하여 제1 트레이스의 임피던스가 제2 트레이스의 임피던스와 매칭되도록 조절된다. 또한, 각 바이어에 형성된 커패시터들은 PCB(120)에 매입된 복귀신호 선에 의해 공통모드 필터를 형성한다. 전송 및 응답신호 양자의 전송 중에 두 트레이스를 차동적으로 평형시킴으로써 완전히 평형된 2 방향 통신회로가 얻어진다.
도 9는 전송 및 복귀신호에 대해 매칭된 트레이스를 평형화시키는 방법의 개략도이다. 단계(902)에서 매칭된 트레이스 쌍 내의 각 트레이스의 물리적 특성값은 트레이스들의 임피던스가 실질적으로 동일하도록 조절된다. 물리적 특성값은 매칭된 트레이스 세트의 각 트레이스를 이격시키는 거리, 각 트레이스의 높이, 길이, 및 폭을 포함할 수 있다. 단계(904)에서, 제1 극성을 갖는 제1 신호는 매칭된 세트의 제1 트레이스로 전송된다. 제1 신호는 10 기가헤르츠("GHz") 이상의 주파수에서 작동하는 고주파 통신신호일 수 있다. 단계(906)에서, 제1 신호와 실질적으로 동일하며 제1 신호와 반대 극성을 갖는 제2 신호가 제1 신호와 동시적으로 매칭된 세트의 제2 트레이스로 전송된다. 단계(908)에서, 제1 신호는 트레이스의 발생 및 종료 말기에 측정되며, 트레이스의 길이를 따라 손실된 데이터의 양을 결정하기 위해 두 측정값이 비교된다. 단계(910)에서, 제1 트레이스와 제2 트레이스의 적어도 하나의 물리적 특성값이 상기 측정된 신호손실의 양에 기초하여 조절된다. 프로세스는 신호손실의 양이 약 10데시벨("db") 이하가 될 때까지 단계(904)로 복귀할 수 있다.
단계(912)에서,제3 신호가 매칭된 트레이스 세트의 제2 트레이스로 전송된다. 단계(914)에서, 제3 신호와 실질적으로 동일하며 제3 신호와 반대 극성을 갖는 제4 신호가 제1 트레이스로 전송된다. 단계(916)에서, 제3 신호가 트레이스의 발생 및 종료 말기에 측정되며, 트레이스의 길이를 따라 손실된 데이터의 양을 결정하기 위해 두 측정값이 비교된다. 단계(918)에서, 제1 트레이스와 제2 트레이스의 적어도 하나의 물리적 특성값이 상기 측정된 신호손실의 양에 기초하여 조절된다. 프로세스는 신호손실의 양이 약 10데시벨("db") 이하가 될 때까지 단계(912)로 복귀할 수 있다. 또 다른 실시예에서, 프로세스는 제1 신호의 신호손실이 제3 신호의 신호손실에 응답하여 만들어진 조절에 의해 영향받지 않음은 확인하기 위해 단계(904)로 복귀할 수 있다.
도 10은 잭(110)에 위치된 PCB(120)를 예시한다. PCB(120)의 기판(402)은 PCB(120)의 제1 부분이 PCB(120)의 제2 부분에 대해 약 90도로 배치되도록 연성 재료로 만들어진다. 따라서, PCB(120)는 바이어(406,408,410,412,414,416,418, 및 420)가 잭의 핀(210) 위에 위치되며, 트레이스(422,424,426,428,430,432,434, 및 436)는 바이어(406,408,410,412,414,416,418, 및 420)로부터 잭의 접촉 패드까지 연장되도록 만곡된다. 차폐 탭(486,488)은 이들이 PCB(120)로부터 약 90도 각도로 위치되도록 만곡된다. 차폐 탭(486,488)은 잭의 잭 쉴드(130)가 차폐 탭(486,488)과 맞물리도록 잭의 측부를 따라 위치된다.
연성 PCB(120)는 PCB(120)가 만곡할 수 있도록 하는 연성 플라스틱 기판을 사용하여 만들어질 수 있다. 기술한 바와 같이, 연성 PCB(120)는 RJ45 잭(110)의 기존 형태요소에 맞도록 그리고 잭 쉴드(130)에 의해 차폐되도록 만곡될 수 있다. 예를 들면, 연성 PCB(120)는 RJ45 잭(110)에 부착되어 RJ45 잭(110)과 잭 쉴드(130) 사이에 위치된다. 연성 PCB(120)의 차폐 탭(486,488)은 잭 쉴드(130)에 부착되어 연성 PCB(120) 상의 연성 회로(flex circuit)에 공통 연결부를 제공할 수 있다. RJ45 잭(110)의 핀(210) 세트는 RJ45 잭(110)이 사용되는 장치의 회로 보드에 전기적으로 연결될 수 있다.
연성 PCB(120)는 잭 쉴드(130)와 같은 기존 엔클로져(enclusure)에 보다 잘 끼워지게 하기 위해 RJ45 잭(110)의 형태에 맞거나 접혀질 수 있도록 구성될 수 있다. 예를 들면, 개시된 방식의 일 양상에서, 연성 PCB(120)는 PCB(120)의 중앙부를 향해 약 90도로 만곡되어서 잭 쉴드(130) 내로 접혀 들어갈 수 있다. 연성 PCB(120)의 차폐 탭(486,488)은 잭 쉴드(130)와 맞닿도록 접혀져서 용접되어(soldered) 연성 PCB(120)를 잭 쉴드(130)에 고정할 수 있다. 당업자라면 잭 쉴드(130) 내의 RJ45 잭(110)에 대한 연성 PCB(120)의 방향이 개시된 양상에 따라 변형될 수 있음을 알 수 있을 것이다. 예를 들면, 연성 PCB(120)는 잭 쉴드(130)의 다른 측들로 굽혀지며 접혀지기에 충분하도록 박판일 수 있다. 연성 PCB(120)는 잭 쉴드(130) 내로 접혀지거나 만곡될 필요 없이 잭 쉴드(130)의 밑면(304)을 따라 위치되도록 하는 형태일 수 있다.
전술한 설명은 본 발명의 일부 예시 및 실시예이며 다양한 변형이 그 본질로부터 벗어남이 없이 가능할 수 있다. 따라서, 전술한 설명은 개시된 범위를 한정하기 위한 것이 아니라 본 발명을 실행하기 위해 당업자에게 충분한 개시를 제공하기 위한 것이다.

Claims (20)

  1. 플러그를 수용하는 포트를 포함하되 이 포트는 플러그의 해당 신호 선에 각각 연결되는 복수의 핀을 포함하는 하우징;
    하우징을 둘러싸는 차폐함;
    하우징과 차폐함 사이의 연성 회로 보드;를 포함하며, 이 회로보드는
    기판,
    각 바이어가 하우징의 핀을 수용하도록 기판을 통하여 연장되는 복수의 바이어,
    기판의 제1측 상에 위치하며 복수의 바이어의 각 바이어로부터 연장되는 복수의 트레이스, 및
    기판의 제1 측에 대향하는 기판의 제2 측 상의 차폐면을 갖는 고속 통신 잭.
  2. 제 1항에 있어서, 활성화되었을 때 각 트레이스가 제2의 인접하는 트레이스와 차동적으로 매칭되는 잭.
  3. 제 2항에 있어서, 매칭된 트레이스 쌍의 제1 트레이스의 임피던스가 매칭된 트레이스 쌍의 제2 트레이스의 임피던스 값과 실질적으로 동일하도록 조절되는 잭.
  4. 제 1항에 있어서, 커패시터가 트레이스 층과 유전체 층에 매입된 복귀신호 층에 의해 각 바이어에 형성되는 잭.
  5. 제 4항에 있어서, 커패시터가 약 0.1pf와 약 0.5pf 사이의 값을 갖도록 복귀신호 층과 트레이스 층 사이의 거리가 조절되는 잭.
  6. 제 3항에 있어서, 매칭된 트레이스 쌍의 각 트레이스의 폭, 높이, 또느 길이가 제1 트레이스의 임피던스가 제2 트레이스의 임피던스와 매칭하도록 조절되는 잭.
  7. 제 4항에 있어서, 제2 복귀신호 층이 제1 복귀신호 층 아래의 유전체 층에 형성되어서 제2 커패시터를 형성하는 잭.
  8. 제 7항에 있어서, 제1 신호 층과 제2 신호 층 사이의 거리가 0.1pf와 0.5pf 사이의 제2 커패시터 값을 갖도록 조절되는 잭.
  9. 제 3항에 있어서, 제1 트레이스와 제2 트레이스의 임피던스가, 제1 신호가 제1 트레이스에 전송되고 제2 신호가 제2 트레이스에 전송될 때, 트레이스들이 매칭되도록 조절되는 잭.
  10. 제 4항에 있어서, 커패시터, 트레이스, 및 복귀신호 층이 매칭된 트레이스 세트에 의해 공통모드 필터를 형성하는 잭.
  11. 제 10항에 있어서, 커패시터의 값이, 공통모드 필터가 매칭된 트레이스로부터의 신호 반사를 방지하도록 조절되는 잭.
  12. 제 11항에 있어서, 제1 차폐 탭에 대향하는 기판 측에 제2 차폐 탭을 포함하는 잭.
  13. 제 1항에 있어서, 트레이스가 금으로 도금되는 잭.
  14. 제 1항에 있어서, 기판이 3.0 보다 큰 유전상수를 갖는 유전체 재료를 포함하는 잭.
  15. 플러그를 수용하는 포트를 포함하되, 이 포트는 플러그의 해당 신호 선에 각각 연결되는 복수의 핀을 갖는 표준 RJ45 하우징을 포함하는 고속통신 잭으로서,
    하우징을 둘러싸는 차폐함,
    하우징과 차폐함 사이의 연성 회로 보드를 포함하되, 이 회로보드는
    기판,
    각 바이어가 하우징의 핀을 수용하도록 기판을 통하여 연장되는 복수의 바이어,
    기판의 제1측 상에 위치하며 복수의 바이어의 각 바이어로부터 연장되는 복수의 트레이스, 및
    기판의 제1 측에 대향하는 기판의 제2 측상의 차폐면을 갖는 고속 통신 잭.
  16. 앞면, 뒷면, 윗면, 밑면, 우측면, 및 좌측면을 갖는 표준 RJ45 하우징을 사용하되, 이 하우징은 플러그의 해당 신호 선에 각각 연결되는 복수의 핀을 갖는 고속통신 잭의 제조방법에 있어서,
    기판, 각 바이어가 하우징의 핀을 수용하도록 기판을 통하여 연장되는 복수의 바이어, 각 트레이스가 복수의 바이어의 각 바이어로부터 연장되며 기판의 제1측 상에 위치하는 복수의 트레이스, 기판의 제1 측에 대향하는 기판의 제2 측상의 차폐면, 및 연성 회로보드의 대향하는 단부들 상에 위치하며 차폐 트레이스에 의해 전기회로 보드에 연결되는 적어도 2개의 차폐 탭을 갖는 연성 회로보드를 형성하는 단계,
    하우징의 해당 핀으로 연성 회로보드의 각 바이어를 삽입하는 단계,
    바이어를 갖는 연성 회로 보드의 일 부분이 하우징의 뒷 부분에 위치한 차폐면을 갖는 연성 회로 보드의 부분에 수직하도록 연성 회로 보드를 만곡시키는 단계,
    하나는 하우징의 우측면과 접하고 하나는 좌측면과 접하도록 각 차폐 탭을 만곡시키는 단계, 및
    차폐함이 차폐 탭의 각각과 접하도록 차폐함을 연성 회로 보드와 하우징 위에 형성시키는 단계로 구성되는 고속통신 잭의 제조방법.
  17. 플러그를 수용하는 포트를 포함하되 이 포트는 플러그의 해당 신호 선에 각각 연결되는 복수의 핀을 포함하는 하우징,
    하우징을 둘러싸는 차폐함,
    차폐함과 하우징 사이의 다층 연성 회로 보드, 이 다층 회로 보드는 복수의 트레이스를 갖는 제1 층, 제1 층의 일측에 위치되되 트레이스에 대향하도록 위치되는 유전체 재료의 제2층, 제2 층의 일측에 위치되되 제1 층에 대향하도록 위치되며 전도체 재료로 만들어지는 복귀면을 갖는 제3 층, 제3 층의 일측에 위치되되 제2 층에 대향하도록 위치되며 유전체 재료로 만들어지는 제4층, 및 제4 층의 일측에 위치되되 제3 층에 대향하도록 위치되며 전도체 재료로 만들어지는 제5층을 가지며,
    각 바이어가 하우징의 핀을 수용하도록 제1, 제2, 제3, 제4, 및 제5 기판을 통하여 연장되는 복수의 바이어를 포함하는 고속 통신 잭.
  18. 제 17항에 있어서, 커패시터가 제1, 제2, 및 제 3층의 복수의 트레이스 중 하나와의 조합에 의해 각 바이어에 형성되는 잭.
  19. 제 18항에 있어서, 각 바이어의 커패시터가 약 0.1pf와 약 0.5pf 사이의 값을 갖도록 제2 층의 깊이가 조절되는 잭.
  20. 제 17항에 있어서, 제4 층과 제5 층 사이에 형성되되 전도체 재료로 만들어지는 제 6층, 및 제 6층과 제5 층 사이에 형성되되 유전체 재료로 만들어지는 제7층을 더욱 포함하는 잭.
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