KR20170077146A - 기판 구조들 및 제조 방법들 - Google Patents

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Abstract

반도체 패키지가 개시된다. 구현들은 전기적 절연 층과 결합된 금속성 밑판 및 상기 금속성 밑판에 결합된 전기적 절연 층의 표면에 대향하는 전기적 절연 층의 표면상에서의 전기적 절연 층에 결합된 복수의 금속성 트레이스들을 포함한 기판을 포함할 수 있다. 상기 복수의 금속성 트레이스들은 적어도 두 개의 상이한 트레이스 두께들을 포함할 수 있으며, 상기 트레이스 두께들은 상기 금속성 밑판과 결합된 전기적 절연 층의 표면에 수직으로 측정된다. 상기 패키지는 상기 기판에 결합된 적어도 하나의 반도체 디바이스, 전력 전자 디바이스 및 상기 기판의 적어도 일 부분을 캡슐화하는 몰드 화합물, 및 상기 기판과 결합된 적어도 하나의 패키지 전기 커넥터를 포함할 수 있다.

Description

기판 구조들 및 제조 방법들{SUBSTRATE STRUCTURES AND METHODS OF MANUFACTURE}
관련 출원들에 대한 상호 참조
본 출원은 현재 계류 중인, 2014년 11월 6일에 출원된, 출원 일련 번호 제14/534,482호인, "기판 구조들 및 제조 방법들(Substrate Structures and Methods of Manufacture)"이라는 제목의, Lin 외의 선행 미국 실용 특허 출원의 일부 계속 출원이며, 그것의 개시는 여기에서 전체적으로 참조로서 통합된다.
본 문서의 양상들은 일반적으로 반도체 집적 회로 구성요소들을 위한 기판 구조들에 관한 것이다. 보다 특정한 구현들은 전력 모듈들을 위한 기판 구조들을 수반한다.
전력 모듈들과 같은, 반도체 집적 회로들을 위한 기판 구조들은 집적 회로의 내부에 및 외부에 있는 구성요소들을 라우팅하기 위해 및 열을 분산시키기 위해 사용된다. 구리 직접 접합(Direct bonded copper; DBC) 기판들은 하나 또는 양쪽 측면들 모두에 접합된 구리의 층과 함께 세라믹 층을 포함한다. 절연 금속 기판(IMS) 기판들은 유전체의 얇은 층(보통 에폭시-기반 층) 및 구리의 층에 의해 커버된 금속 밑판(baseplate)을 포함한다.
본 발명의 목적은 반도체 집적 회로 구성요소들을 위한 기판 구조들 및 제조 방법들을 제공하는 것이다.
반도체 패키지들의 구현들은 전기적 절연 층과 결합된 금속성 밑판 및 상기 금속성 밑판에 결합된 전기적 절연 층의 표면에 대향하는 전기적 절연 층의 표면상에서 전기적 절연 층에 결합된 복수의 금속성 트레이스들을 포함한 기판을 포함할 수 있다. 상기 복수의 금속성 트레이스들은 적어도 두 개의 상이한 트레이스 두께들을 포함할 수 있으며, 상기 트레이스 두께들은 상기 금속성 밑판과 결합된 전기적 절연 층의 표면에 수직으로 측정된다. 상기 패키지는 상기 기판에 결합된 적어도 하나의 반도체 디바이스, 전력 전자 디바이스 및 상기 기판의 적어도 일 부분을 캡슐화하는 몰드 화합물, 및 상기 기판과 결합된 적어도 하나의 패키지 전기 커넥터를 포함할 수 있다.
반도체 패키지들의 구현들은 다음 중 하나, 모두, 또는 임의의 것을 포함할 수 있다:
복수의 금속성 트레이스들의 각각은 구리를 포함할 수 있다. 상기 금속성 트레이스들의 각각은 상기 금속성 트레이스의 제 2 표면으로 도금된 니켈, 금, 또는 니켈 및 금의 층을 포함할 수 있다.
상기 전기적 절연 층은 에폭시를 포함할 수 있다.
상기 전기적 절연 층은 절연 금속 기판(IMS)일 수 있다.
상기 기판은 구리 직접 접합(DBC) 기판일 수 있다.
상기 복수의 금속성 트레이스들은 둘 이상의 층들을 포함할 수 있으며 여기에서 둘 이상의 층들의 각각은 각각의 다른 층의 단면 폭과 상이한 단면 폭을 갖는다.
상기 적어도 하나의 패키지 전기 커넥터는 몰드 화합물 밖으로 연장되는 핀일 수 있다.
반도체 디바이스를 위한 반도체 패키지의 구현들은 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함한 금속성 밑판, 및 상기 금속성 밑판의 제 2 표면에 결합된 제 1 표면을 포함한 전기적 절연 층으로서, 상기 전기적 절연 층은 상기 전기적 절연 층의 제 1 표면에 대향하는 제 2 표면을 갖는, 상기 전기적 절연 층을 포함한 기판을 포함할 수 있다. 상기 패키지는 또한 각각의 금속성 트레이스가 상기 금속성 트레이스의 제 1 표면에 대향하는 제 2 표면을 갖는 상기 금속성 트레이스의 제 1 표면에서 전기적 절연 층의 제 2 표면에 결합된 복수의 금속성 트레이스들을 포함할 수 있다. 금속성 트레이스들 중 적어도 하나는 상기 금속성 밑판의 제 2 표면에 수직인 방향을 따라 또한 측정된 금속성 트레이스들 중 또 다른 것의 두께보다 큰 금속성 밑판의 제 2 표면에 수직인 방향을 따라 측정된 두께를 가질 수 있다. 상기 패키지는 또한 기판에 결합된 반도체 디바이스, 상기 반도체 디바이스 및 상기 기판의 적어도 일 부분을 캡슐화한 몰드 화합물, 및 상기 기판과 결합된 적어도 하나의 패키지 전기 커넥터를 포함할 수 있다.
반도체 패키지의 구현들은 다음 중 하나, 모두 또는 임의의 것을 포함할 수 있다:
복수의 금속성 트레이스들의 각각은 구리를 포함할 수 있다.
상기 금속성 트레이스의 각각은 상기 금속성 트레이스의 제 2 표면으로 도금된 니켈, 금 또는 니켈 및 금의 층을 포함할 수 있다.
전기적 절연 층은 에폭시를 포함할 수 있다.
상기 전기적 절연 층은 IMS일 수 있다.
상기 기판은 DBC 기판일 수 있다.
상기 복수의 금속성 트레이스들은 둘 이상의 층들을 포함할 수 있으며, 여기에서 상기 둘 이상의 층들의 각각은 각각의 다른 층의 단면 폭과 상이한 단면 폭을 갖는다.
상기 적어도 하나의 패키지 전기 커넥터는 상기 몰드 화합물 밖으로 연장되는 핀일 수 있다.
반도체 패키지를 형성하는 방법의 구현들은 제 2 표면에 대향하는 제 1 표면을 가진 전기적 절연 층을 제공하는 단계, 상기 전기적 절연 층의 제 2 표면으로 제 1 구리 층을 도금하는 단계, 상기 제 1 구리 층을 패터닝하는 단계, 및 상기 제 1 구리 층의 노출된 부분들을 통해 에칭함으로써 상기 제 1 구리 층에 트레이스들을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 제 1 구리 층에서의 상기 트레이스들로 제 2 구리 층을 도금하는 단계, 상기 제 2 구리 층을 패터닝하는 단계, 및 상기 제 2 구리 층의 노출된 부분들을 통해 에칭함으로써 상기 제 1 구리 층에서의 상기 트레이스들과 부합하는 트레이스들을 상기 제 2 구리 층에 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 제 2 구리 층에서의 트레이스들 중 적어도 하나와 적어도 하나의 반도체 디바이스를 접합하는 단계, 몰드 화합물로 상기 적어도 하나의 반도체 디바이스를 캡슐화하는 단계, 및 상기 제 1 구리 층 및 상기 제 2 구리 층과 적어도 하나의 패키지 전기 커넥터를 접합하는 단계를 포함할 수 있다. 상기 제 2 구리 층의 트레이스들의 폭은 오프셋 거리만큼 상기 제 1 구리 층의 트레이스들의 폭보다 얇을 수 있다.
방법의 구현들은 다음 중 하나, 모두 또는 임의의 것을 포함할 수 있다:
상기 방법은 상기 제 2 구리 층에서의 트레이스들로 제 3 구리 층을 도금하는 단계, 상기 제 3 구리 층을 패터닝하는 단계, 상기 제 3 구리 층의 노출된 부분들을 통해 에칭함으로써 상기 제 2 구리 층에서의 상기 트레이스들과 부합하는 트페이스들을 상기 제 3 구리 층에 형성하는 단계, 및 상기 제 3 구리 층에서의 트레이스들 중 적어도 하나와 적어도 하나의 반도체 디바이스를 접합하는 단계를 추가로 포함할 수 있다. 상기 제 3 구리 층의 트레이스들의 폭은 오프셋 거리만큼 상기 제 2 구리 층의 트레이스들의 폭보다 얇을 수 있다.
상기 제 1 구리 층 및 상기 제 2 구리 층은 상기 전기적 절연 층의 제 2 표면에 수직으로 측정된 상이한 두께를 가질 수 있다.
상기 방법은 상기 전기적 절연 층의 제 1 표면상에 제 1 구리 층을 도금하는 단계, 상기 제 1 구리 층을 패터닝하는 단계, 상기 제 1 구리 층의 노출된 부분을 제거하는 단계, 상기 제 1 구리 층으로 제 2 구리 층을 도금하는 단계, 상기 제 2 구리 층을 패터닝하는 단계, 및 상기 제 2 구리 층의 노출된 부분을 제거하는 단계를 추가로 포함할 수 있다. 상기 전기적 절연 층의 에지로부터 상기 제 1 구리 층의 에지까지의 거리는 상기 전기적 절연 층의 에지로부터 상기 제 2 구리 층의 에지까지의 거리보다 작을 수 있다.
앞서 말한 것 및 다른 양상들, 특징들, 및 이점들은 설명 및 도면으로부터, 및 청구항들로부터 이 기술분야의 이들 숙련자들에게 명백할 것이다.
구현들은 이후 첨부된 도면들과 함께 설명될 것이며, 여기에서 유사한 명칭들은 유사한 요소들을 나타낸다.
도 1은 절연 금속 기판(IMS)의 구현의 단면도.
도 2는 IMS의 또 다른 구현의 단면도.
도 3은 구리 직접 접합(DBC) 기판의 구현의 단면도.
도 4는 DBC 기판의 또 다른 구현의 단면도.
도 5는 그것 상에 포토레지스트 층들을 갖는 구리 층의 단면도.
도 6은 포토레지스트 층들 중 하나에 형성된 패턴을 가진 도 5의 요소의 단면도.
도 7은 구리 층으로 에칭된 패턴을 갖는 도 6의 요소들의 단면도.
도 8은 제거된 포토레지스트 층들을 갖는 도 7의 구리 층의 단면도.
도 9는 함께 결합되기 전에 도 8의 구리 층, 유전체 층 및 IMS의 금속성 밑판의 단면도.
도 10은 함께 결합된 도 9의 요소들의 단면도.
도 11은 구리 층의 맨 위에 니켈 도금을 갖는 도 10의 요소들의 단면도.
도 12는 니켈 도금 맨 위에 위치된 포토레지스트의 제 1 층을 갖는 도 11의 요소들의 단면도.
도 13은 포토레지스트의 층에 형성된 패턴을 갖는 도 12의 요소들의 단면도.
도 14는 니켈 도금 및 구리 층이 포토레지스트의 제 1 층에서의 패턴에서 에칭되며 포토레지스트의 제 1 층이 그 후 제거된 도 12의 요소들의 단면도.
도 15는 그것 상에 위치된 포토레지스트의 제 2 층을 갖는 도 14의 요소들의 단면도.
도 16은 포토레지스트의 제 2 층에 형성된 패턴을 갖는 도 15의 요소들의 단면도.
도 17은 니켈 도금 및 구리 층이 포토레지스트의 제 2 층에서의 패턴에서 에칭되었으며 포토레지스트의 제 2 층이 그 후 제거되는 도 16의 요소들의 단면도.
도 18은 함께 결합되기 전에 그것 상에 패턴을 가진 도 8의 구리 층, 보완 패턴을 가진 세라믹 층, 및 DBC 기판의 금속성 밑판의 단면도.
도 19는 함께 결합된 도 18의 요소들의 단면도이다.
도 20은 구리 층으로 도금된 니켈의 층을 갖는 도 19의 요소들의 단면도.
도 21은 니켈 도금 맨 위에 위치된 포토레지스트의 제 1 층을 갖는 도 20의 요소들의 단면도.
도 22는 포토레지스트의 제 1 층에 형성된 패턴을 가진 도 21의 요소들의 단면도.
도 23은 니켈 및 구리 층들이 포토레지스트의 제 1 층에서의 패턴에서 에칭되며 포토레지스트의 제 1 층이 제거되는 도 22의 요소들의 단면도.
도 24는 그것 상에 위치된 포토레지스트의 제 2 층을 갖는 도 23의 요소들의 단면도.
도 25는 포토레지스트의 제 2 층에 형성된 패턴을 갖는 도 24의 요소들의 단면도.
도 26은 니켈 및 구리 층들이 포토레지스트의 제 2 층에서의 패턴에서 에칭되었으며 포토레지스트의 제 2 층이 제거된 도 25의 요소들의 단면도.
도 27은 확대된 구리 층, 제 1 유전체 층, 세라믹 층, 제 2 유전체 층, 및 금속성 밑판을 갖는 기판 구현의 단면 클로즈-업 뷰를 도시한 도면.
도 28은 보다 작은 배율을 갖고 도시된 도 27의 요소들의 단면도.
도 29는 함께 완전히 결합하기 전에, 그것 상에 패턴을 가진 도 8의 구리 층, 제 1 유전체 층, 구리층에 보완적인 패턴을 갖는 세라믹 층, 제 2 유전체 층, 및 요소들을 전력 전자 기판의 금속성 밑판의 단면도.
도 30은 함께 완전히 결합된 도 29의 요소들의 단면도.
도 31은 반도체 패키지의 제 1 구현의 단면도.
도 32는 제 1 표면상에 및 세라믹 층의 제 2 대향 표면상에 도금된 제 1 구리 층을 가진 세라믹 층의 단면도.
도 33은 세라믹 층의 제 2 측면 상에서 제 1 구리 층의 패터닝 후에 도 32의 세라믹 층의 단면도.
도 34는 세라믹 층의 제 2 측면 상에서의 제 2 및 제 3 구리 층들의 도금 및 패터닝 후에 및 세라믹 층의 제 1 측면 상에서의 제 2 층의 도금 및 패터닝 후에 도 33의 세라믹 층의 단면도.
도 35는 반도체 패키지의 제 2 구현의 단면도.
도 36은 패터닝된 구리 층과의 라미네이션 이전에 절연 금속 기판 구현의 단면도.
도 37은 패터닝된 구리 층의 라미네이션 및 뒤이은 패터닝 후에 절연 금속 기판 구현의 단면도.
도 38은 반도체 패키지의 제 3 구현의 단면도.
도 39는 접합 및 소결 이전에 패터닝된 세라믹 층 및 패터닝된 구리 층의 단면도.
도 40은 패터닝된 구리 층의 뒤이은 패터닝 후에 소결된 세라믹 기판의 단면도.
본 개시, 그것의 양상들 및 구현들은 여기에 개시된 특성 구성요소들, 어셈블리 절차들 또는 방법 요소들에 제한되지 않는다. 의도된 기판 구조들 및 제조 방법들과 일치하는 이 기술분야에 알려진 많은 부가적인 구성요소들, 어셈블리 절차들 및/또는 방법 요소들은 본 개시로부터 특정한 구현들과 함께 사용하기 위해 명백해질 것이다. 따라서, 예를 들면, 특정한 구현들이 개시되지만, 이러한 구현들 및 구현 구성요소들은 의도된 동작 및 방법들과 일치하는, 이러한 기판 구조들 및 제조 방법들, 및 구현 구성요소들 및 방법들에 대해 이 기술분야에서 알려진 바와 같이 임의의 형태, 크기, 스타일, 유형, 모델, 버전, 측정, 농도, 재료, 양, 방법 요소, 단계 등을 포함할 수 있다.
이제 도 1을 참조하면, 전력 전자 기판(2)의 구현은 절연 금속 기판(IMS)(4)을 포함하여 예시된다. IMS(4)는 비-제한적인 예로, 알루미늄, 구리, 스틸, 및 다른 열-전도 재료들로 형성될 수 있는 금속성 밑판(6)을 갖는다. 금속성 밑판(6)은 비-제한적인 예로, 열 싱크, 마더보드 등에 결합되도록 구성되는 제 1 표면(8)을 갖는다. 금속성 밑판(6)은 제 1 표면(8)으로부터 반대(대향) 측면 상에 제 2 표면(10)을 갖는다.
유전체 층(12)은 금속성 밑판(6)에 결합된다. 유전체 층(12)은 금속성 밑판(6)의 제 2 표면(10)에 결합되는 제 1 표면(14) 및 제 1 표면(14)으로부터 유전체 층(12)의 반대 측면 상에서의 제 2 표면(16)을 갖는다. 다양한 구현들에서, 유전체 층(12)은 수지 또는 에폭시(18)를 포함하지만, 다른 구현들에서 그것은 다른 유전체(전기적 절연성) 재료들을 포함할 수 있다.
복수의 트레이스들(20)이 형성되며 유전체 층(12)에 결합된다. 각각의 트레이스(20)는 유전체 층(12)의 제 2 표면(16)에 결합된 제 1 표면(22) 및 제 1 표면(22)으로부터 트레이스(20)의 반대 측면 상에서의 제 1 표면(22)을 가진다. 트레이스들(20)은 금속성이며 비-제한적인 예로, 구리, 알루미늄, 또는 다른 전기적 도전성 재료들로 형성될 수 있다. 트레이스들(20) 중 일부는 제 1 표면(22)에서 제 2 표면(24)까지 측정된, 제 1 두께(26)를 가지며, 트레이스들(20) 중 일부는 제 1 표면(22)에서 제 2 표면(24)까지 측정된, 제 1 두께(26)보다 큰, 제 2 두께(28)를 가진다. 몇몇 구현들에서, 제 1 두께(26) 및 제 2 두께(28) 양쪽 모두로부터 상이하게 사이징된 제 3 두께를 가진 트레이스들(20) 또는 제 1 두께 및 제 2 두께 양쪽 모두를 포함하는 다른 트레이스들이 있을 수 있다. 도 7 내지 도 9를 참조하면, 두께들에서의 차이는 트레이스들(20)이 형성되는 구리 층(96)의 제 1 표면(98)에 형성되는 패턴(100)에 의해 적어도 부분적으로 생성되며, 이것은 이후 논의될 것이고, 보다 작은 제 1 두께(26)를 가진 트레이스들(20)은 패턴(100)과 부합하거나, 또는 다시 말해서 패턴(100)에 위치되거나 또는 패턴(100)을 구성하는 재료로 형성된다. 다시 도 1을 참조하면, 니켈(30)의 층은 각각의 금속성 트레이스(20)의 제 2 표면(24) 상에 포함된다. 구현들에서, 단일 트레이스(20)는 상이한 위치들에서 상이한 두께들을 가질 수 있으며 따라서 제 1 두께(26), 제 2 두께(28), 제 3 두께 등을 포함할 수 있다. 이러한 특징의 트레이스(20)가 도 17에 예시된다.
이제 도 2를 참조하면, 특정한 구현들에서, 전력 전자 기판(32)은 트레이스들이 트레이스들(20) 맨 위에 니켈(30)이 없다는 점을 제외하고 IMS(4)와 구조가 유사한 IMS(34)이다.
이제 도 3 및 도 4를 참조하면, 구리 직접 접합(DBC) 기판들인 전력 전자 기판(36)의 구현들이 예시된다. DBC 기판(38)은 비-제한적인 예로, 구리, 알루미늄, 스틸 등으로 형성될 수 있는 금속성 밑판(40)을 갖는다. 금속성 밑판(40)은 비-제한적인 예로, 열 싱크, 마더보드 등에 결합되도록 구성된 제 1 표면(42)을 가지며, 제 1 표면(42)으로부터 금속성 밑판(40)의 반대 측면 상에 제 2 표면(44)을 추가로 갖는다. 세라믹 층(46)의 제 1 표면(48)은 금속성 밑판(40)의 제 2 표면(44)에 결합된다. 세라믹 층(46)은 제 1 표면(48)으로부터 세라믹 층(46)의 반대 측면 상에 제 2 표면(50)을 갖는다. 패턴(52)은 비-제한적인 예로, 세라믹 재료들을 에칭하며 성형하기 위해 사용된 다수의 패터닝 기술들을 갖고 형성될 수 있는 세라믹 층(46)의 제 2 표면(50)에 형성된다. 세라믹 층(46)은 하프-에칭될 수 있지만, 구현들에서 에칭은 세라믹 층(46)을 통해 중간보다 더 또는 덜 갈 수 있다. 에칭은 습식-에칭 기술들을 통해 성취될 수 있다. 다른 구현들에서, 세라믹 층(46)은 세라믹 재료가 층의 경화, 소성, 또는 소결이 일어나기 전에 여전히 부드러우며 유연할 때 인쇄, 몰딩, 또는 스탬핑을 통해 패터닝될 수 있다.
DBC 기판(38)은 IMS(4)와 유사한 복수의 트레이스들(20)을 갖는다. 제 1 표면(22) 및 제 2 표면(24) 사이에서 측정된, 보다 큰 제 2 두께(28)를 가진 트레이스들(20)은 패턴(52)과 부합하거나, 또는 다시 말해서 패턴(52)에 위치되거나 또는 그로부터 형성된다. 니켈(30)의 층은 IMS(4)와 유사한, 각각의 트레이스(20) 맨 위에 위치되며, 이것은 트레이스들(20)로 도금될 수 있다.
이제 도 4를 참조하면, 구현들에서 전력 전자 기판(54)은 그것이 니켈 층(30)이 없다는 점을 제외하고 DBC 기판(38)과 유사한 DBC 기판(56)이다.
이제 도 5 내지 도 17을 참조하면, IMS(4)를 형성하는 방법이 예시된다. 구리 층(96)이 먼저 프로세싱되며 여기에서 구리 층(96)은 제 1 표면(98) 및 상기 제 1 표면(98)으로부터 구리 층(96)의 반대 측면 상에 제 2 표면(102)을 갖는다. 포토레지스트(104)의 층이 제 1 표면(98) 상에 위치되며 포토레지스트(104)의 또 다른 층이 제 2 표면(102) 상에 위치된다. 패턴은 도 6에서 보여지는 바와 같이, 제 1 표면(98) 상에서의 포토레지스트(104)에 형성된다. 이것은 자외선(UV) 광에 포토레지스트의 일 부분을 노출시키는 것 또는 포토레지스트(104)의 일 부분이 제거되는데 더 저항적이게 하는(또는 보다 민감하게 하는) 다른 노출 기술들, 및 그 후 패턴을 형성하기 위해 처리된(또는 처리되지 않은) 부분을 제거하는 용액을 갖고 포토레지스트(104)를 현상하는 것에 의해 행해질 수 있다.
패턴의 단지 단일 부분만이 도시되지만, 도 6은 단지 요소들의 일 부분의 클로즈-업 뷰이며, 실제로는 트레이스들 및 다른 형태들의 패턴이 포토레지스트(104)에 형성될 수 있다는 것이 이해될 수 있다. 에칭 프로세스는 그 후 포토레지스트(104)에 형성된 공간들을 통해 구리 층(96)의 제 1 표면(98)으로 패턴(100)을 에칭하기 위해 사용된다. 이것은 구리를 에칭하기 위해 사용된 임의의 종래의 에칭 메커니즘들을 사용하여 행해질 수 있다. 패턴(100)의 형성은 제 1 두께(26)를 가진 구리 층(96)의 위치들 및 제 2 두께(28)를 가진 다른 위치들을 형성하며, 보다 작은 제 1 두께(26)는 제 1 표면(98)이 에칭된 패터닝된 영역들과 부합한다. 구리 층(96)의 에칭은 제 2 표면(102)까지 가지 않는 부분적 에칭이라는 것이 도 7로부터 이해될 수 있다. 몇몇 구현들에서, 에칭은 하프-에칭될 수 있다. 다른 구현들에서, 패턴(100)은 구리 층(96)을 통해 중간보다 더 또는 덜 에칭될 수 있다.
이제 도 8을 참조하면, 패턴(100)이 제 1 표면(98)으로 에칭된 후, 포토레지스트(104)의 층들은 제거된다. 제 2 표면(102) 상에 위치된 포토레지스트(104)의 층은 제 2 표면(102)이 에칭 프로세스 동안 - 예를 들면, 전체 구리 층(96)이 에칭액에 위치된 습식 에칭으로 에칭이 행해진 경우들에서와 같이 - 에칭되는 것을 방지하기 위해 사용된다는 것이 이해될 수 있다. 포토레지스트(104)를 제거하기 위한 매우 다양한 종래의 방법들(애싱(ashing), 용제 세정 등) 중 임의의 것이 다양한 구현들에서 이용될 수 있다.
이제 도 9를 참조하면, 금속성 밑판(6)은 이전에 설명된 바와 같이 제 1 표면(8) 및 제 2 표면(10)을 갖고 예시된다. 제 1 표면(14) 및 제 2 표면(16)을 가진 유전체 층(12)이 또한 제공되며, 이것은 도시된 구현에서 에폭시(18)를 포함한다. 구리 층(96)은 그것의 제 1 표면들(98)이 유전체 층(12)의 제 2 표면(16)에 면하도록 배치된다.
이제 도 10을 참조하면, 구리 층(96), 유전체 층(12), 및 금속성 밑판(6)은 라미네이팅 또는 층들을 함께 누르는 다른 압력 접합 프로세스를 통해 함께 결합된 후 예시된다. 접합 단계 동안, 유전체 층(12)은 이러한 어셈블리의 단계 동안 압력 힘들 하에 흐르며 유전체 층(12)으로 패턴(100)을 내장한, 도 10에 보여지는 바와 같이, 패턴(100)을 수용한다. 이러한 접합/라미네이팅 단계는 유전체 층(12)에서 패턴(100)에 보완적인, 또는 대체로 보완적인 패턴을 형성한다.
도 11을 참조하면, 니켈(30)의 층은 도금되거나 또는 그 외 구리 층(96)으로 증착된다. 도 12 내지 도 14에 예시된 바와 같이, 포토레지스트(104)의 제 1 층(106)은 니켈(30) 맨 위에 위치되며 패턴(108)이 그 안에 형성된다. 패턴(108)의 단지 하나의 공간만이 도시되지만, 이것은 요소들의 작은 부분만을 도시한 클로즈-업 뷰이며, 따라서 실제로 다수의 패터닝된 영역들이 포토레지스트(104)의 제 1 층(106)에 형성될 수 있다는 것이 이해될 수 있다. 니켈 도금(30) 및 구리 층(96)은 그 후 도 14에서 보여지는 바와 같이, 패턴(108)에서 유전체 층(12) 아래로 완전히 에칭되며 그 후 포토레지스트(104)의 제 1 층(106)이 제거된다.
포토레지스트(104)의 제 2 층(110)은 그 후 도 15에 도시된 바와 같이 요소들로 코팅되며 제 2 패턴(112)이 그 안에 형성된다. 패턴(112)의 단지 단일 공간만이 도시되지만, 다수의 공간들이 그 안에 형성될 수 있다는 것이 이해될 수 있다. 니켈 층(30) 및 구리 층(96)은 그 후 트레이스들(20)을 형성하기 위해 패턴(112)에서 유전체 층 아래로 완전히 에칭되며 포토레지스트(104)의 제 2 층(110)은 제거된다. 트레이스들(20) 중 일부는 제 1 두께(26)를 가지며 몇몇은 제 2 두께(28)를 갖고 - 및 도시된 구현에서 몇몇은 제 1 두께(26) 및 제 2 두께(28) 양쪽 모두를 갖는다.
이러한 프로세스의 약간 수정된 버전이 도 2에 예시된 IMS(34)를 형성하기 위해 사용될 수 있으며, 여기에서 니켈(30)을 부가하는 단계는 불필요하고 그에 따라 트레이스들(20)을 형성하기 위한 에칭 프로세스들은 니켈(30)을 통해 에칭하는 것을 수반하지 않는다는 것이 인식될 수 있다. 프로세스는 두 개 이상의 두께들의 트레이스들(20)을 형성하기 위해 약간 수정될 수 있다는 것이 또한 이해될 수 있다. 비-제한적인 예에 의해, 포토레지스트(104)의 층들은 도 8에 도시된 구리 층(96)으로 코팅될 수 있으며, 패턴이 그 안에 형성되고, 에칭 프로세스는 그 후 구리 층(96)으로 제 2 패턴을 에칭하기 위해 사용될 수 있으며, 이것은 구리 층(96)에서 상이한 깊이로 에칭된다면, 제 1 두께(26) 및 제 2 두께(28)와 상이한 제 3 두께를 구리 층(96)에 형성하기 위해 사용될 수 있다. 이 프로세스는 구리 층(96)에서 많은 두께들을 형성하기 위해 다수 회 반복될 수 있다. 이것은 편평한 채로 있는 구리 층(96)의 제 2 표면(16)을 갖고 행해질 수 있으며, 따라서, 남아있는 프로세스 단계들은 이전에 설명된 것들과 동일하거나 또는 매우 동일하다.
도 18 내지 도 26은 DBC 기판(38)을 형성하는 프로세스를 도시하며, 이것은 몇몇 양상들에서, 그것이 후속 프로세싱에서의 사용을 위해 이전에 설명된 대로 구리의 층을 패터닝하는 것을 수반하기 때문에, IMS(4)를 형성하기 위해 상기 설명된 프로세스와 유사하다. 패턴(100)은 본 문서에서 이미 설명된 바와 같이 구리 층(96)의 제 1 표면(98)에 형성된다. 세라믹 층을 성형하는 것에 대해서, 패턴(52)은 구리 층(96)에서의 패턴(100)에 보완적이거나 또는, 대체로 보완적인 세라믹 층(46)의 제 2 표면(50)에 형성된다. 세라믹 층(46)에서의 패턴(52)은 포토레지스트 마스킹 및 건식 또는 습식 에칭을 포함한, 세라믹 재료들을 에칭하거나 또는 성형하기 위한 다양한 기술들 중 임의의 것을 사용하여, 또는 세라믹 재료가 경화/건조/소성/소결되기 전에 스탬핑/형성 프로세스를 통해 형성될 수 있다. 도 19에 도시된 바와 같이, 구리 층(96), 세라믹 층(46) 및 금속성 밑판(40)은 구리 및 세라믹 재료 사이에 금속간 또는 다른 접합 층들을 형성하기 위해 사용된 소결 또는 다른 유사한 프로세스를 통해 함께 접합된다. 니켈(30)의 층은 도 20에 도시된 바와 같이 전기도금 또는 증착을 통해, 구리 층(96) 맨 위에서 결합되며, 이것 맨 위에 포토레지스트(104)의 제 1 층(106)이 도 21에 도시된 바와 같이 부가된다. 패턴(108)은 도 22에 도시된 바와 같이, 제 1 층(106)에 형성된다. 상기 설명된 바와 같이, 단지 단일 공간만이 형성되지만, 패턴(108)에 복수의 공간들이 있을 수 있다. 니켈(30) 및 구리 층(96)은 도 23에 예시된 바와 같이, 갭(108)에서 완전히 에칭되어, 세라믹 층(46)을 드러내며, 포토레지스트(104)의 제 1 층(106)은 그 후 제거된다.
포토레지스트(104)의 제 2 층(110)은 그 후 도 24에 도시된 바와 같이 요소들에 부가되며 패턴(112)은 도 25에 보여지는 바와 같이, 그 안에 형성된다. 다시, 패턴(112)에 구성된 복수의 공간들이 있을 수 있다. 니켈 층(30) 및 구리 층(96)은 트레이스들(20)을 형성하기 위해 세라믹 층(46) 아래에서의 패턴에서 완전히 에칭되며, 포토레지스트(104)의 제 2 층(110)은 제거된다. 몇몇 트레이스들(20)은 제 1 두께(26)를 가지며 몇몇은 제 2 두께(28)를 갖고, 원한다면, 프로세스는 도 26에 예시된 바와 같이, 양쪽 두께들 모두를 가진 몇몇 트레이스들(20)을 형성하기 위해 사용될 수 있다. 상기 설명된 다른 프로세스들과 마찬가지로, 구리 층(96)을 성형하기 위해 IMS(4)를 형성하기 위한 프로세스에 대하여 상기 설명된 바와 같이 프로세스에 대한 약간의 수정들을 함으로써 두 개 이상의 트레이스 두께들이 있을 수 있다. DBC 기판(56)을 형성하기 위한 프로세스는 니켈 도금(30)이 포함되지 않는다는(및, 그에 따라, 에칭되지 않는다) 점을 제외하고 DBC 기판(38)을 형성하기 위한 프로세스와 많은 점들에서 유사할 수 있다.
도 27은 그것이 IMS와 유사한 몇몇 요소들 및 DBC 기판과 유사한 몇몇 요소들을 갖기 때문에 하이브리드로 고려될 수 있는 전력 전자 기판(58)을 예시한다. 금속성 밑판(6)이, 이전에 설명된 바와 같이 제 1 표면(8) 및 제 2 표면(10)을 갖고, 사용된다. 두 개의 유전체 층들(60 및 90)이 있으며, 세라믹 층(66)이 그 사이에 끼워 넣어진다. 제 2 유전체 층(90)은 제 2 표면(94)으로부터 반대 측면 상에 제 1 표면(92)을 가지며, 제 1 표면(92)은 금속성 밑판(6)의 제 2 표면(10)에 접합된다.
세라믹 층(66)의 제 1 표면(68)은 그것 상에 접합 패턴(70)을 가진다. 이것은 세라믹 층의 제 1 표면(68) 상에 분산된 접합 리지(ridge)들(72), 원뿔형 돌출부들(74), 피라미드형 돌출부들(76) 등을 포함할 수 있다. 다른 패턴들 및/또는 형태들이 세라믹 층(66) 및 유전체 재료 사이에서의 표면적 및/또는 표면 상호 작용을 증가시키기 위해 이용될 수 있다. 도 27(및 도면이 보여지는 페이지)을 참조하면, 접합 패턴(70)은 페이지의 표면을 통해 연장되는 일련의 개별 요소들(위로부터 보여질 때 개개의 돌출부들의 그리드 또는 어레이와 같은) 및/또는 페이지 표면을 통해 연장된 로우들을 포함할 수 있다. 제 2 유전체 층(90)의 제 2 표면(94)은 접합 패턴(70)을 수용한다. 이것은 접합 패턴(70)에 보완적인, 또는 대체로 보완적인 패턴을 효과적으로 형성하기 위해 유전체 재료의 국소화된 흐름을 유도하는 라미네이팅 또는 다른 압력 프로세스를 통해 그것이 세라믹 층(66)에 접합될 때 유체로서 거동하는 제 2 유전체 층(90)에 의해 성취될 수 있다. 제 2 유전체 층(90)은 에폭시(18)로 형성될 수 있으며, 접합 패턴(70)은 세라믹 층(66)에 충분히 접합하도록 에폭시(18)를 도울 수 있다.
제 1 표면(68) 반대편의 세라믹 층(66)의 제 2 표면(78)은 또한, 접합 패턴(70)에 대하여 이전 설명된 임의의 특징들 또는 특성들을 포함할 수 있으며, 접합 리지들(82), 원뿔형 돌출부들(84), 피라미드형 돌출부들(86) 등을 포함할 수 있는, 접합 패턴(80)을 포함한다. 다른 패턴들 및/또는 형태들이 사용될 수 있다. 제 1 유전체 층(60)의 제 1 표면(62)은 접합 패턴(80)을 수용하며, 따라서 제 1 표면(62) 상에서 보완적 또는 대체로 보완적 패턴을 형성한다. 제 1 유전체 층(60)은 제 2 유전체 층(90)의 특성들, 특징들 등 중 임의의 것을 가질 수 있다. 제 1 표면(62)의 반대편의, 제 1 유전체 층(60)의 제 2 표면(64)은 구리 층(96)에 접합된다.
도 28은 접합 패턴들(70, 80)이 가시적이지 않도록 보다 적은 정도의 배율로 도시된 전력 전자 기판(58)의 뷰이다. 트레이스들(20)은 다른 전력 전자 기판들에 대하여 상기 설명된 바와 유사한 방식으로, 이 포인트에서 구리 층(96)에 형성될 수 있다. 전력 전자 기판(58)은 균일한 두께의 구리 층(96)(및 따라서, 트레이스들(20))을 가질 수 있거나, 또는 구리 층(96)은 그 안에 패턴(100)을 가질 수 있으며 세라믹 층(66)은 도 29 및 도 30에서 보여지는 바와 같이, 여기에서 다른 전력 전자 기판들에 대하여 이미 설명된 기술들을 사용하여 형성될 수 있는, 가변 두께들의 트레이스들(20)이 있도록 패턴(100)에 보완적이거나 또는 대체로 보완적인 패턴(88)을 그 안에 가질 수 있다(및 여기에서 설명된 바와 같이 에칭 프로세스를 통해 형성될 수 있다). 다른 구현들에서, 그러나, 트레이스들(20)은 가변 두께들 없이 형성될 수 있다.
유전체 층을 위해 에폭시 또는 수지를 사용하는 여기에 개시된 전력 전자 기판들의 구현들에서, 유전체 층은 25 마이크론들 또는 약 25 마이크론들 내지 300 마이크론들 또는 약 300 마이크론들의 그것의 제 1 표면으로부터 그것의 제 2 표면까지의 두께를 가질 수 있다. 에폭시 또는 수지는 그 안에 분산된, 비-제한적인 예로, SiO2, Al2O3, BN 등과 같은, 열 도전성 충진제 입자들을 포함할 수 있다. 여기에서 설명된 구리 층들은 구리 포일일 수 있으며, 비-제한적인 예로, 범위가 18 마이크론들, 또는 약 18 마이크론들 내지 200 마이크론들 또는 약 200 마이크론들 이상에 이르는 두께들을 가질 수 있다. 금속성 밑판들이 알루미늄으로 형성되는 구현들에서, 그것들은 제 1 및 제 2 표면들 상에서 알루마이트 및/또는 양극 산화 알루미늄 층을 가질 수 있다. 몇몇 금속성 밑판들은, 비-제한적인 예로, 1.5 mm의 또는 약 1.5 mm의 제 1 표면에서 제 2 표면까지의 두께를 가질 수 있다.
세라믹 층이 사용되는 여기에서의 구현들에서, 세라믹 층은 비-제한적인 예로, 알루미나, 알루미늄 질화물, 및 다른 높은 열 도전성 세라믹 또는 합성 재료들을 포함할 수 있다. 구리 층은 고-온 산화 프로세스를 사용하여 세라믹 층에 직접 접합될 수 있으며 여기에서 구리 및 세라믹은 구리 및 세라믹 층의 산화물 양쪽 모두에 접합하는 구리-산소 공정(eutectic)을 형성하기 위해 약 30 ppm의 산소(또는 원자 퍼센트로 약 1.5% 농도의 O2)를 포함한 질소 대기에서 제어된 온도로 가열된다. 구현들에서, 세라믹 층은 Al2O3일 수 있으며 구리-알루미늄-스피넬의 얇은 층은 세라믹 층에 구리 층을 접합할 수 있다. 구현들에서 세라믹 층은 알루미늄 질화물일 수 있으며 구리-알루미늄-질화물의 얇은 층은 고온 산화에 의해 알루미나의 층을 형성하기 위해 먼저 알루미늄 질화물의 표면을 산화시킴으로써 형성될 수 있다. 구현들에서, 구리 층은 소결 프로세스를 사용하여 세라믹 층에 접합될 수 있다. 특정한 구현들에서, 소결 프로세스는 인접한 작은 입자들과 그것들을 접합시키기 위해 구리 층 및 세라믹 층의 각각에 포함된 작은 입자들을 용융시키거나 또는 연화시키는 것을 수반할 수 있다. 이 프로세스에서의 작음에 의해 미세한 입자들이 의미된다.
도 27 내지 도 30에 도시된 하이브리드 전력 전자 기판(58)은, 직접 구리-대-세라믹 접합의 부족으로 인해, 상기 설명된 고온 접합 프로세스들에 대한 요구를 제거한다. 또한, 고온 접합 또는 다른 소결 프로세스에 대한 요구가 없기 때문에, 세라믹 층을 포함한 기판(58)은 라미네이팅 또는 다른 압력 접합 프로세스들을 사용하여 형성될 수 있다.
싱귤레이션 이전에 IMS 패널들의 구현들은 1 제곱 미터의, 또는 약 1 제곱 미터의 크기들을 가질 수 있으며, 정사각형의 또는 직사각형의 형태를 가질 수 있다. 싱귤레이션 이전에 DBC 기판 패널들의 구현들은 웨이퍼-형일 수 있으며 5인치들×7인치들의, 또는 약 5인치들×7인치들의 크기들을 가질 수 있다.
여기에서 개시된 전력 전자 기판들의 구현들은, 비-제한적인 예로, 절연 게이트 양극성 트랜지스터(IGBT) 전력 모듈들, 지능형 전력 모듈들(IPM들), 전력 통합 모듈들(PIM들), 전력 금속-산화물-반도체 전계-효과-트랜지스터들(MOSFET들) 등을 위한 기판들로서 사용될 수 있다. 구현들에서, 반도체 패키지의 단자들은 여기에서 설명된 구리 층들로 형성될 수 있다. 여기에서 개시된 전력 전자 기판들을 사용하여 형성된 패키지들은 탑 리드들, 사이드 리드들, 다운 리드들, 유리 대 금속 밀봉들, 표면 마운트들, 액체 냉각 등을 포함할 수 있다.
PIM 제품들은 보다 두꺼운 구리 트레이스 두께들을 가진 DBC 기판들을 사용할 수 있는 반면 IPM 제품들은 보다 얇은 구리 트레이스 두께들을 가진 IMS 기판들을 사용할 수 있다. 보다 얇은 구리 트레이스들은 라우팅을 위해 미세 라인 공간에 대해 더 양호한 반면 보다 두꺼운 구리 트레이스들은 전력 전자 디바이스들을 위한 열 및 전기 성능에 대해 더 양호하다. 구현들에서, 여기에서 개시된 전력 전자 기판들은 이들 이점들 양쪽 모두가 단일 기판상에서 실현되도록 허용할 수 있다. 이러한 구현들에서, 보다 두꺼운 구리 트레이스들은 전력 전자 장치들을 위한 전력 라인들에 대해 사용되는 반면 보다 얇은 구리 트레이스들은 미세 라인 간격을 가진 회로의 나머지를 위해, 및/또는 하나 이상의 구동기들에 대해서와 같은, 미세 피치 회로를 위해서 사용될 수 있다. 몇몇 더 얇은 구리 트레이스들의 사용은 전체 기판 응력을 감소시킬 수 있다.
특정한 구현들에서, 전력 전자 디바이스의 리드프레임은 여기에서 설명된 전력 전자 기판의 최상부 층(구리 또는 니켈)에 접합될 수 있다. 이것은, 구현들에서, 비-제한적인 예로, Sn/Ag/Cu 솔더와 같은, 솔더를 사용하여 행해질 수 있다.
상상될 수 있는 바와 같이, 도 17에 도시된 IMS를 형성하는 프로세스는 적층 IMS를 형성하기 위해 부가적인 단계들에 의해 이어질 수 있다. 비-제한적인 예로, 제 2 유전체 층은 트레이스들(및 존재한다면, 니켈 도금) 위에 라미네이팅될 수 있으며 제 2 구리 층(여기에서 패턴을 갖는, 또는 갖지 않는)은 그 후 전력 전자 장치를 위한 적층 IMS를 형성하기 위해 제 2 구리 층에 나중에 형성된 트레이스들을 갖고, 제 2 유전체 층에 결합될 수 있으며, 이들 나중의 트레이스들은, 원한다면, 다른 트레이스들에 대하여 이전에 설명된 바와 같이 다수의 두께들을 갖는다.
여기에서 개시된 기판들의 구현들은 "하이브리드 집적 회로 디바이스"라는 제목의, 2006년 7월 18일에 발행된, 발명자들(Suzuki 외)로서 열거한 미국 특허 번호 제7,078,797호에 개시된 원리들을 이용할 수 있으며, 그 개시는 여기에서 전체적으로 참조로서 통합된다. 더욱이, 비-제한적인 예로, 상기 참조 문헌의 도 1b에 도시된 바와 같은, 상기 참조 문헌에 예시된 바와 같이 기판들로의 접지 연결들을 형성하는 것은 여기에 개시된 전력 전자 기판 설계들로 통합될 수 있다. 이러한 연결들을 형성하는 것은, 비-제한적인 예에 의해, 에칭하거나 또는 그 외 여기에 개시된 방법들을 사용하여, 프로세싱 동안 유전체 재료, 세라믹 층, 또는 다른 절연 층을 통해 쓰루-홀(through-hole)을 형성하며, 그 후 와이어본드 등을 사용하여 접지된 금속성 밑판에 다이의 표면상에서의 전기적 접촉을 결합함으로써 성취될 수 있다.
더욱이, 여기에 개시된 것들과 유사한 기판 구현들은 "반도체 디바이스 및 하이브리드 집적 회로 디바이스"라는 제목의, 2006년 9월 5일에 발행된, 발명자들(Ochiai 외)로서 열거한, 미국 특허 번호 제7,102,211호에 개시된 원리들을 사용하며, 그 개시는 여기에서 전체적으로 참조로서 통합된다. 여기에 개시된 전력 전자 기판들의 구현들은 상기 참조 문헌에서 개시된 것들과 같은 하이브리드 집적 회로(HIC) 디바이스들을 형성하기 위해 사용될 수 있다. 비-제한적인 예로, 상기 참조 문헌의 도 6b에 도시된 것들(요소들(54, 55))과 같은, 상기 참조 문헌에 도시된 바와 같이 HIC 패키지의 "융합 리드들"은 여기에서 설명된 트레이스들(20)을 만들기 위해 사용되는 동일한 구리 층으로 형성될 수 있다.
이것들과 비슷한 기판 구현들은 "회로 디바이스를 제조하는 방법"이라는 제목의, 2009년 4월 21일에 발행된, 발명자들(Takakusaki 외)로서 열거한, 미국 특허 번호 제7,521,290호에 개시된 원리들을 이용하여 형성될 수 있으며, 그 개시는 여기에서 전체적으로 참조로서 통합된다. 비-제한적인 예로 상기 참조 문헌의 도 3a에 도시된 요소들과 같은, 그 후 싱귤레이션되도록, 리드프레임을 다수의 기판들에(또는 다시 말해서 싱귤레이션 이전에 다수의 비-싱귤레이션된 기판들을 포함한 단일 패널에) 부착하는 여기에 개시된 방법들은 여기에 개시된 전력 전자 디바이스들에 통합되고 및/또는 그것과 함께 사용될 수 있다.
여기에 개시된 것들과 비슷한 기판들의 구현들은 "회로 디바이스 및 이를 제조하는 방법"이라는 제목의, 2011년 5월 3일에 발행된, 발명자들(Takukusaki 외)로서 열거한, 미국 특허 번호 제7,935,899호에 개시된 원리들을 사용하여 형성될 수 있으며, 그 개시는 여기에서 전체적으로 참조로서 통합된다. 더욱이, 비-제한적인 예로, 도 1b에 도시되며 상기 참조 문헌의 명세서에 설명된 것과 같은, 상기 참조 문헌에 개시된 바와 같이 단일 패키지 내에 다수의 HIC 기판들을 패키징하는 것은 단일 패널에서 여기에 개시된 방법들에 따라 여러 개의 전력 전자 기판들을 형성하며 그 후 침식 현상(through punch) 또는 쏘 싱귤레이션(saw singulation)과 같은, 각각의 개개의 전력 전자 기판을 싱귤레이션하며, 상기 참조 문헌의 도 1b에 도시된 바와 같이 HIC 모듈들 사이에서 다이 및 다른 구성요소들을 상호 연결함으로써 부분적으로 성취될 수 있다.
여기에 개시된 기판들의 다양한 구현들에서, "세라믹 기판 기술을 가진 개선된 구리 접합(ACB)"이라는 제목의, 2013년 5월 28일에 발행된, 발명자(Wu)로서 열거한, 미국 특허 번호 제8,448,842호에 개시된 원리들이 이용될 수 있으며, 그 개시는 여기에서 전체적으로 참조로서 통합된다. 세라믹 층들에 구리 층들을 접합하는 것에 관하여 여기에 개시된 접합 기술들 중 임의의 것은 비-제한적인 예로: 0.00133 토르(torr) 및 섭씨 150도 하에서 스퍼터링 증착에 의해 세라믹 기판상에 1 마이크론 미만의 두께를 가진 구리 막을 형성하는 것; 실온에서 10 내지 50 마이크론들의 구리 층을 도금하는 것; 및 고온, 진공 및 부압 관성 가스 또는 H2 부분 압력의 환경들 하에서 확산 접합에 의해 세라믹 기판에 구리 포일을 접합시키는 것을 포함한 여기에 개시된 전력 전자 기판들을 형성할 때 이용될 수 있다. 구현들에서 구리 층은 이전에 설명된 공정 층을 형성하기 위해 섭씨 1000도(또는 그 이상, 약 섭씨 1060 내지 약 1080도와 같은)까지 소결로에서 가열에 의해 여기에서 설명된 방법들을 사용하여 알루미늄 산화물 세라믹 층에 접합될 수 있다. 구현들에서, 어떤 세라믹 층으로의 구리의 스퍼터링도 구리 층을 형성하기 위해 요구되지 않는다.
니켈 층을 포함하는 여기에 개시된 기판들의 구현들은 "회로 디바이스 및 이를 제조하는 방법"이라는 제목의, 2011년 5월 3일에 발행된, 발명자들(Takakusaki 외)로서 열거한, 미국 특허 번호 제7,936,569호에 개시된 방법들 및 원리들을 이용할 수 있으며, 그 개시는 여기에서 전체적으로 참조로서 통합된다. 더욱이, 구리 트레이스에 다이를 부착하고 및/또는 비-제한적인 예로 상기 참조 문헌의 도 1c 및 그것의 명세서에서의 관련 설명에 도시된 요소들과 같은, 하나 이상의 트레이스들과 다이 상에서의 전기적 접촉을 전기적으로 결합할 때 사용된 구리 트레이스들, 열 싱크 요소들, 및 다른 요소들 위에서의 니켈 도금을 설명하는 요소들 중 임의의 것은 여기에 개시된 전력 전자 기판들에 통합되고 및/또는 그것과 함께 사용될 수 있다. 부가적으로, 여기에 설명된 절연 층들 및/또는 유전체 층들은 미국 특허 번호 제7,936,569호에 설명된 수지들 및/또는 절연 층들의 요소들, 특성들, 특징들 등 중 임의의 것을 포함할 수 있다.
여기에 개시된 것들과 같은 기판들의 구현들은 "회로 디바이스 및 그것의 제조 프로세스"라는 제목의, 2006년 9월 7일에 공개된, 발명자들(Takakusaki 외)로서 열거한, 일본 특허 출원 공개 번호 제JP-2006-237561호에 개시된 원리들을 이용할 수 있으며, 그것의 개시는 여기에서 전체적으로 참조로서 통합된다. 더욱이, 구리 트레이스에 다이를 부착하고 및/또는 비-제한적인 예로, 상기 참조 문헌의 도 1c 및 그것의 명세서에서의 관련 설명에 도시된 요소들과 같은, 하나 이상의 트레이스들과 다이 상에서의 전기적 접촉을 전기적으로 결합할 때 사용된 구리 트레이스들, 열 싱크 요소들, 및 다른 요소들 위에서의 니켈 도금을 개시하는 요소들 중 임의의 것이 여기에 개시된 전력 전자 기판들에 통합되고 및/또는 그것과 함께 사용될 수 있다. 부가적으로, 여기에서 설명된 절연 층들 및/또는 유전체 층들은 참조로서 이전에 통합된 미국 특허 번호 제7,936,569호에 설명된 수지들 및/또는 절연 층들의 요소들, 특성들, 특징들 등 중 임의의 것을 포함할 수 있다.
여기에 개시된 것들과 유사한 기판들의 구현들은 "하이브리드 집적 회로 디바이스"라는 제목의, 2008년 1월 31일에 공개된, 발명자들(Mizutani 외)로서 열거한, 일본 특허 출원 공개 번호 제JP-2008-022033호에 개시된 원리들을 사용하여 제조될 수 있으며, 그것의 개시는 여기에서 전체적으로 참조로서 통합된다. 더욱이, 적어도 도 6 내지 도 8 및 도 10, 및 그것의 명세서에서의 관련 개시에서 여기에서 개시된 바와 같이 기판들에 적용된 v-스코어 기술들 중 임의의 것이 싱귤레이션을 돕기 위해 여기에 개시된 전력 전자 기판들에 적용되고 및/또는 그것과 함께 사용될 수 있다. 구현들에서 이러한 v-스코어들은 여기에서 설명된 금속성 밑판들에 적용될 수 있다. 구현들에서, 더블 v-스코어들이 이용될 수 있으며 여기에서 복수의 v-스코어들은 금속성 밑판의 밑면 상에 있으며 대응하는 복수의 v-스코어들은 금속성 밑판의 상부 측면 상에 있으며 싱귤레이션을 돕기 위해 금속성 밑판의 밑면 상에서 v-스코어들과 동조된다.
도 31을 참조하면, 반도체 패키지(114)의 제 1 구현이 예시된다. 예시된 바와 같이, 패키지(114)는 전기적 절연 층(116)(세라믹 층 또는 절연 금속 기판일 수 있는) 및 층(116)의 제 1 표면(122)에서 그것에 결합된 금속성 밑판(118)을 포함한다. 복수의 금속성 트레이스들(120)은 전기적 절연 층(116)의 제 2 표면(124)에 결합된다. 관찰될 수 있는 바와 같이, 복수의 금속성 트레이스들 중 일부는 다른 것들과 상이한 두께들을 가지며, 상기 두께는 전기적 절연 층(116)의 제 2 표면(124)에 수직으로 측정된다. 복수의 금속성 트레이스들(120)의 각각은 금속의 하나 이상의 층들로부터 형성된다. 특정한 구현들에서, 금속은 구리, 알루미늄, 니켈, 금, 니켈 및 금, 및 그것의 임의의 조합 중 하나일 수 있다. 각각의 트레이스의 단면의 형태는 얼마나 많은 금속 층들이 각각의 트레이스에 포함되는지에 의존한다. 총괄하여, 금속성 밑판(118), 전기적 절연 층(116), 및 복수의 금속성 트레이스들(120)은 반도체 패키지(114)를 위한 기판(138)으로서 불리운다. 반도체 디바이스들(126, 128)은 트레이스들의 최상위 노출 금속 층에서 복수의 금속성 트레이스들(120)에 접합된다. 디바이스의 유형에 의존하여, 와이어 본드들(130, 132)은 트레이스들(120)에 또는 다른 디바이스들에 디바이스들(126, 128)을 연결하기 위해 사용될 수 있다. 다양한 구현들에서 포함될 수 있는 반도체 디바이스들의 예들은 전력 디바이스들, 절연-게이트 양극성 트랜지스터들(IGBT들), 다이오드들, 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들), 제어 칩들, 표면 장착 디바이스들(SMD들)을 포함한다. 와이어 본드 와이어들(130, 132)은 알루미늄, 구리, 또는 금, 및 이것의 임의의 합금으로 만들어질 수 있다. 반도체 디바이스들(126, 128) 및 기판(138)의 적어도 일 부분을 캡슐화하는 몰드 화합물(134)이 포함된다. 몰드 화합물은 여기에 개시된 임의의 것일 수 있으며 실리콘-함유 젤들, 에폭시들, 및 임의의 다른 원하는 몰드 화합물 유형을 포함할 수 있다. 예시된 바와 같이, 패키지 전기 커넥터들(136)은 기판(138)의 구조에 결합되어 포함된다.
전기적 절연 층(116)은 비-제한적인 예로, 본 문서에 개시된 것들을 포함하여, 세라믹 재료들, Al2O3, Al4Si3, AlN, ZrO2, 및 다른 전기적 절연 재료들을 포함한 매우 다양한 재료들로 형성될 수 있다. 금속성 밑판(118)은 구리의 도금된 제 1 층일 수 있거나 또는 구리의 접합된/소결된 층일 수 있거나 또는 전기적 절연 층(116)에 접합된/도금된/소결된/라미네이팅된 양극 산화 알루미늄 또는 구리 층/조각일 수 있다.
반도체 패키지들의 제 1 구현들은 반도체 패키지를 형성하는 방법의 구현들을 사용하여 형성될 수 있으며, 여기에서 사용된 금속은 구리이다(다른 에칭 가능하며 도금 가능한 금속들이 다양한 구현들에서 사용될 수 있지만). 도 32는 제 2 표면(122)에 대향하는 제 1 표면(124)을 가진 전기적 절연 층(116)을 예시한다. 도 32는 제 1 구리 층(140)이 제 2 표면(122) 상에서 도금되며 제 1 구리 층(142)이 제 1 표면(124) 상에서 도금된 후 존재하는 구조를 도시한다. 도 33은 제 1 구리 층(140)이 여기에 개시된 포토레지스트 또는 다른 패터닝 재료들을 사용하여 패터닝되며 층(140)에 트레이스들(144)을 생성하기 위해 여기에서 개시된 방법들 중 임의의 것을 사용하여 에칭된 후 구조를 예시한다. 방법의 구현들은 제 1 구리 층(140)에 형성된 트레이스들(144)로 부가적인 구리 층들을 도금하는 단계 및 제 1 구리 층에서의 트레이스들과 부합하는 트레이스들을 부가적인 층들의 각각에 형성하는 단계를 포함한다. 부가적인 구리 층들을 도금하는 이러한 프로세스는 제 1 구리 층(140)에서 트레이스들(144) 모두에 걸쳐 균일하게 일어날 수 있거나, 또는 포토레지스트 패터닝 및 선택적 도금 프로세스들을 사용하여 특정 트레이스들 상에서 선택적으로 일어날 수 있다. 부가적인 구리 층들을 도금하는 이러한 프로세스는, 선택적으로 또는 균일하게, 또한 전기적 절연 층(116)의 제 1 표면(124) 상에 도금된 제 1 구리 층(142) 상에서 일어날 수 있다.
도 34는 제 1 표면(124) 및 제 2 표면(122) 상에서의 부가적인 구리 층들의 도금 및 패터닝 후에 기판(146)을 예시한다. 보여질 수 있는 바와 같이, 제 2 표면(122) 상에서의 제 1 구리 층(140)에서 트레이스들(144) 중 일부는 선택된 위치들에서 노출된 채로 있는 반면, 다른 트레이스들은 제 2 구리 층(148)으로 도금되었으며, 몇몇은 제 3 구리 층(150)으로 도금되었다. 검사에 의해, 제 2 구리 층(148)의 트레이스들의 폭(152)은 제 1 구리 층(140)의 트레이스들(144)의 폭보다 얇다/작다(또한 숫자들(158) 사이에서의 폭을 참조). 또한, 검사에 의해, 제 3 구리 층의 트레이스들의 폭(156)은 또한 제 2 구리 층(148)의 트레이스들의 폭보다 얇다/작다. 제 1 구리 층(140)의 트레이스들에 대하여 제 2 구리 층(148)의 트레이스들의 각각의 측면 상에서의 폭의 차이 및 제 2 구리 층(148)의 트레이스들에 대하여 제 3 구리 층(150)의 트레이스들의 각각의 측면 상에서의 폭에서의 차이는 오프셋 거리로 불리울 수 있다. 이러한 오프셋 거리는 제 2 구리 층(148) 및 제 3 구리 층(150)의 패터닝 및/또는 도금 동안 결정되기 때문에, 그것은 결정되고 및/또는 산출될 수 있다. 마찬가지로, 구리의 제 1, 제 2, 제 3, 및 임의의 부가적인 층들의 각각의 두께는 원하는 성능 특성들에 기초하여 결정되고 및/또는 산출될 수 있다.
다양한 구현들에서, 층들의 두께들 및 층들 사이에서의 오프셋 거리들은 구리 층(들)에서 응력들을 감소시키기 위해 선택된다. 비-제한적 예로, 제 1 구리 층의 두께는 약 80 마이크론들일 수 있고, 제 2 층의 두께는 약 60 마이크론들일 수 있으며, 제 3 층의 두께는 약 40 마이크론들일 수 있어서, 약 180 마이크론들의 총 스택 두께로 이어진다. 구리 층들 중 일부, 임의의 것, 또는 모두 사이에서의 오프셋 거리는 약 50 마이크론들, 약 75 마이크론들, 약 100 마이크론들, 또는 약 200 마이크론들일 수 있다. 이들 오프셋 거리들 중 임의의 것은 층들 중 임의의 것 사이에서, 즉 제 1 및 제 2 층들, 제 2 및 제 3 층들, 및 제 3 및 제 4 층들 사이에서 사용될 수 있다. 특정한 구현에서, 트레이스 스택에서의 최대 오프셋 거리는 제 1 및 제 2 층들 사이에 있을 수 있다. 이러한 설계는 구리 층들에서의 응력들을 가장 효과적으로 감소시키도록 도울 수 있다.
구리의 부가적인 층들을 도금하는 동일한 프로세스가 기판의 제 1 측면(122) 상에서 사용될 수 있다. 도 34는 그것의 최상부 위에 도금된 제 2 구리 층(160)과 함께 제 1 구리 층(118)을 예시한다. 제 1 구리 층(118)에서 트레이스들이 없을 수 있기 때문에, 제 2 구리 층(118)에 대해 행해진 패터닝은 제 2 구리 층(160)의 에지들에서 오프셋 거리(162)를 수립하는 것일 수 있다. 이러한 오프셋 거리(162)는 전기적 절연 층(116)의 에지에서 제 1 구리 층(118)의 에지까지의 거리가 전기적 절연 층(116)의 에지에서 제 2 구리 층(160)의 에지까지의 거리보다 작을 때 수립된다. 둘 이상의 구리 층들이 다양한 구현들에서 사용될 수 있으며, 제 1 측면(122) 상에서의 구리 층들 중 임의의 것은 다양한 구현들에서 트레이스들 또는 다른 열 도전성 피처들을 갖고 패터닝될 수 있다.
다층 트레이스들의 후퇴하는, 계단식 형태 때문에, 특수하게 설계된 솔더 프린트 스텐실은 솔더 프린팅이 트레이스들로 반도체 디바이스들 및 다른 디바이스들의 접합을 허용할 수 있게 하는 것을 돕기 위해 요구될 수 있다. 이러한 스텐실은 기판(146)의 표면이 편평하기를 요구하는 통상적인 솔더 프린트 스텐실보다는 솔더 페이스트 프린트 스텐실일 수 있다. 프로세스 흐름이 단일 패키지 레벨 상에서 실행되는 것으로서 도 32 및 도 33에 예시되지만, 당업자들은 프로세스가 패널 및 다중패널 크기들을 포함하여, 다수의 패키지 크기들로 또한 실행될 수 있다는 것을 인식할 것이다.
도 35를 참조하면, 반도체 패키지(164)의 제 2 구현이 예시된다. 도 31에 예시된 구현과 유사하게, 패키지(164)는 몰드 화합물(170)에서 캡슐화된 다양한 반도체 디바이스들(166, 168)을 포함한다. 디바이스들(166, 168)은 트레이스들(172, 174)에 접합된다. 관찰될 수 있는 바와 같이, 트레이스들(172)은 전기적 절연 층(178)의 제 2 표면(176)에 수직인 방향으로 측정된 트레이스들(174)보다 큰 두께를 가진다. 도 35에 예시된 패키지 구현(164)은 여기에서 개시된 것들처럼 IMS 기판으로 만든 전기적 절연 층(178)을 가지며 그것에 접합된 양극 산화 알루미늄 또는 구리 밑판(180)을 갖는다. 트레이스들(172, 174)은 IMS 기판들을 사용하는 여기에 개시된 다양한 방법들을 사용하여 형성된다. 도 36은 적어도 두 개의 상이한 층 두께들을 포함하도록 사전-에칭된 패터닝된 구리 층(182)이 어떻게 전기적 절연 층(178) 위에 배치되는지를 도시한다. 도 37은 전기적 절연 층(178)과 패터닝된 구리 층(182)의 라미네이션 및 그 후 구리 층(182)의 패터닝 및 에칭 후에 트레이스들(172, 174)을 예시한다. 트레이스들(172, 174)의 표면이 여전히 편평하므로, 도 31 내지 도 34에 예시된 구현과 달리, 표준 솔더 프린트 스텐실이 사용될 수 있다. 트레이스들(172, 174)의 생성에 이어서, 다양한 반도체 디바이스들(166, 168)의 접합, 와이어 접합, 패키지 전기 커넥터들/핀들 접합 및 캠슐화가 본 문서에서 설명된 것들과 비슷한 방법들을 사용하여 일어날 수 있다.
도 38을 참조하면, 반도체 패키지(184)의 제 3 구현이 예시된다. 도 31 및 도 35에 예시된 구현들과 유사하게, 패키지(184)는 전기적 절연 층(196)의 제 2 표면(194)에 수직으로 측정된 두 개의 상이한 두께를 갖는 트레이스들(190, 192) 및 반도체 디바이스들(186, 188)을 포함한다. 패키지 구현(184)에서, 전기적 절연 층(196)은 여기에 개시된 세라믹 및/또는 유사한 재료이다. 패키지를 형성하는 프로세스는 유사한 세라믹-형 기판들을 수반하는 여기에서 설명된 프로세스들과 유사하다. 도 39를 참조하면, 사전-패터닝된 구리 층(198)이 소결을 위해 전기적 절연 층(196)과 맞물리기 전에 도시된다. 본 문서에서 개시된 소결 방법들 및 시스템들 중 임의의 것은 소결을 수행하기 위해 다양한 구현들에서 사용될 수 있다. 도 40은 트레이스들(190, 192)을 형성하기 위해 사전-패터닝된 구리 층(198)의 소결 및 패터닝을 따르는 패키지(184)의 구조를 예시한다. 트레이스들(190, 192)의 생성에 이어서, 다양한 반도체 디바이스들(186, 188)의 접합, 와이어 접합, 패키지 전기 커넥터들/핀들 접합 및 캡슐화가 본 문서에 설명된 것들과 비슷한 방법들을 사용하여 일어날 수 있다.
반도체 패키지 구현들(114, 164, 184)은 둘 이상의 두께들을 가진 트레이스들을 가진다. 이것 때문에, 본 문서에 논의된 바와 같이, 보다 높은 전류를 요구하는 반도체 디바이스들이 보다 큰 두께인 이들 트레이스들에 선택적으로 위치되고/접합될 수 있으며 보다 낮은 전류 동작들에 수반된 이들 디바이스들(로직, 제어 등)은 보다 얇은 이들 트레이스들에 위치되고/접합될 수 있다. 여기에서 논의된 바와 같이, 이러한 패키지 유형들은 감소된 구리 층 응력을 갖고, 보다 양호한 전력 분배를 갖고 동작하고, 보다 낮은 온도들에서 동작하며 보다 적은 전력을 소비할 수 있다.
상기 설명은 패키지/기판 구조들 및 제조 방법들 및 구현 구성요소들, 서브-구성요소들, 방법들 및 서브-방법들의 특정한 구현들을 나타내는 곳들에서, 다수의 수정들이 그것의 사상으로부터 벗어나지 않고 이루어질 수 있으며 이들 구현들, 구현 구성요소들, 서브-구성요소들, 방법들 및 서브-방법들이 다른 패키지/기판 구조들 및 제조 방법들에 적용될 수 있다는 것이 쉽게 명백해야 한다.
2, 32, 36, 54, 58: 전력 전자 기판 4: 절연 금속 기판(IMS)
6, 40: 금속성 밑판 8: 제 1 표면
10: 제 2 표면 12, 60, 90: 유전체 층
18: 수지 또는 에폭시
20, 144, 172, 190, 192: 트레이스 30: 니켈
38: DBC 기판
46, 66: 세라믹 층 70, 80: 접합 패턴
72, 82: 접합 리지
74, 84: 원뿔형 돌출부 76, 86: 피라미드형 돌출부
96, 182: 구리 층 100: 패턴
104: 포토 레지스트 108: 갭
114, 164, 184: 반도체 패키지 116, 178, 196: 전기적 절연 층
118: 금속성 밑판 120: 금속성 트레이스
126, 128: 반도체 디바이스 130, 132: 와이어 본드
134, 170: 몰드 화합물 138, 146: 기판
162: 오프셋 거리 166, 168, 186, 188: 디바이스
180: 구리 밑판 198: 사전-패터닝된 구리 층

Claims (23)

  1. 반도체 디바이스를 위한 반도체 패키지에 있어서:
    기판으로서:
    전기적 절연 층과 결합된 금속성 밑판; 및
    상기 금속성 밑판에 결합된 상기 전기적 절연 층의 표면에 대향하는 상기 전기적 절연 층의 표면상에서 상기 전기적 절연 층에 결합된 복수의 금속성 트레이스들을 포함하며;
    상기 복수의 금속성 트레이스들은 적어도 두 개의 상이한 트레이스 두께들을 포함하며, 상기 트레이스 두께들은 상기 금속성 밑판과 결합된 상기 전기적 절연 층의 표면에 수직으로 측정되는, 상기 기판;
    상기 기판에 결합된 적어도 하나의 반도체 디바이스;
    상기 전력 전자 디바이스 및 상기 기판의 적어도 일 부분을 캡슐화하는 몰드 화합물; 및
    상기 기판과 결합된 적어도 하나의 패키지 전기 커넥터를 포함하는, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 금속성 트레이스들의 각각은 구리를 포함하는, 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 금속성 트레이스들의 각각은 상기 금속성 트레이스의 제 2 표면으로 도금된 니켈, 금, 및 니켈 및 금 중 하나의 층을 포함하는, 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 전기적 절연 층은 에폭시를 포함하는, 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 전기적 절연 층은 절연 금속 기판(IMS)인, 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 기판은 구리 직접 접합(DBC) 기판인, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 복수의 금속성 트레이스들은 둘 이상의 층들을 포함하며, 상기 둘 이상의 층들의 각각은 각각의 다른 층의 단면 폭과 상이한 단면 폭을 갖는, 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 패키지 전기 커넥터는 상기 몰드 화합물 밖으로 연장되는 핀인, 반도체 패키지.
  9. 전력 전자 기판에 있어서,
    제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함한 금속성 밑판;
    상기 금속성 밑판의 상기 제 2 표면에 결합된 제 1 표면을 포함한 전기적 절연 층으로서, 상기 전기적 절연 층은 상기 전기적 절연 층의 상기 제 1 표면에 대향하는 제 2 표면을 갖는, 상기 전기적 절연 층;
    복수의 금속성 트레이스들로서, 각각의 금속성 트레이스는 상기 금속성 트레이스의 제 1 표면에서 상기 전기적 절연 층의 상기 제 2 표면에 결합되고, 각각의 금속성 트레이스는 상기 금속성 트레이스의 상기 제 1 표면에 대향하는 제 2 표면을 갖는, 상기 복수의 금속성 트레이스들을 포함하며,
    상기 금속성 트레이스들 중 적어도 하나는 또한 상기 금속성 밑판의 상기 제 2 표면에 수직인 방향을 따라 측정된 상기 금속성 트레이스들 중 또 다른 것의 두께보다 큰 상기 금속성 밑판의 상기 제 2 표면에 수직인 방향을 따라 측정된 두께를 갖는, 전력 전자 기판.
  10. 제 9 항에 있어서,
    상기 금속성 트레이스들 중 적어도 하나는 상기 금속성 밑판의 상기 제 2 표면에 수직인 방향을 따라 측정된 상이한 규모들의 두 개의 두께들을 포함하는, 전력 전자 기판.
  11. 제 9 항에 있어서,
    상기 복수의 금속성 트레이스들의 각각은 구리를 포함하는, 전력 전자 기판.
  12. 제 9 항에 있어서,
    상기 금속성 트레이스들의 각각은 상기 금속성 트레이스의 상기 제 2 표면으로 도금된 니켈의 층을 포함하는, 전력 전자 기판.
  13. 제 9 항에 있어서,
    상기 전기적 절연 층은 에폭시를 포함하는, 전력 전자 기판.
  14. 반도체 패키지를 형성하는 방법에 있어서:
    제 2 표면에 대향하는 제 1 표면을 가진 전기적 절연 층을 제공하는 단계;
    상기 전기적 절연 층의 상기 제 2 표면으로 제 1 구리 층을 도금하는 단계;
    상기 제 1 구리 층을 패터닝하는 단계;
    상기 제 1 구리 층의 노출된 부분들을 통해 에칭함으로써 상기 제 1 구리 층에 트레이스들을 형성하는 단계;
    상기 제 1 구리 층에서의 상기 트레이스들로 제 2 구리 층을 도금하는 단계;
    상기 제 2 구리 층을 패터닝하는 단계;
    상기 제 2 구리 층의 노출된 부분들을 통해 에칭함으로써 상기 제 1 구리 층에서의 상기 트레이스들과 부합하는 트레이스들을 상기 제 2 구리 층에 형성하는 단계;
    상기 제 2 구리 층에서의 상기 트레이스들 중 적어도 하나와 적어도 하나의 반도체 디바이스를 접합하는 단계;
    몰드 화합물로 상기 적어도 하나의 반도체 디바이스를 캡슐화하는 단계; 및
    상기 제 1 구리 층 및 상기 제 2 구리 층 중 하나와 적어도 하나의 패키지 전기 커넥터를 접합하는 단계를 포함하며,
    상기 제 2 구리 층의 상기 트레이스들의 폭은 오프셋 거리만큼 상기 제 1 구리 층의 상기 트레이스들의 폭보다 얇은, 반도체 패키지를 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 제 2 구리 층에서의 상기 트레이스들로 제 3 구리 층을 도금하는 단계;
    상기 제 3 구리 층을 패터닝하는 단계;
    상기 제 3 구리 층의 노출된 부분들을 통해 에칭함으로써 상기 제 2 구리 층에서의 상기 트레이스들과 부합하는 트레이스들을 상기 제 3 구리 층에 형성하는 단계;
    상기 제 3 구리 층에서의 상기 트레이스들 중 적어도 하나와 적어도 하나의 반도체 디바이스를 접합하는 단계를 더 포함하며,
    상기 제 3 구리 층의 상기 트레이스들의 폭은 오프셋 거리만큼 상기 제 2 구리 층의 상기 트레이스들의 폭보다 얇은, 반도체 패키지를 형성하는 방법.
  16. 제 14 항에 있어서,
    상기 제 1 구리 층 및 상기 제 2 구리 층은 상기 전기적 절연 층의 상기 제 2 표면에 수직으로 측정된 상이한 두께들을 갖는, 반도체 패키지를 형성하는 방법.
  17. 제 14 항에 있어서,
    상기 전기적 절연 층의 제 1 표면상에 제 1 구리 층을 도금하는 단계;
    상기 제 1 구리 층을 패터닝하는 단계;
    상기 제 1 구리 층의 노출된 부분을 제거하는 단계;
    상기 제 1 구리 층으로 제 2 구리 층을 도금하는 단계;
    상기 제 2 구리 층을 패터닝하는 단계;
    상기 제 2 구리 층의 노출된 부분을 제거하는 단계를 더 포함하며,
    상기 전기적 절연 층의 에지로부터 상기 제 1 구리 층의 에지까지의 거리는 상기 전기적 절연 층의 에지로부터 상기 제 2 구리 층의 에지까지의 거리보다 작은, 반도체 패키지를 형성하는 방법.
  18. 전력 전자 기판에 있어서:
    제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함한 유전체 층;
    세라믹 층의 제 2 표면상에 접합 패턴을 갖는 상기 세라믹 층으로서, 상기 세라믹 층의 상기 제 2 표면은 상기 유전체 층의 상기 제 1 표면으로 라미네이팅되고, 상기 유전체 층의 상기 제 1 표면은 상기 세라믹 층의 상기 제 2 표면의 접합 패턴을 수용하도록 구성되는, 상기 세라믹 층; 및
    복수의 구리 트레이스들로서, 각각의 구리 트레이스는 상기 유전체 층의 상기 제 2 표면에서 및 상기 구리 트레이스의 제 1 표면에서 상기 유전체 층에 결합되는, 상기 복수의 구리 트레이스들을 포함하는, 전력 전자 기판.
  19. 제 18 항에 있어서,
    상기 유전체 층은 에폭시를 포함하는, 전력 전자 기판.
  20. 제 18 항에 있어서,
    상기 세라믹 층의 제 1 표면은 접합 패턴을 포함하고, 상기 세라믹 층의 상기 제 1 표면은 제 2 유전체 층의 제 2 표면으로 라미네이팅되고, 상기 제 2 유전체 층의 상기 제 2 표면은 상기 세라믹 층의 상기 제 1 표면의 접합 패턴을 수용하도록 구성되고, 상기 전력 전자 기판은 제 1 표면 및 제 2 표면을 가진 금속성 밑판을 더 포함하고, 상기 금속성 밑판의 상기 제 2 표면은 상기 금속성 밑판의 상기 제 1 표면에 대향하고, 상기 금속성 밑판의 상기 제 2 표면은 상기 제 2 유전체 층의 상기 제 2 표면에 대향하는 상기 제 2 유전체 층의 제 1 표면에 결합되는, 전력 전자 기판.
  21. 제 18 항에 있어서,
    상기 세라믹 층의 상기 제 2 표면의 접합 패턴은 접합 리지들을 포함하는, 전력 전자 기판.
  22. 제 18 항에 있어서,
    상기 세라믹 층의 상기 제 2 표면의 접합 패턴은 원뿔형 및 피라미드형 돌출부들 중 하나를 포함하는, 전력 전자 기판.
  23. 제 18 항에 있어서,
    상기 복수의 구리 트레이스들은 상기 금속성 밑판의 제 2 표면에 대체로 수직인 방향을 따라 측정된 상이한 규모들의 적어도 두 개의 트레이스 두께들을 포함하는, 전력 전자 기판.
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