KR20170077782A - 반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법 - Google Patents

반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법 Download PDF

Info

Publication number
KR20170077782A
KR20170077782A KR1020160161870A KR20160161870A KR20170077782A KR 20170077782 A KR20170077782 A KR 20170077782A KR 1020160161870 A KR1020160161870 A KR 1020160161870A KR 20160161870 A KR20160161870 A KR 20160161870A KR 20170077782 A KR20170077782 A KR 20170077782A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
terminals
head
contact portion
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020160161870A
Other languages
English (en)
Other versions
KR101877135B1 (ko
Inventor
히데히코 기라
다쿠미 마스야마
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20170077782A publication Critical patent/KR20170077782A/ko
Application granted granted Critical
Publication of KR101877135B1 publication Critical patent/KR101877135B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L21/52—
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/0711—Apparatus therefor
    • H01L21/67098—
    • H01L21/6838—
    • H01L23/48—
    • H01L25/07—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0431—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0438—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/78—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using vacuum or suction, e.g. Bernoulli chucks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H01L2021/60172—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/0711—Apparatus therefor
    • H10W72/07141—Means for applying energy, e.g. ovens or lasers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/0711—Apparatus therefor
    • H10W72/07178—Means for aligning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07232—Compression bonding, e.g. thermocompression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/701—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding
    • H10W80/743—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding having disposition changed during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/271—Configurations of stacked chips the chips having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)

Abstract

반도체 칩에 균등 압력을 가하는 기술을 제공한다.
반도체 실장 장치는, 액체 또는 기체를 수용하는 수용부와, 상기 수용부의 내부가 액체 또는 기체로 채워지면, 반도체 칩과 접촉하는 접촉부와, 상기 반도체 칩을 흡상하여, 상기 반도체 칩을 상기 접촉부에 밀착시키는 흡상부를 구비한다.

Description

반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법{SEMICONDUCTOR MOUNTING APPARATUS, HEAD THEREOF, AND METHOD FOR MANUFACTURING LAMINATED CHIP}
본 발명은 반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법에 관한 것이다.
하이엔드 서버 등에 사용되는 프로세서나 메모리는, 고성능화를 위해 복수의 반도체 칩을 적층한 적층 반도체 칩을 이용하는 경우가 있다. 도 12에 나타내는 바와 같이, 반도체 칩(101) 상에는, 구리의 기둥(Cu 포스트 또는 Cu 필러)(102)의 꼭대기에 땜납(103)이 붙은 단자(마이크로 범프)(104)가 형성되어 있다. 복수의 반도체 칩(101)의 단자(104)끼리를 접합하여, 복수의 반도체 칩(101)을 적층하는 방법이 이용되고 있다.
복수의 반도체 칩(101)을 적층한 후의 접합 신뢰성을 확보하기 위해, 도 13에 나타내는 바와 같이, 반도체 칩(101) 상에 페이스트형 또는 필름형의 보강 수지(105)를 공급한다. 페이스트형의 보강 수지(105)는, NCP(Non-conductive Paste)라고도 불리며, 필름형의 보강 수지(105)는, NCF(Non-conductive Film)라고도 불린다. 도 14에 나타내는 바와 같이, 플립 칩 본더 등의 반도체 실장 장치의 헤드(201)의 흡인 구멍(202)으로부터 반도체 칩(101A)을 흡인한다. 반도체 칩(101A)의 하방에는, 복수의 단자(104B)가 형성된 반도체 칩(101B)이 배치되어 있다. 다음에, 도 15에 나타내는 바와 같이, 반도체 칩(101A)을 가열하면서, 헤드(201)로 반도체 칩(101A)에 압력을 가하여, 반도체 칩(101A)의 단자(104A)로 보강 수지(105)를 밀어 부순다. 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B)를 접합함으로써, 반도체 칩(101A)과 반도체 칩(101B) 사이의 도통이나 강성을 확보하고 있다.
특허문헌 1: 일본 특허 공개 제2015-18897호 공보 특허문헌 2: 일본 특허 공개 제2011-66027호 공보 특허문헌 3: 일본 특허 공개 제2000-332390호 공보 특허문헌 4: 일본 특허 공개 제2001-230528호 공보
반도체 칩(101A)에는, 두께의 불균일이나 휨이 존재한다. 그 때문에, 헤드(201)로 반도체 칩(101A)에 압력을 가할 때, 반도체 칩(101A)에 균등 압력을 가하는 것이 어렵다. 반도체 칩(101A)에 불균등한 압력을 가하면, 반도체 칩(101A)의 단자(104A)가 보강 수지(105)를 밀어 부술 수 없어, 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B)의 접합 불량이 발생하는 경우가 있다.
본원은 상기 과제를 감안하여 이루어진 것으로, 반도체 칩에 균등 압력을 가하는 기술을 제공하는 것을 목적으로 한다.
본원의 일관점에 따르면, 액체 또는 기체를 수용하는 수용부와, 상기 수용부의 내부가 액체 또는 기체로 채워지면, 반도체 칩과 접촉하는 접촉부와, 상기 반도체 칩을 흡상하여, 상기 반도체 칩을 상기 접촉부에 밀착시키는 흡상부를 구비하는 반도체 실장 장치가 제공된다.
본원의 일관점에 따르면, 액체 또는 기체를 수용하는 수용부와, 상기 수용부의 내부가 액체 또는 기체로 채워지면, 제1 반도체 칩과 접촉하는 접촉부를 갖는 헤드를, 상기 제1 반도체 칩 상에 배치하는 공정과, 상기 수용부의 내부를 액체 또는 기체로 채우는 공정과, 상기 제1 반도체 칩을 흡상하여, 상기 제1 반도체 칩을 상기 접촉부에 밀착시키는 공정과, 상기 제1 반도체 칩의 복수의 제1 단자와 제2 반도체 칩의 복수의 제2 단자가 대향하도록, 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치하는 공정과, 상기 제2 반도체 칩을 가열하고, 상기 헤드로 상기 제1 반도체 칩을 가압하여, 상기 복수의 제1 단자와 상기 복수의 제2 단자를 접합하는 공정을 구비하는 적층 칩의 제조 방법이 제공된다.
본원에 따르면, 반도체 칩에 균등 압력을 가할 수 있다.
도 1은 반도체 실장 장치의 구성도이다.
도 2는 헤드의 단면도이다.
도 3은 가배치 스테이지의 단면도이다.
도 4는 가배치 스테이지의 단면도이다.
도 5는 가배치 스테이지의 단면도이다.
도 6은 헤드 및 가배치 스테이지의 단면도이다.
도 7은 헤드 및 가배치 스테이지의 단면도이다.
도 8은 헤드의 단면도이다.
도 9는 적층 칩의 제조 방법의 공정도이다.
도 10은 적층 칩의 제조 방법의 공정도이다.
도 11은 적층 칩의 제조 방법의 공정도이다.
도 12는 반도체 칩의 접합 방법의 설명도이다.
도 13은 반도체 칩의 접합 방법의 설명도이다.
도 14는 반도체 칩의 접합 방법의 설명도이다.
도 15는 반도체 칩의 접합 방법의 설명도이다.
도 16은 반도체 칩의 접합 방법의 설명도이다.
도 17은 반도체 칩의 접합 방법의 설명도이다.
반도체 칩(101A)이 설계대로의 마무리라면, 반도체 칩(101A)의 상면[반도체 칩(101A)의 단자 형성면의 반대면]은 평면이다. 또한, 반도체 칩(101A)에 형성된 복수의 단자(104A)가 설계대로의 마무리라면, 복수의 단자(104A)의 높이가 정돈된다. 도 14에 나타내는 바와 같이, 반도체 칩(101A)의 상면이 평면이며, 복수의 단자(104A)의 높이가 정돈되어 있는 경우, 헤드(201)에 반도체 칩(101A)의 상면을 흡착시켜도, 복수의 단자(104A)의 상면이 평행하게 정돈된 상태가 된다. 반도체 칩(101A)의 단자(104A)의 상면은, 반도체 칩(101B)과 대향하고 있다.
도 16에 나타내는 바와 같이, 반도체 칩(101A)의 두께의 불균일, 단자(104A)의 높이의 불균일 및 반도체 칩(101A)의 휨이 존재한다. 도 17에 나타내는 바와 같이, 헤드(201)에 반도체 칩(101A)의 상면을 흡착시키면, 반도체 칩(101A)의 상면은 평면이 된다. 그러나, 복수의 단자(104A)의 상면은 평행하게 정돈되지 않고, 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B) 사이의 거리에 대해서, 반도체 칩(101A)의 중앙 부분과 외주 부분 사이에서 차가 발생한다.
반도체 칩(101A)의 외형 사이즈가 스퀘어의 한 변이 10 ㎜ 이하인 경우, 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B) 사이의 거리에 대해서, 반도체 칩(101A)의 중앙 부분과 외주 부분 사이에서의 차가 작다. 그 때문에, 단자(104A)의 땜납(103A)이 찌부러짐으로써, 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B)의 접합이 가능하다.
한편, 반도체 칩(101A)의 외형 사이즈가 스퀘어의 한 변이 20 ㎜ 이상인 경우, 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B) 사이의 거리에 대해서, 반도체 칩(101A)의 중앙 부분과 외주 부분 사이에서의 차가 크다. 반도체 칩(101A)의 상면이 평면인 상태로, 헤드(201)가 반도체 칩(101A)을 흡착하고 있는 한, 반도체 칩(101A)에 대한 압력(하중)을 늘려도, 반도체 칩(101A)의 복수의 단자(104A)의 전부를 반도체 칩(101B)의 복수의 단자(104B)에 접합할 수 없다. 또한, 반도체 칩(101A)의 단자(104A)와 반도체 칩(101B)의 단자(104B)의 접합을 행하기 위한 압력은, 반도체 칩(101A)의 사이즈에 비례하여 증가하기 때문에, 단순히 압력을 증가시키면, 반도체 칩(101A)의 물리 파괴가 발생할 가능성이 있다.
이하, 도면을 참조하여, 실시형태를 상세하게 설명한다. 실시형태의 구성은 예시이며, 본 발명은 실시형태의 구성에 한정되지 않는다.
도 1은 반도체 실장 장치(1)의 구성도이다. 반도체 실장 장치(1)는, 플립 칩 본더라고도 불린다. 반도체 실장 장치(1)는, 헤드(2), 가배치 스테이지(3), 유지 스테이지(4), 본딩 툴(5) 및 제어 장치(6)를 구비한다. 헤드(2)가, 본딩 툴(5)에 장착되고, 본딩 툴(5)에 의해, 헤드(2)의 상승, 하강 및 평행 이동 등이 행해진다. 가배치 스테이지(3)는, 헤드(2)로 상측의 반도체 칩을 유지할 때, 상측의 반도체 칩이 일시적으로 배치되는 스테이지이다. 복수의 반도체 칩을 적층할 때, 적층 칩에 있어서의 상측의 반도체 칩이 헤드(2)에 의해 유지되고, 적층 칩에 있어서의 하측의 반도체 칩이 유지 스테이지(4)에 의해 유지된다. 또한, 유지 스테이지(4)는, 하측의 반도체 칩을 가열한다.
제어 장치(6)는, 도시하지 않는 중앙 처리 장치(Central Processing Unit; CPU), 메모리를 가지고, 이 메모리에 실행 가능하게 전개된 컴퓨터 프로그램에 따라, 헤드(2), 가배치 스테이지(3), 유지 스테이지(4) 및 본딩 툴(5)의 각 동작 및 각 처리를 제어한다. CPU는 프로세서라고도 불린다. 단, CPU는, 단일의 프로세서에 한정되는 것이 아니라, 멀티 프로세서 구성이어도 좋다. 메모리는, 예컨대, ROM(Read Only Memory) 및 RAM(Random Access Memory)을 갖는다.
도 2는 헤드(2)의 단면도이다. 헤드(2)는, 지지부(21), 히터(22), 다이어프램(23), 탄성체(24) 및 흡인 구멍(25)을 갖는다. 지지부(21)는, 히터(22), 다이어프램(23) 및 탄성체(24)를 지지한다. 헤드(2)의 바닥면 및 측면에 개구가 형성되어 있다. 흡인 구멍(25)은, 지지부(21), 히터(22), 다이어프램(23) 및 탄성체(24)의 내부를 통하여, 헤드(2)의 바닥면 및 측면에 형성된 개구에 각각 연결되어 있다. 헤드(2)의 측면에 형성된 개구에 흡인부(흡인 기구)(26)가 접속된다. 따라서, 흡인 구멍(25)은, 흡인부(26)에 접속되어 있다. 흡인부(26)가 구동됨으로써, 흡인 구멍(25)으로부터 반도체 칩(11A)을 흡인하여, 헤드(2)의 바닥면에 반도체 칩(11A)이 흡착한다. 흡인부(26)는, 예컨대, 진공 흡인 펌프이다.
도 2에 나타내는 헤드(2)의 구조예에서는, 헤드(2)가, 하나의 흡인 구멍(25)을 갖지만, 도 2에 나타내는 헤드(2)의 구조예에 한정되지 않고, 헤드(2)가, 복수의 흡인 구멍(25)을 가져도 좋다. 이 경우, 복수의 흡인 구멍(25)의 각각은, 흡인부(26)에 접속된다. 예컨대, 헤드(2)의 중앙 부분에 배치된 적어도 하나의 흡인 구멍(25)이, 반도체 칩(11A)의 중앙 부분을 흡인하고, 헤드(2)의 외주 부분에 배치된 적어도 하나의 흡인 구멍(25)이, 반도체 칩(11A)의 외주 부분을 흡인하여도 좋다. 또한, 도 2에 나타내는 헤드(2)의 구조예에서는, 헤드(2)의 외부에 흡인부(26)를 배치하고 있지만, 도 2에 나타내는 헤드(2)의 구조예에 한정되지 않고, 헤드(2)의 내부에 흡인부(26)를 배치하여도 좋다. 따라서, 헤드(2)가, 흡인부(26)를 가져도 좋다.
히터(22)는, 가열부(가열 기구)이다. 히터(22)는, 반도체 칩(11A)을 가열한다. 히터(22)가 발생하는 열은, 다이어프램(23) 및 탄성체(24)를 통해, 반도체 칩(11A)에 전해지기 때문에, 다이어프램(23) 및 탄성체(24)는, 내열성이 높은 것이 바람직하다. 예컨대, 다이어프램(23) 및 탄성체(24)는, 200℃ 이상의 내열성을 가져도 좋다.
다이어프램(23)의 측면에 마련된 밸브(27)를 통해, 공급부(공급 기구)(28)로부터 다이어프램(23)의 내부에 액체 또는 기체가 공급되며, 다이어프램(23)은, 액체 또는 기체를 수용한다. 다이어프램(23)의 내부에 수용(충전)되는 액체는, 예컨대, 이융 합금 또는 오일 등이다. 다이어프램(23)의 내부에 수용되는 기체는, 예컨대, 공기이다. 다이어프램(23)은, 탄성 재료로 형성되어 있다. 다이어프램(23)의 바닥부에 탄성체(24)가 마련되어 있다. 탄성체(24)는, 예컨대, 실리콘 고무 등이다. 다이어프램(23)의 내부에 충전되는 액체 또는 기체의 충전량(체적, 압력 등)에 따라 다이어프램(23)이 변형한다. 다이어프램(23)의 변형에 따라, 탄성체(24)가 변형한다. 즉, 다이어프램(23)의 내부에 충전되는 액체 또는 기체의 충전량에 따라 다이어프램(23)이 변형하며, 탄성체(24)가 변형한다. 다이어프램(23)은, 수용부의 일례이다. 탄성체(24)는, 접촉부의 일례이다.
〈반도체 칩의 유지〉
도 3∼도 8을 참조하여, 헤드(2)에 의한 반도체 칩(11A)의 유지에 대해서 설명한다. 도 3 및 도 4는 가배치 스테이지(3)의 단면도이다. 가배치 스테이지(3)는, 헤드(2)에 의해 반도체 칩(11A)을 유지하기 전에 반도체 칩(11A)을 일시적으로 배치하는 스테이지이다. 가배치 스테이지(3)는, 스테이지(기판)(31), 지지부(32) 및 흡인 구멍(33)을 갖는다. 지지부(32)는, 스테이지(31)를 지지한다. 가배치 스테이지(3)는, 반도체 칩(11A)이 배치되는 배치면(3A)을 갖는다. 가배치 스테이지(3)의 배치면(3A) 및 측면에 개구가 형성되어 있다. 흡인 구멍(33)은, 스테이지(31) 및 지지부(32)의 내부를 통하여, 가배치 스테이지(3)의 배치면(3A) 및 측면에 형성된 개구에 연결되어 있다. 가배치 스테이지(3)의 측면에 형성된 개구에 흡인부(흡인 기구)(34)가 접속된다. 따라서, 흡인 구멍(33)은, 흡인부(34)에 접속되어 있다. 흡인부(34)는, 예컨대, 진공 흡인 펌프이다.
반도체 칩(11A) 상에는, 구리의 기둥(Cu 포스트 또는 Cu 필러)(12A)의 꼭대기에 땜납(13A)이 붙은 단자(마이크로 범프)(14A)가 형성되어 있다. 반도체 칩(11A)은, 복수의 단자(14A)와, 복수의 단자(14A)가 형성된 면(단자 형성면)(15A)과, 단자 형성면(15A)의 반대면(이면)(16A)을 갖는다. 도 3에 나타내는 반도체 칩(11A)의 이면(16A)은, 오목 원호 형상이며, 반도체 칩(11A)의 복수의 단자(14)의 높이가 정돈되어 있지 않다. 그 때문에, 반도체 칩(11A)의 복수의 단자(14A)의 상면(17A)은 평행하게 정돈되어 있지 않다. 반도체 칩(11A)의 단자(14A)의 상면(17A)은, 단자 형성면(15A)과 동일 방향을 향하고 있고, 도 3에서는, 가배치 스테이지(3)의 배치면(3A)과 대향하고 있다. 흡인부(34)가 구동함으로써, 흡인 구멍(33)으로부터 반도체 칩(11A)의 단자 형성면(15A)을 흡인하여, 가배치 스테이지(3)의 배치면(3A)에 반도체 칩(11A)이 흡착한다. 반도체 칩(11A)을 가배치 스테이지(3)의 배치면(3A)에 배치하기 전부터 흡인부(34)에 의한 흡인을 행하여도 좋고, 반도체 칩(11A)을 가배치 스테이지(3)의 배치면(3A)에 배치한 후에 흡인부(34)에 의한 흡인을 행하여도 좋다.
흡인부(34)는, 복수의 단자(14A)의 상면(17A)과 가배치 스테이지(3)의 배치면(3A) 사이의 각 거리가 동일해지도록, 반도체 칩(11A)의 단자 형성면(15A)측으로부터 반도체 칩(11A)을 흡인한다. 흡인부(34)의 흡인량은, 제어 장치(6)에 의해 제어된다. 도 4에 나타내는 바와 같이, 반도체 칩(11A)의 단자 형성면(15A)측으로부터 반도체 칩(11A)이 흡인됨으로써, 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된다. 도 4에서는, 복수의 단자(14A)의 상면이 평행하게 정돈되어 있기 때문에, 복수의 단자(14A)의 전부가 가배치 스테이지(3)의 배치면(3A)에 접촉하고 있다.
도 3 및 도 4는 반도체 칩(11A)의 단자 형성면(15A)에 보강 수지를 형성하지 않는 경우의 예를 나타내고 있다. 도 5에 나타내는 바와 같이, 반도체 칩(11A)의 단자 형성면(15A)에 보강 수지(18A)를 형성하여도 좋다. 도 5는 가배치 스테이지(3)의 단면도이다. 보강 수지(18A)는, 필름형의 NCF이다. 흡인부(34)는, 복수의 단자(14A)의 상면(17A)과 가배치 스테이지(3)의 배치면(3A) 사이의 각 거리가 동일해지도록, 반도체 칩(11A)의 단자 형성면(15A)측으로부터 반도체 칩(11A) 및 보강 수지(17A)를 흡인한다. 흡인부(34)의 흡인량은, 제어 장치(6)에 의해 제어된다. 도 5에 나타내는 바와 같이, 반도체 칩(11A)의 단자 형성면(15A)측으로부터 반도체 칩(11A) 및 보강 수지(17A)가 흡인됨으로써, 복수의 단자(14A)의 상면(18A)이 평행하게 정돈되고 있다.
도 3∼도 5에 나타내는 가배치 스테이지(3)의 구조예에서는, 가배치 스테이지(3)가, 하나의 흡인 구멍(33)을 갖지만, 도 3∼도 5에 나타내는 가배치 스테이지(3)의 구조예에 한정되지 않고, 가배치 스테이지(3)가, 복수의 흡인 구멍(33)을 가져도 좋다. 이 경우, 복수의 흡인 구멍(33)의 각각은, 흡인부(34)에 접속된다. 예컨대, 가배치 스테이지(3)의 중앙 부분에 배치된 적어도 하나의 흡인 구멍(33)이, 반도체 칩(11A)의 중앙 부분을 흡인하고, 가배치 스테이지(3)의 외주 부분에 배치된 적어도 하나의 흡인 구멍(33)이, 반도체 칩(11A)의 외주 부분을 흡인하여도 좋다. 도 3∼도 5에 나타내는 가배치 스테이지(3)의 구조예에서는, 가배치 스테이지(3)의 외부에 흡인부(34)를 배치하고 있지만, 도 3∼도 5에 나타내는 가배치 스테이지(3)의 구조예에 한정되지 않고, 가배치 스테이지(3)의 내부에 흡인부(34)를 배치하여도 좋다. 따라서, 가배치 스테이지(3)가, 흡인부(34)를 가져도 좋다.
가배치 스테이지(3)의 배치면(3A)에 반도체 칩(11A)이 흡착한 상태를 유지하면서, 본딩 툴(5)에 의해, 헤드(2)가 반도체 칩(11A)에 접촉하기 직전까지, 헤드(2)를 하강한다. 도 6에 나타내는 바와 같이, 헤드(2)를 하강함으로써, 헤드(2)를 반도체 칩(11A) 상에 배치한다. 따라서, 다이어프램(23) 및 탄성체(24)가, 반도체 칩(11A)의 이면(16A) 상에 배치된다. 또한, 반도체 칩(11A)의 단자 형성면(15A)에 보강 수지(18A)가 형성되어 있어도 좋다.
다음에, 다이어프램(23)의 측면에 마련된 밸브(27)를 개방하고, 공급부(28)로부터 다이어프램(23)의 내부에 액체 또는 기체를 공급하여, 다이어프램(23)의 내부를 액체 또는 기체로 채운다. 도 7에 나타내는 바와 같이, 다이어프램(23)의 내부가 액체 또는 기체로 채워지면, 다이어프램(23)의 중앙 부분이 반도체 칩(11A)을 향하여 부풀어, 탄성체(24)의 중앙 부분이 반도체 칩(11A)을 향하여 휨으로써, 탄성체(24)가 반도체 칩(11A)의 이면(16A)에 접촉한다. 이와 같이, 다이어프램(23)의 내부가 액체 또는 기체로 채워지면, 다이어프램(23) 및 탄성체(24)가 변형하여, 탄성체(24)가 반도체 칩(11A)의 이면(16A)에 접촉한다. 탄성체(24)가 반도체 칩(11A)의 이면(16A)에 접촉하면, 다이어프램(23) 및 탄성체(24)가 반도체 칩(11A)의 이면(16A)의 형상을 따라 변형한다. 예컨대, 반도체 칩(11A)의 이면(16A)이 오목 원호 형상인 경우, 반도체 칩(11A)의 이면(16A)에 대응하여, 다이어프램(23) 및 탄성체(24)는, 오목 원호 형상으로 변형한다.
탄성체(24)가 반도체 칩(11A)의 이면(16A)의 형상을 따라 변형한 경우, 다이어프램(23)의 측면에 마련된 밸브(27)를 폐쇄하여, 다이어프램(23)의 내부의 액체 또는 기체의 충전량이 변동하지 않도록 한다. 밸브(27)의 개폐는, 제어 장치(6)에 의해 제어된다. 예컨대, 다이어프램(23)의 내부에 충전되는 액체 또는 기체의 충전량을 조정하여, 목표 충전량에 도달한 경우, 다이어프램(23)의 측면에 마련된 밸브(27)를 폐쇄하도록 하여도 좋다. 다이어프램(23) 및 탄성체(24)가 반도체 칩(11A)의 이면(16A)의 형상을 따라 변형한 경우의 충전량을, 목표 충전량으로 하여도 좋다. 목표 충전량에 관한 데이터는, 제어 장치(6)에 기억되어 있다.
다음에, 흡인부(26)가 흡인을 행하여, 흡인 구멍(25)으로부터 반도체 칩(11A)을 흡상한다. 이에 의해, 반도체 칩(11A)의 이면(16A)이 탄성체(24)에 흡착하여, 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착한다. 따라서, 반도체 칩(11A)의 이면(16A)의 형상을 따라 다이어프램(23) 및 탄성체(24)가 변형한 상태로, 반도체 칩(11A)의 이면(16A)이 탄성체(24)에 밀착한다. 흡인부(26)는, 흡상부의 일례이다. 도 3∼도 7에 나타내는 반도체 칩(11A)의 이면(16A)은 오목 원호 형상이지만, 반도체 칩(11A)의 이면(16A)이 볼록 원호 형상인 경우도 있다. 반도체 칩(11A)의 이면(16A)이 볼록 원호 형상인 경우라도, 다이어프램(23) 및 탄성체(24)가 반도체 칩(11A)의 이면(16A)의 형상을 따라 변형하기 때문에, 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착한다. 예컨대, 반도체 칩(11A)의 이면(16A)이 볼록 원호 형상인 경우, 반도체 칩(11A)의 이면(16A)에 대응하여, 다이어프램(23) 및 탄성체(24)는, 볼록 원호 형상으로 변형한다.
계속해서, 본딩 툴(5)에 의해 헤드(2)를 상승시켜, 가배치 스테이지(3)에 배치된 반도체 칩(11A)을 들어올린다. 도 8에 나타내는 바와 같이, 가배치 스테이지(3)로부터 반도체 칩(11A)이 떨어져도, 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착한 상태가 유지된다. 이 결과, 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된 상태로, 반도체 칩(11A)의 이면(16A)이 탄성체(24)에 흡착한다. 또한, 반도체 칩(11A)을 들어올릴 때, 흡인부(34)의 흡인 처리를 정지하여도 좋다.
반도체 칩(11A)의 두께나 휨은, 웨이퍼 로트마다 불균일이 발생하는 경우가 있다. 또한, 단자(14)의 높이는, 단자(14)마다 상이한 경우가 있다. 실시형태에 따른 반도체 실장 장치(1) 및 헤드(2)에 따르면, 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된 상태를 유지하면서, 반도체 칩(11A)의 이면(16A)의 형상에 맞추어 탄성체(24)의 형상이 변한다. 그 때문에, 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된 상태를 유지하면서, 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착한 상태를 유지할 수 있다. 따라서, 웨이퍼 로트가 교체된 경우나 칩 사양이 변한 경우라도, 헤드(2)나 본딩 툴(5) 등을 교환하지 않고, 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된 상태로, 헤드(2)가 반도체 칩(11A)을 유지하는 것이 가능하다.
도 2, 도 6∼도 8에 나타내는 헤드(2)의 구조예에서는, 다이어프램(23)의 바닥부에 탄성체(24)를 마련하고 있지만, 도 2, 도 6∼도 8에 나타내는 헤드(2)의 구조예에 한정되지 않고, 탄성체(24)의 설치를 생략하여도 좋다. 이 경우라도, 다이어프램(23)이 반도체 칩(11A)의 이면(16A)의 형상을 따라 변형하기 때문에, 다이어프램(23)과, 반도체 칩(11A)의 이면(16A)이 밀착한다. 따라서, 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된 상태로, 헤드(2)가 반도체 칩(11A)을 유지하는 것이 가능하다. 또한, 다이어프램(23)과 탄성체(24)를 일체로 하여도 좋다.
〈적층 칩의 제조 방법〉
도 9∼도 11을 참조하여, 적층 칩(반도체 장치)의 제조 방법에 대해서 설명한다. 적층 칩의 제조 방법에 있어서, 헤드(2)가, 반도체 칩(11A)을 유지하는 공정은, 도 3∼도 8을 참조하여 설명한 공정과 동일하기 때문에, 그 설명은 생략한다. 그 때문에, 헤드(2)가, 반도체 칩(11A)을 유지하는 공정 후의 공정에 대해서 설명한다.
도 9에 나타내는 바와 같이, 반도체 칩(11B)을 유지 스테이지(4)에 배치한다. 도 9는 유지 스테이지(4)의 단면도이다. 유지 스테이지(4)는, 스테이지(기판)(41), 히터(42), 지지부(43) 및 흡인 구멍(44)을 갖는다. 유지 스테이지(4)는, 가열 스테이지의 일례이다. 지지부(43)는, 스테이지(41) 및 히터(42)를 지지한다. 유지 스테이지(4)는, 반도체 칩(11B)이 배치되는 배치면(4A)을 갖는다. 유지 스테이지(4)의 배치면(4A) 및 측면에 개구가 형성되어 있다. 흡인 구멍(44)은, 스테이지(41), 히터(42) 및 지지부(43)의 내부를 통하여, 유지 스테이지(4)의 배치면(4A) 및 측면에 형성된 개구에 연결되어 있다. 유지 스테이지(4)의 측면에 형성된 개구에 흡인부(흡인 기구)(45)가 접속된다. 따라서, 흡인 구멍(44)은, 흡인부(45)에 접속되어 있다. 흡인부(45)는, 예컨대, 진공 흡인 펌프이다.
반도체 칩(11B) 상에는, 구리의 기둥(12B)의 꼭대기에 땜납(13B)이 붙은 단자(14B)가 형성되어 있다. 또한, 반도체 칩(11B) 상에는, 보강 수지(18B)가 형성되어 있다. 보강 수지(18B)는, 필름형의 NCF여도 좋고, 페이스트형의 NCP여도 좋다. 반도체 칩(11A)에 보강 수지(18A)가 형성되어 있는 경우, 반도체 칩(11B)에 대한 보강 수지(18B)의 형성을 생략하여도 좋다. 반도체 칩(11B)은, 복수의 단자(14B)와, 복수의 단자(14B)가 형성된 면(단자 형성면)(15B)과, 단자 형성면(15B)의 반대면(이면)(16B)을 갖는다. 반도체 칩(11B)의 이면(16B)과 유지 스테이지(4)의 배치면(4A)이 마주 보도록 하여, 반도체 칩(11B)이 유지 스테이지(4)에 유지되어 있다.
흡인부(45)가 구동됨으로써, 흡인 구멍(44)으로부터 반도체 칩(11B)의 이면(16B)을 흡인하여, 유지 스테이지(4)의 배치면(4A)에 반도체 칩(11B)이 흡착된다. 반도체 칩(11B)을 유지 스테이지(4)의 배치면(4A)에 배치하기 전부터 흡인부(45)에 의한 흡인을 행하여도 좋고, 반도체 칩(11B)을 유지 스테이지(4)의 배치면(4A)에 배치한 후에 흡인부(45)에 의한 흡인을 행하여도 좋다. 또한, 도 9에 나타내는 반도체 칩(11B)을 유지하는 공정은, 반도체 칩(11A)을 유지하는 공정 전에 행하여도 좋다.
다음에, 본딩 툴(5)에 의해 헤드(2)를 이동시켜, 반도체 칩(11B)의 상방에 반도체 칩(11A)을 배치한다. 이 경우, 도 10에 나타내는 바와 같이, 반도체 칩(11A)의 단자 형성면(15A)과 반도체 칩(11B)의 단자 형성면(15B)이 대향하도록, 반도체 칩(11A)을 배치한다. 계속해서, 도시하지 않는 인식 카메라를 이용하여, 반도체 칩(11A)과 반도체 칩(11B)의 위치 맞춤을 행한다. 반도체 칩(11A)과 반도체 칩(11B)의 위치맞춤이 행해짐으로써, 반도체 칩(11A)의 복수의 단자(14A)와 반도체 칩(11B)의 복수의 단자(14B)가 대향한다. 계속해서, 본딩 툴(5)에 의해 헤드(2)의 하강을 행한다. 헤드(2)의 하강에 의해, 반도체 칩(11A)에 하중이 가해져, 반도체 칩(11A)에 대한 가압 처리가 행해진다. 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착하고 있기 때문에, 반도체 칩(11A)에 대하여 균등 압력을 가할 수 있다.
헤드(2)로 반도체 칩(11A)에 대하여 가압 처리를 행할 때, 히터(22, 42)가 가열 처리를 개시한다. 히터(42)의 가열 온도가 상승함으로써, 반도체 칩(11B)에 대한 가열 처리가 행해진다. 즉, 히터(42)에서 발생하는 열이, 스테이지(41)에 전해짐으로써, 반도체 칩(11B)이 가열된다. 반도체 칩(11B)이 가열됨으로써, 반도체 칩(11B)으로부터 보강 수지(18B)에 열이 전해진다. 보강 수지(18B)가 가열됨으로써, 보강 수지(18B)가 연화된다. 보강 수지(18B)가 연화된 상태로, 반도체 칩(11A)이 가압됨으로써, 반도체 칩(11A)의 단자(14A)가 보강 수지(18B)에 묻혀, 반도체 칩(11A)의 단자(14A)가 보강 수지(18B)를 밀어 부순다. 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착하고 있기 때문에, 반도체 칩(11A)에 대하여 균등 압력을 가할 수 있다. 그 결과, 반도체 칩(11A)의 단자(14A)가 보강 수지(18B)를 용이하게 밀어 부술 수 있다. 반도체 칩(11A)의 단자(14A)가 보강 수지(18B)를 밀어 부숨으로써, 도 11에 나타내는 바와 같이, 반도체 칩(11A)의 단자(14A)와 반도체 칩(11B)의 단자(14B)가 접촉한다.
히터(22)의 가열 온도가 상승함으로써, 반도체 칩(11A)에 대한 가열 처리가 행해진다. 히터(42)로부터 반도체 칩(11B) 및 보강 수지(18B)에 전해지는 열이, 반도체 칩(11A)을 통해 방열되지 않도록 하기 위해, 히터(22)에 의한 반도체 칩(11A)에 대한 가열 처리가 행해지고 있다. 즉, 히터(22)는, 반도체 칩(11A)의 보온을 행하고 있다. 히터(22)에 의한 반도체 칩(11A)에 대한 가열 처리를 행함으로써, 다이어프램(23)의 내부에 충전되는 액체 또는 기체의 충전량이 변화하는 경우가 있다. 이 경우, 다이어프램(23)의 측면에 마련된 밸브(27)의 개폐를 행함으로써, 다이어프램(23)의 내부에 충전되는 액체 또는 기체의 충전량을 조정하여도 좋다. 또한, 히터(22) 대신에, 지지부(21)와 다이어프램(23) 사이에 단열재를 배치하여도 좋다.
반도체 칩(11A, 11B)에 대한 가열 처리를 개시한 후에, 반도체 칩(11A)에 대한 가압 처리를 개시하여도 좋고, 반도체 칩(11A)에 대한 가압 처리를 개시한 후에, 반도체 칩(11A, 11B)에 대한 가열 처리를 개시하여도 좋다. 이와 같이, 반도체 칩(11A, 11B)에 대한 가열 처리의 개시 시점과, 반도체 칩(11A)에 대한 가압 처리의 개시 시점을 상이하게 하여도 좋다. 또한, 반도체 칩(11A)에 대한 가압 처리와, 반도체 칩(11B)에 대한 가열 처리를 동시에 개시하여도 좋다. 또한, 반도체 칩(11A)에 대한 가열 처리의 개시 시점과, 반도체 칩(11B)에 대한 가열 처리의 개시 시점을 상이하게 하여도 좋다. 또한, 반도체 칩(11A)에 대한 가열 처리와, 반도체 칩(11B)에 대한 가열 처리를 동시에 개시하여도 좋다.
히터(42)는, 땜납(13A, 13B)의 용융 온도까지 가열 온도를 상승시킨다. 땜납(13A, 13B)이 용융함으로써, 땜납(13A)과 땜납(13B)이 접합된다. 이 결과, 반도체 칩(11A)의 단자(14A)와 반도체 칩(11B)의 단자(14B)가 접합되어, 반도체 칩(11A)와 반도체 칩(11B) 사이의 도통이나 강성이 확보된다. 이와 같이 하여, 반도체 칩(11A, 11B)을 구비하는 적층 칩이 제조된다.
보강 수지(18A, 18B)의 형성을 생략하여도 좋다. 이 경우, 반도체 칩(11A)의 단자(14A)와 반도체 칩(11B)의 단자(14B)의 접합 후에, 디스펜서를 이용하여, 반도체 칩(11A)과 반도체 칩(11B) 사이에 언더필을 충전한다.
도 9 및 도 10에 나타내는 유지 스테이지(4)의 구조예에서는, 유지 스테이지(4)가, 하나의 흡인 구멍(44)을 갖는데, 도 9 및 도 10에 나타내는 유지 스테이지(4)의 구조예에 한정되지 않고, 유지 스테이지(4)가, 복수의 흡인 구멍(44)을 가져도 좋다. 이 경우, 복수의 흡인 구멍(44)의 각각은, 흡인부(45)에 접속된다. 예컨대, 유지 스테이지(4)의 중앙 부분에 배치된 적어도 하나의 흡인 구멍(44)이, 반도체 칩(11B)의 중앙 부분을 흡인하고, 유지 스테이지(4)의 외주 부분에 배치된 적어도 하나의 흡인 구멍(44)이, 반도체 칩(11B)의 외주 부분을 흡인하여도 좋다. 도 9 및 도 10에 나타내는 유지 스테이지(4)의 구조예에서는, 유지 스테이지(4)의 외부에 흡인부(45)를 배치하고 있지만, 도 9 및 도 10에 나타내는 유지 스테이지(4)의 구조예에 한정되지 않고, 유지 스테이지(4)의 내부에 흡인부(45)를 배치하여도 좋다. 따라서, 유지 스테이지(4)가, 흡인부(45)를 가져도 좋다.
실시형태에 따른 반도체 실장 장치(1)에 따르면, 다이어프램(23)의 내부에 충전되는 액체 또는 기체의 충전량을 조정함으로써, 다이어프램(23) 및 탄성체(24)가 반도체 칩(11A)의 이면(16A)의 형상을 따라 변형한다. 즉, 반도체 칩(11A)의 이면(16A)의 형상에 맞추어, 다이어프램(23)의 형상 및 탄성체(24)의 형상이 변하여, 탄성체(24)와, 반도체 칩(11A)의 이면(16A)이 밀착한다. 이 결과, 헤드(2)가 반도체 칩(11A)에 대하여 가압 처리를 행할 때, 반도체 칩(11A)에 대하여 균등 압력을 가할 수 있다.
실시형태에 따른 반도체 실장 장치(1)에 따르면, 반도체 칩(11A)의 복수의 단자(14A)의 상면(17A)이 평행하게 정돈된 상태로, 반도체 칩(11A)에 대한 가압 처리를 행할 수 있다. 따라서, 반도체 칩(11A)의 두께의 불균일, 단자(14A)의 높이의 불균일 및 반도체 칩(11A)의 휨이 존재하고 있어도, 반도체 칩(11A)의 복수의 단자(14A)의 전부를, 반도체 칩(11B)의 복수의 단자(14B)에 접합할 수 있다. 이와 같이, 실시형태에 따른 반도체 실장 장치(1)에 따르면, 반도체 칩(11A)의 복수의 단자(14A)의 상면(17A)을 평행하게 정돈함으로써, 반도체 칩(11A)의 두께의 불균일, 단자(14A)의 높이의 불균일 및 반도체 칩(11A)의 휨을 흡수할 수 있다.
1 반도체 실장 장치
2 헤드
3 가배치 스테이지
4 유지 스테이지
5 본딩 툴
6 제어 장치
11, 11A, 11B 반도체 칩
14A, 14B 단자
21, 31, 43 지지부
22, 42 히터
23 다이어프램
24 탄성체
25, 33, 44 흡인 구멍
26, 34, 45 흡인부
27 밸브
28 공급부
31, 41 스테이지

Claims (12)

  1. 반도체 실장 장치에 있어서,
    액체 또는 기체를 수용하는 수용부와,
    상기 수용부의 내부가 액체 또는 기체로 채워지면, 반도체 칩과 접촉하는 접촉부와,
    상기 반도체 칩을 흡상(suck up)하여, 상기 반도체 칩을 상기 접촉부에 밀착시키는 흡상부
    를 포함하는 것을 특징으로 하는, 반도체 실장 장치.
  2. 제1항에 있어서,
    상기 반도체 칩은, 복수의 단자와, 상기 복수의 단자가 형성된 단자 형성면과, 상기 단자 형성면의 반대측의 반대면을 가지고,
    상기 반대면의 형상을 따라 상기 접촉부가 변형된 상태로, 상기 반대면이 상기 접촉부에 밀착하고 있는 것을 특징으로 하는, 반도체 실장 장치.
  3. 제2항에 있어서,
    상기 접촉부는, 상기 반대면에 대응하여 오목 원호 형상 또는 볼록 원호 형상으로 변형되는 것을 특징으로 하는, 반도체 실장 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    복수의 단자가 형성된 상기 반도체 칩의 단자 형성면측으로부터 상기 반도체 칩을 흡인하여, 상기 복수의 단자의 상면을 평행하게 정돈하는 흡인부를 구비하는 것을 특징으로 하는, 반도체 실장 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 칩과 대향하는 제2 반도체 칩이 배치되고, 상기 제2 반도체 칩을 가열하는 가열 스테이지를 구비하는 것을 특징으로 하는, 반도체 실장 장치.
  6. 반도체 실장 장치의 헤드에 있어서,
    액체 또는 기체를 수용하는 수용부와,
    상기 수용부의 내부가 액체 또는 기체로 채워지면, 반도체 칩과 접촉하는 접촉부와,
    상기 반도체 칩을 흡상하여, 상기 반도체 칩을 상기 접촉부에 밀착시키는 흡상부
    를 포함하는 것을 특징으로 하는, 반도체 실장 장치의 헤드.
  7. 제6항에 있어서,
    상기 반도체 칩은, 복수의 단자와, 상기 복수의 단자가 형성된 단자 형성면과, 상기 단자 형성면의 반대측의 반대면을 가지고,
    상기 반대면의 형상을 따라 상기 접촉부가 변형된 상태로, 상기 반대면이 상기 접촉부에 밀착하고 있는 것을 특징으로 하는, 반도체 실장 장치의 헤드.
  8. 제7항에 있어서,
    상기 접촉부는, 상기 반대면에 대응하여 오목 원호 형상 또는 볼록 원호 형상으로 변형되는 것을 특징으로 하는, 반도체 실장 장치의 헤드.
  9. 적층 칩의 제조 방법에 있어서,
    액체 또는 기체를 수용하는 수용부와, 상기 수용부의 내부가 액체 또는 기체로 채워지면, 제1 반도체 칩과 접촉하는 접촉부를 갖는 헤드를, 상기 제1 반도체 칩 상에 배치하는 공정과,
    상기 수용부의 내부를 액체 또는 기체로 채우는 공정과,
    상기 제1 반도체 칩을 흡상하여, 상기 제1 반도체 칩을 상기 접촉부에 밀착시키는 공정과,
    상기 제1 반도체 칩의 복수의 제1 단자와 제2 반도체 칩의 복수의 제2 단자가 대향하도록, 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치하는 공정과,
    상기 제2 반도체 칩을 가열하고, 상기 헤드로 상기 제1 반도체 칩을 가압하여, 상기 복수의 제1 단자와 상기 복수의 제2 단자를 접합하는 공정
    을 포함하는 것을 특징으로 하는, 적층 칩의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 반도체 칩은, 상기 복수의 제1 단자가 형성된 단자 형성면과, 상기 단자 형성면의 반대측의 반대면을 가지고,
    상기 접촉부가 상기 반대면을 따라 변형된 상태로, 상기 반대면이 상기 접촉부에 밀착하고 있는 것을 특징으로 하는, 적층 칩의 제조 방법.
  11. 제10항에 있어서,
    상기 접촉부는, 상기 반대면에 대응하여 오목 원호 형상 또는 볼록 원호 형상으로 변형되는 것을 특징으로 하는, 적층 칩의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 배치하는 공정 전에, 상기 복수의 제1 단자가 형성된 상기 제1 반도체 칩의 단자 형성면측으로부터 상기 제1 반도체 칩을 흡인하여, 상기 복수의 제1 단자의 상면을 평행하게 정돈하는 공정을 포함하는 것을 특징으로 하는, 적층 칩의 제조 방법.
KR1020160161870A 2015-12-28 2016-11-30 반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법 Expired - Fee Related KR101877135B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2015-256807 2015-12-28
JP2015256807A JP6582975B2 (ja) 2015-12-28 2015-12-28 半導体実装装置、半導体実装装置のヘッド及び積層チップの製造方法

Publications (2)

Publication Number Publication Date
KR20170077782A true KR20170077782A (ko) 2017-07-06
KR101877135B1 KR101877135B1 (ko) 2018-07-10

Family

ID=59088457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160161870A Expired - Fee Related KR101877135B1 (ko) 2015-12-28 2016-11-30 반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법

Country Status (5)

Country Link
US (1) US9905528B2 (ko)
JP (1) JP6582975B2 (ko)
KR (1) KR101877135B1 (ko)
CN (1) CN106922087B (ko)
TW (1) TWI644370B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX369683B (es) 2014-12-05 2019-10-02 Procter & Gamble Composición para la reducción del encrespado del cabello.
CN108289814B (zh) 2015-12-04 2022-04-01 宝洁公司 用于毛发卷曲减少的组合物
US10818630B2 (en) * 2016-11-21 2020-10-27 Mitsubishi Electric Corporation Semiconductor device
US11062933B2 (en) * 2018-07-17 2021-07-13 Intel Corporation Die placement and coupling apparatus
JP7676108B2 (ja) * 2019-12-06 2025-05-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
US12604733B2 (en) 2022-03-31 2026-04-14 Intel Corporation Package structures with collapse control features
US12604754B2 (en) 2022-03-31 2026-04-14 Intel Corporation Package structures with non-uniform interconnect features
US12598989B2 (en) 2022-03-31 2026-04-07 Intel Corporation Package structures with patterned die backside layer
US20230317675A1 (en) * 2022-04-01 2023-10-05 Intel Corporation Non-planar pedestal for thermal compression bonding
US20230317676A1 (en) * 2022-04-01 2023-10-05 Intel Corporation Bond head design for thermal compression bonding
WO2024062921A1 (ja) * 2022-09-20 2024-03-28 株式会社村田製作所 プレスヘッド、プレス装置、半導体製造装置、および電子部品製造装置
TWI841311B (zh) * 2023-03-22 2024-05-01 致伸科技股份有限公司 觸控板模組

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090023243A1 (en) * 2004-12-28 2009-01-22 Mitsumasa Koyanagi Method and apparatus for fabricating integrated circuit device using self-organizing function

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02158150A (ja) 1988-12-12 1990-06-18 Toshiba Corp リードフォーミング装置
JP3955659B2 (ja) * 1997-06-12 2007-08-08 リンテック株式会社 電子部品のダイボンディング方法およびそれに使用されるダイボンディング装置
JP4356137B2 (ja) 1999-05-19 2009-11-04 パナソニック株式会社 半導体装置の製造方法
JP3372511B2 (ja) * 1999-08-09 2003-02-04 ソニーケミカル株式会社 半導体素子の実装方法及び実装装置
JP2001230528A (ja) * 2000-02-15 2001-08-24 Sony Corp 実装装置及び実装方法
JP2002016108A (ja) * 2000-06-30 2002-01-18 Toshiba Corp 半導体装置及びその製造装置
DE10147789B4 (de) * 2001-09-27 2004-04-15 Infineon Technologies Ag Vorrichtung zum Verlöten von Kontakten auf Halbleiterchips
DE50112340D1 (de) * 2001-12-21 2007-05-24 Unaxis Int Trading Ltd Greifwerkzeug zum Montieren von Halbleiterchips
US6975016B2 (en) * 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
JP4233802B2 (ja) 2002-04-26 2009-03-04 東レエンジニアリング株式会社 実装方法および実装装置
JP2005322815A (ja) * 2004-05-11 2005-11-17 Matsushita Electric Ind Co Ltd 半導体製造装置および半導体装置の製造方法
JP4516354B2 (ja) * 2004-05-17 2010-08-04 パナソニック株式会社 部品供給方法
JP4616719B2 (ja) * 2005-07-20 2011-01-19 富士通株式会社 Ｉｃチップ実装方法
JP4750492B2 (ja) * 2005-07-20 2011-08-17 富士通株式会社 Ｉｃチップ実装方法
TWI463580B (zh) * 2007-06-19 2014-12-01 瑞薩科技股份有限公司 Manufacturing method of semiconductor integrated circuit device
CN101960578B (zh) * 2008-04-18 2013-01-02 松下电器产业株式会社 倒装芯片安装方法和倒装芯片安装装置及其所使用的工具保护膜
JP2009289959A (ja) * 2008-05-29 2009-12-10 Elpida Memory Inc ボンディング装置およびボンディング方法
JP2011066027A (ja) 2009-09-15 2011-03-31 Nec Corp 矯正キャップ
KR101300573B1 (ko) 2010-11-22 2013-08-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 칩 이송 장치
JP2012221989A (ja) * 2011-04-04 2012-11-12 Elpida Memory Inc 半導体装置製造装置、及び半導体装置の製造方法
KR101801264B1 (ko) * 2011-06-13 2017-11-27 삼성전자주식회사 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법
JP2015018897A (ja) 2013-07-10 2015-01-29 マイクロン テクノロジー， インク． 半導体装置の製造方法
JP2015126035A (ja) * 2013-12-25 2015-07-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102014117020A1 (de) * 2014-11-20 2016-05-25 Infineon Technologies Ag Verfahren zum herstellen einer stoffschlüssigen verbindung zwischen einem halbleiterchip und einer metallschicht

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090023243A1 (en) * 2004-12-28 2009-01-22 Mitsumasa Koyanagi Method and apparatus for fabricating integrated circuit device using self-organizing function

Also Published As

Publication number Publication date
KR101877135B1 (ko) 2018-07-10
JP2017120835A (ja) 2017-07-06
CN106922087B (zh) 2019-08-09
US9905528B2 (en) 2018-02-27
TWI644370B (zh) 2018-12-11
TW201735194A (zh) 2017-10-01
US20170186721A1 (en) 2017-06-29
CN106922087A (zh) 2017-07-04
JP6582975B2 (ja) 2019-10-02

Similar Documents

Publication Publication Date Title
KR101877135B1 (ko) 반도체 실장 장치, 반도체 실장 장치의 헤드 및 적층 칩의 제조 방법
CN109103117B (zh) 结合半导体芯片的设备和结合半导体芯片的方法
KR101959057B1 (ko) 마이크로 led칩 전사방법 및 전사장치
US8377745B2 (en) Method of forming a semiconductor device
TWI652743B (zh) 半導體晶片的封裝裝置以及半導體裝置的製造方法
JP6129352B2 (ja) 接合装置、接合方法及び加圧ユニット
JP6234277B2 (ja) 圧着ヘッド、それを用いた実装装置および実装方法
CN110024095B (zh) 半导体装置的制造方法以及封装装置
JP2012221989A (ja) 半導体装置製造装置、及び半導体装置の製造方法
CN101562141A (zh) 电子器件的制造方法及制造装置
KR102221588B1 (ko) 반도체 칩 본딩 장치 및 반도체 칩 본딩 방법
JP5098939B2 (ja) ボンディング装置及びボンディング方法
JP6597056B2 (ja) 半導体実装装置の加熱ヘッダ及び半導体の接合方法
JP5172590B2 (ja) 積層配線基板の樹脂封止方法及び樹脂封止装置
CN104916548B (zh) 半导体装置的制作方法
JP4254650B2 (ja) 半導体装置の実装装置及び実装方法
JP4228839B2 (ja) ボンディング装置
JP2004039756A (ja) 半導体装置の製造方法、製造装置、および半導体装置
WO2015105149A1 (ja) 半導体装置の実装方法および実装装置
JP2013162022A (ja) 半導体装置の製造方法
JP2009170587A (ja) 電子デバイスの製造方法及びその製造装置
TW201535539A (zh) 半導體裝置的製作方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20220705

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20220705

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000