KR20170090184A - 디스차아지 회로를 갖는 퓨즈 메모리 - Google Patents

디스차아지 회로를 갖는 퓨즈 메모리 Download PDF

Info

Publication number
KR20170090184A
KR20170090184A KR1020160010730A KR20160010730A KR20170090184A KR 20170090184 A KR20170090184 A KR 20170090184A KR 1020160010730 A KR1020160010730 A KR 1020160010730A KR 20160010730 A KR20160010730 A KR 20160010730A KR 20170090184 A KR20170090184 A KR 20170090184A
Authority
KR
South Korea
Prior art keywords
fuse
word line
program
read
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020160010730A
Other languages
English (en)
Other versions
KR102389817B1 (ko
Inventor
김태성
이철하
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160010730A priority Critical patent/KR102389817B1/ko
Priority to US15/354,304 priority patent/US9805818B2/en
Publication of KR20170090184A publication Critical patent/KR20170090184A/ko
Application granted granted Critical
Publication of KR102389817B1 publication Critical patent/KR102389817B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive

Landscapes

  • Read Only Memory (AREA)

Abstract

디스차아지 회로를 갖는 퓨즈 메모리에 대하여 개시된다. 퓨즈 메모리는 독출 워드라인들과 프로그램 워드라인들, 그리고 비트라인들에 연결되는 퓨즈 셀들이 행들 및 열들로 배열되는 퓨즈 셀 어레이와, 퓨즈 셀 어레이의 행들 마다 적어도 하나 배치되는 디스차아지 회로를 포함한다. 디스차아지 회로는 독출 모드에서 선택되는 퓨즈 셀들의 프로그램 워드라인의 전압 레벨을 접지 전압으로 디스차아지시킨다.

Description

디스차아지 회로를 갖는 퓨즈 메모리{Fuse memory having discharge circuit}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 디스차아지 회로를 이용하여 읽기 마진을 확보하는 퓨즈 메모리에 관한 것이다.
퓨즈 메모리는 퓨즈의 프로그램 상태에 따라 상이한 논리 레벨을 갖는 데이터를 저장한다. 퓨즈 메모리는 다양한 장치에 사용될 수 있다. 예를 들어, 반도체 메모리 장치는 불량 메모리 셀이 발생할 경우를 대비하여 불량 메모리 셀을 리던던트 메모리 셀로 대체하는 리페어 동작을 수행하는 데, 이러한 리페어 동작을 위하여 퓨즈 메모리가 이용될 수 있다. 퓨즈 메모리에는 불량 메모리 셀 어드레스가 저장되고, 리페어 동작 시 불량 셀 어드레스가 독출되고, 독출된 불량 셀 어드레스는 반도체 메모리 장치로 입력되는 어드레스와 비교되어, 동일한 경우 리던던트 메모리 셀이 선택되도록 동작된다. 퓨즈 메모리에 저장된 데이터를 독출하는 데 있어서, 읽기 마진을 확보하여 안정적인 읽기 동작을 수행할 수 있는 방안이 요구된다.
본 발명의 목적은 읽기 마진을 확보하기 위하여 디스차아지 회로를 갖는 퓨즈 메모리를 제공하는 것이다.
본 발명의 실시예들에 따른 퓨즈 메모리는 행들 및 열들로 배열되는 퓨즈 셀들을 구비하는 퓨즈 셀 어레이, 퓨즈 셀 어레이의 행들 마다 적어도 하나 배치되는 디스차아지 회로를 포함한다. 퓨즈 셀들 각각은, 프로그램 전압에 의해 프로그램되고 프로그램 전압이 인가되는 제1 단이 연결되는 퓨즈 소자, 퓨즈 소자의 제2 단과 비트라인 사이에 연결되고 독출 워드라인이 그 게이트에 연결되는 독출 트랜지스터, 그리고 퓨즈 소자의 제2 단과 접지 전압 사이에 연결되고 프로그램 워드라인이 그 게이트에 연결되는 프로그램 트랜지스터를 포함한다. 디스차아지 회로는 독출되는 퓨즈 셀들의 프로그램 트랜지스터를 턴오프시킨다.
본 발명의 실시예들에 따라, 퓨즈 소자는 제1 단과 제2 단 사이에 연결되는 전기적 퓨즈(e-fuse)일 수 있다.
본 발명의 실시예들에 따라, 퓨즈 소자는 제1 단과 제2 단 사이에 연결되는 안티퓨즈(anti-fuse)일 수 있다.
본 발명의 실시예들에 따라, 디스차아지 회로는 프로그램 워드라인과 접지 전압 사이에 연결되고 독출 워드라인이 게이트에 연결되는 엔모스 트랜지스터일 수 있다.
본 발명의 실시예들에 따라, 디스차아지 회로는 퓨즈 셀 어레이의 행들의 중앙에 배치될 수 있다.
본 발명의 실시예들에 따라, 디스차아지 회로는 퓨즈 셀 어레이의 행들의 에지에 배치될 수 있다.
본 발명의 실시예들에 따른 퓨즈 메모리는, 독출 워드라인들과 프로그램 워드라인들, 그리고 비트라인들에 연결되는 퓨즈 셀들이 행들 및 열들로 배열되는 퓨즈 셀 어레이, 동작 모드에 따라 행들 중 선택되는 행의 독출 워드라인과 프로그램 워드라인을 선택적으로 구동하는 워드라인 드라이버, 그리고 비트라인들로 출력되는 퓨즈 셀들의 데이터를 감지 증폭하여 센싱 출력 신호를 출력하는 센스 앰프부를 포함한다. 퓨즈 셀 어레이는 행들 마다의 독출 워드라인과 프로그램 워드라인에 연결되는 디스차아지 회로를 포함하고, 디스차아지 회로는 독출 모드에서 선택되는 퓨즈 셀들의 프로그램 워드라인의 전압 레벨을 접지 전압으로 디스차아지시킨다.
본 발명의 실시예들에 따라, 퓨즈 메모리는 프로그램 모드에서 퓨즈 소자의 제1 단으로 프로그램 전압을 인가하는 전압 발생부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 전압 발생부는 독출 모드에서 퓨즈 소자의 제1 단으로 접지 전압을 인가할 수 있다.
본 발명의 실시예들에 따라, 센스 앰프부는 비트라인들 각각의 전압 레벨을 적어도 하나의 기준 전압과 비교하여 센싱 출력 신호를 출력할 수 있다.
본 발명의 실시예들에 따른 퓨즈 메모리는, 디스차아지 회로를 이용하여 독출 모드시 활성화되는 독출 워드라인에 의해 프로그램 워드라인의 전압 레벨을 접지 전압으로 디스차아지시켜서 프로그램 트랜지스터에 의한 누설 전류를 차단함으로써, 비트라인의 전압 레벨과 기준 전압 사이의 읽기 마진이 증가되어 퓨즈 셀 데이터를 안정적으로 독출할 수 있다.
도 1은 본 발명의 실시예에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 설명하는 블락 다이어그램이다.
도 2는 도 1의 퓨즈 셀 어레이 내 퓨즈 셀을 설명하는 회로 다이어그램이다.
도 3a 및 도 3b는 도 1의 퓨즈 셀 어레이 내 퓨즈 셀의 읽기 마진 감소를 설명하는 도면들이다.
도 4a 및 도 4b는 도 1의 퓨즈 셀 어레이 내 퓨즈 셀의 읽기 마진 증가를 설명하는 도면들이다.
도 5는 본 발명의 실시예에 따른 디스차아지 회로에 연결되는 퓨즈 셀을 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 설명하는 블락 다이어그램이다.
도 7은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 메모리 시스템을 설명하는 도면이다.
도 8은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 집적 회로를 나타내는 블락 다이어그램이다.
도 9는 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 시스템 온 칩을 나타내는 블락 다이어그램이다.
도 10은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 메모리 시스템을 나타내는 블락 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 디스플레이 시스템을 나타내는 블락 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 이미지 센서를 나타내는 블락 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 설명하는 블락 다이어그램이다.
도 1을 참조하면, 퓨즈 메모리(100)는 퓨즈 셀 어레이(110), 워드라인 드라이버(120), 전압 발생부(130), 그리고 센스 앰프부(140)를 포함한다.
퓨즈 셀 어레이(110)는 행들 및 열들로 배열되는 복수개의 퓨즈 셀들(FC)을 포함한다. 퓨즈 셀(FC)은 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈(electrical fuse, 이하 `E-퓨즈`라고 칭한다)를 포함할 수 있다. E-퓨즈는 고전압에 의해 그 상태가 저 저항에서 고 저항 상태로 변환되는 특성을 갖는다. E-퓨즈는 금속 도전막 패턴으로 구성될 수 있다.
실시예에 따라, 퓨즈 셀(FC)은 도전체 사이에 유전체가 삽입되는 형태로 구현되는 안티퓨즈(Anti-fuse)를 포함할 수 있다. 안티퓨즈는 모스 트랜지스터일 수 있다. 안티퓨즈는 고전압에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다. 안티 퓨즈는 E-퓨즈와 반대되는 전기적 특성을 갖는다. 다른 실시예에 따라, 퓨즈 셀(FC)은 레이저 조사에 의해 그 연결이 제어되어 저 저항에서 고 저항 상태로 변환되는 특성을 갖는 레이저 퓨즈를 포함할 수 있다.
퓨즈 셀 어레이(110)는 다수의 행들과 다수의 열들이 교차하는 위치에 퓨즈 셀(FC)이 배치되는 어레이 구조를 갖는다. 예를 들어, 퓨즈 셀 어레이(110)는 32개의 행들과 32개의 열들을 갖는 경우, 1K개의 퓨즈 셀들(FC)을 포함하는 1K 비트 어레이를 구성할 수 있다. 실시예에 따라, 퓨즈 셀 어레이(110)는 m 개의 행들과 n개의 열들로 퓨즈 셀들(FC)이 배열되어 m*n 비트 어레이로 다양하게 구성될 수 있다.
퓨즈 셀 어레이(110)는, 32개 행들에 배치된 퓨즈 셀들(FC)을 억세스하기 위하여, 32개의 워드라인 쌍들((RWL0, WWL0)~(RWL31, WWL31))에 연결될 수 있다. 퓨즈 셀 어레이(110)의 하나의 행 마다 독출 워드라인(RWL)과 프로그램 워드라인(WWL)이 쌍으로 연결될 수 있다. 퓨즈 셀 어레이(110)는, 32개 열들에 배치된 퓨즈 셀(FC)로부터 독출되는 데이터를 전달하기 위하여, 32개의 비트라인들(BL0~BL31)에 연결될 수 있다.
퓨즈 셀 어레이(110)의 퓨즈 셀(FC)은, 도 2에 도시된 바와 같이, 독출 트랜지스터(21), 프로그램 트랜지스터(22), 그리고 E-퓨즈(23)를 포함하여 구성될 수 있다.
독출 트랜지스터(21)는 비트라인(BL)과 제1 노드 (NA) 사이에 연결되고, 독출 워드라인(RWL)이 그 게이트에 연결된다. 프로그램 트랜지스터(22)는 제1 노드(NA)와 접지 전압(VSS) 사이에 연결되고, 프로그램 워드라인(WWL)이 그 게이트에 연결된다. E-퓨즈(23)는 제1 노드(NA)와 전압 발생부(130, 도 1)에서 제공되는 제어 전압(VF) 사이에 연결된다. 퓨즈 소자(23)는 E-퓨즈 또는 안티 퓨즈로 구현될 수 있다. 본 실시예에서는 퓨즈 소자(23)가 E-퓨즈인 것으로 설명된다.
퓨즈 메모리(100, 도 1)는 두 가지 모드에서 동작할 수 있는데, 제1 동작 모드는 프로그램 모드이고, 제2 동작 모드는 독출 모드이다. 프로그램 모드에서, E-퓨즈(23)의 제어 전압(VF)은 고전압의 프로그램 전압(VPGM)으로 제공되어 E-퓨즈(23)가 끊어지는(cut) 것으로 프로그램된다. 독출 모드에서, E-퓨즈(23)의 제어 전압(VF)은 접지 전압(VSS)으로 제공될 수 있다.
프로그램 모드에서, 퓨즈 셀(FC)의 독출 워드라인(RWL)은 비활성화되고 프로그램 워드라인(WWL)은 활성화되고 E-퓨즈(23)의 제어 전압(VF)에 프로그램 전압(VPGM)이 인가될 수 있다. 이에 따라, 프로그램 전압(VPGM), E-퓨즈(23), 프로그램 트랜지스터(22), 그리고 접지 전압(VSS)을 흐르는 전류에 의해 E-퓨즈(23)가 끊어지게 된다. 끊어진 E-퓨즈(23)는 높은 저항값을 가지고, 데이터가 프로그램된 것으로 나타낼 수 있다. 끊어진 E-퓨즈(23)는 예컨대, 데이터 `1`을 저장하는 것이고, 프로그램되지 않은 E-퓨즈(23)는 데이터 `0`을 저장하는 것이라고 가정하자.
독출 모드에서, 퓨즈 셀(FC)의 프로그램 워드라인(WWL)은 비활성화되고, 독출 워드라인(RWL)은 활성화되고 E-퓨즈(23)의 제어 전압(VF)에 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 비트라인(BL), 독출 트랜지스터(21), 그리고 E-퓨즈(23)를 흐르는 전류 경로가 형성될 수 있다. 이 때, 프로그램된 E-퓨즈(23)의 끊어짐 여부에 따라 비트라인(BL)의 전압 레벨이 다르게 출력될 수 있다. 즉, 퓨즈 셀(FC)의 데이터가 독출될 수 있다.
예를 들어, E-퓨즈(23)가 프로그램되지 않은 경우, 비트라인(BL), 독출 트랜지스터(21), E-퓨즈(23), 그리고 접지 전압(VSS)를 흐르는 전류 경로에 의해 비트라인(BL)은 접지 전압(VSS) 레벨로 출력될 수 있다. 이에 따라, 퓨즈 셀(FC)은 데이터 `0`으로 독출될 수 있다.
E-퓨즈(23)가 끊어져 있는 경우, 비트라인(BL), 독출 트랜지스터(21), E-퓨즈(23), 그리고 접지 전압(VSS)를 흐르는 전류 경로에서 끊어진 E-퓨즈(23)로 인한 높은 저항값에 의해 비트라인(BL)은 소정의 기준 전압 보다 높은 전압 레벨로 출력될 수 있다. 이에 따라, 퓨즈 셀(FC)은 데이터 `1`로 독출될 수 있다.
도 1에서, 퓨즈 셀 어레이(110)는 32개의 행들 마다 적어도 하나의 디스차아지 회로(DC)를 포함한다. 디스차아지 회로(DC)는 퓨즈 셀 어레이(110)의 중앙에 배치될 수 있다. 실시예에 따라, 디스차아지 회로(DC)는 퓨즈 셀 어레이(110)의 에지, 예를 들면 워드라인 드라이버(120)와 가장 먼 거리의 퓨즈 셀 어레이(110) 에지에 배치될 수 있다.
디스차아지 회로(DC) 각각은, 퓨즈 셀 어레이(110) 내 행들 중 선택된 행에 연결되는 퓨즈 셀(FC)의 프로그램 워드라인(WWL)과 접지 전압(VSS) 사이에 연결되고 독출 워드라인(RWL)이 그 게이트에 연결되는 엔모스 트랜지스터(302, 도 4a)로 구성될 수 있다.
디스차아지 회로(DC)는, 독출 모드시 활성화되는 독출 워드라인(RWL)에 의해 프로그램 워드라인(WWL)의 전압 레벨을 접지 전압(VSS)으로 디스차아지시켜, 프로그램 트랜지스터(22, 도 4a)에 의한 누설 전류를 차단할 수 있다. 이에 따라, 퓨즈 셀(FC)에 저장된 데이터 `1`을 독출하는 데 있어서 안정적으로 동작될 수 있다.
워드라인 드라이버(120)는 퓨즈 셀 어레이(110)의 32개 행들 중 선택되는 행의 독출 워드라인(RWL0~RWL31)과 프로그램 워드라인(WWL0~WWL31)을 활성화시키기 위하여 구동 전압을 인가할 수 있다. 독출 모드에서, 워드라인 드라이버(120)는 선택된 행의 독출 워드라인(RWL)으로 구동 전압을 인가하여 독출 워드라인(RWL)을 활성화시키고, 선택된 행의 프로그램 워드라인(WWL)으로 접지 전압(VSS)을 인가하여 비활성화시킬 수 있다. 프로그램 모드에서, 워드라인 드라이버(120)는 프로그램 워드라인(WWL)으로 구동 전압을 인가하여 프로그램 워드라인(WWL)을 활성화시키고, 선택된 행의 독출 워드라인(RWL)으로 접지 전압(VSS)을 인가하여 비활성화시킬 수 있다.
전압 발생부(130)는 퓨즈 셀 어레이(110)의 32개 행들 중 선택된 행에 연결되는 퓨즈 셀들(FC)의 퓨즈들(23, 도 2) 각각에 제어 전압(VF)을 제공할 수 있다. 본 실시예에서 하나의 행에 32개 퓨즈 셀들(FC)이 연결되므로, 전압 발생부(130)는 32개 퓨즈 셀들(FC)의 퓨즈들(23) 각각으로 제어 전압(VF0~VF31)을 제공할 수 있다. 전압 발생부(130)는 독출 모드에서 E-퓨즈(23)의 제어 전압(VF)에 접지 전압(VSS)을 인가하고, 프로그램 모드에서 프로그램되는 퓨즈 셀(FC)의 E-퓨즈(23)에 프로그램 전압(VPGM)을 인가할 수 있다.
센스 앰프부(140)는 퓨즈 셀 어레이(110)에서 선택된 행에 연결된 퓨즈 셀들(FC)의 비트라인들(BL0~BL31)로 출력되는 데이터를 감지 증폭할 수 있다. 센스 앰프부(140)는 비트라인들(BL0~BL31) 각각의 전압 레벨을 적어도 하나의 기준 전압(REF, 도 3b 및 도 4b)과 비교하여 센싱 출력 신호(SOUT0~SOUT31)를 출력할 수 있다.
도 3a 및 도 3b는 도 1의 퓨즈 셀 어레이 내 퓨즈 셀의 읽기 마진 감소를 설명하는 도면들이다. 도 3a는 도 1의 퓨즈 셀 어레이(110)에서 제1 행에 연결된 퓨즈 셀(200)의 연결 관계를 모델링한 회로도이고, 도 3b는 도 3a의 모델링 회로의 독출 동작을 설명하는 파형도(waveform)이다.
도 3a를 참조하면, 퓨즈 셀(200)은 워드라인 드라이버(120)에 의해 구동되는 제1 독출 워드라인(RWL0)과 제1 프로그램 워드라인(WWL0)에 연결된다. 제1 독출 워드라인(RWL0)에는 제1 독출 워드라인(RWL0) 상의 부하 성분들을 모델링한 제1 부하 회로(112)가 연결될 수 있다. 제1 부하 회로(112)는 워드라인 드라이버(120)와 퓨즈 셀(200)의 독출 트랜지스터(21) 사이의 물리적 거리에 기인하는 라인 저항과 라인 커패시턴스 성분으로 볼 수 있다
제1 프로그램 워드라인(WWL0)에는 제1 프로그램 워드라인(WWL0) 상의 부하 성분들을 모델링한 제2 부하 회로(114)가 연결될 수 있다. 제2 부하 회로(114)는 워드라인 드라이버(120)와 퓨즈 셀(200)의 프로그램 트랜지스터(22) 사이의 물리적 거리에 기인하는 라인 저항과 라인 커패시턴스 성분으로 볼 수 있다.
퓨즈 셀 어레이(110, 도 1)의 용량이 커지고 반도체 미세화 공정에 따라, 제1 독출 워드라인(RWL0)과 제1 프로그램 워드라인(WWL0)의 길이가 증가함에 따라 제1 및 제2 부하 회로(112, 114)의 저항 성분이 커질 수 있다.
독출 모드에서, 제1 독출 워드라인(RWL0)은 활성화되고 제1 프로그램 워드라인(WWL0)은 접지 전압(VSS)으로 비활성화되고, 제어 전압(VF15)은 접지 전압(VSS)으로 인가될 수 있다. 퓨즈 셀(200)이 프로그램된 상태인 경우, 비트라인(BL)에서 독출 트랜지스터(21)를 통하여 전류가 흐르고, 끊어진 E-퓨즈(23)로 인해 퓨즈 셀(200)의 제1 노드(NA)의 전압이 상승한다.
상승된 제1 노드(NA)의 전압은 제1 프로그램 워드라인(WWL0)에 커플링되어 제1 프로그램 워드라인(WWL0)의 전압 레벨을 상승시킬 수 있다. 비록 워드라인 드라이버(120)에 의해 제1 프로그램 워드라인(WWL0)에 접지 전압(VSS)이 인가되지만, 제2 부하 회로(114) 때문에 워드라인 드라이버(120)의 구동 능력이 상대적으로 감소할 수 있다. 이에 따라, 제1 프로그램 워드라인(WWL0)이 제1 노드(NA)의 전압에 커플링되는 것으로 이해될 수 있다.
제1 프로그램 워드라인(WWL0)의 전압 레벨이 상승하게 되면, 프로그램 트랜지스터(22)와 접지 전압(VSS)으로 통하는 누설 전류가 발생할 수 있다. 이에 따라, 제1 노드(NA)의 전압 레벨이 프로그램 트랜지스터(22)의 누설 전류에 의해 낮아질 수 있다. 제1 노드(NA)의 전압 레벨이 낮아짐에 따라 비트라인(BL)의 전압 레벨도 하강할 수 있다. 도 3b에 도시된 바와 같이, 제1 프로그램 워드라인(WWL0)의 전압 레벨이 커플링되어 상승함에 따라, 비트라인(BL)의 전압 레벨과 기준 전압(REF) 사이의 읽기 마진(△V1)이 작아짐이 볼 수 있다.
도 4a 및 도 4b는 도 1의 퓨즈 셀 어레이 내 퓨즈 셀의 읽기 마진 증가를 설명하는 도면들이다. 도 4a는 도 3a의 모델링 회로와 연계되어 동작되는 디스차아지 회로(300)를 포함하는 회로도이고, 도 4b는 도 4a 회로의 독출 동작을 설명하는 파형도이다.
도 4a를 참조하면, 도 3a의 모델링 회로에서 제1 독출 워드라인(RWL0)과 제1 프로그램 워드라인(WWL0) 사이에 디스차아지 회로(300)가 연결된다. 디스차아지 회로(300)는 제1 프로그램 워드라인(WWL0)과 접지 전압(VSS) 사이에 연결되고, 제1 독출 워드라인(RWL0)이 그 게이트에 연결되는 엔모스 트랜지스터(302)를 포함한다. 디스차아지 회로(300)의 엔모스 트랜지스터(302)는 도 3a 및 도 3b에서 보여준 감소된 읽기 마진(△V1)을 증가시키기 위하여 동작될 것이다.
독출 모드에서, 제1 독출 워드라인(RWL0)은 활성화되고 제1 프로그램 워드라인(WWL0)은 접지 전압(VSS)으로 비활성화되고, 제어 전압(VF15)은 접지 전압(VSS)으로 인가될 수 있다. 퓨즈 셀(200)이 프로그램된 상태인 경우, 비트라인(BL)에서 독출 트랜지스터(21)를 통하여 전류가 흐르고, 끊어진 E-퓨즈(23)로 인해 퓨즈 셀(200)의 제1 노드(NA)의 전압이 상승한다.
이 때, 활성화된 제1 독출 워드라인(RWL0)에 연결되는 엔모스 트랜지스터(302)가 턴온되어 제1 프로그램 워드라인(WWL0)은 접지 전압(VSS) 레벨이 된다. 접지 전압(VSS)의 제1 프로그램 워드라인(WWL0)에 연결되는 프로그램 트랜지스터(22)는 턴오프됨으로써, 제1 노드(NA)와 접지 전압(VSS) 사이의 누설 전류가 차단된다.
도 4b에 도시된 바와 같이, 제1 프로그램 워드라인(WWL0)의 전압 레벨이 디스차아지 회로(300)의 엔모스 트랜지스터(302)에 의해 접지 전압(VSS)으로 잡힘에 따라, 비트라인(BL)의 전압 레벨과 기준 전압(REF) 사이의 읽기 마진(△V2)이 커짐이 볼 수 있다.
도 5는 본 발명의 실시예에 따른 디스차아지 회로에 연결되는 퓨즈 셀을 설명하는 도면이다.
도 5를 참조하면, 퓨즈 셀(FC)은 도 1의 퓨즈 셀 어레이(110)와 같이 배열되고, 독출 워드라인(RWL)에 연결되는 독출 트랜지스터(51), 프로그램 워드라인(WWL)에 연결되는 프로그램 트랜지스터(52), 그리고 안티퓨즈(53)를 포함하여 구성될 수 있다. 디스차아지 회로(300)는 프로그램 워드라인(WWL)과 접지 전압(VSS) 사이에 연결되고, 독출 워드라인(RWL)이 그 게이트에 연결되는 엔모스 트랜지스터(302)를 포함한다.
독출 트랜지스터(51)는 비트라인(BL)과 제2 노드 (NB) 사이에 연결되고, 독출 워드라인(RWL)이 그 게이트에 연결된다. 프로그램 트랜지스터(52)는 제2 노드(NB)와 접지 전압(VSS) 사이에 연결되고, 프로그램 워드라인(WWL)이 그 게이트에 연결된다. 안티퓨즈(53)는 제2 노드(NB)와 전압 발생부(130, 도 1)에 제공되는 제어 전압(VF) 사이에 연결된다.
프로그램 모드에서, 안티퓨즈(53)의 제어 전압(VF)은 고전압의 프로그램 전압(VPGM)으로 제공될 수 있다. 퓨즈 셀(FC)의 독출 워드라인(RWL)은 비활성화되고 프로그램 워드라인(WWL)은 활성화되면, 프로그램 전압(VPGM), 안티퓨즈(53), 프로그램 트랜지스터(52), 그리고 접지 전압(VSS)을 흐르는 전류에 의해 안티퓨즈(53) 내의 유전체가 파괴되어 안티퓨즈(53)가 단락되는 것으로 프로그램된다. 단락된 안티퓨즈(53)는 예컨대, 데이터 `0`을 저장하는 것이고, 프로그램되지 않은 안티퓨즈(53)는 데이터 `1`을 저장하는 것이라고 가정하자.
독출 모드에서, 퓨즈 셀(FC)의 프로그램 워드라인(WWL)은 비활성화되고, 독출 워드라인(RWL)은 활성화되고, 안티퓨즈(53)의 제어 전압(VF)은 접지 전압(VSS)으로 인가될 수 있다. 이에 따라, 비트라인(BL), 독출 트랜지스터(51), 그리고 안티퓨즈(53)를 흐르는 전류 경로가 형성될 수 있다. 이 때, 프로그램된 안티퓨즈(53)의 단락 여부에 따라 비트라인(BL)의 전압 레벨이 다르게 출력될 수 있다. 즉, 퓨즈 셀(FC)의 데이터가 독출될 수 있다.
예를 들어, 안티퓨즈(53)가 프로그램된 경우, 비트라인(BL), 독출 트랜지스터(51), 단락된 안티퓨즈(53), 그리고 접지 전압(VSS)를 흐르는 전류 경로에 의해 비트라인(BL)은 접지 전압(VSS) 레벨로 출력될 수 있다. 이에 따라, 퓨즈 셀(FC)은 데이터 `0`으로 독출될 수 있다.
안티퓨즈(53)가 프로그램되지 않은 경우, 비트라인(BL), 독출 트랜지스터(51), 안티퓨즈(53), 그리고 접지 전압(VSS)를 흐르는 전류 경로에서 안티퓨즈(53)로 인한 높은 저항값에 의해 비트라인(BL)은 소정의 기준 전압 보다 높은 전압 레벨로 출력될 수 있다.
활성화된 독출 워드라인(RWL)에 연결되는 디스차아지 회로(300)의 엔모스 트랜지스터(302)가 턴온되어, 프로그램 워드라인(WWL)은 접지 전압(VSS) 레벨이 된다. 접지 전압(VSS)의 프로그램 워드라인(WWL)에 연결되는 프로그램 트랜지스터(52)는 턴오프됨으로써, 제2 노드(NB)와 접지 전압(VSS) 사이의 누설 전류가 차단된다. 이에 따라, 퓨즈 셀(FC)은 데이터 `1`로 안정적으로 독출될 수 있다.
도 6은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 설명하는 블락 다이어그램이다.
도 6을 참조하면, 퓨즈 메모리(600)는, 도 1의 퓨즈 메모리(100)와 비교하여, 디스차아지 회로들(300, 400)이 퓨즈 셀 어레이(610) 내 행들 마다 두 개 배치된다는 점에서 차이가 있다.
제1 디스차아지 회로(300)는 퓨즈 셀 어레이(610)의 중앙에 배치되고, 제2 디스차아지 회로(400)는 워드라인 드라이버(120)와 가장 먼 거리의 퓨즈 셀 어레이(610) 에지에 배치될 수 있다. 실시예에 따라, 퓨즈 메모리(600)는 두 개 이외의 다양한 수의 디스차아지 회로들을 퓨즈 셀 어레이(610)에 배치할 수 있다.
제1 및 제2 디스차아지 회로(300, 400) 각각은, 도 4a에서 설명한 바와 같이, 퓨즈 셀 어레이(610) 내 행들 중 선택된 행에 연결되는 퓨즈 셀(FC)의 프로그램 워드라인(WWL)과 접지 전압(VSS) 사이에 연결되고 독출 워드라인(RWL)이 그 게이트에 연결되는 엔모스 트랜지스터(302, 도 4a)로 구성될 수 있다.
퓨즈 메모리(600)는, 독출 모드시, 활성화되는 독출 워드라인(RWL)에 연결되는 제1 및 제2 디스차아지 회로(300, 400)의 엔모스 트랜지스터(302)가 턴온되도록 하여 프로그램 워드라인(WWL)을 더욱 안정적으로 접지 전압(VSS) 레벨로 만든다. 접지 전압(VSS)의 프로그램 워드라인(WWL)에 연결되는 프로그램 트랜지스터가 턴오프됨으로써, 제2 노드(NB)와 접지 전압(VSS) 사이의 누설 전류가 차단된다. 이에 따라, 퓨즈 메모리(600)는 퓨즈 셀(FC)에 저장된 데이터 `1`을 안정적으로 독출할 수 있다.
도 7은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 메모리 시스템을 설명하는 도면이다.
도 7을 참조하면, 메모리 시스템(700)은 호스트(705)의 입출력 요청에 따라 쓰기 동작을 수행하거나 읽기 동작을 수행한다. 메모리 시스템(700)은 메모리 콘트롤러(710)와 메모리 장치(720)를 포함한다.
호스트(705)는 컴퓨터, 노트북 컴퓨터, 스마트폰, 스마트패드, 스마트 티비, 넷북 등과 같은 전자 장치들을 포함할 수 있다. 호스트(705)는 오퍼레이팅 시스템(702) 하에서 어플리케이션(704) 운용에 연동하여 메모리 시스템(700)을 억세스할 수 있다.
메모리 시스템(700)는 호스트(705)의 커맨드(CMD)와 함께 메모리 장치(720)의 불량 어드레스(FAM)를 제공받을 수 있다. 메모리 장치(720)는 퓨즈 메모리(730)에 불량 어드레스(FAM)를 저장할 수 있다.
퓨즈 메모리(730)는 복수개 퓨즈 셀들이 다수의 행들과 다수의 열들로 배열되는 퓨즈 셀 어레이를 포함할 수 있다. 퓨즈 셀 각각은 독출 워드라인에 연결되는 독출 트랜지스터와 프로그램 워드라인에 연결되는 프로그램 트랜지스터, 그리고 독출 트랜지스터와 프로그램 트랜지스터 사이의 연결 노드에 연결되는 퓨즈 소자를 포함할 수 있다. 퓨즈 소자는 e-퓨즈 또는 안티퓨즈로 구현되고, 선택적으로 프로그램될 수 있다.
퓨즈 메모리(730)는 퓨즈 셀 어레이 내 행들 마다 적어도 하나의 디스차아지 회로를 포함할 수 있다. 디스차아지 회로는 독출 모드시 프로그램 워드라인에 연결된 프로그램 트랜지스터를 턴오프시키고 프로그램 트랜지스터의 누설 전류를 차단할 수 있다. 이에 따라, 퓨즈 메모리(730)는 퓨즈 소자의 프로그램 여부에 따른 퓨즈 셀에 저장된 데이터에 대하여 읽기 마진을 확보함으로써, 안정적으로 독출할 수 있다.
도 8은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 집적 회로를 나타내는 블락 다이어그램이다.
도 8을 참조하면, 집적 회로(800)는 내부 회로(810)와 퓨즈 메모리(820)를 포함한다.
내부 회로(810)는 집적 회로(800)의 특정한 동작을 수행한다. 퓨즈 메모리(820)는 내부 회로(810)의 동작 환경을 설정하는 정보들을 저장할 수 있다. 퓨즈 메모리(820)는 복수개 퓨즈 셀들이 다수의 행들과 다수의 열들로 배열되는 퓨즈 셀 어레이를 포함할 수 있다. 퓨즈 셀 각각은 독출 워드라인에 연결되는 독출 트랜지스터와 프로그램 워드라인에 연결되는 프로그램 트랜지스터, 그리고 독출 트랜지스터와 프로그램 트랜지스터 사이의 연결 노드에 연결되며 선택적으로 프로그램되는 퓨즈 소자를 포함할 수 있다.
퓨즈 메모리(820)는 퓨즈 셀 어레이 내 행들 마다 적어도 하나의 디스차아지 회로를 포함할 수 있다. 디스차아지 회로는 독출 모드시 프로그램 워드라인에 연결된 프로그램 트랜지스터를 턴오프시키고, 프로그램 트랜지스터의 누설 전류를 차단할 수 있다. 퓨즈 메모리(820)는 퓨즈 소자의 프로그램 여부에 따른 퓨즈 셀에 저장된 데이터에 대하여 읽기 마진을 확보함으로써, 안정적으로 독출할 수 있다. 이에 따라, 내부 회로(810)는 안정적으로 특정한 동작을 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 시스템 온 칩을 나타내는 블락 다이어그램이다.
도 9를 참조하면, 시스템 온 칩(System-on-Chip; SoC)(900)은 각각의 고유 기능에 의해 구분될 수 있는 다수의 블록들(BLK1, BLK2, BLK3, BLK4)을 포함할 수 있다. 블록들(BLK1, BLK2, BLK3, BLK4) 각각은 프로세서와 메모리 콘트롤러 등이 포함되는 코어 블록, 디스플레이 제어 블록, 파일 시스템 블록, GPU(graphic processing unit) 블록, 이미지 신호 처리 블록, 멀티 포맷 코덱 블록 중에서 하나일 수 있다.
실시예에 따라서, 시스템 온 칩(900)은 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서(Microprocessor), 중앙 처리 장치(Central Processing Unit; CPU), ASIC(Application-Specific Integrated Circuit), 모바일 SoC(Mobile System on Chip), 멀티미디어(Multimedia) SoC, 또는 이와 유사한 장치 또는 시스템일 수 있다.
블록들(BLK1, BLK2, BLK3, BLK4) 각각은 퓨즈 메모리(920, 930, 940, 950)를 포함할 수 있다. 퓨즈 메모리(920, 930, 940, 950)는 블록들(BLK1, BLK2, BLK3, BLK4) 각각의 동작 환경에 관련되는 정보를 저장할 수 있다.
퓨즈 메모리(920, 930, 940, 950) 각각은 복수개 퓨즈 셀들이 다수의 행들과 다수의 열들로 배열되는 퓨즈 셀 어레이를 포함할 수 있다. 퓨즈 셀 각각은 독출 워드라인에 연결되는 독출 트랜지스터와 프로그램 워드라인에 연결되는 프로그램 트랜지스터, 그리고 독출 트랜지스터와 프로그램 트랜지스터 사이의 연결 노드에 연결되며 선택적으로 프로그램되는 퓨즈 소자를 포함할 수 있다.
퓨즈 메모리(920, 930, 940, 950) 각각은 퓨즈 셀 어레이 내 행들 마다 적어도 하나의 디스차아지 회로를 포함할 수 있다. 디스차아지 회로는 독출 모드시 프로그램 워드라인에 연결된 프로그램 트랜지스터를 턴오프시키고, 프로그램 트랜지스터의 누설 전류를 차단할 수 있다. 퓨즈 메모리(920, 930, 940, 950)는 퓨즈 소자의 프로그램 여부에 따른 퓨즈 셀에 저장된 데이터에 대하여 읽기 마진을 확보함으로써, 안정적으로 독출할 수 있다. 이에 따라, 시스템 온 칩(900)의 블록들(BLK1, BLK2, BLK3, BLK4)은 안정적으로 고유 기능을 수행할 수 있다.
도 10은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 메모리 시스템을 나타내는 블락 다이어그램이다.
도 10을 참조하면, 메모리 시스템(1000)은 프로세서(1010), 시스템 콘트롤러(1020) 및 메모리 장치(1030)를 포함한다. 메모리 시스템(1000)은 입력 장치(1050), 출력 장치(1060) 및 저장 장치(1070)를 더 포함할 수 있다.
메모리 장치(1030)는 복수의 메모리 모듈들(1034) 및 메모리 모듈들(1034)을 제어하기 위한 메모리 콘트롤러(1032)를 포함한다. 메모리 모듈들(1034)은 적어도 하나의 휘발성 메모리 또는 비휘발성 메모리를 포함하며, 메모리 콘트롤러(1032)는 시스템 콘트롤러(1320)에 포함될 수 있다.
프로세서(1010)는 특정 계산들 또는 테스크들을 실행할 수 있다. 프로세서(1010)는 프로세서 버스를 통하여 시스템 콘트롤러(1020)에 연결될 수 있다. 시스템 콘트롤러(1020)는 확장 버스를 통하여 입력 장치(1050), 출력 장치(1060), 저장 장치(1070)에 연결될 수 있다. 이에 따라, 프로세서(1010)는 시스템 콘트롤러(1020)를 통하여 입력 장치(1050), 출력 장치(1060), 저장 장치(1070)를 제어할 수 있다.
프로세서(1010) 및 시스템 콘트롤러(1020)는 퓨즈 메모리(1012, 1022)를 포함할 수 있다. 퓨즈 메모리(1012, 1022)는 프로세서(1010)와 시스템 콘트롤러(1020)의 동작 환경에 관련되는 정보를 저장할 수 있다.
퓨즈 메모리(1012, 1022) 각각은 복수개 퓨즈 셀들이 다수의 행들과 다수의 열들로 배열되는 퓨즈 셀 어레이를 포함할 수 있다. 퓨즈 셀 각각은 독출 워드라인에 연결되는 독출 트랜지스터와 프로그램 워드라인에 연결되는 프로그램 트랜지스터, 그리고 독출 트랜지스터와 프로그램 트랜지스터 사이의 연결 노드에 연결되며 선택적으로 프로그램되는 퓨즈 소자를 포함할 수 있다.
퓨즈 메모리(1012, 1022) 각각은 퓨즈 셀 어레이 내 행들 마다 적어도 하나의 디스차아지 회로를 포함할 수 있다. 디스차아지 회로는 독출 모드시 프로그램 워드라인에 연결된 프로그램 트랜지스터를 턴오프시키고, 프로그램 트랜지스터의 누설 전류를 차단할 수 있다. 퓨즈 메모리(1012, 1022)는 퓨즈 소자의 프로그램 여부에 따른 퓨즈 셀에 저장된 데이터에 대하여 읽기 마진을 확보함으로써, 안정적으로 독출할 수 있다. 이에 따라, 메모리 시스템(1000)의 프로세서(1010) 및 시스템 콘트롤러(1020)는 안정적으로 특정 계산들 또는 테스크들을 실행할 수 있다.
도 11은 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 포함하는 디스플레이 시스템을 나타내는 블락 다이어그램이다.
도 11을 참조하면, 디스플레이 시스템(1100)은 디스플레이 패널(1110) 및 디스플레이 구동 집적 회로(Display Driver Integrated Circuit; DDI, 1120)를 포함한다.
디스플레이 패널(1110)은 복수의 게이트 라인들과 복수의 데이터 라인들을 포함하며, 각 게이트 라인과 각 데이터 라인이 교차하는 영역에 정의되는 복수의 화소(pixel)들을 포함한다. 복수의 화소들은 매트릭스 형태로 배열되어 화소 어레이를 형성할 수 있다. 디스플레이 패널(1110)은 LCD 패널, LED 패널, OLED 패널, FED 패널 등을 포함할 수 있다.
DDI(1120)는 디스플레이 패널(1110)의 구동을 제어한다. DDI(1120)는 타이밍 콘트롤러(1130), 게이트 드라이버(1140) 및 데이터 드라이버(1150)를 포함할 수 있다.
타이밍 콘트롤러(1130)는 GPU와 같은 외부 장치로부터 수신된 영상 데이터 신호 및 시스템 제어 신호에 기초하여, 게이트 드라이버 제어 신호, 데이터 드라이버 제어 신호 및 데이터를 발생한다.
게이트 드라이버(1140)는 게이트 드라이버 제어 신호를 기초로 디스플레이 패널(1110)의 게이트 라인들을 선택적으로 활성화하여 화소 어레이의 행을 선택한다.
데이터 드라이버(1150)는 데이터 드라이버 제어 신호 및 데이터에 기초하여 디스플레이 패널(1110)의 데이터 라인들에 복수의 구동 전압들을 인가한다. 디스플레이 패널(1110)은 게이트 드라이버(1140) 및 데이터 드라이버(1150)의 동작에 의하여 구동되며, 영상 데이터 신호에 상응하는 이미지를 표시할 수 있다.
타이밍 콘트롤러(1130)는 디스플레이 시스템(1100)의 동작 환경에 관련되는 정보를 저장하는 퓨즈 메모리(1132)를 포함할 수 있다. 퓨즈 메모리(1132)는 복수개 퓨즈 셀들이 다수의 행들과 다수의 열들로 배열되는 퓨즈 셀 어레이를 포함할 수 있다. 퓨즈 셀 각각은 독출 워드라인에 연결되는 독출 트랜지스터와 프로그램 워드라인에 연결되는 프로그램 트랜지스터, 그리고 독출 트랜지스터와 프로그램 트랜지스터 사이의 연결 노드에 연결되며 선택적으로 프로그램되는 퓨즈 소자를 포함할 수 있다.
퓨즈 메모리(1132) 각각은 퓨즈 셀 어레이 내 행들 마다 적어도 하나의 디스차아지 회로를 포함할 수 있다. 디스차아지 회로는 독출 모드시 프로그램 워드라인에 연결된 프로그램 트랜지스터를 턴오프시키고, 프로그램 트랜지스터의 누설 전류를 차단할 수 있다. 퓨즈 메모리(1132)는 퓨즈 소자의 프로그램 여부에 따른 퓨즈 셀에 저장된 데이터에 대하여 읽기 마진을 확보함으로써, 안정적으로 독출할 수 있다. 이에 따라, 타이밍 콘트롤러(1430)는 안정적으로 게이트 드라이버 제어 신호, 데이터 드라이버 제어 신호 및 데이터를 발생할 수 있다.
도 12는 본 발명의 실시예들에 따른 디스차아지 회로를 갖는 퓨즈 메모리를 이미지 센서를 나타내는 블락 다이어그램이다.
도 12를 참조하면, 이미지 센서(1200)는 픽셀 어레이(1210) 및 신호 처리부(1220)를 포함한다.
픽셀 어레이(1210)는 입사광을 변환하여 전기 신호를 발생한다. 픽셀 어레이(1210)는 매트릭스 형태로 배치된 복수의 단위 픽셀들을 포함할 수 있다. 복수의 단위 픽셀들은 컬러 영상 정보를 제공하는 컬러 픽셀들 및/또는 피사체(미도시)까지의 거리 정보를 제공하는 거리 픽셀들을 포함할 수 있다. 픽셀 어레이(1210)가 거리 픽셀들을 포함하는 경우에, 이미지 센서(1200)는 피사체에 광을 조사하는 광원부를 더 포함할 수 있다.
신호 처리부(1220)는 전기 신호를 처리하여 이미지 데이터를 발생한다. 신호 처리부(1220)는 로우 드라이버(RD, 1230), 아날로그-디지털 변환기(ADC, 1240), 디지털 신호 처리기(DSP, 1250) 및 타이밍 콘트롤러(1260)를 포함할 수 있다.
로우 드라이버(1230)는 픽셀 어레이(1210)의 각 로우에 연결되고, 각 로우를 구동하는 구동 신호를 생성할 수 있다. ADC(1240)는 픽셀 어레이(1210)의 각 컬럼에 연결되고, 픽셀 어레이(1210)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 실시예에 따라서, ADC(1240)는 유효 신호 성분을 추출하기 위한 상관 이중 샘플링(CDS)부를 포함할 수 있다. CDS부는 아날로그 더블 샘플링을 수행하거나, 디지털 더블 샘플링을 수행하거나, 아날로그 및 디지털 더블 샘플링을 모두 수행하는 듀얼 상관 이중 샘플링을 수행할 수 있다.
DSP(1250)는 ADC(1240)로부터 출력된 디지털 신호를 수신하고, 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 타이밍 콘트롤러(1260)는 로우 드라이버(1230), ADC(1240), 및 DSP(1250)를 제어하기 위한 제어 신호들을 공급할 수 있다.
타이밍 콘트롤러(1260)는 이미지 센서(1200)의 동작 환경에 관련되는 정보를 저장하는 퓨즈 메모리(1262)를 포함할 수 있다. 퓨즈 메모리(1262)는 복수개 퓨즈 셀들이 다수의 행들과 다수의 열들로 배열되는 퓨즈 셀 어레이를 포함할 수 있다. 퓨즈 셀 각각은 독출 워드라인에 연결되는 독출 트랜지스터와 프로그램 워드라인에 연결되는 프로그램 트랜지스터, 그리고 독출 트랜지스터와 프로그램 트랜지스터 사이의 연결 노드에 연결되며 선택적으로 프로그램되는 퓨즈를 포함할 수 있다.
퓨즈 메모리(1262) 각각은 퓨즈 셀 어레이 내 행들 마다 적어도 하나의 디스차아지 회로를 포함할 수 있다. 디스차아지 회로는 독출 모드시 프로그램 워드라인에 연결된 프로그램 트랜지스터를 턴오프시키고, 프로그램 트랜지스터의 누설 전류를 차단할 수 있다. 퓨즈 메모리(1262)는 퓨즈 소자의 프로그램 여부에 따른 퓨즈 셀에 저장된 데이터에 대하여 읽기 마진을 확보함으로써, 안정적으로 독출할 수 있다. 이에 따라, 타이밍 콘트롤러(1260)는 이미지 센서(1200)의 이미지 데이터 처리를 안정적으로 수행할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다. 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 당업자라면 쉽게 구현할 수 있을 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 행들 및 열들로 배열되는 퓨즈 셀들을 구비하는 퓨즈 셀 어레이;
    상기 퓨즈 셀 어레이의 상기 행들 마다 적어도 하나 배치되는 디스차아지 회로를 포함하고,
    상기 퓨즈 셀들 각각은,
    프로그램 전압에 의해 프로그램되고, 상기 프로그램 전압이 인가되는 제1 단이 연결되는 퓨즈 소자;
    상기 퓨즈 소자의 제2 단과 비트라인 사이에 연결되고, 독출 워드라인이 그 게이트에 연결되는 독출 트랜지스터; 및
    상기 퓨즈 소자의 제2 단과 접지 전압 사이에 연결되고, 프로그램 워드라인이 그 게이트에 연결되는 프로그램 트랜지스터를 포함하고,
    상기 디스차아지 회로는 독출되는 상기 퓨즈 셀들의 상기 프로그램 트랜지스터를 턴오프시키는 것을 특징으로 하는 퓨즈 메모리.
  2. 제1항에 있어서,
    상기 퓨즈 소자는 상기 제1 단과 상기 제2 단 사이에 연결되는 전기적 퓨즈(e-fuse) 또는 안티퓨즈(Ant-fuse)인 것을 특징으로 하는 퓨즈 메모리.
  3. 제1항에 있어서,
    상기 디스차아지 회로는 상기 프로그램 워드라인과 상기 접지 전압 사이에 연결되고, 상기 독출 워드라인이 게이트에 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 퓨즈 메모리.
  4. 제1항에 있어서,
    상기 디스차아지 회로는 상기 퓨즈 셀 어레이의 상기 행들의 중앙에 배치되는 것을 특징으로 하는 퓨즈 메모리.
  5. 제1항에 있어서,
    상기 디스차아지 회로는 상기 퓨즈 셀 어레이의 상기 행들의 에지에 배치되는 것을 특징으로 하는 퓨즈 메모리.
  6. 독출 워드라인들과 프로그램 워드라인들, 그리고 비트라인들에 연결되는 퓨즈 셀들이 행들 및 열들로 배열되는 퓨즈 셀 어레이;
    동작 모드에 따라 상기 행들 중 선택되는 행의 독출 워드라인과 프로그램 워드라인을 선택적으로 구동하는 워드라인 드라이버; 및
    상기 비트라인들로 출력되는 상기 퓨즈 셀들의 데이터를 감지 증폭하여 센싱 출력 신호를 출력하는 센스앰프부를 포함하고,
    상기 퓨즈 셀 어레이는 상기 행들 마다의 상기 독출 워드라인과 상기 프로그램 워드라인에 연결되는 디스차아지 회로를 포함하고,
    상기 디스차아지 회로는 독출 모드에서 선택되는 상기 퓨즈 셀들의 상기 프로그램 워드라인의 전압 레벨을 접지 전압으로 디스차아지시키는 것을 특징으로 하는 퓨즈 메모리.
  7. 제6항에 있어서, 상기 퓨즈 셀들 각각은,
    프로그램 전압에 의해 프로그램되고, 상기 프로그램 전압이 인가되는 제1 단이 연결되는 퓨즈 소자;
    상기 퓨즈 소자의 제2 단과 비트라인 사이에 연결되고, 상기 독출 워드라인이 그 게이트에 연결되는 독출 트랜지스터; 및
    상기 퓨즈 소자의 제2 단과 접지 전압 사이에 연결되고, 상기 프로그램 워드라인이 그 게이트에 연결되는 프로그램 트랜지스터를 포함하는 것을 특징으로 하는 퓨즈 메모리.
  8. 제7항에 있어서,
    상기 퓨즈 소자는 상기 제1 단과 상기 제2 단 사이에 연결되는 전기적 퓨즈(e-fuse) 또는 안티퓨즈인 것을 특징으로 하는 퓨즈 메모리.
  9. 제6항에 있어서,
    상기 디스차아지 회로는 상기 프로그램 워드라인과 상기 접지 전압 사이에 연결되고, 상기 독출 워드라인이 게이트에 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 퓨즈 메모리.
  10. 제6항에 있어서,
    상기 디스차아지 회로는 상기 퓨즈 셀 어레이의 상기 행들의 중앙 또는 에지들 중 상기 워드라인 드라이버에서 가장 먼 거리의 에지에 배치되는 것을 특징으로 하는 퓨즈 메모리.
KR1020160010730A 2016-01-28 2016-01-28 디스차아지 회로를 갖는 퓨즈 메모리 Active KR102389817B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160010730A KR102389817B1 (ko) 2016-01-28 2016-01-28 디스차아지 회로를 갖는 퓨즈 메모리
US15/354,304 US9805818B2 (en) 2016-01-28 2016-11-17 Fuse memory having discharge circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160010730A KR102389817B1 (ko) 2016-01-28 2016-01-28 디스차아지 회로를 갖는 퓨즈 메모리

Publications (2)

Publication Number Publication Date
KR20170090184A true KR20170090184A (ko) 2017-08-07
KR102389817B1 KR102389817B1 (ko) 2022-04-22

Family

ID=59385650

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160010730A Active KR102389817B1 (ko) 2016-01-28 2016-01-28 디스차아지 회로를 갖는 퓨즈 메모리

Country Status (2)

Country Link
US (1) US9805818B2 (ko)
KR (1) KR102389817B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145379B2 (en) 2019-10-29 2021-10-12 Key Foundry Co., Ltd. Electronic fuse cell array structure
KR102284263B1 (ko) 2019-10-29 2021-07-30 주식회사 키 파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
CN111881640B (zh) * 2020-07-31 2024-11-08 上海华力微电子有限公司 电可编程熔丝系统及其编程方法、读取方法
JP7631047B2 (ja) * 2021-03-15 2025-02-18 キヤノン株式会社 制御装置および素子基板の制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257230A (en) * 1989-08-11 1993-10-26 Kabushiki Kaisha Toshiba Memory device including redundancy cells with programmable fuel elements and process of manufacturing the same
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767433B2 (en) * 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
US7271988B2 (en) 2004-08-04 2007-09-18 Taiwan Semiconductor Manufacturing Company Method and system to protect electrical fuses
US7372764B2 (en) 2004-08-11 2008-05-13 Stmicroelectronics Pvt. Ltd. Logic device with reduced leakage current
KR100610014B1 (ko) 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
US7200064B1 (en) 2005-10-07 2007-04-03 International Business Machines Corporation Apparatus and method for providing a reprogrammable electrically programmable fuse
US7586787B2 (en) 2007-09-20 2009-09-08 Kilopass Technology Inc. Reducing bit line leakage current in non-volatile memories
US8400860B2 (en) 2010-07-20 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory
US8542549B2 (en) 2011-08-08 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse bit cell
JP2013051016A (ja) * 2011-08-31 2013-03-14 Elpida Memory Inc 半導体装置
US8780604B2 (en) 2012-06-28 2014-07-15 International Business Machines Corporation State sensing system for eFuse memory
US8643168B1 (en) 2012-10-16 2014-02-04 Lattice Semiconductor Corporation Integrated circuit package with input capacitance compensation
KR102247562B1 (ko) * 2014-12-15 2021-05-03 삼성전자 주식회사 멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치
KR20160074925A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치
KR102227124B1 (ko) * 2014-12-26 2021-03-12 삼성전자주식회사 반도체 장치
KR102248308B1 (ko) * 2015-04-06 2021-05-04 에스케이하이닉스 주식회사 안티-퓨즈 메모리셀 및 안티-퓨즈 메모리 셀어레이

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257230A (en) * 1989-08-11 1993-10-26 Kabushiki Kaisha Toshiba Memory device including redundancy cells with programmable fuel elements and process of manufacturing the same
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리

Also Published As

Publication number Publication date
US20170221574A1 (en) 2017-08-03
KR102389817B1 (ko) 2022-04-22
US9805818B2 (en) 2017-10-31

Similar Documents

Publication Publication Date Title
US10199118B2 (en) One-time programmable (OTP) memory device for reading multiple fuse bits
KR101718458B1 (ko) 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법
KR100560243B1 (ko) Ｄｒａｍ 자체 수리를 수행하는 방법, 집적 회로 및 온 칩시스템
US7184333B2 (en) Semiconductor memory having a dummy signal line connected to dummy memory cell
US9343175B2 (en) Fuse data reading circuit having multiple reading modes and related devices, systems and methods
US20010022750A1 (en) Semiconductor memory device capable of recovering defective bit and a system having the same semiconductor memory device
US20130262740A1 (en) Semiconductor memory device, systems and methods improving refresh quality for weak cell
US7489576B2 (en) Semiconductor storage device
KR20160062857A (ko) 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치
US8958258B2 (en) Semiconductor device and test method thereof
US6351425B1 (en) Method and circuit for high voltage programming of antifuses, and memory device and computer system using same
CN102110476A (zh) 具有用于修复缺陷单位单元的冗余电路的半导体存储装置
US20140063894A1 (en) E-fuse array circuit and programming method of the same
US9093177B2 (en) Semiconductor memory device
US9991003B2 (en) Methods for reading and operating memory device including efuse
KR20190021545A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR102389817B1 (ko) 디스차아지 회로를 갖는 퓨즈 메모리
US20240386979A1 (en) Bit Selection for Power Reduction in Stacking Structure During Memory Programming
US20140241085A1 (en) Semiconductor memory device for performing disable operation using anti-fuse and method thereof
US8918683B2 (en) One-time program cell array circuit and memory device including the same
JP2010244615A (ja) 半導体装置及び半導体装置の書き込み制御方法
KR100824798B1 (ko) 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
US20080056041A1 (en) Memory circuit
US9007802B2 (en) E-fuse array circuit
US20250087293A1 (en) Memory module, operating method of memory module, and memory system including memory module

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160128

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201209

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20160128

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220107

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220310

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220419

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220420

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20250325

Start annual number: 4

End annual number: 4