KR20170095819A - 결함이 감소된 iii족 질화물 층을 갖는 집적 회로 다이 및 그와 관련된 방법들 - Google Patents

결함이 감소된 iii족 질화물 층을 갖는 집적 회로 다이 및 그와 관련된 방법들 Download PDF

Info

Publication number
KR20170095819A
KR20170095819A KR1020177013033A KR20177013033A KR20170095819A KR 20170095819 A KR20170095819 A KR 20170095819A KR 1020177013033 A KR1020177013033 A KR 1020177013033A KR 20177013033 A KR20177013033 A KR 20177013033A KR 20170095819 A KR20170095819 A KR 20170095819A
Authority
KR
South Korea
Prior art keywords
group iii
layer
nitride
iii nitride
buffer structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020177013033A
Other languages
English (en)
Inventor
산삽탁 다스굽타
한 위 텐
마르코 라도사블예비치
로버트 에스. 차우
사나즈 케이. 가드너
승 훈 성
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170095819A publication Critical patent/KR20170095819A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H01L23/48—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/276—Lateral overgrowth
    • H10P14/278—Pendeoepitaxy
    • H01L21/02521—
    • H01L21/0262—
    • H01L21/02642—
    • H01L21/02647—
    • H01L21/8258—
    • H01L25/065—
    • H01L27/0922—
    • H01L29/267—
    • H01L29/32—
    • H01L29/7786—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/826—Heterojunctions comprising only Group II-VI materials heterojunctions, e.g. CdTe/HgTe heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/271—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/271—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition
    • H10P14/272—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials characterised by the preparation of substrate for selective deposition using mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/27—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using selective deposition, e.g. simultaneous growth of monocrystalline and non-monocrystalline semiconductor materials
    • H10P14/276—Lateral overgrowth
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
    • H10P76/2041—Photolithographic processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/86—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO
    • H10D62/8603—Binary Group II-VI materials wherein cadmium is the Group II element, e.g. CdTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3426—Oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3428—Sulfides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3431—Selenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3432—Tellurides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 개시내용의 실시예들은 IC(integrated circuit) 다이에 관한 것이다. 실시예들에서, IC 다이는, 반도체 기판, 반도체 기판 위에 배치되는 III족 질화물 또는 II-VI 우르차이트 층, 및 III족 질화물 또는 II-VI 우르차이트 층 내에 적어도 부분적으로 매립되는 복수의 버퍼 구조체들을 포함한다. 일부 실시예들에서, 복수의 버퍼 구조체들 각각은, 반도체 기판 위에 배치되는 중앙 부재, 반도체 기판 위에 배치되고 중앙 부재로부터 멀어지는 측방향으로 연장되는 하부 측방향 부재, 및 중앙 부재 위에 배치되고 중앙 부재로부터 하부 측방향 재료로부터의 대향 방향으로 측방향으로 연장되는 상부 측방향 부재를 포함할 수 있다. 복수의 버퍼 구조체들은 III족 질화물 또는 II-VI 우르차이트 층의 결함들을 종결시키도록 스태거형 배열로 위치지정될 수 있다. 다른 실시예들이 설명 및/또는 청구될 수 있다.

Description

결함이 감소된 III족 질화물 층을 갖는 집적 회로 다이 및 그와 관련된 방법들{INTEGRATED CIRCUIT DIE HAVING REDUCED DEFECT GROUP III-NITRIDE LAYER AND METHODS ASSOCIATED THEREWITH}
본 개시내용의 실시예들은 일반적으로 집적 회로들의 분야에 관한 것이며, 보다 구체적으로는, 결함이 감소된 III족 질화물 층을 갖는 집적 회로 다이와 관련된 장치들 및 방법들에 관한 것이다.
III족 질화물 재료를 포함하는 트랜지스터들은 고전압 또는 고주파 애플리케이션들에 유용할 수 있으며, 결과적으로, 예를 들어, 전력 관리 IC들(integrated circuits) 또는 RF(radio frequency) 전력 증폭기들 같은 SoC(system-on-chip) 애플리케이션들에 유망한 후보들일 수 있다. 그러나, 특정 타입들의 반도체 기판 재료들(예를 들어, 실리콘(Si))과 III족 질화물 재료들의 공동 집적화는 도전적일 수 있다. 이것은 III족 질화물 재료들의 결정 구조와 특정 타입들의 반도체 기판 재료들 사이의 잠재적으로 큰 격자 부정합에 기인하며, 이는 높은 결함 밀도를 초래할 수 있다. 또한, 특정 타입들의 기판 재료와 III족 질화물 재료 사이의 열 팽창 계수들에서의 부정합은 III족 질화물 재료 상에 표면 균열들을 초래할 수 있다.
본 명세서에 제공되는 배경 설명은 일반적으로 본 개시내용의 정황을 제시하기 위한 것이다. 본 명세서에서 달리 표시되지 않는 한, 이러한 섹션에 설명된 자료들은 본 출원에서의 청구항들에 대한 종래 기술이 아니며, 이러한 섹션에서의 포함에 의해 종래 기술인 것으로 인정되는 것은 아니다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 용이하게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구조적 엘리먼트들을 표기한다. 실시예들은 첨부 도면들의 도해들에서 제한이 아니라 예로서 도시된다. 다른 방식으로 명백하게 표시되지 않는 한, 이러한 도면들은 축척에 맞지 않는다.
도 1은, 본 개시내용의 다양한 실시예들에 따라, 그 상에 형성되는 결함 밀도가 감소된 III족 질화물을 갖는 IC 다이를 포함하는 예시적인 IC(integrated circuit) 어셈블리의 횡단면도를 개략적으로 도시한다.
도 2는, 본 개시내용의 다양한 실시예들에 따라, 그 상에 배치되는 2개의 버퍼 구조체들을 갖는 반도체 기판의 사시도이다.
도 3은 본 개시내용의 다양한 실시예들에 따른 IC(integrated circuit) 다이 제조 프로세스의 예시적인 흐름도이다.
도 4는, 본 개시내용의 다양한 실시예들에 따라, 도 3의 IC 다이 제조 프로세스에서 선택된 동작들의 예시적인 단면도들을 도시한다.
도 5 내지 도 6은, 본 개시내용의 다양한 실시예들에 따라, 도 3의 IC 다이 제조 프로세스의 추가적 동작들의 다양한 실시예들을 도시한다.
도 7, 본 개시내용에 따라, IC 다이 어셈블리의 다양한 실시예들을 도시한다.
도 8은, 본 개시내용의 다양한 실시예들에 따라, 그 상에 형성되는 결함 밀도가 감소된 III족 질화물을 갖는 예시적인 IC(integrated circuit) 다이의 횡단면도를 개략적으로 도시한다.
도 9는 다양한 실시예들의 예시적인 치수들을 도시한다.
도 10은, 본 개시내용의 다양한 실시예들에 따라, 집적 회로 다이를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다.
본 개시내용의 실시예들은 그 상에 배치되는 결함이 감소된 III족 질화물을 갖는 IC(integrated circuit) 다이 구성들을 설명한다. 이하의 설명에서는, 예시적인 구현들의 다양한 양상들이, 관련분야에서의 다른 기술자들에게 자신들의 연구의 요지를 전달하기 위해, 관련분야에서의 기술자들에 의해 통상적으로 채택되는 용어들을 사용하여 설명될 것이다. 그러나, 관련분야에서의 기술자들에게는 본 개시내용의 실시예들이 설명된 양상들의 일부만으로 실시될 수 있다는 점이 명백할 것이다. 설명의 목적으로, 예시적 구현들의 완전한 이해를 제공하기 위해 구체적인 숫자들, 재료들, 및 구성들이 개시된다. 그러나, 관련분야에서의 통상의 기술자들에게는 본 개시내용의 실시예들이 이러한 구체적인 상세사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서, 예시적인 구현들을 불명료하게 하지 않기 위해 공지된 특징들은 생략되거나 간략화된다.
이하의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 여기서 유사한 번호들은 전체에 걸쳐 유사한 부분들을 표기하며, 본 개시내용의 대상이 실시될 수 있는 실시예들이 예시로서 도시된다. 본 개시내용의 범위로부터 벗어나지 않고 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 취해져서는 안 되며, 실시예들의 범위는 첨부 청구항들 및 그들의 등가물들에 의해 정의된다.
본 개시내용의 목적을 위해, "A 및/또는 B"라는 어구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, "A, B 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
본 설명은 상단/하단(top/bottom), 내/외(in/out), 위/아래(over/under) 등과 같은 관점 기반의 설명들을 사용할 수 있다. 이러한 설명들은, 단지 논의를 용이하게 하는데 사용되며, 본 명세서에 설명되는 실시예들의 적용을 임의의 특정 배향으로 제한하고자 의도되는 것은 아니다.
본 설명은, 동일하거나 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있는 "실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 어구들을 이용할 수 있다. 또한, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같은 "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어이다.
"~와 연결되는(coupled with)"이라는 용어가 그것의 파생어들과 함께 본 명세서에서 사용될 수 있다. "연결되는(coupled)"은 다음 중 하나 이상을 의미할 수 있다. "연결되는(coupled)"은 2 이상의 엘리먼트들이 직접 물리적 또는 전기적 접촉에 있다는 것을 의미할 수 있다. 그러나, "연결되는(coupled)"은, 2 이상의 엘리먼트들이 서로 간접적으로 접촉하지만, 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있으며, 서로 연결되는 것으로 언급되는 엘리먼트들 사이에 하나 이상의 다른 엘리먼트들이 연결되거나 접속되는 것을 의미할 수 있다. "직접적으로 연결되는(directly coupled)"이란 용어는 2 이상의 엘리먼트들이 직접적인 접촉에 있다는 것을 의미할 수 있다.
다양한 실시예들에서, "제2 피처 상에 형성되거나, 퇴적되거나, 또는 다른 방식으로 배치되는 제1 피처(a first feature formed, deposited, or otherwise disposed on a second feature)"라는 어구는, 제1 피처가 제2 피처 위에 형성되거나, 퇴적되거나, 또는 배치되고, 제1 피처의 적어도 일부가 제2 피처의 적어도 일부와 직접적으로 접촉(예를 들어, 직접적인 물리적 및/또는 전기적 접촉)하거나 간접적으로 접촉(예를 들어, 제1 피처와 제2 피처 사이에 하나 이상의 다른 피처들을 가짐)할 수 있다는 것을 의미할 수 있다.
본 명세서에서 사용되는 바와 같이, "모듈(module)"이라는 용어는 ASIC(Application Specific Integrated Circuit), 전자 회로, SoC(system-on-chip), 프로세서(공유, 전용, 또는 그룹), 및/또는 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 메모리(공유, 전용, 또는 그룹), 조합 논리 회로, 및/또는 설명되는 기능성을 제공하는 다른 적합한 컴포넌트들을 지칭하거나, 그것의 일부이거나, 그것을 포함할 수 있다.
도 1은 예시적 IC(integrated circuit) 어셈블리(100)의 횡단면도를 개략적으로 도시한다. 실시예들에서, 보다시피, IC 어셈블리(100)는 패키지 기판(116)과 전기적으로 및/또는 물리적으로 연결되는 하나 이상의 다이들(예를 들어, 다이(106))을 포함할 수 있다. 또한 보다시피, 패키지 기판(116)은 회로 보드(124)와 추가로 전기적으로 연결될 수 있다.
실시예들에서, 다이(106)는 반도체 기판(126)을 포함할 수 있다. 반도체 기판(126)은 임의의 적합한 재료(예를 들어, 실리콘)를 포함할 수 있다. 다이(106)는, 반도체 기판 위에 배치되는, 단순화를 위해 단지 III족 질화물 층(128)으로서 이하 지칭되는, III족 질화물 재료 또는 II-VI 우르차이트 재료 층(128), 및 질화물 층(128) 내에 적어도 부분적으로 매립되는 복수의 버퍼 구조체들(예를 들어, 버퍼 구조체(130))을 또한 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, III족은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 티타늄(Ti)을 포함하는 CAS(chemical abstract services) 그루핑의 IIIA족에 있는 원소들을 지칭할 수 있다. III족 질화물 재료들은, 예를 들어, 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AIGaN), 또는 알루미늄 인듐 질화물(AlInN)을 포함할 수 있다. II-VI 우르차이트 재료는 한편, 예를 들어, 카드뮴 셀렌화물(CdSe), 카드뮴 황화물(CdS), 카드뮴 텔루르화물(CdTe), 아연 산화물(ZnO), 아연 셀렌화물(ZnSe), 아연 황화물(ZnS), 아연 텔루르화물(ZnTe)을 포함할 수 있다.
실시예들에서, 복수의 버퍼 구조체들 각각은 반도체 기판 위에 배치되는 중앙 부재(예를 들어, 중앙 부재(146))를 포함할 수 있다. 각각의 버퍼 구조체는, 중앙 부재에 인접하여, 반도체 기판 위에 배치되고, 중앙 부재로부터 멀어지는 측방향 방향으로 연장되는 하부 측방향 부재(예를 들어, 하부 측방향 부재(150))를 또한 포함할 수 있다. 또한, 각각의 버퍼 구조체는, 중앙 부재 위에 배치되고, 하부 측방향 부재보다 중앙 부재로부터 대향 방향으로 중앙 부재로부터 측방향으로 연장되는 상부 측방향 부재(예를 들어, 상부 측방향 부재(148))를 포함할 수 있다. 이러한 버퍼 구조체는 이하 도 3 및 도 4를 참조하여 설명되는 프로세스를 통해 형성될 수 있다.
도시되는 바와 같이, 복수의 버퍼 구조체들은 스태거형 배열로 위치지정될 수 있다. 이러한 스태거형 배열은 중첩 영역(134)에 의해 도시되며, 여기서 버퍼 구조체들 중 하나의 상부 측방향 부재 및 인접 버퍼 구조체의 하부 측방향 부재는 반도체 기판의 표면으로부터 수직으로 연장되는 동일한 평면에서 서로 중첩된다. 또한 도시되는 바와 같이, 하나의 버퍼 구조체의 중앙 부재 및 인접 버퍼 구조체의 하부 측방향 부재는 트렌치(예를 들어, 트렌치(132))를 형성할 수 있다. 일부 실시예들에서, III족 질화물 층은 인접 버퍼 구조체들에 의해 생성되는 이러한 트렌치들 각각으로부터, 예를 들어, LEO(lateral epitaxial overgrowth)를 통해 성장될 수 있다. 이러한 성장은 트렌치들로부터 유래하는 결함들(예를 들어, 결함들(136))을 초래할 수 있다. 이러한 결함들은 반도체 기판(126)의 반도체 재료의 결정 구조와 III족 질화물 층(128)의 III족 질화물 재료의 것 사이의 격자 부정합에 의해 야기될 수 있는 III족 질화물 층의 스레딩 전위들(threading dislocations)을 포함할 수 있다. 또한, 트렌치들 내에 배치되는 III족 질화물 재료까지 하향으로 반도체 기판과 인터페이스하는 III족 질화물 재료의 양을 감소시킴으로써, III족 질화물 재료와 반도체 기판 재료 사이의 열 팽창 계수들에서의 차이들로부터 야기될 수 있는 표면 결함들이 감소되거나 제거될 수 있다.
실시예들에서, 위에 논의된 버퍼 구조체들은 위에 논의된 결함들을 종결시키는데 이용될 수 있다. 결함들을 종결시키는데 버퍼 구조체들을 이용함으로써, 복수의 버퍼 구조체들 위에 배치되는 III족 질화물 층의 서브 층(138)은 복수의 버퍼 구조체들의 인접 버퍼 구조체들 사이에 배치되는 III족 질화물 층의 것보다 실질적으로 더 적은 결함들을 가질 수 있는 III족 질화물 재료의 부분들(예를 들어, 부분(140))을 포함할 수 있다. 일부 실시예들에서, 서브 층(138)의 이러한 부분들은 실질적으로 결함이 없을 수 있다. 서브 층(138)의 이러한 부분들은 실질적으로 결함이 없을 수 있는 한편, 서브 층(138)은 접합부들, 예를 들어, 복수의 버퍼 구조체들로부터 수직으로 연장되는 점선들로 도시되는 접합부(142)를 또한 포함할 수 있다. 이러한 접합부들은 위에 논의된 트렌치들 중 하나로부터 유래하는 III족 질화물 재료와 인접 트렌치로부터 유래하는 III족 질화물 재료 사이의 인터페이스에 의해 야기될 수 있다. 이러한 접합부는 결함들의 라인에 의해 표시될 수 있으며, 예를 들어, TEM(transmission electron microscopy)과 같은, 임의의 종래의 메커니즘을 통해 검출될 수 있다. 도 8을 참조하여 논의되는 바와 같이, 이러한 접합부들은, 일부 실시예들에서, III족 질화물 층 상의 트랜지스터들의 형성에 사용될 수 있다.
다이(106)는, 도시되는 바와 같이, 플립 칩 구성, 또는, 예를 들어, 패키지 기판(116)에 매립되거나 또는 와이어본딩 배열로 구성되는 것과 같은 다른 구성들을 포함하는 다양한 적합한 구성들에 따라 패키지 기판(116)에 부착될 수 있다. 플립 칩 구성에서, 다이(106)는 또한 전기적으로 다이(106)를 패키지 기판(116)과 연결할 수 있는 범프들, 기둥들, 또는 다른 적합한 구조체들과 같은 다이 상호접속 구조체들(108)을 경유하여 패키지 기판(116)의 표면에 부착될 수 있다.
다이(106)는 반도체 재료로 만들어지는 개별 칩을 나타낼 수 있고, 일부 실시예들에서 프로세서, 메모리, 또는 ASIC일 수 있거나, 이를 포함할 수 있거나, 또는 그 일부일 수 있다. 일부 실시예들에서, 예를 들어, 성형 복합물 또는 언더필 재료(도시되지 않음)과 같은 전기 절연성 재료가 다이(106) 및/또는 상호접속 구조체들(108)의 일부를 부분적으로 캡슐화할 수 있다. 다이 상호접속 구조체들(108)은 다이(106)와 패키지 기판(116) 사이에 전기적 신호들을 라우팅하도록 구성될 수 있다.
패키지 기판(116)은 전기적 신호들을 다이(106)에 또는 그로부터 라우팅하도록 구성되는 전기적인 라우팅 피처들을 포함할 수 있다. 전기적 라우팅 피처들은, 예를 들어, 패키지 기판(116)의 하나 이상의 표면들 상에 배치되는 트레이스들 및/또는, 예를 들어, 트렌치들, 비아들, 또는 패키지 기판(116)을 통하여 전기적 신호들을 라우팅하기 위한 다른 상호접속 구조체들과 같은 내부 라우팅 피처들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 패키지 기판(116)은 다이 상호접속 구조체들(108)을 수용하도록 그리고 다이(106)와 패키지 기판(116) 사이에 전기적 신호들을 라우팅하도록 구성되는 (다이 본딩 패드들(110))과 같은 전기적 라우팅 피처들을 포함할 수 있다. 일부 실시예들에서, 패키지 기판(116)은, 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은 코어 및/또는 빌드 업 층들을 갖는 에폭시 기반 라미네이트 기판이다.
회로 보드(124)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 PCB(printed circuit board)일 수 있다. 예를 들어, 회로 보드(124)는, 예를 들어, 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그 재료를 사용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기적 절연 층들을 포함할 수 있다. 구조체들(도시되지 않음), 예를 들어, 비아들은 회로 보드(124)를 통해 다이(106)의 전기적 신호들을 라우팅하기 위해 전기적 절연 층들을 관통하여 형성될 수 있다. 회로 보드(124)는 다른 실시예들에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(124)는 마더보드(예를 들어, 도 10의 마더보드(1002)이다.
예를 들어, 솔더 볼들(120) 또는 LGA(land-grid array) 구조체들과 같은 패키지 레벨 상호접속들은 패키지 기판(116) 상의 하나 이상의 랜드들(이하, "랜드들(118)") 및 회로 보드(124) 상의 하나 이상의 패드들(122)에 연결되어, 패키지 기판(116)과 회로 보드(124) 사이에 전기적 신호들을 추가로 라우팅하도록 구성되는 대응 솔더 조인트들(solder joints)을 형성할 수 있다. 패키지 기판(116)을 회로 보드(124)와 물리적으로 및/또는 전기적으로 연결하기에 적합한 다른 기술들이 다른 실시예들에서 사용될 수 있다.
도 2는 본 개시내용의 다양한 실시예들에 따라, 그 상에 배치되는 2개의 버퍼 구조체들(200a 및 200b)을 갖는 반도체 기판(202)의 사시도이다. 실시예들에서, 각각의 버퍼 구조체는 반도체 기판 위에 배치되는 중앙 부재(204a 및 204b)를 포함할 수 있다. 각각의 버퍼 구조체는, 중앙 부재에 인접하여, 반도체 기판 위에 배치되고 중앙 부재로부터 멀어지는 측방향 방향으로 연장되는 하부 측방향 부재(206a 및 206b)를 또한 포함할 수 있다. 또한, 각각의 버퍼 구조체는, 중앙 부재 위에 배치되고, 하부 측방향 부재보다 중앙 부재로부터 대향 방향으로 중앙 부재로부터 측방향으로 연장되는 상부 측방향 부재(208a 및 208b)를 포함할 수 있다. 이러한 버퍼 구조체는 이하 도 3 및 도 4를 참조하여 설명되는 프로세스를 통해 형성될 수 있다.
도시되는 바와 같이, 버퍼 구조체들(200a 및 200b)은 스태거형 배열로 위치지정될 수 있다. 이러한 스태거형 배열은 중첩 영역(210)에 의해 도시되며, 여기서 버퍼 구조체(200a)의 상부 측방향 부재(208a)와 버퍼 구조체(200b)의 하부 측방향 부재(206b)는 반도체 기판(202)의 표면으로부터 수직으로 연장되는 동일한 평면에서 서로 중첩된다. 또한 도시되는 바와 같이, 버퍼 구조체(200a)의 중앙 부재(204a) 및 버퍼 구조체(200b)의 하부 측방향 부재(206b)는 트렌치(212)를 형성할 수 있으며, 이로부터, 도 1을 참조하여 위에 논의된 바와 같은 III족 질화물 재료 또는 II-VI 우르차이트 재료가, 도 1의 III족 질화물 층(128)과 같은 III족 질화물 층을 형성하도록 성장될 수 있다.
도 3은 본 개시내용의 다양한 실시예들에 따른 IC(integrated circuit) 다이 제조 프로세스(300)의 예시적인 흐름도이다. 도 4는, 다양한 실시예들에 따라, IC 다이 제조 프로세스(300)에서의 단계들을 도시하는 선택된 작업들의 단면도들을 제공한다. 결과적으로, 도 3 및 도 4는 서로 관련하여 설명될 것이다. 이러한 설명을 돕기 위해, 도 3에서 수행되는 작업들은 도 4에서의 작업마다 이동하는 화살표들 상에 참조된다. 프로세스(300)는 반도체 기판(402)이 제공될 수 있는 블록 302에서 시작될 수 있다. 이러한 반도체 기판은, 오절단(miscut)이 없이 또는 0.5도 내지 8도 범위의 오절단으로, 100 평면, 111 평면, 또는 110 평면을 따라 절단되는 실리콘 웨이퍼와 같은, 실리콘을 포함하는 임의의 적합한 재료를 포함할 수 있다. 블록 304에서 중앙 부재들(404a 및 404b)이 형성될 수 있다. 중앙 부재들(404a 및 404b)은 알루미늄 산화물(Al2O3), 실리콘 이산화물(SiO2), 하프늄 산화물(HfO2), 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 실리콘 산화물(AlSiOx), SiON, 실리콘 탄질화물(SiCN), 티타늄 이산화물(TiO2) 등과 같은 임의의 적합한 산화물을 포함할 수 있다. 중앙 부재들(404a 및 404b)은 이에 제한되는 것은 아니지만 포토 리소그래피 프로세스를 포함하는 임의의 종래의 프로세스를 통해 형성될 수 있다. 블록 306에서, 하부 측방향 부재들(406a 및 406b)이 반도체 기판(402) 상에 형성될 수 있다. 하부 측방향 부재들(406a 및 406b)은 위에 언급된 예들과 같은 임의의 적합한 산화물을 포함할 수 있다. 실시예들에서, 하부 측방향 부재들(406a 및 406b)은 중앙 부재들(404a 및 404b)을 형성하는데 사용되는 것과 동일한 재료일 수 있거나 상이한 재료일 수 있다. 예를 들어, 중앙 부재들(404a 및 404b)은 Al2O3를 포함할 수 있고, 한편 하부 측방향 부재들(406a 및 406b)은 SiO2를 포함할 수 있다. 중앙 부재들(404a 및 404b)에서와 같이, 하부 측방향 부재들(406a 및 406b)은 이에 제한되는 것은 아니지만 포토 리소그래피 프로세스를 포함하는 임의의 종래의 프로세스를 통해 또한 형성될 수 있다.
블록(308)에서는, 중앙 부재들(404a 및 404b) 및 하부 측방향 부재들(406a 및 406b)을 포함하는 부분적으로 형성된 버퍼 구조체들을 캡슐화하도록 희생 층(408)이 형성될 수 있다. 이러한 희생 층은, 예를 들어, 습식 에칭 프로세스를 통해 선택적으로 제거될 수 있는 임의의 재료를 포함할 수 있다. 이러한 재료는, 이에 제한되는 것은 아니지만, 실리콘 질화물(SiN), 비스벤조시클로부탄(BCB), 수소 실세스퀴옥산(HSQ), 루테늄(Ru), 티타늄 질화물(TiN) 등을 포함할 수 있다. 블록 310에서 중앙 부재들(404a 및 404b) 위로 연장되는 희생 층(408)의 일부가 (예를 들어, 폴리싱 프로세스에서) 제거되어 중앙 부재들(404a 및 404b)의 상부 표면들을 노출시킬 수 있다.
블록 312에서, 상부 측방향 부재들(410a 및 410b)이 희생 층(408)의 표면 및 중앙 부재들(404a 및 404b)의 노출된 상부 표면들 상에 형성될 수 있다. 상부 측방향 부재들(410a 및 410b)은 알루미늄 산화물(Al2O3) 또는 실리콘 이산화물(SiO2)과 같은 임의의 적합한 산화물을 포함할 수 있으며, 중앙 부재들(404a 및 404b)을 형성하는데 이용되는 것과 동일한 재료일 수 있거나 또는 상이한 재료일 수 있다. 중앙 부재들(404a 및 404b) 및 하부 측방향 부재들(406a 및 406b)과 마찬가지로, 상부 측방향 부재들은 이에 제한되는 것은 아니지만 포토 리소그래피 프로세스를 포함하는 임의의 종래의 프로세스를 통해 형성될 수 있다.
블록(314)에서, 희생 층(408)이 선택적으로 제거될 수 있다. 이러한 선택적인 제거는, 예를 들어, 위에 설명된 프로세스를 통해 형성되는 버퍼 구조체들을 방해하지 않으면서 희생 층을 제거하도록 설계되는 습식 에칭 프로세스를 통해 달성될 수 있다. 이러한 습식 에칭 프로세스는, 예를 들어, 뜨거운 인산 배쓰(hot phosphoric acid bath)를 이용하는 것을 포함할 수 있다. 희생 층(408)이 제거되면, 블록 316에서, 도 7의 클래딩 층(702)과 같은 클래딩 층이 버퍼 구조체들(412a 및 412b)의 표면들 및 반도체 기판의 임의의 노출된 표면들을 가로질러 선택적으로 퇴적될 수 있다. 이러한 클래딩 층은 알루미늄 질화물(AlN), 붕소 질화물(BN), 또는 티타늄 질화물(TiN)을 포함할 수 있으며, 화학 기상 퇴적, 원자 층 퇴적, 분자 빔 에피 택시, 또는 스퍼터링 프로세스에 의해 퇴적될 수 있다. 블록 318에서, III족 질화물 또는 II-VI 우르차이트 층의 층이 도 1 및 도 5 내지 도 8에 도시되는 것과 같이 형성될 수 있다. 이러한 층은, 예를 들어, 갈륨 질화물(GaN), 또는 임의의 다른 III족 질화물 재료들, 또는 임의의 II-VI 우르차이트 재료들을 포함할 수 있으며, 예를 들어, LEO 프로세스와 같은 임의의 종래의 프로세스를 통해 형성될 수 있다.
도 5 및 도 6은, 본 개시내용의 다양한 실시예들에 따라, 도 3의 IC 다이 제조 프로세스(300)의 작업(318)을 도시한다. 도 5는 결함들(예를 들어, 결함들(504))이 상부 측방향 부재들(410a 및 410b)에 의해 종결될 때까지 수직으로 전파되는 것이 허용되는 실시예를 도시한다. 위에 논의된 바와 같이, 이러한 결함들은 III족 질화물 재료(502)와 반도체 기판(402) 사이의 격자 부정합으로부터 야기될 수 있다. 다른 실시예들에서, II-VI 우르차이트 재료가 III족 질화물 재료(502) 대신에 이용될 수 있지만; 단순화를 위해, 이러한 논의는 단지 III족 질화물 재료를 참조할 것이다. 도시되는 바와 같이, 이러한 실시예들은 수직 측벽 평면들을 초래하도록, 예를 들어, 에피택셜 성장 프로세스의 조건들을 조정하는 것으로부터 야기될 수 있다. 이러한 조건들은 이하 상세히 논의된다. 도해 500은 수직 측벽들을 갖는 III족 질화물 재료의 성장의 스냅샷을 도시한다. 도해 506은 추가적인 성장의 결과를 도시하고, 상부 측방향 부재들(410a 및 410b)이 실질적으로 결함이 없는 III족 질화물 재료의 부분들을 갖는 서브 층(508)을 초래하는 결과적 결함들을 어떻게 종결시키는지 보여준다. 일부 실시예들에서, 에칭 스톱/폴리시 스톱 프로세스는 서브 층(508)을 박리하는데 이용될 수 있고, 이는 III족 질화물 층에 층 전사 적용들을 위해 결함이 감소된 III족 질화물의 부분들을 제공할 수 있다. 이러한 실시예는 본 명세서의 다른 곳에서 논의되는 접합부들을 통해 검출될 수 있다. 위에 논의된 바와 같이, 이러한 접합부들은, 예를 들어, TEM에 의해 검출될 수 있다.
한편, 도 6은 일부 결함들(예를 들어, 결함들(604))이 굴곡되어 중앙 부재들(404a 및 404b)에 의해 종결될 때까지 결함들 중 일부가 수평으로 전파되게 하는 실시예를 도시한다. 위에 논의된 바와 같이, 이러한 결함들은 III족 질화물 재료(602)와 반도체 기판(402) 사이의 격자 부정합으로부터 야기될 수 있다. 도시되는 바와 같이, 이러한 실시예들은 경사진 측벽 양상들을 초래하도록, 예를 들어, 에피택셜 성장 프로세스의 조건들을 조정하는 것으로부터 야기될 수 있다. 이러한 조건들은 이하 보다 상세히 설명된다. 도해 600은 경사진 측벽 양상들을 갖는 III족 질화물 재료의 성장의 스냅샷을 도시한다. 도해 606은 추가적인 성장의 결과를 도시하고, 상부 측방향 부재들(410a 및 410b)이 수직 평탄부에 남아있는 임의의 결함들을 어떻게 종결시키는지, 한편 굴곡되어 수평으로 전파된 결합들을 중앙 부재들(404a 및 404b)이 어떻게 종결시키는지- 그 결과 실질적으로 결함이 없는 III족 질화물 재료의 부분들을 갖는 서브 층(608)을 초래함 - 보여준다. 일부 실시예들에서, 에칭 스톱/폴리시 스톱 프로세스는 서브 층(608)을 박리하는데 이용될 수 있고, 이는 III족 질화물 층에 층 전사 적용들을 위해 결함이 감소된 III족 질화물의 부분들을 제공할 수 있다. 이러한 실시예는 본 명세서의 다른 곳에서 논의되는 접합부들을 통해 검출될 수 있다. 위에 논의된 바와 같이, 이러한 접합부들은, 예를 들어, TEM에 의해 검출될 수 있다.
압력, 온도, 및 V/III 가스 혼합비는 성장의 형상(예를 들어, 측벽들이 수직인지 또는 경사인지)에 기여할 수 있는 성장 프로세스의 모든 조건들이다. 낮은 성장 압력은 수직 측벽 평면들의 성장을 촉진할 수 있고, 반면 높은 성장 압력은 경사진 측벽 평면들을 촉진할 수 있다. 예를 들어, GaN 성장에서의 압력 조건들은 30 내지 350 Torr 범위일 수 있다. 온도 또한 위에 설명된 경사진 측벽 양상들을 촉진하도록 제어될 수 있다. 높은 성장 온도는 수직 측벽 평면들의 성장을 촉진할 수 있고, 반면 낮은 성장 온도는 경사진 측벽 양상들을 촉진할 수 있다. 예를 들어, GaN 성장에서의 온도 조건들은 900 내지 1150℃ 범위일 수 있다. 또한, V족/III족 전구체 가스 혼합비 또한 위에 설명된 경사진 측벽 양상들을 촉진하도록 제어될 수 있다. 낮은 V/III 비율은 수직 측벽 평면들을 촉진할 수 있고, 반면 높은 V/III 비율은 경사진 측벽 양상들의 형성을 촉진할 수 있다. 예를 들어, V족 전구체가 NH3이고, III족 전구체가 TMG(tri-methyl-gallium)인 GaN 실시예들에 대해, V/III 비율은 100 내지 5000의 범위에 있을 수 있다. 이러한 지침에 따라, 통상의 기술자는 다양한 구조체들 및 디바이스들을 제조하기 위해 본 명세서에 설명되는 방법들 중 임의의 것에서 추가로 이용될 수 있는 적합한 LEO 프로세스 공간을 결정할 수 있다.
도 7은, 본 개시내용에 따라, IC 다이 어셈블리의 다양한 실시예들(700, 706 및 710)을 도시한다. 실시예 700은 도 3의 블록 316을 참조하여 위에 논의된 것과 같은 클래딩 층(702)이 복수의 버퍼 구조체들과 III족 질화물 층(704) 사이뿐만 아니라 반도체 기판과 III족 질화물 층(704) 사이에 배치될 수 있는 예시적인 실시예를 도시한다. 위에 언급된 바와 같이, II-VI 우르차이트 재료의 층이, 일부 실시예들에서, III족 질화물 층(704) 대신에 이용될 수 있지만; 단순화를 위해, 이러한 논의는 단지 III족 질화물을 참조할 것이다. 클래딩 층(702)은, 일부 실시예들에서, AlN, BN 또는 TiN을 포함할 수 있으며, 화학 기상 퇴적, 원자 층 퇴적, 분자 빔 에피 택시, 또는 스퍼터링 프로세스에 의해 퇴적될 수 있다. 일부 실시예들에서, 클래딩 층(702)의 두께는 3nm(nanometers) 내지 100nm의 범위일 수 있지만, 예상되는 적용에 따라 다른 두께가 이용될 수 있다. 클래딩 층(702)은 반도체 기판(402) 상에 이물의 핵 형성을 허용할 수 있다. 예를 들어, AlN 클래딩 층은 반도체 기판(402)과 III족 질화물 원자들의 혼합을 방지할 수 있다. 예를 들어, 고온에서, Ga 원자들과 Si 원자들은 서로 반응할 수 있고, 이는 GaN의 에피택셜 성장을 방지할 수 있다.
실시예 706은 다양한 실시예들에서 이용될 수 있는 대안적인 버퍼 구조체를 도시한다. 오버행(708)에 의해 도시되는 바와 같이, 이러한 버퍼 구조체에서, 상부 측방향 부재들(410a 및 410b)은 하부 측방향 부재들(406a 및 406b)과 동일한 방향으로 중앙 부재들(404a 및 404b)로부터 멀리 측방향으로 연장될 수 있다. 이러한 상부 측방향 부재는 도 3을 참조하여 위에 논의된 바와 같이 형성될 수 있다.
실시예 710은 본 명세서의 다른 곳에서 논의되는 접합부들의 형성 이전에 III족 질화물 층(704)의 형성이 정지된 실시예를 도시한다. 이러한 실시예에서, III족 질화물 층(704)의 상단 표면의 c-평면으로도 알려진 수평 평면은 높은 전하 밀도를 가질 수 있고, 한편 측벽들(예를 들어, 측벽(712))은 더 낮은 전하 밀도를 가질 수 있다. 버퍼 구조체들 위에 배치되는 III족 질화물 재료의, 박스(714)에 의해 강조되는, 실질적으로 사다리꼴형인 구조체는, 일부 실시예들에서, 매우 낮은 결함 밀도를 갖거나 실질적으로 결함이 없을 수 있다. 일부 실시예들에서, 3차원 디바이스 구조체는 이러한 실질적으로 사다리꼴형인 구조체들 상에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 트랜지스터는 이러한 실질적으로 사다리꼴형인 구조체 상에 형성될 수 있다. 이러한 실시예들에서, 이하 논의되는 도 8의 2DEG 층(814)과 같은, 2DEG(two-dimensional electron gas) 유도 층이 III족 질화물 층(704)의 표면 상에 배치될 수 있다. 다음으로 트랜지스터의 소스 및 드레인 컨택트들이 실질적으로 사다리꼴형인 구조체의 대향 단부들 상의 보이드들 내에 형성될 수 있고, 게이트가 중앙에 형성될 수 있다.
본 명세서에서 논의되는 실시예들 중 임의의 것이 다양한 조합들로 형성될 수 있다는 점이 이해될 것이다. 예를 들어, 실시예 700에 도시되는 버퍼 구조체는 본 명세서에 논의되는 임의의 다른 버퍼 구조체 대신에 이용될 수 있다. 위에서 논의된 클래딩 층(702)은 위에서 논의된 실시예 710을 포함하여 본 명세서에 논의되는 실시예들 중 임의의 것에서 또한 이용될 수 있다.
도 8은, 본 개시내용의 다양한 실시예들에 따라, 그 상에 형성되는 결함 밀도가 감소된 III족 질화물 층(808)을 포함하는 예시적인 IC(integrated circuit) 다이(800)의 횡단면도를 개략적으로 도시한다. 실시예들에서, 다이(800)는 반도체 기판(802)을 포함할 수 있다. 반도체 기판(802)은 임의의 적합한 재료(예를 들어, 실리콘)를 포함할 수 있다. 다이(800)는, 반도체 기판 위에 배치되는, III족 질화물(예를 들어, 갈륨 질화물(GaN)) 층(808), 또는 II-VI 우르차이트 재료 층, 및 III족 질화물 층(808) 내에 적어도 부분적으로 매립되는 복수의 버퍼 구조체들(806a 내지 806d)을 또한 포함할 수 있다. 실시예들에서, 복수의 버퍼 구조체들 각각은 본 명세서의 다른 곳에서 논의되는 바와 같이 중앙 부재, 하부 측방향 부재, 및 상부 측방향 부재를 포함할 수 있다.
도시되고 본 명세서의 다른 곳에서 논의되는 바와 같이, 복수의 버퍼 구조체들(806a 내지 806d)은 스태거형 배열로 위치지정될 수 있다. 일부 실시예들에서, III족 질화물 층(808)은, 예를 들어, 인접 버퍼 구조체들에 의해 생성되는 트렌치들로부터 LEO(lateral epitaxial overgrowth)를 통해 성장될 수 있다. 이러한 성장은 트렌치들로부터 유래하는 결함들(예를 들어, 결함들(810))을 초래할 수 있다. 이러한 결함들은, 예를 들어, 반도체 기판(802)의 반도체 재료의 결정 구조와 III족 질화물 층(808)의 III족 질화물 재료의 것 사이의 격자 부정합에 의해 야기될 수 있는 III족 질화물 층(808)의 스레딩 전위들 포함할 수 있다.
실시예들에서, 버퍼 구조체들(806a 내지 806d)은 위에 논의된 결함들을 종결시키는데 이용될 수 있다. 결함들을 종결시키는데 버퍼 구조체들을 이용함으로써, 복수의 버퍼 구조체들(806a 내지 806d) 위에 배치되는 III족 질화물 층의 서브 층은 복수의 버퍼 구조체들(806a 내지 806d)의 인접 버퍼 구조체들 사이에 배치되는 III족 질화물 층(808)의 것보다 실질적으로 더 적은 결함들을 가질 수 있는 III족 질화물 재료의 부분들을 포함할 수 있다. 일부 실시예들에서, 서브 층의 이러한 부분들은 실질적으로 결함이 없을 수 있다. 서브 층의 이러한 부분들은 실질적으로 결함이 없을 수 있는 한편, 서브 층은 복수의 버퍼 구조체들로부터 수직으로 연장되는 점선들로 도시되는 접합부들(812a 내지 812d)을 또한 포함할 수 있다. 이러한 접합부들은 이러한 트렌치들 중 하나로부터 유래하는 III족 질화물 재료와 인접 트렌치로부터 유래하는 III족 질화물 재료 사이의 인터페이스에 의해 야기될 수 있다. 이러한 접합부는 결함들의 라인에 의해 표시될 수 있으며, 예를 들어, TEM(transmission electron microscopy)과 같은, 임의의 종래의 메커니즘을 통해 검출될 수 있다. 도시되는 바와 같이, 이러한 접합부들은, 일부 실시예들에서, III족 질화물 층(808) 상의 트랜지스터들의 형성에 사용될 수 있다. 예를 들어, 도시되는 바와 같이, 트랜지스터의 소스(816)가 접합부(812a) 상에 배치될 수 있고, 한편, 트랜지스터의 드레인(820)이 접합부(812b) 상에 배치될 수 있다. 이러한 실시예들에서, 트랜지스터의 게이트(818)는 실질적으로 결함이 없을 수 있는 서브 층의 부분과 또한 일치할 수 있는 트랜지스터의 소스와 드레인 사이의 서브 층의 부분 상에 배치될 수 있다. 일부 실시예들에서, 2DEG(two-dimensional electron gas) 유도 층(814)이 III족 질화물 층(808)의 표면 상에 배치될 수 있다. 이러한 2DEG 유도 층은 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 알루미늄 질화물(AlN), 또는 임의의 다른 적합한 재료일 수 있다. 다이(800)는 CMOS(complementary metal-oxide-semiconductor) 디바이스(804)를 또한 포함할 수 있다. CMOS 디바이스(804)는 임의의 실시예들을 포함할 수 있고, 산화물 층(822) 상에 형성될 수 있다. 실시예들에서, 다이(800)는 SoC(system-on-chip)일 수 있고, 위에 논의된 트랜지스터는 시스템-온-칩에 대한 전력 관리 IC의 일부일 수 있거나, 또는 휴대 전화에서 이용되는 것과 같은 SoC의 RF(radio frequency) 전력 증폭기의 일부일 수 있다.
도 9는 다양한 실시예들의 예시적인 치수들을 도시한다. 도시되는 바와 같이, 실시예들에서, 하부 측방향 부재의 두께, H2는, 20nm 내지 100nm의 범위일 수 있고, 폭, W2는, 100nm 내지 1마이크로미터(㎛)의 범위일 수 있다. 트렌치의 폭 T1은 20nm 내지 1㎛의 범위일 수 있다. 중앙 부재의 폭, W1은, 100nm 내지 5㎛의 범위일 수 있다. 중앙 부재의 높이, H1은, III족 질화물이 경사진 측벽 양상들을 갖도록 성장되는지 또는 수직 측벽 평면들을 갖도록 성장되는지에 의존할 수 있다. 실시예들에서, 수직 측벽 평면들을 이용하면, H1은 방정식
Figure pct00001
으로 표현될 수 있거나, 위에 주어진 H2에 대한 예시적인 범위에 기초하여 70nm 내지 150nm의 범위일 수 있다. 경사진 측벽 양상들을 이용하여 결함들을 수평면 내로 구부리는 실시예들에서, H1은 방정식
Figure pct00002
에 의해 결정될 수 있다. 마지막으로, 상부 측방향 부재들 사이의 폭, T2는, 방정식
Figure pct00003
로 정의될 수 있으며, 여기서 D는 하나의 버퍼 구조체의 상부 측방향 부재와 인접 버퍼 구조체의 하부 측방향 부재 사이의 중첩이다. 설명된 피처들은 다른 실시예들에서 다른 적합한 치수들을 가질 수 있다.
본 명세서 전체에 걸쳐 언급되는 바와 같이, 일부 실시예들에서, III족 질화물 재료는 II-VI 우르차이트 재료로 대체될 수 있다. 결과적으로, 본 명세서에서 언급되는 III족 질화물 재료, 또는 층의 사용의 임의의 경우들은 III족 질화물 재료, 또는 층이 II-VI 우르차이트 재료, 또는 층으로 대체되는 실시예들을 또한 포함할 수 있다.
본 개시내용의 실시예들은 원하는 대로 구성하기에 적합한 임의의 하드웨어 및/또는 소프트웨어를 사용하여 시스템 내에 구현될 수 있다. 도 10은, 도 1 내지 도 8에 의해 도시되는 것과 같이, 본 명세서에서 설명되는 바와 같은 IC 다이를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다. 컴퓨팅 디바이스(1000)는 마더보드(1002)와 같은 보드를 수용할 수 있다. 마더보드(1002)는, 이에 제한되는 것은 아니지만 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1004)는 마더보드(1002)에 물리적으로 그리고 전기적으로 연결될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)이 또한 마더보드(1002)에 물리적으로 그리고 전기적으로 연결될 수 있다. 추가적인 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있다.
애플리케이션들에 따라, 컴퓨팅 디바이스(1000)는 마더보드(1002)에 물리적으로 그리고 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM(dynamic random access memory)), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거(Geiger) 계수기, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있다.
통신 칩(1006)은, 컴퓨팅 디바이스(1000)로의 및 컴퓨팅 디바이스(1000)로부터의 데이터의 전달을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 어떠한 배선도 포함하지 않는다는 것을 의미하는 것은 아니지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(1006)은, 이에 제한되는 것은 아니지만, Wi-Fi를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 수정판), 임의의 수정판들, 업데이트들, 및/또는 개정판들과 함께 LTE(Long-Term Evolution) 프로젝트(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등)을 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(broadband wireless access) 네트워크들은 Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크들이라고 일반적으로 지칭되고, 이는 IEEE 802.16 표준들에 대한 적합성 및 상호운용성 테스트들을 통과한 제품들에 대한 인증 마크이다. 통신 칩(1006)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1006)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1006)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그의 파생물들 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1006)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(1000)는 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 더 장거리의 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 패키지 기판(예를 들어, 도 1의 패키지 기판(116))을 포함할 수 있는 IC 어셈블리 내에 통합되는 IC 다이(예를 들어, 도 1의 IC 다이(106))일 수 있다. 예를 들어, 도 1의 회로 보드(124)가 마더보드(1002)일 수 있고 프로세서(1004)는 IC 다이(106)일 수 있다. 프로세서(1004) 및 마더보드(1002)는 본 명세서에 설명되는 바와 같은 패키지 레벨 상호접속들을 사용하여 함께 연결될 수 있다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 패키지 기판(예를 들어, 도 1의 패키지 기판(116))을 포함할 수 있는 IC 어셈블리 내에 통합되는 IC 다이(예를 들어, IC 다이(106))일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(1000) 내에 수용되는 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 IC 어셈블리 내에 통합되는 IC 다이(예를 들어, IC 다이(106))일 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(1000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시내용은 다수의 예들을 설명한다. 예 1은 IC(integrated circuit) 다이를 포함할 수 있으며, 이는, 반도체 기판; 반도체 기판 위에 배치되는 III족 질화물 또는 II-VI 우르차이트 층; 및 III족 질화물 또는 II-VI 우르차이트 층 내에 적어도 부분적으로 매립되는 복수의 버퍼 구조체들을 포함하고, 복수의 버퍼 구조체들의 각각의 버퍼 구조체는, 반도체 기판 위에 배치되는 중앙 부재; 중앙 부재에 인접하여 반도체 기판 위에 배치되고 중앙 부재로부터 멀어지는 제1 방향으로 연장되는 하부 측방향 부재; 및 중앙 부재 위에 배치되고 중앙 부재로부터, 제1 방향에 대향하는, 적어도 제2 방향으로 측방향으로 연장되는 상부 측방향 부재를 포함한다.
예 2는 예 1의 대상을 포함할 수 있으며, 복수의 버퍼 구조체들은 III족 질화물 또는 II-VI 우르차이트 층의 결함들을 종결시키도록 스태거형 배열로 위치지정된다.
예 3은 예 1 또는 예 2 중 어느 하나의 대상을 포함할 수 있으며, 복수의 버퍼 구조체들은 제2 버퍼 구조체에 인접하여 배치되는 제1 버퍼 구조체를 포함하며, 제1 버퍼 구조체의 상부 측방향 부재 및 제2 버퍼 구조체의 하부 측방향 부재는 반도체 기판의 표면으로부터 수직으로 연장되는 동일 평면에서 서로 중첩되며, 제1 버퍼 구조체의 중앙 부재 및 제2 버퍼 구조체의 하부 측방향 부재는 III족 질화물 또는 II-VI 우르차이트 층의 III족 질화물 또는 II-VI 우르차이트 재료가 배치되는 트렌치를 형성한다.
예 4는 예 1 내지 예 3 중 어느 하나의 대상을 포함할 수 있으며, 복수의 버퍼 구조체들 위에 배치되는 III족 질화물 또는 II-VI 우르차이트 층의 서브 층은 복수의 버퍼 구조체들의 인접 버퍼 구조체들 사이에 배치되는 III족 질화물 또는 II-VI 우르차이트 층의 것보다 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들을 포함한다.
예 5는 예 4의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 재료의 부분들은 실질적으로 결함이 없다.
예 6은 예 4의 대상을 포함할 수 있으며, 서브 층은, III족 질화물 또는 II-VI 우르차이트 층의 제1 III족 질화물 또는 II-VI 우르차이트 재료가 제1 버퍼 구조체와 제2 버퍼 구조체 사이로부터 유래하고, 제2 III족 질화물 또는 II-VI 우르차이트 재료가 제2 버퍼 구조체와 제3 버퍼 구조체 인터페이스 사이로부터 유래하는 접합부를 포함한다.
예 7은 예 6의 대상을 포함할 수 있으며, 접합부는 제2 버퍼 구조체 위에 배치되는 결함들의 라인에 의해 표시된다.
예 8은 예 6 또는 예 7 중 어느 하나의 대상을 포함할 수 있으며, 접합부는 제1 접합부이고, 서브 층은 제3 버퍼 구조체 위에 배치되는 제2 접합부를 더 포함하며, 트랜지스터의 소스가 제1 접합부에 배치되고, 트랜지스터의 드레인이 제2 접합부에 배치되며, 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들 중 하나 상에서, 트랜지스터의 게이트가 제1 및 제2 접합부 사이에 배치된다.
예 9는 예 1 내지 예 8 중 어느 하나의 대상을 포함할 수 있으며, 반도체 기판의 표면 상에 배치되는 반도체 CMOS(complementary metal-oxide-semiconductor) 디바이스를 더 포함한다.
예 10은 예 1 내지 예 9 중 어느 하나의 대상을 포함할 수 있으며, 복수의 버퍼 구조체들 각각의 중앙 부재는 각각의 버퍼 구조체의 상부 또는 하부 측방향 부재들과 상이한 산화물 재료로 구성된다.
예 11은 예 1 내지 예 10 중 어느 하나의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 층과 복수의 버퍼 구조체들 사이에 배치되는 클래딩 층을 더 포함한다.
예 12는 예 11의 대상을 포함할 수 있으며, 클래딩 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 붕소 질화물(BN), 또는 티타늄 질화물(TiN)을 포함한다.
예 13은 예 1 내지 예 12 중 어느 하나의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 카드뮴 셀렌화물(CdSe), 카드뮴 황화물(CdS), 카드뮴 텔루르화물(CdTe), 아연 산화물(ZnO), 아연 셀렌화물(ZnSe), 아연 황화물(ZnS), 또는 아연 텔루르화물(ZnTe)을 포함하고, 반도체 기판은 실리콘(Si)을 포함한다.
예 14는 예 1 내지 예 13 중 어느 하나의 대상을 포함할 수 있으며, 결함들은 III족 질화물 또는 II-VI 우르차이트 층의 스레딩 전위들(threading dislocations)을 포함한다.
예 15는 IC(integrated circuit) 다이 어셈블리를 형성하는 방법을 포함할 수 있으며, 이는, 반도체 기판을 제공하는 단계; 스태거형 배열로 복수의 버퍼 구조체들을 형성하는 단계- 복수의 버퍼 구조체들의 각각의 버퍼 구조체를 형성하는 단계는, 반도체 기판 위에 중앙 부재를 형성하는 단계; 중앙 부재에 인접하여 반도체 기판 위에 중앙 부재로부터 멀어지는 제1 방향으로 연장되는 하부 측방향 부재를 형성하는 단계; 및 중앙 부재 위에, 중앙 부재로부터, 제1 방향에 대향하는, 적어도 제2 방향으로 측방향으로 연장되는 상부 측방향 부재를 형성하는 단계를 포함함 -; 및 복수의 버퍼 구조체들을 적어도 부분적으로 캡슐화하는 III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계를 포함한다.
예 16은 예 15의 대상을 포함할 수 있으며, 복수의 버퍼 구조체들은 III족 질화물 또는 II-VI 우르차이트 층의 결함들을 종결시킨다.
예 17은 예 15 또는 예 16 중 어느 하나의 대상을 포함할 수 있으며, 상부 측방향 부재를 형성하는 단계는 중앙 부재 및 하부 측방향 부재를 희생 층 내에 캡슐화하는 단계, 상부 측방향 부재를 희생 층의 표면 상에 형성하는 단계, 및 희생 층을 선택적으로 제거하는 단계를 더 포함한다.
예 18은 예 15 내지 예 17 중 어느 하나의 대상을 포함할 수 있으며, 중앙 부재, 하부 측방향 부재, 및 상부 측방향 부재를 형성하는 단계는 중앙 부재, 하부 측방향 부재, 및 상부 측방향 부재 각각에 대한 포토 리소그래피 프로세스를 수행하는 단계를 포함한다.
예 19는 예 15 내지 예 18 중 어느 하나의 대상을 포함할 수 있으며, 스태거형 배열로 복수의 버퍼 구조체들을 형성하는 단계는 서로 인접하는 제1 버퍼 구조체 및 제2 버퍼 구조체를 형성하는 단계를 포함하며, 제1 버퍼 구조체의 상부 측방향 부재 및 제2 버퍼 구조체의 하부 측방향 부재는 반도체 기판의 표면으로부터 수직으로 연장되는 동일 평면에서 서로 중첩되며, 제1 버퍼 구조체의 중앙 부재 및 제2 버퍼 구조체의 하부 측방향 부재는 트렌치를 형성한다.
예 20은 예 19의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계는 트렌치로부터 유래하는 LEO(lateral epitaxial overgrowth) 프로세스를 통해 적어도 부분적으로 달성된다.
예 21은 예 15 내지 예 20 중 어느 하나의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계는 복수의 버퍼 구조체들의 인접 버퍼 구조체들 사이에 형성되는 III족 질화물 또는 II-VI 우르차이트 층의 것보다 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들을 포함하는 III족 질화물 또는 II-VI 우르차이트 층의 서브 층을 복수의 버퍼 구조체들 위에 형성하는 단계를 포함한다.
예 22는 예 21의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 재료의 부분들은 실질적으로 결함이 없다.
예 23은 예 21 또는 예 22 중 어느 하나의 대상을 포함할 수 있으며, 서브 층은, III족 질화물 또는 II-VI 우르차이트 층의 제1 III족 질화물 또는 II-VI 우르차이트 재료가 제1 버퍼 구조체와 제2 버퍼 구조체 사이로부터 유래하고, 제2 III족 질화물 또는 II-VI 우르차이트 재료가 제2 버퍼 구조체와 제3 버퍼 구조체 인터페이스 사이로부터 유래하는 접합부를 포함하며, 접합부는 제2 버퍼 구조체 위에 배치되는 결함들의 라인에 의해 표시된다.
예 24는 예 23의 대상을 포함할 수 있으며, 접합부는 제1 접합부이고, 서브 층은 제3 버퍼 구조체 위에 형성되는 제2 접합부를 더 포함하며, 이러한 방법은, 제1 접합부에 트랜지스터의 소스를 형성하는 단계; 제2 접합부에 트랜지스터의 드레인을 형성하는 단계; 및 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들 중 하나 상에 제1 접합부와 제2 접합부 사이에 트랜지스터의 게이트를 형성하는 단계를 더 포함한다.
예 25는 예 15 내지 예 24 중 어느 하나의 대상을 포함할 수 있으며, 반도체 기판의 표면 상에 반도체 CMOS(complementary metal-oxide-semiconductor) 디바이스를 형성하는 단계를 더 포함한다.
예 26은 예 15 내지 예 225 중 어느 하나의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계 이전에 복수의 버퍼 구조체들 위에 클래딩 층을 형성하는 단계를 더 포함하며, 클래딩 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 붕소 질화물(BN), 또는 티탄 질화물(TiN)을 포함한다.
예 27은 예 15 내지 예 226 중 어느 하나의 대상을 포함할 수 있으며, III족 질화물 또는 II-VI 우르차이트 층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 카드뮴 셀렌화물(CdSe), 카드뮴 황화물(CdS), 카드뮴 텔루르화물(CdTe), 아연 산화물(ZnO), 아연 셀렌화물 (ZnSe), 아연 황화물(ZnS), 또는 아연 텔루르화물(ZnTe)을 포함하고, 반도체 기판은 실리콘(Si)을 포함한다.
다양한 실시예들은, 위에서 결합 형태(conjunctive form)(및(and))로 설명되는 실시예들의 대안적인(또는(or)) 실시예들을 포함하는 위에서 설명된 실시예들의 임의의 적합한 조합을 포함할 수 있다(예를 들어, "및"은 "및/또는"일 수 있음). 또한, 일부 실시예들은, 실행될 때 위에서 설명된 실시예들 중 임의의 것의 액션들을 초래하는 명령어들이 저장되어 있는 하나 이상의 제조물들(예를 들어, 비-일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예들은 위에서 설명된 실시예들의 다양한 동작들을 수행하기에 적합한 임의의 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하여, 예시된 구현들의 위 설명은 모든 것을 망라하는 것으로 또는 개시된 정밀한 형태들로 본 개시내용의 실시예들을 제한하는 것으로 의도되는 것이 아니다. 구체적인 구현들 및 예들은 예시적인 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 통상의 기술자들이 인식할 바와 같이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 위 상세한 설명에 비추어 본 개시내용의 실시예들에 대해 이루어질 수 있다. 이하의 청구항들에서 사용되는 용어들은 본 개시내용의 다양한 실시예들을 본 명세서 및 청구항들에 개시되는 구체적인 구현들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 그 범위는 전적으로 이하의 청구항들에 의해 결정되어야 하며, 이들은 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.

Claims (25)

  1. IC(integrated circuit) 다이로서,
    반도체 기판;
    상기 반도체 기판 위에 배치되는 III족 질화물 또는 II-VI 우르차이트 층; 및
    상기 III족 질화물 또는 II-VI 우르차이트 층 내에 적어도 부분적으로 매립되는 복수의 버퍼 구조체들
    을 포함하고, 상기 복수의 버퍼 구조체들의 각각의 버퍼 구조체는,
    상기 반도체 기판 위에 배치되는 중앙 부재;
    상기 중앙 부재에 인접하여 상기 반도체 기판 위에 배치되고 상기 중앙 부재로부터 멀어지는 제1 방향으로 연장되는 하부 측방향 부재; 및
    상기 중앙 부재 위에 배치되고 상기 중앙 부재로부터, 상기 제1 방향에 대향하는, 적어도 제2 방향으로 측방향으로 연장되는 상부 측방향 부재
    를 포함하는 IC 다이.
  2. 제1항에 있어서,
    상기 복수의 버퍼 구조체들은 III족 질화물 또는 II-VI 우르차이트 층의 결함들을 종결시키도록 스태거형 배열로 위치지정되는 IC 다이.
  3. 제1항에 있어서,
    상기 복수의 버퍼 구조체들은 제2 버퍼 구조체에 인접하여 배치되는 제1 버퍼 구조체를 포함하며, 상기 제1 버퍼 구조체의 상부 측방향 부재 및 상기 제2 버퍼 구조체의 하부 측방향 부재는 상기 반도체 기판의 표면으로부터 수직으로 연장되는 동일 평면에서 서로 중첩되며, 상기 제1 버퍼 구조체의 중앙 부재 및 상기 제2 버퍼 구조체의 하부 측방향 부재는 III족 질화물 또는 II-VI 우르차이트 층의 III족 질화물 또는 II-VI 우르차이트 재료가 배치되는 트렌치를 형성하는 IC 다이.
  4. 제1항에 있어서,
    상기 복수의 버퍼 구조체들 위에 배치되는 III족 질화물 또는 II-VI 우르차이트 층의 서브 층은 상기 복수의 버퍼 구조체들의 인접 버퍼 구조체들 사이에 배치되는 III족 질화물 또는 II-VI 우르차이트 층의 것보다 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들을 포함하는 IC 다이.
  5. 제4항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 재료의 부분들은 실질적으로 결함이 없는 IC 다이.
  6. 제4항에 있어서,
    상기 서브 층은, 상기 III족 질화물 또는 II-VI 우르차이트 층의 제1 III족 질화물 또는 II-VI 우르차이트 재료가 제1 버퍼 구조체와 제2 버퍼 구조체 사이로부터 유래하고, 제2 III족 질화물 또는 II-VI 우르차이트 재료가 제2 버퍼 구조체와 제3 버퍼 구조체 인터페이스 사이로부터 유래하는 접합부를 포함하는 IC 다이.
  7. 제6항에 있어서,
    상기 접합부는 상기 제2 버퍼 구조체 위에 배치되는 결함들의 라인에 의해 표시되는 IC 다이.
  8. 제6항에 있어서,
    상기 접합부는 제1 접합부이고, 상기 서브 층은 상기 제3 버퍼 구조체 위에 배치되는 제2 접합부를 더 포함하며, 트랜지스터의 소스가 상기 제1 접합부에 배치되고, 트랜지스터의 드레인이 상기 제2 접합부에 배치되며, 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들 중 하나 상에서, 트랜지스터의 게이트가 상기 제1 및 제2 접합부 사이에 배치되는 IC 다이.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 기판의 표면 상에 배치되는 반도체 CMOS(complementary metal-oxide-semiconductor) 디바이스를 더 포함하는 IC 다이.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 복수의 버퍼 구조체들 각각의 중앙 부재는 상기 각각의 버퍼 구조체의 상부 또는 하부 측방향 부재들과 상이한 산화물 재료로 구성되는 IC 다이.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 층과 상기 복수의 버퍼 구조체들 사이에 배치되는 클래딩 층을 더 포함하는 IC 다이.
  12. 제10항에 있어서,
    상기 클래딩 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 붕소 질화물(BN), 또는 티타늄 질화물(TiN)을 포함하는 IC 다이.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 카드뮴 셀렌화물(CdSe), 카드뮴 황화물(CdS), 카드뮴 텔루르화물(CdTe), 아연 산화물(ZnO), 아연 셀렌화물(ZnSe), 아연 황화물(ZnS), 또는 아연 텔루르화물(ZnTe)을 포함하고,
    상기 반도체 기판은 실리콘(Si)을 포함하는 IC 다이.
  14. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 결함들은 III족 질화물 또는 II-VI 우르차이트 층의 스레딩 전위들(threading dislocations)을 포함하는 IC 다이.
  15. IC(integrated circuit) 다이 어셈블리를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계;
    스태거형 배열로 복수의 버퍼 구조체들을 형성하는 단계- 상기 복수의 버퍼 구조체들의 각각의 버퍼 구조체를 형성하는 단계는,
    상기 반도체 기판 위에 중앙 부재를 형성하는 단계;
    상기 중앙 부재에 인접하여 상기 반도체 기판 위에 상기 중앙 부재로부터 멀어지는 제1 방향으로 연장되는 하부 측방향 부재를 형성하는 단계; 및
    상기 중앙 부재 위에, 상기 중앙 부재로부터, 상기 제1 방향에 대향하는, 적어도 제2 방향으로 측방향으로 연장되는 상부 측방향 부재를 형성하는 단계
    를 포함함 -; 및
    상기 복수의 버퍼 구조체들을 적어도 부분적으로 캡슐화하는 III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계- 상기 복수의 버퍼 구조체들은 상기 III족 질화물 또는 II-VI 우르차이트 층의 결함들을 종결시킴 -
    를 포함하는 방법.
  16. 제15항에 있어서,
    상부 측방향 부재를 형성하는 단계는 상기 중앙 부재 및 상기 하부 측방향 부재를 희생 층 내에 캡슐화하는 단계, 상기 상부 측방향 부재를 상기 희생 층의 표면 상에 형성하는 단계, 및 상기 희생 층을 선택적으로 제거하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서,
    상기 중앙 부재, 상기 하부 측방향 부재, 및 상기 상부 측방향 부재를 형성하는 단계는 상기 중앙 부재, 상기 하부 측방향 부재, 및 상기 상부 측방향 부재 각각에 대한 포토 리소그래피 프로세스를 수행하는 단계를 포함하는 방법.
  18. 제15항에 있어서,
    상기 스태거형 배열로 상기 복수의 버퍼 구조체들을 형성하는 단계는 서로 인접하는 제1 버퍼 구조체 및 제2 버퍼 구조체를 형성하는 단계를 포함하며, 상기 제1 버퍼 구조체의 상부 측방향 부재 및 상기 제2 버퍼 구조체의 하부 측방향 부재는 상기 반도체 기판의 표면으로부터 수직으로 연장되는 동일 평면에서 서로 중첩되며, 상기 제1 버퍼 구조체의 중앙 부재 및 상기 제2 버퍼 구조체의 하부 측방향 부재는 트렌치를 형성하는 방법.
  19. 제18항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계는 상기 트렌치로부터 유래하는 LEO(lateral epitaxial overgrowth) 프로세스를 통해 적어도 부분적으로 달성되는 방법.
  20. 제15항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계는 상기 복수의 버퍼 구조체들의 인접 버퍼 구조체들 사이에 형성되는 III족 질화물 또는 II-VI 우르차이트 층의 것보다 실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들을 포함하는 III족 질화물 또는 II-VI 우르차이트 층의 서브 층을 상기 복수의 버퍼 구조체들 위에 형성하는 단계를 포함하며, 상기 III족 질화물 또는 II-VI 우르차이트 재료의 부분들은 실질적으로 결함이 없는 방법.
  21. 제19항에 있어서,
    상기 서브 층은, 상기 III족 질화물 또는 II-VI 우르차이트 층의 제1 III족 질화물 또는 II-VI 우르차이트 재료가 제1 버퍼 구조체와 제2 버퍼 구조체 사이로부터 유래하고, 제2 III족 질화물 또는 II-VI 우르차이트 재료가 제2 버퍼 구조체와 제3 버퍼 구조체 인터페이스 사이로부터 유래하는 접합부를 포함하며, 상기 접합부는 상기 제2 버퍼 구조체 위에 배치되는 결함들의 라인에 의해 표시되는 방법.
  22. 제21항에 있어서,
    상기 접합부는 제1 접합부이고, 상기 서브 층은 상기 제3 버퍼 구조체 위에 형성되는 제2 접합부를 더 포함하며, 상기 방법은,
    상기 제1 접합부에 트랜지스터의 소스를 형성하는 단계;
    상기 제2 접합부에서 상기 트랜지스터의 드레인을 형성하는 단계; 및
    실질적으로 더 적은 결함들을 갖는 III족 질화물 또는 II-VI 우르차이트 재료의 부분들 중 하나 상에 상기 제1 접합부와 상기 제2 접합부 사이에 트랜지스터의 게이트를 형성하는 단계
    를 더 포함하는 방법.
  23. 제14항 내지 제22항 중 어느 한 항에 있어서,
    상기 반도체 기판의 표면 상에 반도체 CMOS(complementary metal-oxide-semiconductor) 디바이스를 형성하는 단계를 더 포함하는 방법.
  24. 제14항 내지 제22항 중 어느 한 항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 층을 형성하는 단계 이전에 상기 복수의 버퍼 구조체들 위에 클래딩 층을 형성하는 단계를 더 포함하며, 상기 클래딩 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 붕소 질화물(BN), 또는 티탄 질화물(TiN)을 포함하는 방법.
  25. 제14항 내지 제22항 중 어느 한 항에 있어서,
    상기 III족 질화물 또는 II-VI 우르차이트 층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 인듐 질화물(AlInN), 카드뮴 셀렌화물(CdSe), 카드뮴 황화물(CdS), 카드뮴 텔루르화물(CdTe), 아연 산화물(ZnO), 아연 셀렌화물(ZnSe), 아연 황화물(ZnS), 또는 아연 텔루르화물(ZnTe)을 포함하고,
    상기 반도체 기판은 실리콘(Si)을 포함하는 방법.
KR1020177013033A 2014-12-17 2014-12-17 결함이 감소된 iii족 질화물 층을 갖는 집적 회로 다이 및 그와 관련된 방법들 Withdrawn KR20170095819A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/070968 WO2016099494A1 (en) 2014-12-17 2014-12-17 Integrated circuit die having reduced defect group iii-nitride layer and methods associated therewith

Publications (1)

Publication Number Publication Date
KR20170095819A true KR20170095819A (ko) 2017-08-23

Family

ID=56127145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177013033A Withdrawn KR20170095819A (ko) 2014-12-17 2014-12-17 결함이 감소된 iii족 질화물 층을 갖는 집적 회로 다이 및 그와 관련된 방법들

Country Status (6)

Country Link
US (1) US9922826B2 (ko)
EP (1) EP3234996A4 (ko)
KR (1) KR20170095819A (ko)
CN (1) CN107004670B (ko)
TW (1) TW201633499A (ko)
WO (1) WO2016099494A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3075461B1 (fr) * 2017-12-20 2020-02-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une heterostructure comportant des structures elementaires photoniques en materiau iii-v a la surface d'un substrat a base de silicium
FR3080487B1 (fr) * 2018-04-20 2020-06-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un dispositif optoelectronique a matrice de diodes
US12148613B2 (en) 2021-04-15 2024-11-19 Enkris Semiconductor, Inc. Semiconductor structures and manufacturing methods thereof
WO2022217541A1 (zh) * 2021-04-15 2022-10-20 苏州晶湛半导体有限公司 半导体结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294440B1 (en) * 1998-04-10 2001-09-25 Sharp Kabushiki Kaisha Semiconductor substrate, light-emitting device, and method for producing the same
US20010042503A1 (en) * 1999-02-10 2001-11-22 Lo Yu-Hwa Method for design of epitaxial layer and substrate structures for high-quality epitaxial growth on lattice-mismatched substrates
JP2002280314A (ja) * 2001-03-22 2002-09-27 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体の製造方法、及びそれに基づくｉｉｉ族窒化物系化合物半導体素子
US20080121903A1 (en) * 2006-11-24 2008-05-29 Sony Corporation Method for manufacturing light-emitting diode, light-emitting diode, lightsource cell unit, light-emitting diode backlight, light-emitting diode illuminating device, light-emitting diode display, and electronic apparatus
KR101178505B1 (ko) * 2009-11-03 2012-09-07 주식회사루미지엔테크 반도체 기판과 이의 제조 방법
KR101053116B1 (ko) * 2011-02-28 2011-08-01 박건 패턴화된 격자 완충층을 이용한 질화물계 발광소자 제조 방법
CN103137434B (zh) * 2011-11-23 2016-02-10 上海华虹宏力半导体制造有限公司 硅基GaN薄膜的制造方法
US8994032B2 (en) * 2013-03-04 2015-03-31 Translucent, Inc. III-N material grown on ErAIN buffer on Si substrate
WO2014144698A2 (en) * 2013-03-15 2014-09-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
US10032911B2 (en) * 2013-12-23 2018-07-24 Intel Corporation Wide band gap transistor on non-native semiconductor substrate
US9660064B2 (en) * 2013-12-26 2017-05-23 Intel Corporation Low sheet resistance GaN channel on Si substrates using InAlN and AlGaN bi-layer capping stack
US10325774B2 (en) * 2014-09-18 2019-06-18 Intel Corporation Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices

Also Published As

Publication number Publication date
US20170352532A1 (en) 2017-12-07
EP3234996A4 (en) 2018-08-22
EP3234996A1 (en) 2017-10-25
TW201633499A (zh) 2016-09-16
CN107004670A (zh) 2017-08-01
US9922826B2 (en) 2018-03-20
CN107004670B (zh) 2020-09-22
WO2016099494A1 (en) 2016-06-23

Similar Documents

Publication Publication Date Title
KR102248478B1 (ko) 실리콘 cmos-호환가능 반도체 디바이스들에서의 결함 전파 제어를 위한 경사 측벽 패싯들을 가지는 우르자이트 이종에피택셜 구조체들
US10692839B2 (en) GaN devices on engineered silicon substrates
US9673045B2 (en) Integration of III-V devices on Si wafers
US9064699B2 (en) Methods of forming semiconductor patterns including reduced dislocation defects and devices formed using such methods
KR102349040B1 (ko) 고온 안정 기판 계면 재료를 갖는 헤테로 에피택셜 구조체들
US10217673B2 (en) Integrated circuit die having reduced defect group III-nitride structures and methods associated therewith
CN105874587A (zh) Si沟槽中的ⅲ-n器件
KR20160063319A (ko) 선택적 에피텍시 및 컨포멀 에피텍시의 조합에 의한 ｃｍｏｓ용의 패터닝된 실리콘 기판 상의 비실리콘 디바이스 이종층들
CN105340074B (zh) Soi衬底制备方法和soi衬底
US10056251B2 (en) Hetero-integration of III-N material on silicon
KR20170095819A (ko) 결함이 감소된 iii족 질화물 층을 갖는 집적 회로 다이 및 그와 관련된 방법들
US11222982B2 (en) Methods and apparatus to form silicon-based transistors on group III-nitride materials using aspect ratio trapping

Legal Events

Date Code Title Description
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PC1203 Withdrawal of no request for examination

St.27 status event code: N-1-6-B10-B12-nap-PC1203

WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid
P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000