KR20170097831A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지를 제공한다. 반도체 패키지는 복수개의 비아들을 포함하는 기판, 상기 기판 상의 반도체 칩들, 상기 반도체 칩들은 상기 기판 상에 순차적 적층되는 제 1 반도체 칩, 제 2 반도체 칩 및 제 3 반도체 칩을 포함하고, 상기 기판과 상기 제 1 반도체 칩 사이 및 서로 인접한 상기 반도체 칩들 사이에 각각 배치되는 비전도성층들을 포함하고, 상기 반도체 칩들은 상기 기판으로부터 멀리 배치될수록 그 너비가 감소하고, 상기 비전도성층들 각각은, 그것의 상부에 위치하는 상기 반도체 칩들 중 하나의 반도체 칩의 측면들의 바깥으로 돌출된 확장부를 가진다.

Description

반도체 패키지{Semiconductor package}
본 발명의 반도체 패키지에 관한 것으로, 기판 상에 적층되는 반도체 칩들의 사이즈가 서로 상이한 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
본 발명의 기술적 과제는 기판 상에 멀리 배치될수록 그 너비가 감소하는 복수개의 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제는 기판과 반도체 칩들 사이 및 반도체 칩들 사이에 배치되는 비전도성층들을 포함하고, 비전도성층들은 반도체 칩들의 측면들을 덮는 반도체 패키지를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 패키지를 제공한다. 반도체 패키지는 복수개의 비아들을 포함하는 기판, 상기 기판 상의 반도체 칩들, 상기 반도체 칩들은 상기 기판 상에 순차적 적층되는 제 1 반도체 칩, 제 2 반도체 칩 및 제 3 반도체 칩을 포함하고, 상기 기판과 상기 제 1 반도체 칩 사이 및 서로 인접한 상기 반도체 칩들 사이에 각각 배치되는 비전도성층들을 포함하고, 상기 반도체 칩들은 상기 기판으로부터 멀리 배치될수록 그 너비가 감소하고, 상기 비전도성층들 각각은, 그것의 상부에 위치하는 상기 반도체 칩들 중 하나의 반도체 칩의 측면들의 바깥으로 돌출된 확장부를 가진다.
일 예에 의하여, 상기 비전도성층들은 상기 기판과 상기 제 1 반도체 칩 사이에 배치되는 제 1 비전도성층, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는제 2 비전도성층, 상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이에 배치되는 제 3 비전도성층을 포함하고, 상기 제 2 비전도성층의 너비는 상기 제 1 비전도성층의 너비보다 크고, 상기 제 3 비전도성층의 너비는 상기 제 2 비전도성층의 너비보다 크다.
일 예에 의하여, 상기 제 1 비전도성층의 확장부는 제 1 확장부이고, 상기 제 2 비전도성층의 확장부는 제 2 확장부이고, 상기 제 3 비전도성층의 확장부는 제 3 확장부이고, 상기 제 1 확장부는 상기 제 1 반도체 칩의 측면들과 접하고, 상기 제 2 확장부는 상기 제 2 반도체 칩의 측면들과 접하고, 상기 제 3 확장부는 상기 제 3 반도체 칩의 측면들과 접한다.
일 예에 의하여, 상기 제 1 확장부는 상기 제 1 반도체 칩의 상기 측면들을 따라 연장되어 상기 제 1 반도체 칩의 상면 보다 위로 돌출되고, 상기 제 2 확장부는 상기 제 2 반도체 칩의 상기 측면들을 따라 연장되어 상기 제2 반도체 칩의 상면 보다 위로 돌출되고, 상기 제1 확장부는 상기 제 2 반도체 칩과 이격되고, 상기 제2 확장부는 상기 제3 반도체 칩과 이격된다.
일 예에 의하여, 상기 제 1 확장부와 제 2 확장부는 서로 접하고, 상기 제 2 확장부와 상기 제 3 확장부는 서로 접한다.
일 예에 의하여, 상기 반도체 칩들은 상기 제 2 반도체 칩과 상기 제 3 반도체 칩들 사이의 제 4 반도체 칩을 더 포함하되, 상기 제 4 반도체 칩의 너비는 상기 제 2 반도체 칩의 너비보다 작고, 상기 제 3 반도체 칩의 너비 보다 크다.
일 예에 의하여, 상기 제 3 반도체 칩의 두께는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 각각의 두께보다 두껍다.
일 예에 의하여, 상기 기판은 실리콘 웨이퍼이고, 상기 반도체 칩들 각각은 메모리 칩이다.
일 예에 의하여, 상기 기판과 상기 제 1 반도체 칩 사이 및 상기 서로 인접한 상기 반도체 칩들 사이에 각각 배치되는 연결부재들을 포함하고, 상기 연결부재들 각각의 두께는 실질적으로 서로 동일하다.
일 예에 의하여, 상기 기판 상에 배치되고, 상기 반도체 칩들을 덮는 몰드막을 더 포함한다.
본 발명의 실시예에 따른 반도체 패키지를 제공한다. 반도체 패키지는 다수의 비아들을 포함하는 기판, 상기 기판 상의 하부 반도체 칩, 상기 하부 반도체 칩 상의 상부 반도체 칩, 및 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이의 중간 반도체 칩을 포함하는 칩 적층체, 상기 기판과 상기 하부 반도체 칩 사이에 배치되는 하부 비전도성층, 상기 하부 반도체 칩과 상기 중간 반도체 칩 사이에 배치되는 중간 비전도성층 및 상기 중간 반도체 칩과 상기 상부 반도체 칩 사이에 배치되는 상부 비전도성층을 포함하고, 상기 중간 반도체 칩의 너비는 상기 상부 반도체 칩의 너비보다 크고 상기 하부 반도체 칩의 너비보다 작다.
일 예에 의하여, 상기 하부 비전도성층은 상기 하부 반도체 칩의 외각으로 돌출되고 상기 하부 반도체 칩의 측면들을 덮는 하부 확장부를 가지고, 상기 중간 비전도성층은 상기 중간 반도체 칩의 외각으로 돌출되고 상기 중간 반도체 칩의 측면들을 덮는 중간 확장부를 가지고, 상기 상부 비전도성층은 상기 상부 반도체 칩의 외각으로 돌출되고 상기 상부 반도체 칩의 측면들을 덮는 상부 확장부를 가지고, 상기 하부 확장부는 상기 중간 반도체 칩의 상기 측면들과 이격되고, 상기 중간 확장부는 상기 상부 반도체 칩의 상기 측면들과 이격된다.
일 예에 의하여, 상기 하부 확장부의 최상부는 상기 중간 반도체 칩의 하면보다 높고, 상기 중간 확장부의 최상부는 상기 상부 반도체 칩의 하면보다 높다.
일 예에 의하여, 상기 상부 확장부의 최상부는 상기 상부 반도체 칩의 상면과 동일하거나 낮은 레벨을 가진다.
일 예에 의하여, 상기 중간 반도체 칩은 복수 개로 제공되되, 상기 복수 개의 중간 반도체 칩들은 상기 기판의 상면으로부터 멀리 배치될수록 그의 너비가 감소한다.
본 발명의 실시예에 따르면, 기판 상으로부터 멀리 배치될수록 너비가 감소되는 반도체 칩들을 제공하여, 반도체 칩들과 확장부들이 서로 접촉하지 않도록 하고 이를 통해 반도체 칩들 가장자리의 크랙을 방지할 수 있다. 또한, 반도체 칩들과 확장부들이 서로 접촉하지 않도록 하여 반도체 칩들과 연결부재들간의 연결이 제대로 되지 않는 결함을 방지할 수 있다.
본 발명의 실시예에 따르면, 상부 반도체 칩의 두께를 다른 반도체 칩들의 두께보다 두껍게 하여 상부 확장부의 최상부가 상부 반도체 칩의 상면보다 낮을 레벨을 갖도록 할 수 있다. 이를 통해, 본딩 공정시에 상부 확장부가 본딩툴과 접촉하지 않도록 할 수 있고, 상부 반도체 칩의 크랙 발생을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 칩들을 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 칩들의 구비한 웨이퍼들을 보여주는 사시도들이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 기판(100), 칩 적층체(200), 연결부재들(310, 330) 및 비전도성층들(410, 420, 430)을 포함할 수 있다.
기판(100)은 상면(100a)과 이에 대향하는 하면(100b)을 가질 수 있다. 예를 들어, 기판(100)은 실리콘 웨이퍼 또는 인쇄회로기판(PCB) 일 수 있다. 실리콘 웨이퍼는 인쇄회로기판(PCB)보다 얇은 두께를 가질 수 있다. 기판(100)은 기판 배선층(110)을 가질 수 있고, 기판 배선층(110)과 기판(100)의 상면(100a)을 연결하는 제 1 비아(120)를 가질 수 있다. 제 1 비아(120)는 복수개로 제공될 수 있다. 제 1 비아(120)는 기판(100)의 일부를 관통할 수 있다. 절연막(미도시)은 제 1 비아(120)를 둘러싸도록 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전막 중 적어도 하나를 포함할 수 있다. 기판(100)의 상면(100a) 상에는 제 1 비아(120)와 연결되는 기판 패드(130)가 배치될 수 있고, 기판(100)의 하면(100b) 상에는 외부 단자(140)가 배치될 수 있다. 외부 단자(140)는 기판(100)의 하면(100b) 상에 배치되는 외부 단자 패드(145) 상에 배치될 수 있다. 예를 들어, 기판 패드(130) 및 외부 단자 패드(145)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있고, 외부 단자(140)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
칩 적층체(200)는 기판(100) 상에 배치될 수 있다. 칩 적층체(200)는 복수개의 반도체 칩들(210, 220a, 220b, 230)을 포함할 수 있다. 일 예로, 복수개의 반도체 칩들(210, 220a, 220b, 230)은 동종의 반도체 칩들일 수 있다. 예를 들어, 복수개의 반도체 칩들(210, 220a, 220b, 230)은 메모리 칩일 수 있다. 칩 적층체(200)는 기판(100)과 직접 연결되는 하부 반도체 칩(210), 하부 반도체 칩(210) 상에 배치되는 중간 반도체 칩들(220a, 220b) 및 중간 반도체 칩들(220a, 220b) 상에 배치되는 상부 반도체 칩(230)을 포함할 수 있다. 하부 반도체 칩(210), 중간 반도체 칩들(220a, 220b) 및 상부 반도체 칩(230)은 기판(100) 상에 순차적으로 적층될 수 있다. 중간 반도체 칩들(220a, 220b)은 하부 반도체 칩(210) 상에 배치되는 제 1 중간 반도체 칩(220a) 및 제 1 중간 반도체 칩(220a) 상에 배치되는 제 2 중간 반도체 칩(220b)을 포함할 수 있다. 본 실시예에서, 하부 반도체 칩(210)과 상부 반도체 칩(230) 사이에 2개의 중간 반도체 칩들(220a, 220b)이 개재되는 것으로 설명하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 하부 반도체 칩(210)과 상부 반도체 칩(230) 사이에 하나의 중간 반도체 칩 또는 3개 이상의 중간 반도체 칩들이 개재될 수 있다. 상기의 반도체 칩들(210, 220a, 220b, 220, 230)은 기판(100)으로부터 멀리 배치될수록 크기(예컨대, 너비 또는 면적)가 줄어들 수 있다. 이에 대해서는 후술한다.
하부 반도체 칩(210)은 기판(100)을 바라보는 하면과 이에 대향하는 상면을 가질 수 있다. 하부 반도체 칩(210)은 기판(100)을 바라보는 제 1 배선층(212)과 이에 대향하는 제 1 보호층(214)을 가질 수 있다. 예를 들어, 제 1 보호층(214)은 에폭시 레진(Epoxy resin)을 포함하는 절연성 코팅막일 수 있다. 하부 반도체 칩(210)은 제 1 보호층(214)에서 제 1 배선층(212)을 향하는 방향으로 하부 반도체 칩(210)의 일부를 관통하는 제 2 비아(215)를 가질 수 있다. 제 2 비아(215)는 복수개로 제공될 수 있다. 절연막(미도시)은 제 2 비아(215)를 둘러싸도록 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전막 중 적어도 하나를 포함할 수 있다. 제 2 비아(215)는 제 1 배선층(212)과 연결될 수 있다. 제 1 보호층(214) 내에 제 1 상부 패드(216)가 배치될 수 있고, 제 1 배선층(212) 상에 제 1 하부 패드(217)가 배치될 수 있다. 제 1 상부 패드(216)는 제 2 비아(215)와 연결될 수 있다. 제 1 상부 패드(216)는 제 1 보호층(214)에 의해 그 상면이 노출될 수 있다. 제 1 상부 패드(216)와 제 1 하부 패드(217)는 제 1 배선층(212)과 제 2 비아(215)에 의해 전기적으로 연결될 수 있다. 예를 들어, 제 1 상부 패드(216)와 제 1 하부 패드(217)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
제 1 중간 반도체 칩(220a)은 하부 반도체 칩(210)을 바라보는 하면과 이에 대향하는 상면을 가질 수 있다. 제 1 중간 반도체 칩(220a)은 하부 반도체 칩(210)을 바라보는 제 2 배선층(222a)과 이에 대향하는 제 2 보호층(224a)을 가질 수 있다. 예를 들어, 제 2 보호층(224a)은 에폭시 레진(Epoxy resin)을 포함하는 절연성 코팅막일 수 있다. 제 1 중간 반도체 칩(220a)은 제 2 보호층(224a)에서 제 2 배선층(222a)을 향하는 방향으로 제 1 중간 반도체 칩(220a)의 일부를 관통하는 제 3 비아(225a)를 가질 수 있다. 제 3 비아(225a)는 복수개로 제공될 수 있다. 절연막(미도시)은 제 3 비아(225a)를 둘러싸도록 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전막 중 적어도 하나를 포함할 수 있다. 제 3 비아(225a)는 제 2 배선층(222a)과 연결될 수 있다. 제 2 보호층(224a) 내에 제 2 상부 패드(226a)가 배치될 수 있고, 제 2 배선층(222a) 상에 제 2 하부 패드(227a)가 배치될 수 있다. 제 2 상부 패드(226a)는 제 3 비아(225a)와 연결될 수 있다. 제 2 상부 패드(226a)는 제 2 보호층(224a)에 의해 그 상면이 노출될 수 있다. 제 2 상부 패드(226a)와 제 2 하부 패드(227a)는 제 2 배선층(222a)과 제 3 비아(225a)에 의해 전기적으로 연결될 수 있다. 예를 들어, 제 2 상부 패드(226a)와 제 2 하부 패드(227a)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
제 2 중간 반도체 칩(220b)은 제 1 중간 반도체 칩(220a)을 바라보는 하면과 이에 대향하는 상면을 가질 수 있다. 제 2 중간 반도체 칩(220b)은 제 1 중간 반도체 칩(220a)을 바라보는 제 3 배선층(222b)과 이에 대향하는 제 3 보호층(224b)을 가질 수 있다. 예를 들어, 제 3 보호층(224b)은 에폭시 레진(Epoxy resin)을 포함하는 절연성 코팅막일 수 있다. 제 2 중간 반도체 칩(220b)은 제 3 보호층(224b)에서 제 3 배선층(222b)을 향하는 방향으로 제 2 중간 반도체 칩(220b)의 일부를 관통하는 제 4 비아(225b)를 가질 수 있다. 제 4 비아(225b)는 복수개로 제공될 수 있다. 절연막(미도시)은 제 4 비아(225b)를 둘러싸도록 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전막 중 적어도 하나를 포함할 수 있다. 제 4 비아(225b)는 제 3 배선층(222b)과 연결될 수 있다. 제 3 보호층(224b) 내에 제 3 상부 패드(226b)가 배치될 수 있고, 제 3 배선층(222b) 상에 제 3 하부 패드(227b)가 배치될 수 있다. 제 3 상부 패드(226b)는 제 4 비아(225b)와 연결될 수 있다. 제 3 상부 패드(226b)는 제 3 보호층(224b)에 의해 그 상면이 노출될 수 있다. 제 3 상부 패드(226b)와 제 3 하부 패드(227b)는 제 3 배선층(222b)과 제 4 비아(225b)에 의해 전기적으로 연결될 수 있다. 예를 들어, 제 3 상부 패드(226b)와 제 3 하부 패드(227b)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
상부 반도체 칩(230)은 제 2 중간 반도체 칩(220b)을 바라보는 하면 및 이에 대향하는 상면을 가질 수 있다. 상부 반도체 칩(230)은 제 2 중간 반도체 칩(220b)을 바라보는 제 4 배선층(232)을 가질 수 있다. 제 4 배선층(232) 상에 제 4 하부 패드(237)가 배치될 수 있다. 상부 반도체 칩(230)은 하부 반도체 칩(210) 및 중간 반도체 칩들(220a, 220b) 보다 두꺼운 두께를 가질 수 있다. 제 4 하부 패드(237)는 예를 들어, 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
기판(100)과 반도체 칩들(210, 220a, 220b, 230) 중 서로 인접한 것들은 연결부재들(310, 330)에 의해 연결될 수 있다. 연결부재들(310, 330)은 기판(100)과 하부 반도체 칩(210)을 연결하는 하부 연결부재(310) 및 서로 인접한 반도체 칩들(210, 220a, 220b, 230) 간을 연결하는 상부 연결부재(330)를 포함할 수 있다. 하부 연결부재(310) 및 상부 연결부재(330)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금으로 구성된 솔더볼들일 수 있다.
하부 연결부재(310)는 기판(100) 상의 기판 패드(130)와 하부 반도체 칩(210)의 제 1 하부 패드(217) 사이에 배치될 수 있다. 하부 연결부재(310)는 기판 패드(130)와 제 1 하부 패드(217) 사이의 거리와 동일한 두께를 가질 수 있다. 하부 연결부재들(310)은 기판(100)과 하부 반도체 칩(210)을 전기적으로 연결할 수 있다.
상부 연결부재(330)는 하부 반도체 칩(210)과 제 1 중간 반도체 칩(220a)을 연결하는 제 1 상부 연결부재(330a), 제 1 및 제 2 중간 반도체 칩들(220a, 220b)을 연결하는 제 2 상부 연결부재(330b) 및 제 2 중간 반도체 칩(220b)과 상부 반도체 칩(230)을 연결하는 제 3 상부 연결부재(330c)를 포함할 수 있다. 제 1 상부 연결부재(330a)는 하부 반도체 칩(210)의 제 1 상부 패드(216)와 제 1 중간 반도체 칩들(220a)의 제 2 하부 패드(227a) 사이에 배치될 수 있다. 제 2 상부 연결부재(330b)는 제 1 중간 반도체 칩(220a)의 제 2 상부 패드(226a)와 제 2 중간 반도체 칩(220b)의 제 3 하부 패드(227b) 사이에 배치될 수 있다. 제 3 상부 연결부재(330c)는 제 2 중간 반도체 칩(220b)의 제 3 상부 패드(226b)와 상부 반도체 칩(230)의 제 4 하부 패드(237) 사이에 배치될 수 있다. 제 1 상부 연결부재(330a)는 제 1 상부 패드(216)와 제 2 하부 패드(227a) 사이의 거리와 동일한 두께를 가질 수 있다. 제 2 상부 연결부재(330b)는 제 2 상부 패드(226a)와 제 3 하부 패드(227) 사이의 거리와 동일한 두께를 가질 수 있다. 제 3 상부 연결부재(330c)는 제 3 상부 패드(226b)와 제 4 하부 패드(237) 사이의 거리와 동일한 두께를 가질 수 있다. 제 1, 제 2 및 제 3 상부 연결부재들(330a, 330b, 330c)은 반도체 칩들(210, 220a, 220b, 230)을 전기적으로 연결할 수 있다.
비전도성층들(410, 420a, 420b, 430)은 기판(100)과 칩 적층체(200) 사이 및 인접하는 반도체 칩들(210, 220a, 220b, 230) 사이에 배치되어 연결부재들(310, 330)을 감쌀 수 있다. 비전도성층들(410, 420a, 420b, 430)은 기판(100) 상에 배치되는 하부 비전도성층(410), 하부 비전도성층(410) 상에 배치되는 중간 비전도성층들(420a, 420b) 및 중간 비전도성층들(420a, 420b) 상에 배치되는 상부 비전도성층(430)을 포함할 수 있다. 하부 비전도성층(410), 중간 비전도성층들(420a, 420b) 및 상부 비전도성층(430)은 도전입자를 함유하지 않는 에폭시계 물질로 이루어질 수 있다.
하부 비전도성층(410)은 기판(100)과 하부 반도체 칩(210) 사이에 배치되어 하부 연결부재(310)를 감쌀 수 있다. 하부 비전도성층(410)은 하부 반도체 칩(210)의 측면 바깥으로 돌출되는 하부 확장부(415)를 가질 수 있다. 하부 확장부(415)는 기판(100)의 상면(100a)의 수직방향으로 돌출될 수 있다. 하부 확장부(415)의 최상부는 하부 반도체 칩(210)의 상면보다 높은 레벨을 가질 수 있다. 하부 확장부(415)는 기판(100)에 의해 지지될 수 있다. 도전입자가 없는 하부 비전도성층(410)을 사용하므로써 인접한 하부 연결부재들(310) 간의 전기적 단락없이 하부 연결부재들(310)의 미세 피치화가 가능할 수 있다. 또한, 하부 비전도성층(410)은 기판(100)과 하부 반도체 칩(210) 사이의 공간을 채우는 언더필 역할을 하므로, 하부 연결부재(310)의 기계적 내구성을 높일 수 있다.
중간 비전도성층들(420a, 420b)은 제 1 중간 비전도성층(420a) 및 제 2 중간 비전도성층(420b)을 포함할 수 있다. 제 1 중간 비전도성층(420a)은 하부 반도체 칩(210)과 제 1 중간 반도체 칩(220a) 사이에 배치되어 제 1 상부 연결부재(330a)를 감쌀 수 있다. 제 1 중간 비전도성층(420a)은 제 1 중간 반도체 칩(220a)의 측면 바깥으로 돌출되는 제 1 중간 확장부(425a)를 가질 수 있다. 제 1 중간 확장부(425a)는 기판(100)의 상면(100a)의 수직방향으로 돌출될 수 있다. 제 1 중간 확장부(425a)의 최상부는 제 1 중간 반도체 칩(220a)의 상면보다 높은 레벨을 가질 수 있다. 제 1 중간 확장부(425a)는 하부 확장부(415)에 의해 지지될 수 있다. 제 2 중간 비전도성층(420b)은 제 1 중간 반도체 칩(220a)과 제 2 중간 반도체 칩(220b) 사이에 배치되어 제 2 상부 연결부재(330b)를 감쌀 수 있다. 제 2 중간 비전도성층(420b)은 제 2 중간 반도체 칩(220b)의 측면 바깥으로 돌출되는 제 2 중간 확장부(425b)를 가질 수 있다. 제 2 중간 확장부(425b)는 기판(100)의 상면(100a)의 수직방향으로 돌출될 수 있다. 제 2 중간 확장부(425b)의 최상부는 제 2 중간 반도체 칩(220b)의 상면보다 높은 레벨을 가질 수 있다. 제 2 중간 확장부(425b)는 제 1 중간 확장부(425a)에 의해 지지될 수 있다. 도전입자가 없는 중간 비전도성층들(420a, 420b)을 사용하므로써 인접한 제 1 및 제 2 상부 연결부재들(330a, 330b) 간의 전기적 단락없이 제 1 및 제 2 상부 연결부재들(330a, 330b)의 미세 피치화가 가능할 수 있다. 또한, 중간 비전도성층들(420a, 420b)은 하부 반도체 칩(210)과 제 1 중간 반도체 칩(220a) 및 제 1 중간 반도체 칩(220a)과 제 2 중간 반도체 칩(220b) 사이의 공간을 채우는 언더필 역할을 하므로, 제 1 및 제 2 상부 연결부재들(330a, 330b)의 기계적 내구성을 높일 수 있다.
상부 비전도성층(430)은 제 2 중간 반도체 칩(220b)와 상부 반도체 칩(230) 사이에 배치되어 제 3 상부 연결부재(330c)를 감쌀 수 있다. 상부 비전도성층(430)은 상부 반도체 칩(230)의 측면 바깥으로 돌출되는 상부 확장부(435)를 가질 수 있다. 상부 확장부(435)는 기판(100)의 상면(100a)의 수직방향으로 돌출될 수 있다. 상부 확장부(435)의 최상부는 상부 반도체 칩(230)의 상면과 동일하거나 낮은 레벨을 가질 수 있다. 상부 확장부(435)는 제 2 중간 확장부(425b)에 의해 지지될 수 있다. 도전입자가 없는 상부 비전도성층(430)을 사용하므로써 인접한 제 3 상부 연결부재들(330c) 간의 전기적 단락없이 제 3 상부 연결부재들(330c)의 미세 피치화가 가능할 수 있다. 또한, 상부 비전도성층(430)은 제 2 중간 반도체 칩(220b)과 상부 반도체 칩(230) 사이의 공간을 채우는 언더필 역할을 하므로, 제 3 상부 연결부재(330c)의 기계적 내구성을 높일 수 있다.
제 1 중간 비전도성층(420a)의 너비는 하부 비전도성층(410)의 너비보다 클 수 있고, 제 2 중간 비전도성층(420b)의 너비는 제 1 중간 비전도성층(420a)의 너비보다 클 수 있고, 상부 비전도성층(430)의 너비는 제 2 중간 비전도성층(420b)의 너비보다 클 수 있다.
본 발명의 실시예에 따르면, 칩 적층체(200)는 하부 확장부(415), 제 1 중간 확장부(425a), 제 2 중간 확장부(425b) 및 상부 확장부(435)에 의해 지지될 수 있다. 즉, 하부 확장부(415), 제 1 중간 확장부(425a), 제 2 중간 확장부(425b) 및 상부 확장부(435)는 반도체 칩들(210, 220a, 220b, 230)의 측면들을 감쌀 수 있다. 따라서, 반도체 패키지(1)는 별도의 몰드막이나 언더필층 없이도 외부적인 충격 및 오염으로부터 칩 적층체(200)를 보호할 수 있다.
본 발명의 실시예에 따르면, 하부 연결부재(310)와 상부 연결부재(330)는 두께가 서로 동일할 수 있다. 일반적으로, 인쇄회로기판(PCB)의 솔더 랜드 간의 피치는 실리콘 웨이퍼의 솔더 랜드 간의 피치보다 클 수 있다. 솔더 랜드 간의 피치가 작을수록 솔더볼의 두께가 작을 수 있다. 일 예로, 기판(100)이 실리콘 웨이퍼인 경우, 기판(100)과 하부 반도체 칩(210)을 연결하는 하부 연결부재(310)는 기판(100)이 인쇄회로기판(PCB)인 경우보다 상대적으로 두께가 작을 수 있다. 복수개로 제공되는 하부 연결부재들(310)의 미세 피치화가 가능함에 따라, 하부 연결부재(310)와 상부 연결부재(330)의 두께를 동일하게 할 수 있고 반도체 패키지(1)의 두께를 줄일 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 칩들을 나타내는 단면도이다. 설명의 간략을 위해 도 1과 중복되는 내용의 기재는 생략한다.
도 2를 참조하면, 너비가 서로 다른 하부 반도체 칩(210), 제 1 및 제 2 중간 반도체 칩들(220a, 220b) 및 상부 반도체 칩(230)이 제공될 수 있다. 하부 반도체 칩(210)은 하부 확장부(415)와 접촉하는 측면들(211)을 가지고, 제 1 중간 반도체 칩(220a)은 제 1 중간 확장부(425a)와 접촉하는 측면들(221a)을 가지고, 제 2 중간 반도체 칩(220b은 제 2 중간 확장부(425b)와 접촉하는 측면들(221b)을 가지고, 상부 반도체 칩(230)은 상부 확장부(435)와 접촉하는 측면들(231)을 가질 수 있다.
일 예로, 하부 반도체 칩(210)은 제 1 너비(d1)를 가질 수 있고, 제 1 중간 반도체 칩(220a)은 제 2 너비(d2)를 가질 수 있고, 제 2 중간 반도체 칩(220b)은 제 3 너비(d3)를 가질 수 있고, 상부 반도체 칩(230)은 제 4 너비(d4)를 가질 수 있다. 제 2 너비(d2)는 제 1 너비(d1)보다 클 수 있고, 제 3 너비(d3)는 제 2 너비(d2)보다 클 수 있고, 제 4 너비(d4)는 제 3 너비(d3)보다 클 수 있다. 일 예로, 하부 반도체 칩(210)과 제 1 및 제 2 중간 반도체 칩들(220a, 220b) 각각은 제 1 두께(t1)를 가질 수 있고, 상부 반도체 칩(230)은 제 2 두께(t2)를 가질 수 있다. 제 2 두께(t2)는 제 1 두께(t1)보다 두꺼울 수 있다.
하부 확장부(415)는 기판(100)의 상면(100a)의 수직방향으로 돌출되어 하부 반도체 칩(210)의 측면들(211)을 덮을 수 있다. 하부 확장부(415)는 제 1 중간 반도체 칩(220a)의 측면들(221a)과 이격될 수 있다. 하부 확장부(415)의 최상부는 하부 반도체 칩(210)의 상면 및 제 1 중간 반도체 칩(220a)의 하면보다 높은 레벨을 가질 수 있다. 제 1 중간 확장부(425a)는 기판(100)의 상면(100a)의 수직방향으로 돌출되어 제 1 중간 반도체 칩(220a)의 측면들(221a)을 덮을 수 있다. 제 1 중간 확장부(425a)는 제 2 중간 반도체 칩(220b)의 측면들(221b)과 이격될 수 있다. 제 1 중간 확장부(425a)는 하부 확장부(415) 상에 배치될 수 있다. 제 1 중간 확장부(425a)의 최상부는 제 1 중간 반도체 칩(220a)의 상면 및 제 2 중간 반도체 칩(220b)의 하면보다 높은 레벨을 가질 수 있다. 제 2 중간 확장부(425b)는 기판(100)의 상면(100a)의 수직방향으로 돌출되어 제 2 중간 반도체 칩(220b)의 측면들(221b)을 덮을 수 있다. 제 2 중간 확장부(425b)는 상부 반도체 칩(230)의 측면들(231)과 이격될 수 있다. 제 2 중간 확장부(425b)는 제 1 중간 확장부(425a) 상에 배치될 수 있다. 제 2 중간 확장부(425b)의 최상부는 제 2 중간 반도체 칩(220b)의 상면 및 상부 반도체 칩(230)의 하면보다 높은 레벨을 가질 수 있다. 상부 확장부(435)는 기판(100)의 상면(100a)의 수직방향으로 돌출되어 상부 반도체 칩(230)의 측면들(231)을 덮을 수 있다. 상부 확장부(435)는 제 2 중간 확장부(425b) 상에 배치될 수 있다. 상부 확장부(435)의 최상부는 상부 반도체 칩(230)의 상면(238)과 동일하거나 낮은 레벨을 가질 수 있다. 하부 확장부(415)는 제 1 중간 반도체 칩(220a)과 접촉하지 않을 수 있고, 제 1 중간 확장부(425a)는 제 2 중간 반도체 칩(220b)과 접촉하지 않을 수 있고, 제 2 중간 확장부(425b)는 상부 반도체 칩(230)과 접촉하지 않을 수 있다.
본 발명의 실시예에 따르면, 하부 확장부(415)와 제 1 중간 반도체 칩(220a), 제 1 중간 확장부(425a)와 제 2 중간 반도체 칩(220b) 및 제 2 중간 확장부(425b)와 상부 반도체 칩(230)이 서로 이격되므로, 제 1 중간 반도체 칩(220a), 제 2 중간 반도체 칩(220b) 및 상부 반도체 칩(230)의 가장자리가 확장부들(415, 425a, 425b)과 접촉하여 발생할 수 있는 크랙(crack)을 방지할 수 있다. 결론적으로, 하부 반도체 칩(210), 제 1 및 제 2 중간 반도체 칩들(220a, 220b) 및 상부 반도체 칩(230)의 너비가 기판(도 1의 100)으로부터 멀어질수록 줄어들어, 하부 반도체 칩(210), 제 1 및 제 2 중간 반도체 칩들(220a, 220b) 및 상부 반도체 칩(230)의 가장자리들에서 발생되는 크랙을 방지할 수 있다. 또한, 하부 확장부(415)와 제 1 중간 반도체 칩(220a), 제 1 중간 확장부(425a)와 제 2 중간 반도체 칩(220b) 및 제 2 중간 확장부(425b)와 상부 반도체 칩(230)이 서로 접촉하지 않으므로, 반도체 칩들(210, 220a, 220b, 230) 간의 갭이 넓어져 연결부재(300)가 반도체 칩들(210, 220a, 220b, 230)과 제대로 결합하지 못하는 현상을 방지할 수 있다. 즉, 반도체 칩들(210, 220a, 220b, 230) 간에 전기적인 오픈(open)이 발생하는 것을 방지하여 본딩 공정의 신뢰도가 향상될 수 있다.
본 발명의 실시예에 따르면, 상부 반도체 칩(230)의 두께가 하부 반도체 칩(210)과 제 1 및 제 2 중간 반도체 칩들(220a, 220b)보다 두꺼우므로, 상부 확장부(435)의 최상부가 상부 반도체 칩(230)의 상면(238)과 동일하거나 낮은 레벨을 가질 수 있다. 이에 따라, 상부 확장부(435)가 외부적인 충격에 의해 결함이 발행하는 것을 방지할 수 있다.
본 발명의 실시예에 따르면, 하부 연결부재(310)의 두께와 상부 연결부재(330)의 두께는 서로 동일할 수 있다. 이에 따라, 공정의 단순화를 도모할 수 있어 반도체 칩들(210, 220a, 220b, 230)을 본딩하는 공정이 용이해질 수 있다.
다른 예로, 하부 반도체 칩(210)과 중간 반도체 칩들(220a, 220b)의 두께는 상부 반도체 칩(230)의 두께와 서로 상이할 수 있다. 이 때, 공정 조건(예: 열압착 본딩 시의 압력, 반도체 칩들(210, 220a, 220b, 230) 각각에 제공되는 비전도성 물질의 양)을 조절하여, 상부 확장부(435)의 최상부가 상부 반도체 칩(230)의 상면(238)과 동일하거나 낮을 레벨을 가질 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 칩들의 구비한 웨이퍼들을 보여주는 사시도들이다.
도 3a 내지 도 3d를 참조하면, 제 1 웨이퍼(10)는 복수개의 하부 반도체 칩들(210)을 포함할 수 있다. 하부 반도체 칩들(210)의 두께는 제 1 웨이퍼(10)의 두께와 동일한 제 1 두께(t1)를 가질 수 있다. 소잉(sawing) 공정을 통해, 제 1 웨이퍼(10)는 제 1 너비(d1)를 가지는 복수개의 하부 반도체 칩들(210)로 분리될 수 있다.
제 2 웨이퍼(20)는 복수개의 제 1 중간 반도체 칩들(220a)을 포함할 수 있다. 제 1 중간 반도체 칩들(220a)의 두께는 제 2 웨이퍼(20)의 두께와 동일한 제 1 두께(t1)를 가질 수 있다. 소잉(sawing) 공정을 통해, 제 2 웨이퍼(20)는 제 2 너비(d2)를 가지는 복수개의 제 1 중간 반도체 칩들(220a)로 분리될 수 있다.
제 3 웨이퍼(30)는 복수개의 제 2 중간 반도체 칩들(220b)을 포함할 수 있다. 제 2 중간 반도체 칩들(220b)의 두께는 제 3 웨이퍼(30)의 두께와 동일한 제 1 두께(t1)를 가질 수 있다. 소잉(sawing) 공정을 통해, 제 3 웨이퍼(30)는 제 3 너비(d3)를 가지는 복수개의 제 2 중간 반도체 칩들(220b)로 분리될 수 있다.
제 4 웨이퍼(40)는 복수개의 상부 반도체 칩들(230)을 포함할 수 있다. 상부 반도체 칩들(230)의 두께는 제 3 웨이퍼(30)의 두께와 동일한 제 2 두께(t2)를 가질 수 있다. 소잉(sawing) 공정을 통해, 제 4 웨이퍼(40)는 제 4 너비(d4)를 가지는 복수개의 상부 반도체 칩들(230)로 분리될 수 있다.
별도의 웨이퍼들(10, 20, 30, 40)에 의해 분리된 반도체 칩들(210, 220a, 220b, 230)을 사용하여 반도체 패키지(도 1의 1)를 제조할 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 4a를 참조하면, 기판(100) 상에 복수개의 하부 반도체 칩들(210)을 제공할 수 있다. 기판(100)은 상면(100a) 및 이에 대향하는 하면(100b)을 가질 수 있다. 예를 들어, 기판(100)은 실리콘 웨이퍼 또는 인쇄회로기판(PCB) 일 수 있다. 기판(100)은 기판(100)의 일부를 관통하는 복수개의 제 1 비아들(120)을 포함할 수 있다 기판(100)은 상면(100a) 상에 배치되는 기판 패드들(130)과 하면(100b) 상에 배치되는 외부 단자 패드들(145)을 가질 수 있다. 하부 반도체 칩들(210) 각각은 복수개의 제 2 비아들(215)을 포함할 수 있다. 하부 반도체 칩들(210)의 하면 상에는 하부 연결부재들(310)과 이를 감싸는 하부 비전도성층들(410)이 제공될 수 있다. 예를 들어, 하부 비전도성층들(410)은 비전도성 접착제 또는 비전도성 필름일 수 있다. 하부 비전도성층들(410)이 비도전성 접착제인 경우, 디스펜싱(dispensing)을 통해 액상의 비전도성 접착제를 하부 반도체 칩들(210) 상에 도포하는 식으로 형성될 수 있다. 하부 비전도성층들(410)이 비전도성 필름인 경우, 비전도성 필름을 하부 반도체 칩들(210) 상에 붙이는 방식으로 형성될 수 있다.
도 4b를 참조하면, 열압착 본딩을 통해 하부 반도체 칩들(210)을 기판(100) 상에 결합할 수 있다. 하부 연결부재들(310)은 기판(100)과 하부 반도체 칩들(210)을 전기적으로 연결할 수 있다. 일 예로, 본딩 공정 시에 사용되는 본딩 툴(600)의 너비는 하부 반도체 칩(210)의 너비보다 작을 수 있다. 이 때, 하부 반도체 칩들(210)을 기판(100)을 향하는 방향으로 압착하는 경우, 하부 비전도성층들(410)은 하부 반도체 칩들(210)의 측면들의 바깥으로 돌출되고, 기판(100)의 상면(100a)과 수직하는 방향으로 돌출될 수 있다. 돌출된 하부 비전도성층들(410)의 일부는 하부 확장부들(415)을 형성할 수 있다.
도 4c를 참조하면, 하부 반도체 칩들(210) 상에 복수개의 제 3 비아들(225a)을 포함하는 제 1 중간 반도체 칩들(220a)을 제공할 수 있다. 제 1 중간 반도체 칩들(220a)의 하면 상에는 제 1 상부 연결부재들(330a)과 이를 감싸는 제 1 중간 비전도성층들(420a)이 제공될 수 있다.
도 4d를 참조하면, 열압착 본딩을 통해 제 1 중간 반도체 칩들(220a)을 하부 반도체 칩들(210) 상에 결합할 수 있다. 제 1 중간 반도체 칩들(220a)의 너비는 하부 반도체 칩들(210)의 너비보다 작을 수 있다. 이에 따라, 제 1 중간 반도체 칩들(220a)이 하부 반도체 칩들(210) 상에 결합하여도 제 1 중간 반도체 칩들(220a)과 하부 확장부(415)가 서로 접촉하지 않을 수 있다. 제 1 상부 연결부재들(330a)은 하부 반도체 칩들(210)과 제 1 중간 반도체 칩들(220a)을 전기적으로 연결할 수 있다. 일 예로, 본딩 공정 시에 사용되는 본딩 툴(600)의 너비는 제 1 중간 반도체 칩(220a)의 너비보다 작을 수 있다. 이 때, 열 압착 공정에 의해 제 1 중간 비전도성층들(420a)은 제 1 중간 반도체 칩들(220a)의 측면들의 바깥으로 돌출되고, 기판(100)의 상면(100a)과 수직하는 방향으로 돌출될 수 있다. 돌출된 제 1 중간 비전도성층들(420a)의 일부는 제 1 중간 확장부들(425a)을 형성할 수 있다.
도 4e를 참조하면, 도 4a 내지 도 4d에 기술된 공정들을 반복적으로 수행하여 기판(100) 상에 하부 반도체 칩들(210), 제 1 중간 반도체 칩들(220a), 제 2 중간 반도체 칩들(220b) 및 상부 반도체 칩들(230)이 순차적으로 결합될 수 있다. 제 1 중간 반도체 칩들(220a)과 제 2 중간 반도체 칩들(220b) 사이에는 제 2 상부 연결부재들(330b)과 이를 감싸는 제 2 중간 비전도성층들(420b)이 형성될 수 있다. 제 2 중간 반도체 칩들(220b)의 측면들의 바깥으로 돌출되는 제 2 중간 비전도성층들(420b)의 일부는 제 2 중간 확장부들(425b)을 형성할 수 있다. 제 2 중간 반도체 칩들(220b)과 상부 반도체 칩들(230) 사이에는 제 3 상부 연결부재들(330c)과 이를 감싸는 상부 비전도성층들(430)이 형성될 수 있다. 상부 반도체 칩들(230)의 측면들의 바깥으로 돌출되는 상부 비전도성층들(430)의 일부는 상부 확장부들(435)을 형성할 수 있다. 제 1 중간 확장부들(425a) 및 제 2 중간 확장부들(425b)은 각각 제 2 중간 반도체 칩들(220b) 및 상부 반도체 칩들(230)과 서로 접촉하지 않을 수 있다.
도 4f를 참조하면, 기판(100)의 하면(100b) 상에 외부 단자들(140)을 형성한 후, 소잉(swaing)과 같은 싱귤레이션 공정을 통해 반도체 패키지(1)를 형성할 수 있다. 외부 단자들(140)은 기판(100)의 하면(100b) 상에 배치되는 외부 단자 패드(145) 상에 형성될 수 있다. 열압착 본딩을 통해 형성된 하부 확장부들(415), 제 1 중간 확장부들(425a), 제 2 중간 확장부들(425b) 및 상부 확장부들(435)은 하부 반도체 칩들(210), 제 1 중간 반도체 칩들(220a), 제 2 중간 반도체 칩들(220b) 및 상부 반도체 칩들(230)의 측면들을 감쌀 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 5를 참조하면, 하부 반도체 칩(210), 중간 반도체 칩들(220a, 220b), 및 확장부들(415, 425a, 425b, 435)을 감싸고, 상부 반도체 칩(230)의 상면(238)을 감싸는 몰드막(500)이 제공될 수 있다. 몰드막(500)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다. 하부 반도체 칩(210) 및 중간 반도체 칩들(220a, 220b)의 두께는 제 1 두께(t1)일 수 있고, 상부 반도체 칩(230)의 두께는 제 2 두께(t2)일 수 있다. 제 2 두께(t2)는 제 1 두께(t1)보다 두꺼울 수 있다. 상부 확장부(435)가 상부 반도체 칩(230)의 상면(238) 상으로 흘러 들어가는 경우, 차후의 몰드막(500)을 형성하기 위한 공정에서 금형과 상부 확장부(435)가 접촉하게 되어 상부 반도체 칩(230)의 결함을 유발할 수 있다. 이과 같은 결함을 방지하기 위해 두께가 두꺼운 상부 반도체 칩(230)을 사용하여 열압착 본딩 공정을 수행할 수 있다. 이에 따라, 상부 확장부(435)의 최상부는 상부 반도체 칩(230)의 상면(238)과 동일하거나 낮을 레벨을 가질 수 있다.
다른 실시예로, 몰드막(500)은 상부 반도체 칩(230)의 상면(238)을 노출시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 복수개의 비아들을 포함하는 기판;
    상기 기판 상의 반도체 칩들, 상기 반도체 칩들은 상기 기판 상에 순차적 적층되는 제 1 반도체 칩, 제 2 반도체 칩 및 제 3 반도체 칩을 포함하고; 및
    상기 기판과 상기 제 1 반도체 칩 사이 및 서로 인접한 상기 반도체 칩들 사이에 각각 배치되는 비전도성층들을 포함하고,
    상기 반도체 칩들은 상기 기판으로부터 멀리 배치될수록 그 너비가 감소하고,
    상기 비전도성층들 각각은, 그것의 상부에 위치하는 상기 반도체 칩들 중 하나의 반도체 칩의 측면들의 바깥으로 돌출된 확장부를 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 비전도성층들은:
    상기 기판과 상기 제 1 반도체 칩 사이에 배치되는 제 1 비전도성층;
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는제 2 비전도성층;
    상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이에 배치되는 제 3 비전도성층을 포함하고,
    상기 제 2 비전도성층의 너비는 상기 제 1 비전도성층의 너비보다 크고,
    상기 제 3 비전도성층의 너비는 상기 제 2 비전도성층의 너비보다 큰 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 비전도성층의 확장부는 제 1 확장부이고,
    상기 제 2 비전도성층의 확장부는 제 2 확장부이고,
    상기 제 3 비전도성층의 확장부는 제 3 확장부이고,
    상기 제 1 확장부는 상기 제 1 반도체 칩의 측면들과 접하고, 상기 제 2 확장부는 상기 제 2 반도체 칩의 측면들과 접하고, 상기 제 3 확장부는 상기 제 3 반도체 칩의 측면들과 접하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 확장부는 상기 제 1 반도체 칩의 상기 측면들을 따라 연장되어 상기 제 1 반도체 칩의 상면 보다 위로 돌출되고,
    상기 제 2 확장부는 상기 제 2 반도체 칩의 상기 측면들을 따라 연장되어 상기 제2 반도체 칩의 상면 보다 위로 돌출되고,
    상기 제1 확장부는 상기 제 2 반도체 칩과 이격되고, 상기 제2 확장부는 상기 제3 반도체 칩과 이격되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 3 반도체 칩의 두께는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 각각의 두께보다 두꺼운 반도체 패키지.
  6. 다수의 비아들을 포함하는 기판;
    상기 기판 상의 하부 반도체 칩, 상기 하부 반도체 칩 상의 상부 반도체 칩, 및 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이의 중간 반도체 칩을 포함하는 칩 적층체;
    상기 기판과 상기 하부 반도체 칩 사이에 배치되는 하부 비전도성층;
    상기 하부 반도체 칩과 상기 중간 반도체 칩 사이에 배치되는 중간 비전도성층; 및
    상기 중간 반도체 칩과 상기 상부 반도체 칩 사이에 배치되는 상부 비전도성층을 포함하고,
    상기 중간 반도체 칩의 너비는 상기 상부 반도체 칩의 너비보다 크고 상기 하부 반도체 칩의 너비보다 작은 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 하부 비전도성층은 상기 하부 반도체 칩의 외각으로 돌출되고 상기 하부 반도체 칩의 측면들을 덮는 하부 확장부를 가지고,
    상기 중간 비전도성층은 상기 중간 반도체 칩의 외각으로 돌출되고 상기 중간 반도체 칩의 측면들을 덮는 중간 확장부를 가지고,
    상기 상부 비전도성층은 상기 상부 반도체 칩의 외각으로 돌출되고 상기 상부 반도체 칩의 측면들을 덮는 상부 확장부를 가지고,
    상기 하부 확장부는 상기 중간 반도체 칩의 상기 측면들과 이격되고, 상기 중간 확장부는 상기 상부 반도체 칩의 상기 측면들과 이격되는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 하부 확장부의 최상부는 상기 중간 반도체 칩의 하면보다 높고,
    상기 중간 확장부의 최상부는 상기 상부 반도체 칩의 하면보다 높은 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 상부 확장부의 최상부는 상기 상부 반도체 칩의 상면과 동일하거나 낮은 레벨을 가지는 반도체 패키지.
  10. 제 6 항에 있어서,
    상기 중간 반도체 칩은 복수 개로 제공되되,
    상기 복수 개의 중간 반도체 칩들은 상기 기판의 상면으로부터 멀리 배치될수록 그의 너비가 감소하는 반도체 패키지.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220162300A (ko) * 2021-06-01 2022-12-08 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220169043A (ko) * 2021-06-17 2022-12-27 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US20230029098A1 (en) * 2021-07-26 2023-01-26 Samsung Electronics Co., Ltd. Semiconductor package
KR102953397B1 (ko) * 2021-08-17 2026-04-17 삼성전자주식회사 반도체 패키지
KR20240011485A (ko) * 2022-07-19 2024-01-26 삼성전자주식회사 반도체 패키지
US20240120251A1 (en) * 2022-10-07 2024-04-11 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080013305A (ko) * 2006-08-08 2008-02-13 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20160001912A (ko) * 2014-06-27 2016-01-07 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001018864A1 (en) * 1999-09-03 2001-03-15 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
KR20020089492A (ko) 2000-04-17 2002-11-29 어드밴스드 마이크로 디바이시즈, 인코포레이티드 웨이퍼 후면에 다이 부착물질의 사전 도포
US8378383B2 (en) 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
JP5570799B2 (ja) * 2009-12-17 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR20110123504A (ko) 2010-05-07 2011-11-15 주식회사 하이닉스반도체 크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼 및 이를 이용한 반도체 패키지
US8766457B2 (en) 2010-12-01 2014-07-01 SK Hynix Inc. Bonding structure of semiconductor package, method for fabricating the same, and stack-type semiconductor package
JP2012142536A (ja) * 2010-12-13 2012-07-26 Elpida Memory Inc 半導体装置及びその製造方法
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2013131652A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法、半導体ウェハの加工方法、半導体ウェハ
KR102107961B1 (ko) 2013-11-14 2020-05-28 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080013305A (ko) * 2006-08-08 2008-02-13 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20160001912A (ko) * 2014-06-27 2016-01-07 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220162300A (ko) * 2021-06-01 2022-12-08 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조방법

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