KR20170116499A - 인덕터 제조방법 및 인덕터 - Google Patents

인덕터 제조방법 및 인덕터 Download PDF

Info

Publication number
KR20170116499A
KR20170116499A KR1020160044334A KR20160044334A KR20170116499A KR 20170116499 A KR20170116499 A KR 20170116499A KR 1020160044334 A KR1020160044334 A KR 1020160044334A KR 20160044334 A KR20160044334 A KR 20160044334A KR 20170116499 A KR20170116499 A KR 20170116499A
Authority
KR
South Korea
Prior art keywords
dry film
pattern
passivation layer
dfr
metal paste
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020160044334A
Other languages
English (en)
Inventor
이종윤
방혜원
양진혁
유영석
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020160044334A priority Critical patent/KR20170116499A/ko
Priority to JP2017066283A priority patent/JP2017191931A/ja
Priority to US15/474,710 priority patent/US20170294262A1/en
Publication of KR20170116499A publication Critical patent/KR20170116499A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/043—Printed circuit coils by thick film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H01F27/292—Surface mounted devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/002—Details of via holes for interconnecting the layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

본 발명의 일 실시형태는 감광성 특성을 가진 감광막을 이용하여 정교한 패턴 막을 갖는 단차를 형성하고, 상기 단차에 감광성 금속 페이스트에 비해 저항이 낮은 금속 페이스트를 채워 저항이 낮고 미세한 코일 패턴을 형성하는 인덕터 제조방법을 제공한다.

Description

인덕터 제조방법 및 인덕터 {Manufacturing method of inductor and inductor}
본 발명은 실장형(SMD Type) 인덕터, 그 중에서도 특히 100MHz 이상의 고주파 대역에서 사용되는 인덕터의 제조방법에 관한 것이다.
칩 인덕터는 회로 기판에 실장되는 SMD(Surface Mount Device) 형태의 인덕터 부품이다.
그 중에서 고주파용 인덕터는 100 MHz 이상의 고주파에서 사용되는 제품을 지칭한다.
주로 Impedance matching용 LC회로에서 많이 사용된다. 최근 무선 통신 시장의 다밴드화 추세에 따라 다양한 주파수가 사용됨에 따라 매칭(matching) 회로의 수가 많이 늘어 고주파용 인덕터의 사용도 증가하고 있다.
고주파 인덕터에서 가장 중요한 기술적 동향은 High-Q 특성를 갖는 것이다. 이때, Q=wL/R로 나타내어진다. 즉, Q 값은 주어진 주파수 대역에서의 인덕턴스(L)과 저항(R)의 비율을 의미한다. 특히, 전자부품의 소형화 추세 때문에 소자의 크기는 작게 하면서 Q는 크게 만드는 것이 중요하다.
임피던스 매칭(Impedance Matching) 회로에 사용되는 부품이므로 고주파용 인덕터는 특정한 규격 용량(Inductance, L)에 맞추어 제품을 제조한다.
High-Q 특성을 구현한다는 것은 일정한 규격 용량(L)에서 보다 높은 Q값의 소자부품을 만드는 것이다.
보다 높은 Q를 유지하면서 크기가 작고 얇은 제품을 얻기 위해서, 인덕터 코일의 미세화 및 코일간 정교한 정합이 필요하다.
현재, 고주파용 인덕터 공정시 감광성 금속 페이스트를 사용하고 있다.
이는 정확한 정합과 제작 후 인덕터 형상을 일정하게 유지할 수 있는 장점이 있으나, 금속 페이스트 상에 감광성 특성을 부여하여야 하므로 일반적인 금속 페이스트에 비해 저항이 크다. 이는 인덕터 특성상 Q 값에 영향을 미쳐 인덕터의 특성 향상에 한계가 있다.
또한, 금속 페이스트에 부여한 감광성 특성이 고유한 감광성 특성에 비해 저하되는 문제가 있어 일반적인 감광막에 비하여 해상도가 떨어지는 문제가 있다.
본 발명은 인덕터, 특히 고주파용 인덕터에 관한 것이다.
상술한 바와 같이 종래의 적층 세라믹 기술에서는 도선의 두께를 높이고 단차를 해소하는 것이 어렵다.
본 발명은 적층 세라믹 기술과는 다른 유기 절연체를 이용한 공법을 제시하며, 이러한 공법으로 회로코일(도선)의 두께 증가 및 단차 해소 등의 기술적 난제를 해결할 수 있는 칩 인덕터, 특히 고주파용 칩 인덕터에 관한 것이다.
본 발명의 일 실시형태는 지지 부재 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계, 상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계, 상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계, 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계, 상기 DFR(Dry Film Resist)을 제거하는 단계, 상기 코일 패턴 상에 패시베이션층 (Passivation layer, PSV)을 도포하는 단계 및 상기 패시베이션층(Passivation layer, PSV) 상에 비아를 가공하는 단계를 포함하는 인덕터의 제조방법을 제공한다.
본 발명의 다른 실시형태는 코일부를 포함하는 바디와 상기 바디의 외측에 배치되며, 상기 코일부와 연결된 외부전극을 포함하며, 상기 코일부는 도전성 패턴과 도전성 비아를 가지며, 상기 도전성 패턴과 상기 도전성 비아는 감광성 금속 페이스트에 비해 저항이 낮은 금속 페이스트로 형성된 인덕터를 제공한다.
본 발명의 일 실시형태에 의하면 감광성 특성을 가진 감광막을 이용하여 정교한 패턴 막을 갖는 단차를 형성하고, 상기 단차에 감광성 금속 페이스트에 비해 저항이 낮은 금속 페이스트를 채워 저항이 낮고 미세한 코일 패턴을 형성할 수 있다.
본 발명의 일 실시형태에 의하면 코일 패턴의 저항이 낮아 Q 특성이 우수한 인덕터를 구현할 수 있다.
도 1a 내지 도 1s는 본 발명의 일 실시형태에 따른 인덕터 제조 공정도이다.
도 2는 도 1b 내지 도 1s의 단계를 반복하여 적층된 바디의 단면도이다.
도 3은 도 2의 바디에 외부전극을 형성한 인덕터의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하에서는, 본 발명의 일 실시형태에 따른 인덕터를 제작하는 실시예에 대하여 설명하지만, 본 발명이 이러한 실시예로 한정되는 것은 아니다.
도 1a 내지 도 1s는 본 발명의 일 실시형태에 따른 인덕터 제조 공정도이다.
인덕터의 제조방법
본 발명의 일 실시형태에 따르면, 지지 부재 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계, 상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계, 상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계, 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계, 상기 DFR(Dry Film Resist)을 제거하는 단계, 상기 코일 패턴 상에 패시베이션층 (Passivation layer, PSV)을 도포하는 단계 및 상기 패시베이션층(Passivation layer, PSV) 상에 비아를 가공하는 단계를 포함하는 인덕터의 제조방법을 제공한다.
이하 각 단계별로 자세히 설명하도록 한다.
1. 지지 부재 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계
도 1a를 참조하면, 지지 부재는 기판(10)과 기판(10) 상에 부착된 접착제(11)로 구성되며, 상기 접착제(11)는 발포 테입일 수 있다.
기판(10)은 특별히 제한되지 않으며, 지지할 수 있는 강성을 가진 부재이면 제한 없이 사용 가능하다.
상기 지지 부재 상에 패시베이션층(Passivation layer, PSV)(20)을 도포한다.
2. 상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계
도 1b를 참조하면, 회로 패턴을 형성하기 위하여 패시베이션층(Passivation layer, PSV)(20) 상에 드라이 필름 레지스트(DFR)(30)을 라미네이션한다. DFR(Dry Film Resist)(30)은 노광/현상을 위한 부자재이다.
3. 상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계
도 1c 및 도 1d를 참조하면, 노광/현상 공정을 통하여 상기 DFR(Dry Film Resist)(30)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성한다.
4. 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계
도 1e를 참조하면, 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴(40)을 형성한다.
상기 금속 페이스트는 감광성 금속 페이스트 대비 저항이 낮은 금속을 포함한다.
일반적으로, 고주파용 인덕터 공정시 감광성 금속 페이스트를 사용하고 있다.
이는 정확한 정합과 제작 후 인덕터 형상을 일정하게 유지할 수 있는 장점이 있으나, 금속 페이스트 상에 감광성 특성을 부여하여야 하므로 일반적인 금속 페이스트에 비해 저항이 크다. 저항이 클 경우, 인덕터 특성상 Q 값에 영향을 미쳐 인덕터의 특성 향상에 한계가 있다.
또한, 금속 페이스트에 부여한 감광성 특성이 고유한 감광성 특성에 비해 저하되는 문제가 있어 일반적인 감광막에 비하여 해상도가 떨어지는 문제가 있다.
본 발명의 일 실시형태에 따르면, 감광성 금속 페이스트 대비 저항이 낮은 금속을 포함하는 금속 페이스트를 인쇄하여 코일 패턴(40)을 형성하기 때문에, 미세한 코일 패턴을 형성할 수 있다.
또한, 코일 패턴의 저항이 낮아 Q 특성이 우수한 인덕터를 구현할 수 있다.
5. 상기 DFR(Dry Film Resist)을 제거하는 단계
도 1f를 참조하면, DFR(Dry Film Resist)(30)을 제거하여 코일 패턴(40)을 완성한다.
6. 상기 코일 패턴 상에 패시베이션층 (Passivation layer, PSV)을 도포하는 단계
도 1g를 참조하면, 상기 코일 패턴(40) 상에 패시베이션층 (Passivation layer, PSV)(20)을 도포한다.
상기 패시베이션층 (Passivation layer, PSV)(20)은 도 1b에서 도포한 패시베이션층과 동일하다.
7. 상기 패시베이션층(Passivation layer, PSV) 상에 비아를 가공하는 단계
도 1g를 참조하면, 상기 패시베이션층(Passivation layer, PSV)(20) 상에 비아를 가공한다.
상기 비아의 가공은 마스크를 이용하여 비아가 형성될 부분을 가리고 노광한 후 현상하여 비아를 형성한다.
8. 상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계
도 1h를 참조하면, 상부 회로 패턴을 형성하기 위하여 패시베이션층 (Passivation layer, PSV)(20) 상에 드라이 필름 레지스트(DFR)(30)을 라미네이션한다. DFR(Dry Film Resist)(30)은 노광/현상을 위한 부자재이다.
9. 상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계
도 1i 및 도 1j를 참조하면, 노광/현상 공정을 통하여 상기 DFR(Dry Film Resist)(30)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성한다.
10. 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계
도 1k를 참조하면, 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴(40)을 형성한다.
11. 상기 DFR(Dry Film Resist)을 제거하는 단계
도 1l을 참조하면, DFR(Dry Film Resist)(30)을 제거하여 코일 패턴(40)을 완성한다.
12. 상기 코일 패턴 상에 패시베이션층 (Passivation layer, PSV)을 도포하는 단계
도 1m을 참조하면, 상기 코일 패턴(40) 상에 패시베이션층 (Passivation layer, PSV)(20)을 도포한다.
상기 패시베이션층 (Passivation layer, PSV)(20)은 도 1b에서 도포한 패시베이션층과 동일하다.
13. 상기 패시베이션층(Passivation layer, PSV) 상에 비아를 가공하는 단계
도 1n을 참조하면, 상기 패시베이션층(Passivation layer, PSV)(20) 상에 비아를 가공한다.
상기 비아의 가공은 마스크를 이용하여 비아가 형성될 부분을 가리고 노광한 후 현상하여 비아를 형성한다.
14. 상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계
도 1o를 참조하면, 상부 회로 패턴을 형성하기 위하여 패시베이션층 (Passivation layer, PSV)(20) 상에 드라이 필름 레지스트(DFR)(30)을 라미네이션한다.
15. 상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계
도 1p 및 도 1q를 참조하면, 노광/현상 공정을 통하여 상기 DFR(Dry Film Resist)(30)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성한다.
16. 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계
도 1r을 참조하면, 상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴(40)을 형성한다.
17. 상기 DFR(Dry Film Resist)을 제거하는 단계
도 1s를 참조하면, DFR(Dry Film Resist)(30)을 제거하여 상부층 코일 패턴(40)을 완성한다.
18. 일괄 적층
상기 공정을 반복함으로써, 상기 드라이 필름 패턴(Dry Film Pattern) 상에 형성된 코일 패턴(40)들이 상기 비아에 의해 서로 연결되도록 적층하여 적층체를 형성한다. 상기 코일 패턴(40) 중 최상부층 코일 패턴(40) 상에는 패시베이션층(Passivation layer, PSV)을 도포함으로써, 적층체를 형성한다.
도 2는 도 1b 내지 도 1s의 단계를 반복하여 적층된 바디의 단면도이다.
도 2를 참조하면, 상기 코일 패턴(40) 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계 이후에 적층체를 절단하고 소결함으로써 바디를 형성할 수 있다.
도 3은 도 2의 바디에 외부전극을 형성한 인덕터의 단면도이다.
도 3을 참조하면, 상기 적층체에서 지지 부재를 제거하고, 바디(120)의 외측에 외부전극(131, 132)을 형성하는 단계를 더 수행함으로써, 바디(120) 내부에 코일부(140)를 포함하고, 외측에 외부전극(131, 132)이 배치된 인덕터를 제조할 수 있다.
인덕터
본 발명의 다른 실시형태에 따른 인덕터는 코일부(140)를 포함하는 바디(120)와 상기 바디(120)의 외측에 배치된 외부전극(131, 132)을 포함한다.
또한, 상기 코일부(140)는 도전성 패턴(141)과 도전성 비아(142)를 갖는다.
상기 도전성 패턴(141)과 상기 도전성 비아(142)는 감광성 금속 페이스트에 비해 저항이 낮은 금속 페이스트로 형성될 수 있다.
인덕터의 바디(120)는 글라스 세라믹(Glass Ceramic), Al2O3, 페라이트(Ferrite) 등의 세라믹 재료로 형성되며, 다만 이에 제한되는 것은 아니며, 유기 성분을 포함할 수도 있다.
상기 도전성 패턴(141)과 도전성 비아(142)는 은(Ag)으로 이루어질 수 있다.
한편, 상기 코일부(140)는 인덕터의 실장면에 수직한 형태로 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
120: 바디
140: 코일부 141: 도전성 패턴
142: 도전성 비아
131, 132: 외부전극

Claims (9)

  1. 지지 부재 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계;
    상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계;
    상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계;
    상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계;
    상기 DFR(Dry Film Resist)을 제거하는 단계;
    상기 코일 패턴 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계; 및
    상기 패시베이션층(Passivation layer, PSV) 상에 비아를 가공하는 단계;를 포함하는 인덕터의 제조방법.
  2. 제 1항에 있어서,
    상기 비아를 가공하는 단계 이후에,
    상기 패시베이션층 상에 DFR(Dry Film Resist)을 라미네이션하는 단계;
    상기 DFR(Dry Film Resist)을 노광 및 현상하여 드라이 필름 패턴(Dry Film Pattern)을 형성하는 단계;
    상기 드라이 필름 패턴(Dry Film Pattern) 상에 금속 페이스트를 인쇄하여 코일 패턴을 형성하는 단계;
    상기 DFR(Dry Film Resist)을 제거하는 단계; 및
    상기 코일 패턴 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계;를 반복하여 적층체를 형성하는 인덕터의 제조방법.
  3. 제 2항에 있어서,
    상기 코일 패턴 상에 패시베이션층(Passivation layer, PSV)을 도포하는 단계 이후에 적층체를 절단하고 소결하는 단계를 더 수행하는 인덕터의 제조방법.
  4. 제 3항에 있어서,
    상기 적층체에서 지지 부재를 제거하고, 적층체의 외측에 외부전극을 형성하는 단계를 더 수행하는 인덕터의 제조방법.
  5. 제 1항에 있어서,
    상기 금속 페이스트는 감광성 금속 페이스트 대비 저항이 낮은 인덕터의 제조방법.
  6. 제 1항에 있어서,
    상기 비아를 가공하는 단계는 패시베이션층(Passivation layer, PSV)을 노광 및 현상하여 수행되는 인덕터의 제조방법.
  7. 제 1항에 있어서,
    상기 드라이 필름 패턴(Dry Film Pattern) 상에 형성된 코일 패턴들은 상기 비아에 의해 서로 연결되는 인덕터의 제조방법.
  8. 코일부를 포함하는 바디와 상기 바디의 외측에 배치되며, 상기 코일부와 연결된 외부전극을 포함하며,
    상기 코일부는 도전성 패턴과 도전성 비아를 가지며, 상기 도전성 패턴과 상기 도전성 비아는 감광성 금속 페이스트에 비해 저항이 낮은 금속 페이스트로 형성된 인덕터.
  9. 제 8항에 있어서,
    상기 도전성 패턴 및 도전성 비아는 은(Ag)을 포함하는 인덕터.
KR1020160044334A 2016-04-11 2016-04-11 인덕터 제조방법 및 인덕터 Ceased KR20170116499A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160044334A KR20170116499A (ko) 2016-04-11 2016-04-11 인덕터 제조방법 및 인덕터
JP2017066283A JP2017191931A (ja) 2016-04-11 2017-03-29 インダクターの製造方法及びインダクター
US15/474,710 US20170294262A1 (en) 2016-04-11 2017-03-30 Method of manufacturing inductor and inductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160044334A KR20170116499A (ko) 2016-04-11 2016-04-11 인덕터 제조방법 및 인덕터

Publications (1)

Publication Number Publication Date
KR20170116499A true KR20170116499A (ko) 2017-10-19

Family

ID=59999709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160044334A Ceased KR20170116499A (ko) 2016-04-11 2016-04-11 인덕터 제조방법 및 인덕터

Country Status (3)

Country Link
US (1) US20170294262A1 (ko)
JP (1) JP2017191931A (ko)
KR (1) KR20170116499A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6658681B2 (ja) * 2017-06-22 2020-03-04 株式会社村田製作所 積層インダクタの製造方法および積層インダクタ
JP7266996B2 (ja) * 2018-11-20 2023-05-01 太陽誘電株式会社 インダクタ、フィルタおよびマルチプレクサ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002249890A (ja) * 2001-02-22 2002-09-06 Nikon Corp コイルの製造方法
JP3754011B2 (ja) * 2002-09-04 2006-03-08 デプト株式会社 電子部品用金属材料、電子部品、電子機器、金属材料の加工方法、電子部品の製造方法及び電子光学部品
US7056817B2 (en) * 2002-11-20 2006-06-06 Intel Corporation Forming a cap above a metal layer
KR100665114B1 (ko) * 2005-01-07 2007-01-09 삼성전기주식회사 평면형 자성 인덕터의 제조 방법
CA2701412C (en) * 2007-10-01 2017-06-20 Kovio, Inc. Profile engineered thin film devices and structures
KR20130058340A (ko) * 2011-11-25 2013-06-04 삼성전기주식회사 인덕터 및 그 제조 방법
KR101862409B1 (ko) * 2011-12-22 2018-07-05 삼성전기주식회사 칩 인덕터 및 칩 인덕터 제조방법
KR101973410B1 (ko) * 2013-08-14 2019-09-02 삼성전기주식회사 박막 인덕터용 코일 유닛, 박막 인덕터용 코일 유닛의 제조방법, 박막 인덕터 및 박막 인덕터의 제조방법

Also Published As

Publication number Publication date
JP2017191931A (ja) 2017-10-19
US20170294262A1 (en) 2017-10-12

Similar Documents

Publication Publication Date Title
US12183501B2 (en) Inductor component
US9691539B2 (en) Coil component
KR101565700B1 (ko) 칩 전자부품, 이의 제조방법 및 그 실장기판
KR102025708B1 (ko) 칩 전자부품 및 그 실장기판
US10147533B2 (en) Inductor
KR101548862B1 (ko) 칩형 코일 부품 및 그 제조 방법
US10418167B2 (en) Inductor component
US9331009B2 (en) Chip electronic component and method of manufacturing the same
US10115521B2 (en) Manufacturing method for electronic component
KR101740816B1 (ko) 칩 인덕터
US9401242B2 (en) Composite electronic component and composite electronic component manufacturing method
US10224389B2 (en) Embedded passive chip device and method of making the same
JP2005045103A (ja) チップインダクタ
KR20170116499A (ko) 인덕터 제조방법 및 인덕터
WO2004021374A1 (ja) 可変インダクタンス素子、可変インダクタンス素子内蔵多層基板、半導体チップ及びチップ型可変インダクタンス素子
JP2012015291A (ja) コイル装置の製造方法
KR102154199B1 (ko) 칩 전자부품 및 그 실장기판
JP2002100520A (ja) 積層インダクタ及びそのインダクタンス値の調整方法
JP4577479B2 (ja) 多層配線基板形成に用いられる異材質部を有するシート形成方法および異材質部を有するシート
KR100547168B1 (ko) 적층형 발룬 트랜스포머의 제조 방법
KR20030092379A (ko) 내장형 캐패시터를 갖는 세라믹 적층 소자의 제조방법
WO2019088253A1 (ja) Ｌｃ共振アンテナ
JP2004221330A (ja) 電子回路基板及びその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160411

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210324

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20160411

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220209

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20220415

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20220209

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20220415

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20220311

Comment text: Amendment to Specification, etc.

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20220506

Patent event code: PE09021S02D

PX0601 Decision of rejection after re-examination

Comment text: Decision to Refuse Application

Patent event code: PX06014S01D

Patent event date: 20220713

Comment text: Final Notice of Reason for Refusal

Patent event code: PX06013S02I

Patent event date: 20220506

Comment text: Amendment to Specification, etc.

Patent event code: PX06012R01I

Patent event date: 20220428

Comment text: Decision to Refuse Application

Patent event code: PX06011S01I

Patent event date: 20220415

Comment text: Amendment to Specification, etc.

Patent event code: PX06012R01I

Patent event date: 20220311

Comment text: Notification of reason for refusal

Patent event code: PX06013S01I

Patent event date: 20220209

X601 Decision of rejection after re-examination