KR20170130380A

KR20170130380A - 비휘발성 메모리에서 결함에 대한 내성을 향상시키기 위한 방법 및 장치

Info

Publication number: KR20170130380A
Application number: KR1020177023663A
Authority: KR
Inventors: 신 구오; 펭 주; 요게쉬 비. 웩차우어; 데이비드 제이. 펠스터
Original assignee: 인텔 코포레이션
Priority date: 2015-03-27
Filing date: 2016-02-18
Publication date: 2017-11-28
Anticipated expiration: 2036-02-18
Also published as: US20160283143A1; CN107408019B; KR102533062B1; WO2016160162A1; CN107408019A; US9830093B2

Abstract

플랫 인다이렉션 시스템들에서 VSS(Varied-Sector-Size) 인에이블먼트를 위한 회전된 플레이너 XOR 스킴에 관한 방법들 및 장치가 설명된다. 일 실시예에서, 비휘발성 메모리는 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 사용자 데이터에 대응하는 패리티 데이터를 저장한다. 패리티 데이터의 매핑을 매칭하기 위해 복수의 다이에 걸친 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트에서 사용자 데이터가 회전된다. 다른 실시예들이 또한 개시되고 청구된다.

Description

비휘발성 메모리에서 결함에 대한 내성을 향상시키기 위한 방법 및 장치

관련 출원

본 출원은 35 U.S.C. 365(b) 하에서 2015년 3월 27일자 출원된 US 출원 제14/672,080호에 대한 우선권을 주장한다. 상기 출원 제14/672,080호는 이로써 그 전체가 본 명세서에 참고로 포함된다.

분야

본 개시내용은 일반적으로 전자공학의 분야에 관한 것이다. 더 구체적으로, 일부 실시예들은 일반적으로 비휘발성 메모리에서 결함들에 대한 내성을 향상시키는 것에 관한 것이다.

패리티 검사는 외부 결함들을 해결하고 및/또는 스토리지 디바이스들에서 시스템 신뢰성을 향상시키는 데 사용될 수 있다. 그러나, 패리티 검사는 일부 데이터가 결함이 있는지를 결정하기 위해 일반적으로 저장된 데이터에 의존한다. 스토리지 디바이스들이 크기가 늘어남에 따라, 대응하는 패리티 데이터의 스토리지 요건이 필요한 스토리지 공간을 크게 추가시킬 수 있다. 이러한 추가적인 공간 요건은 제조 비용을 증가시킬 수 있고, 예를 들어 추가 패리티 스토리지 공간에 액세스하는 데 요구되는 추가 시간으로 인해 전반적인 시스템 성능을 저하시킬 수도 있다.

첨부 도면들을 참조하여 상세한 설명이 제공된다. 도면들에서, 참조 번호의 최좌측의 숫자(들)는 그러한 참조 번호가 처음으로 나오는 도면을 식별한다. 상이한 도면들에서 동일한 참조 번호의 사용은 유사하거나 동일한 항목들을 나타낸다.
도 1 및 도 4 내지 도 6은 본 명세서에서 논의된 다양한 실시예들을 구현하는 데 이용될 수 있는 컴퓨팅 시스템들의 실시예들의 블록도들을 도시한다.
도 2a 내지 도 2d는 일부 실시예들에 따라, 복수의 다이에 걸친 플레인들에서의 사용자 및 패리티 데이터에 대한 스토리지 구성들을 도시한다.
도 3은 실시예에 따른 고체 상태 드라이브의 다양한 컴포넌트들의 블록도를 도시한다.

이하의 설명에서는, 다양한 실시예들의 철저한 이해를 제공하기 위해서 다수의 구체적인 상세 사항들이 제시된다. 그러나, 다양한 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다. 다른 경우에, 특정 실시예들을 불명료하게 하지 않도록, 공지된 방법들, 절차들, 컴포넌트들, 및 회로들은 상세하게 설명되지 않았다. 또한, 실시예들의 다양한 양태들은 다양한 수단들, 예컨대 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램으로 구성된 컴퓨터 판독 가능 명령어들("소프트웨어"), 또는 하드웨어와 소프트웨어의 일부 조합을 이용하여 수행될 수 있다. 본 개시내용의 목적을 위해, "로직"에 대한 언급은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 일부 조합을 의미할 것이다.

상기에 논의된 바와 같이, 패리티 검사는 (비휘발성 메모리에 데이터를 저장하는 고체 상태 드라이브(SSD)들과 같은 스토리지 디바이스들에서 외부 결함들을 해결하고 시스템 신뢰성을 향상시키기 위해 사용될 수 있다. XOR(배타적 OR) 기반 패리티 검사는 외부 결함들을 해결하고 플래시 기반 SSD들에서 시스템 신뢰성을 향상시키기 위해 사용될 수 있다. 그러나, XOR 패리티 데이터를 저장하기 위해 사용되는 플래시 공간은 SSD들의 BOM(Bill-Of-Materials)을 증가시킨다. 또한, 종래의 XOR 스킴과 비교하면, 플레이너(planar) XOR은 동일한 IC(Integrated Circuit) 다이 내에서 다수의 플레인에 걸쳐 저장된 데이터에 대해 동일한 XOR 패리티 데이터를 이용하는 것에 의해 공간 사용 오버헤드를 감소시킨다. 그러나, 이 스킴은 시스템을 다이에서의 플레인-내(within-plane) 장애(즉, 동일한 다이 상에서의 동일한 NAND(및/또는 NOR) 메모리 플레인에서의 장애)의 위험에 노출시킨다.

이를 위해, 일부 실시예는 플랫 인다이렉션 시스템들에서 VSS(Varied-Sector-Size) 인에이블먼트를 위한 회전된 플레이너 XOR 스킴에 관한 것이다. 또한, 실시예는 플레이너 XOR 스킴을 사용하는 SSD들에 대한 플레인-내(예를 들어, NAND 및/또는 NOR 메모리 셀) 결함들에 대한 시스템 내성을 향상시킨다. 예를 들어, 일 실시예는 저장된 데이터를 XOR 패리티 매핑에 대해 회전시키는 것에 의해 플레인-내 결함들로 인한 XOR 복구 장애에 대해 시스템이 내성이 있게 한다(또는 적어도 XOR 복구 장애의 가능성을 감소시킨다). 이는 이어서 동일한 다이 상에서의 동일한 NAND(및/또는 NOR) 메모리 플레인에서 다수의 판독 에러들에 내성이 있지 않은 일부 공지된 플레이너 XOR 솔루션들에 의해 제기된 문제들을 해결한다.

또한, 일부 실시예가 SSD들(예를 들어, NAND 및/또는 NOR 유형의 메모리 셀들을 포함함)에서의 결함 검출을 참조하여 논의되어도, 실시예들은 SSD들에 한정되지 않고, 예를 들어, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, 바이트 어드레싱가능 3차원 크로스 포인트 메모리, PCM(Phase Change Memory) 등 중 하나 이상을 포함하는 다른 유형의 비휘발성 스토리지 디바이스들에 사용될 수 있다.

본 명세서에서 논의된 기술들은, 도 1 내지 도 6을 참조하여 논의된 것들을 포함한 다양한 컴퓨팅 시스템들(예를 들어, 데스크톱, 워크스테이션, 서버, 랙 시스템 등과 같은 비이동형 컴퓨팅 디바이스, 및 스마트폰, 태블릿, UMPC(Ultra-Mobile Personal Computer), 랩톱 컴퓨터, Ultrabook™ 컴퓨팅 디바이스, 스마트 시계, 스마트 안경, 스마트 팔찌 등과 같은 이동형 컴퓨팅 디바이스를 포함함)에서 제공될 수 있다. 보다 구체적으로, 도 1은 실시예에 따른 컴퓨팅 시스템(100)의 블록도를 도시한다. 시스템(100)은 하나 이상의 프로세서(102-1 내지 102-N)(일반적으로 본 명세서에서 "프로세서들(102)" 또는 "프로세서(102)"로 지칭됨)를 포함할 수 있다. 프로세서들(102)은 상호접속부 또는 버스(104)를 통해 통신할 수 있다. 각각의 프로세서는 다양한 컴포넌트들을 포함할 수 있는데, 그들 중 일부는 명료성을 위해 프로세서(102-1)만을 참조하여 논의된다. 따라서, 나머지 프로세서들(102-2 내지 102-N) 각각은 프로세서(102-1)를 참조하여 논의되는 것과 동일하거나 유사한 컴포넌트들을 포함할 수 있다.

실시예에서, 프로세서(102-1)는 (본 명세서에서 "코어들(106)" 또는 보다 일반적으로 "코어(106)"로 지칭되는) 하나 이상의 프로세서 코어들(106-1 내지 106-M), (다양한 실시예들에서 공유 캐시(shared cache) 또는 전용 캐시(private cache)일 수 있는) 캐시(108), 및/또는 라우터(110)를 포함할 수 있다. 프로세서 코어들(106)은 단일의 IC(integrated circuit) 칩 상에 구현될 수 있다. 또한, 이 칩은 하나 이상의 공유 및/또는 전용 캐시(예컨대, 캐시(108)), 버스들 또는 상호접속부들(예컨대, 버스 또는 상호접속부(112)), 로직(120), 메모리 제어기들(예컨대, 도 4 내지 도 6을 참조하여 논의된 것들), 또는 다른 컴포넌트들을 포함할 수 있다.

일 실시예에서, 라우터(110)는 프로세서(102-1) 및/또는 시스템(100)의 다양한 컴포넌트들 사이에 통신하는 데 이용될 수 있다. 더욱이, 프로세서(102-1)는 하나 초과의 라우터(110)를 포함할 수 있다. 또한, 다수의 라우터(110)는 프로세서(102-1) 내부의 또는 외부의 다양한 컴포넌트들 사이의 데이터 라우팅을 가능하게 하도록 통신할 수 있다.

캐시(108)는 프로세서(102-1)의 하나 이상의 컴포넌트, 예컨대 코어들(106)에 의해 이용되는 데이터(예를 들어, 명령어들을 포함함)를 저장할 수 있다. 예를 들어, 캐시(108)는 프로세서(102)의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(114)에 저장된 데이터를 로컬 캐싱할 수 있다. 도 1에 도시된 바와 같이, 메모리(114)는 상호접속부(104)를 통해 프로세서들(102)과 통신할 수 있다. 실시예에서, (공유될 수 있는) 캐시(108)는 다양한 레벨들을 가질 수 있는데, 예를 들어 캐시(108)는 중간 레벨 캐시 및/또는 최종 레벨 캐시(last-level cache)(LLC)일 수 있다. 또한, 코어들(106) 각각은 레벨 1(L1) 캐시(116-1)(일반적으로 본 명세서에서 "L1 캐시(116)"로 지칭됨)를 포함할 수 있다. 프로세서(102-1)의 다양한 컴포넌트들은, 메모리 제어기나 허브 및/또는 버스(예를 들어, 버스(112))를 통해, 직접적으로 캐시(108)와 통신할 수 있다.

도 1에 도시된 바와 같이, 메모리(114)는 메모리 제어기(120)를 통해 시스템(100)에서 다른 컴포넌트들에 연결될 수 있다. 메모리(114)는 휘발성 메모리를 포함하며, 교환가능하게 메인 메모리로 지칭될 수 있다. 메모리 제어기(120)가 상호접속부(104)와 메모리(114) 사이에 연결되는 것으로 도시되어 있어도, 메모리 제어기(120)는 시스템(100)의 다른 곳에 위치할 수 있다. 예를 들어, 메모리 제어기(120) 또는 그것의 부분들은 일부 실시예들에서 프로세서들(102) 중 하나 내에 제공될 수 있다.

시스템(100)은 또한 SSD 제어기 로직(125)을 통해 상호접속부(104)에 연결된 SSD(130)와 같은 비휘발성(NV) 스토리지 디바이스를 포함할 수 있다. 따라서, 로직(125)은 시스템(100)의 다양한 컴포넌트들에 의한 SSD(130)로의 액세스를 제어할 수 있다. 또한, 로직(125)이 도 1에서 상호접속부(104)에 직접 연결된 것으로 도시되어 있어도, 로직(125)은 대안적으로 시스템(100)의 하나 이상의 다른 컴포넌트와 스토리지 버스/상호접속부(예컨대, SATA(Serial Advanced Technology Attachment) 버스, PCI(Peripheral Component Interconnect)(또는 PCI 익스프레스(PCIe) 인터페이스) 등)를 통해 통신할 수 있다(예를 들어, 스토리지 버스는 버스 브리지, 칩셋(예컨대, 도 4 내지 도 6을 참조하여 논의된 것) 등과 같은 일부 다른 로직을 통해 상호접속부(104)에 연결됨). 추가적으로, 로직(125)은 다양한 실시예들에서 동일한 IC(Integrated Circuit) 디바이스 상에(예를 들어, SSD(130)와 동일한 인클로저에 또는 SSD(130)와 동일한 IC 디바이스 상에) 제공되거나 또는 (도 1 및 도 4 내지 도 6을 참조하여 논의된 것과 같은) 메모리 제어기 로직에 통합될 수 있다.

또한, 로직(125) 및/또는 SSD(130)는 하나 이상의 센서에 의해 검출된 값들 또는 그들의 상태를 표시하는 (예를 들어, 하나 이상의 비트 또는 신호의 형태로) 정보를 수신하도록 하나 이상의 센서(도시되지 않음)에 연결될 수 있다. 이러한 센서(들)는, 온도, 동작 주파수, 동작 전압, 전력 소모 및/또는 코어간 통신 액티비티 등과 같이 시스템/플랫폼의 전력/열 거동에 영향을 미치는 다양한 인자들에서의 변동들을 감지하기 위해 코어들(106), 상호접속부들(104 또는 112), 프로세서(102) 외부의 컴포넌트들, SSD(130), SSD 버스, SATA 버스, 로직(125), 로직(160) 등을 포함한 시스템(100)(또는 예를 들어 도 4 내지 도 6을 포함한 다른 도면들을 참조하여 논의된 것들과 같이 본 명세서에서 논의된 다른 컴퓨팅 시스템들)의 컴포넌트들에 근접하게 제공될 수 있다.

도 1에 도시된 바와 같이, SSD(130)는 SSD(130)와 동일한 인클로저에 있을 수 있고 및/또는 SSD(130)의 PCB(Printed Circuit Board) 상에 완전히 집적된 회전 로직(160)을 포함할 수 있다. 로직(160)은 예를 들어, 도 2a 내지 도 6을 참조하여, 본 명세서에서 논의된 바와 같이 플랫 인다이렉션 시스템들에서 VSS(Varied-Sector-Size) 인에이블먼트를 위한 회전된 플레이너 XOR 스킴을 용이하게 한다.

더 구체적으로, 도 2a는 종래의 XOR 스킴에 대한 사용자 데이터 및 XOR 패리티 매핑을 도시한다. 사용자 데이터는 x'n'으로 마킹되고, XOR 패리티는 p'n'으로 마킹되고, 이는 x'n'으로 마킹된 모든 데이터의 XOR이다. 종래의 XOR은 모든 다이에 걸친(예를 들어, 다이 0 내지 2에 대한) 스트라이프에서 각각의 플레인에 대해 (예를 들어, 다이 3에) 전용 XOR 패리티를 갖는다. 따라서, 그것은 동일한 다이에서 크로스-플레인(cross-plane) 장애뿐만 아니라 동일한 다이에서 플레인-내 결함들, 예를 들어 다이 0 플레인 0에서 다수의 판독 에러들에도 내성이 있다. 그러나, 종래의 XOR은 전용 XOR 다이(예를 들어, 도 2a의 다이 3)가 요구되기 때문에 NAND(이는 여기서 NOR과 상호교환가능할 수 있음) BOM에 높은 오버헤드를 갖는다.

도 2a는 종래의 XOR 스킴을 도시한다. 더 구체적으로, NAND 공간 오버헤드를 감소시키기 위해, 도 2b에 도시된 바와 같이 동일한 스트라이프 및 동일한 다이에서 동일한 XOR 패리티가 공유된다(여기서 다이 3의 플레인 3에서 p0은 다이들 0 내지 3에 걸쳐 사용자 데이터 x0, 스트라이프 N에 대해 공유됨). XOR BOM 비용은 풀 다이에서 쿼터 다이까지 효과적으로 감소된다(즉, 도 2a 대 도 2b). 본 명세서에서 논의된 바와 같이, 각각의 NAND 디바이스(예를 들어, SSD)는 하나 이상의 NAND 다이(예를 들어, 도 2a의 예에 도시된 다이 0 내지 3)를 포함할 수 있다. "스트라이프"는 일반적으로 다수의 다이에 분할/저장되는(예를 들어, 도 2a의 예에서 스트라이프 N이 다이 0, 다이 1, 다이 2 및 다이 3에 저장된다) 데이터의 유닛(예를 들어, 워드, 긴 워드 등)을 지칭한다. 각각의 다이는 일반적으로 복수의 플레인으로 분할되거나 파티셔닝된다(예를 들어, 도 2a의 예에서 다이 0이 플레인들 0 내지 3으로 분할된다). 각각의 다이는 각각의 플레인(예를 들어, 도 2a의 예에서 x0, x1, x2, x3, p0, p1, p2 및 p3로 라벨링됨)에서 최소 "페이지" 입도(granularity)로 데이터를 저장할 수 있다. 그러나, (예를 들어, 엔터프라이즈 SSD들을 위한 인다이렉션 시스템에서 사용되는) 플랫 인다이렉션 시스템에서, 최소 원자 기입 입도가 NAND 페이지-이는 NAND 플래시에서의 프로그램 입도임 -에 정렬될 수 없는 경우, 도 2b에 도시된 스킴이 기입 후 기입(write after write)을 야기할 수 있다. 예를 들어, 최소 원자 기입 입도가 4개의 NAND 페이지인 경우, 다이 3에서 p0 페이지의 기존 페이지는 원자 기입 스트래들을 다음 스트라이프에서의 첫 번째 페이지로 강제할 것이고, 이는 이어서 모든 후속 기입들이 오정렬되게 할 것이다. 따라서, 스트라이프 N+1에서의 모든 다이는 그것들이 상이한 원자 기입 입도에 속하기 때문에 2개의 NAND 프로그램 커맨드, 즉 기입 후 기입을 수신할 것이다. 기입 후 기입 동작들은 드라이브 성능을 저하시킨다. 도 2c는 더 이상 기입 후 기입의 문제가 없는 플레이너 XOR의 향상된 변형예를 도시한다. 그러나, 패리티 데이터는 XOR 다이의 동일 플레인에서 그 커버된 사용자 데이터에 중첩된다. 이것은 플레인 내 NAND 결함이 XOR 다이(이 예에서 다이 3)에서 발생하는 경우 XOR 복구 장애를 초래할 수 있다.

이를 위해, 실시예는 도 2d에 도시된 바와 같이 플레인들에 걸쳐 사용자 데이터 및 그 XOR 패리티 매핑을 회전시키는 것에 의해 상기의 문제들(예를 들어, 도 2a 내지 도 2c를 참조하여 논의됨)을 명쾌하게 해결하는 회전된 플레이너 XOR을 제공한다. 일 실시예에서, 도 2d를 참조하여 논의된 회전은 로직(160)에 의해 수행된다(또는 실행되도록 야기된다). NAND 다이의 특정 플레인에서 4개의 연속적 NAND 페이지는 모두 상이한 XOR 패리티를 갖는다. 따라서, 이 스킴은 다이에서 플레인-내 NAND 결함들에 완전히 내성이 있다. 이러한 실시예들은 도 2c에 도시된 바와 같은 기존의 플레이너 XOR 구현에 비해 보다 강건한 XOR 보호를 제공한다.

회전된 플레이너 XOR 스킴의 다른 이점은 플랫 인다이렉션 시스템에서 VSS(Varied-Sector-Size) 및 비-VSS(Non-VSS)와의 그 호환성이다. 플랫 인다이렉션은 인다이렉션 유닛이 원자 기입 입도에 정렬되도록 요구한다. 도 2d에 도시된 스킴으로, 사용자 데이터 및 XOR 패리티 데이터 양자 모두는 VSS 및 비-VSS 양자 모두에 대해 플랫 인다이렉션 유닛에 정렬된 쿼드-플레인 NAND 페이지들의 입도로 디스패치될 수 있다. 회전 XOR 스킴은 결함 리타이어먼트가 쿼드-플레인(예를 들어, 도 2a 내지 도 2d에 도시된 플레인 p0, p1, p2 및 p3) 입도인 한, 소거 블록(Erase Block)(NAND에서의 최소 소거 입도 또는 "EB") 및 페이지 레벨 결함 관리들 양자 모두와 또한 호환된다. 쿼드-플레인 페이지 리타이어 또는 쿼드-플레인 EB 리타이어는 도 2d에 도시된 사용자 데이터 및 XOR 인스턴스 매핑을 변경하지 않는다.

도 3은 실시예에 따른, SSD의 다양한 컴포넌트의 블록도를 도시한다. 로직(160)은, 예를 들어 도 3에 도시된 바와 같이, SSD 또는 SSD 제어기 로직 내부와 같은 다양한 위치에 위치될 수 있다. SSD(130)는 제어기 로직(382)(이는 차례로 하나 이상의 프로세서 코어 또는 프로세서(384) 및 메모리 제어기 로직(386)을 포함함), RAM(Random Access Memory)(388), 펌웨어 스토리지(390), 및 하나 이상의 메모리 모듈 또는 다이(392-1 내지 392-n)(이는 NAND 플래시, NOR 플래시, 또는 도 2a 내지 도 2d를 참조하여 논의된 다이들과 같은 다른 유형의 비휘발성 메모리를 포함할 수 있음)를 포함한다. 메모리 모듈들(392-1 내지 392-n)은 하나 이상의 메모리 채널들 또는 버스들을 통해 메모리 제어기 로직(386)에 연결된다. 또한, SSD(130)는 인터페이스(예컨대, SATA, SAS, PCIe(Peripheral Component Interconnect Express) 등 인터페이스)를 통해 로직(125)과 통신한다. 도 1 내지 도 6을 참조하여 논의된 하나 이상의 동작은 도 3의 하나 이상의 컴포넌트에 의해 수행될 수 있다, 예를 들어, 프로세서들(384) 및/또는 제어기(382)가 메모리 모듈들(392-1 내지 392-n)에 기입되거나 판독되는 데이터를 압축/압축 해제(또는 그렇지 않으면 압축/압축 해제를 야기)할 수 있다. 또한, 도 1 내지 도 6의 동작들 중 하나 이상은 펌웨어(390)에 프로그래밍될 수 있다. 또한, 제어기(382)는 로직(160)을 포함할 수 있다.

도 4는 실시예에 따른 컴퓨팅 시스템(400)의 블록도를 도시한다. 컴퓨팅 시스템(400)은 상호접속부 네트워크(또는 버스)(404)를 통해 통신하는 하나 이상의 CPU들(central processing unit(s))(CPUs)(402) 또는 프로세서들을 포함할 수 있다. 프로세서들(402)은 범용 프로세서, (컴퓨터 네트워크(403)를 통해 통신되는 데이터를 처리하는) 네트워크 프로세서, (셀 폰들, 스마트 폰들 등에 사용되는 것들과 같은) 애플리케이션 프로세서, 또는 (RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer)를 포함하는) 다른 유형의 프로세서를 포함할 수 있다. 다양한 유형의 컴퓨터 네트워크(403)가 유선(예를 들어, 이더넷, 기가비트, 파이버 등) 또는 무선 네트워크들(예컨대, 셀룰러, 3G(3세대 셀 폰 기술 또는 3세대 무선 포맷(UWCC)), 4G, LPE(Low Power Embedded) 등)을 포함하여 이용될 수 있다. 또한, 프로세서들(402)은 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 갖는 프로세서들(402)은 동일한 IC(integrated circuit) 다이 상에 상이한 유형의 프로세서 코어들을 집적할 수 있다. 또한, 다중 코어 설계를 갖는 프로세서들(402)은 대칭 또는 비대칭 멀티프로세서들로서 구현될 수 있다.

실시예에서, 프로세서들(402) 중 하나 이상은 도 1의 프로세서들(102)과 동일하거나 유사할 수 있다. 예를 들어, 하나 이상의 프로세서(402)는 하나 이상의 코어(106) 및/또는 캐시(108)를 포함할 수 있다. 또한, 도 1 내지 도 3을 참조하여 논의된 동작들은 시스템(400)의 하나 이상의 컴포넌트에 의해 수행될 수 있다.

칩셋(406)은 또한 상호접속부 네트워크(404)와 통신할 수 있다. 칩셋(406)은 GMCH(graphics and memory control hub)(408)를 포함할 수 있다. GMCH(408)는 메모리(114)와 통신하는 메모리 제어기(410)(실시예에서 도 1의 메모리 제어기(120)와 동일하거나 유사할 수 있음)를 포함할 수 있다. 메모리(114)는, CPU(402) 또는 컴퓨팅 시스템(400)에 포함되는 임의의 다른 디바이스에 의해 실행되는 명령어들의 시퀀스들을 포함하는 데이터를 저장할 수 있다. 또한, 시스템(400)은 로직(125), SSD(130) 및/또는 로직(160)(이들은 다양한 실시예들에서, 예시된 바와 같이 버스(422)를 통해, 로직(125)이 칩셋(406)에 통합되는 경우 404와 같은 다른 상호접속부들을 통하거나 하여 시스템(400)에 연결될 수 있음)을 포함한다. 일 실시예에서, 메모리(114)는 하나 이상의 휘발성 스토리지(또는 메모리) 디바이스, 예컨대 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM), 또는 다른 유형의 스토리지 디바이스를 포함할 수 있다. 본 명세서에서 논의된 임의의 NVM을 포함하여, 하드 디스크 드라이브, 플래시 등과 같은 비휘발성 메모리가 또한 이용될 수 있다. 다수의 CPU 및/또는 다수의 시스템 메모리와 같은 추가적인 디바이스들이 상호접속부 네트워크(404)를 통해 통신할 수 있다.

GMCH(408)는 그래픽 가속기(416)와 통신하는 그래픽 인터페이스(414)를 또한 포함할 수 있다. 일 실시예에서, 그래픽 인터페이스(414)는 AGP(accelerated graphics port) 또는 PCI(Peripheral Component Interconnect)(또는 PCIe(PCI express) 인터페이스)를 통해 그래픽 가속기(416)와 통신할 수 있다. 실시예에서, 디스플레이(417)(예컨대, 플랫 패널 디스플레이, 터치 스크린 등)는, 예를 들어, 비디오 메모리 또는 시스템 메모리와 같은 스토리지 디바이스에 저장된 이미지의 디지털 표현을 디스플레이에 의해 해석되고 디스플레이되는 디스플레이 신호들로 변환하는 신호 변환기를 통해, 그래픽 인터페이스(414)와 통신할 수 있다. 디스플레이 디바이스에 의해 생성된 디스플레이 신호들은, 디스플레이(417)에 의해 해석되고 후속하여 디스플레이 상에 디스플레이되기 이전에, 다양한 제어 디바이스들을 통과할 수 있다.

허브 인터페이스(418)는 GMCH(408) 및 ICH(input/output control hub)(420)가 통신하는 것을 허용할 수 있다. ICH(420)는 컴퓨팅 시스템(400)과 통신하는 I/O 디바이스들에 대한 인터페이스를 제공할 수 있다. ICH(420)는 주변 장치 브리지(또는 제어기)(424), 예컨대 PCI(peripheral component interconnect) 브리지, USB(universal serial bus) 제어기, 또는 다른 유형의 주변 장치 브리지들 또는 제어기들을 통해 버스(422)와 통신할 수 있다. 브리지(424)는 CPU(402)와 주변 장치 디바이스들 사이에 데이터 경로를 제공할 수 있다. 다른 유형의 토폴로지들이 이용될 수 있다. 또한, 다수의 버스가 예를 들어 다수의 브리지 또는 제어기를 통해 ICH(420)와 통신할 수 있다. 또한, ICH(420)와 통신하는 다른 주변 장치들은, 다양한 실시예들에서, IDE(integrated drive electronics) 또는 SCSI(small computer system interface) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, DVI(digital video interface)) 또는 다른 디바이스들을 포함할 수 있다.

버스(422)는 오디오 디바이스(426), 하나 이상의 디스크 드라이브(들)(428), 및 (예를 들어 유선 또는 무선 인터페이스를 통해 컴퓨터 네트워크(403)와 통신하는) 네트워크 인터페이스 디바이스(430)와 통신할 수 있다. 도시된 바와 같이, 네트워크 인터페이스 디바이스(430)는, (예를 들어, IEEE(Institute of Electrical and Electronics Engineers) 802.11 인터페이스(IEEE 802.11a/b/g/n/ac 등을 포함함), 셀룰러 인터페이스, 3G, 4G, LPE 등을 통해) 네트워크(403)와 무선으로 통신하기 위해 안테나(431)에 연결될 수 있다. 다른 디바이스들은 버스(422)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(430)와 같은) 다양한 컴포넌트들은 일부 실시예들에서 GMCH(408)와 통신할 수 있다. 추가로, 프로세서(402)와 GMCH(408)는 조합되어 단일의 칩을 형성할 수 있다. 또한, 그래픽 가속기(416)는 다른 실시예들에서 GMCH(408) 내에 포함될 수 있다.

또한, 컴퓨팅 시스템(400)은 휘발성 및/또는 비휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는, 판독 전용 메모리(ROM), 프로그래밍가능 ROM(PROM), 소거가능 PROM(EPROM), 전기적 EPROM(EEPROM), 디스크 드라이브(예를 들어, 428), 플로피 디스크, 컴팩트 디스크 ROM(CD-ROM), DVD(digital versatile disk), 플래시 메모리, 광자기 디스크, 또는 (예를 들어, 명령어들을 포함하는) 전자 데이터를 저장할 수 있는 다른 유형의 비휘발성 머신 판독 가능 매체 중 하나 이상을 포함할 수 있다.

도 5는 실시예에 따른 점대점(point-to-point)(PtP) 구성으로 배열되는 컴퓨팅 시스템(500)을 도시한다. 특히, 도 5는 프로세서들, 메모리, 및 입력/출력 디바이스들이 다수의 점대점 인터페이스에 의해 상호접속되는 시스템을 도시한다. 도 1 내지 도 4를 참조하여 논의된 동작들은 시스템(500)의 하나 이상의 컴포넌트에 의해 수행될 수 있다.

도 5에 도시된 바와 같이, 시스템(500)은 수개의 프로세서들을 포함할 수 있는데, 명확성을 위해 이들 중 2개의 프로세서(502 및 504)만이 도시된다. 프로세서들(502 및 504) 각각은 메모리들(510 및 512)과의 통신을 가능하게 하는 로컬 MCH(memory controller hub)(506 및 508)를 포함할 수 있다. 메모리들(510 및/또는 512)은 도 1 및/또는 도 4의 메모리(114)를 참조하여 논의된 것과 같은 다양한 데이터를 저장할 수 있다. 또한, MCH(506 및 508)는 일부 실시예들에서 메모리 제어기(120)를 포함할 수 있다. 또한, 시스템(500)은 로직(125), SSD(130), 및/또는 로직(160)(이들은 다양한 실시예에서, 예시된 바와 같이 버스(540/544)를 통해, 로직(125)이 칩셋(520)에 통합되는 경우 칩셋(520) 또는 프로세서(들)(502/504)에 대한 다른 점대점 접속들을 통하거나 하여 시스템(500)에 연결될 수 있음)을 포함한다.

실시예에서, 프로세서들(502 및 504)은 도 4를 참조하여 논의된 프로세서들(402) 중 하나일 수 있다. 프로세서들(502 및 504)은 각각 점대점(PtP) 인터페이스 회로들(516 및 518)을 이용하여 PtP 인터페이스(514)를 통해 데이터를 교환할 수 있다. 또한, 프로세서들(502 및 504) 각각은 점대점 인터페이스 회로들(526, 528, 530 및 532)을 이용하여 개별적인 PtP 인터페이스들(522 및 524)을 통해 칩셋(520)과 데이터를 교환할 수 있다. 칩셋(520)은, 예를 들어, PtP 인터페이스 회로(537)를 사용하여, 고성능 그래픽 인터페이스(536)를 통해 고성능 그래픽 회로(534)와 데이터를 추가로 교환할 수 있다. 도 4를 참조하여 논의된 바와 같이, 그래픽 인터페이스(536)는 일부 실시예에서 디스플레이 디바이스(예를 들어, 디스플레이(417))에 연결될 수 있다.

도 5에 도시된 바와 같이, 도 1의 하나 이상의 코어(106) 및/또는 캐시(108)는 프로세서들(502 및 504) 내에 위치될 수 있다. 그러나, 다른 실시예들은 도 5의 시스템(500) 내의 다른 회로들, 로직 유닛들, 또는 디바이스들에 존재할 수 있다. 또한, 다른 실시예들은 도 5에 도시된 수개의 회로, 로직 유닛 또는 디바이스 전체에 걸쳐 분산될 수 있다.

칩셋(520)은 PtP 인터페이스 회로(541)를 사용하여 버스(540)와 통신할 수 있다. 버스(540)는 이 버스와 통신하는 하나 이상의 디바이스, 예컨대 버스 브리지(542) 및 I/O 디바이스들(543)을 가질 수 있다. 버스(544)를 통해, 버스 브리지(542)는 다른 디바이스들, 예컨대 키보드/마우스(545), 통신 디바이스들(546)(예컨대, 모뎀들, 네트워크 인터페이스 디바이스들, 또는 예를 들어 안테나(431)를 통하는 것을 포함하여, 네트워크 인터페이스 디바이스(430)를 참조하여 논의된 바와 같이, 컴퓨터 네트워크(403)와 통신할 수 있는 다른 통신 디바이스들), 오디오 I/O 디바이스, 및/또는 데이터 스토리지 디바이스(548)와 통신할 수 있다. 데이터 스토리지 디바이스(548)는 프로세서들(502 및/또는 504)에 의해 실행될 수 있는 코드(549)를 저장할 수 있다.

일부 실시예들에서, 본 명세서에서 논의된 컴포넌트들 중 하나 이상은 시스템 온 칩(SOC) 디바이스로서 구현될 수 있다. 도 6은 실시예에 따른 SOC 패키지의 블록도를 도시한다. 도 6에 도시된 바와 같이, SOC(602)는 하나 이상의 CPU(Central Processing Unit) 코어(620), 하나 이상의 GPU(Graphics Processor Unit) 코어(630), 입력/출력(I/O) 인터페이스(640), 및 메모리 제어기(642)를 포함한다. SOC 패키지(602)의 다양한 컴포넌트들은 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 또는 버스에 연결될 수 있다. 또한, SOC 패키지(602)는 다른 도면들을 참조하여 본 명세서에서 논의된 것들과 같은, 더 많거나 더 적은 컴포넌트들을 포함할 수 있다. 또한, SOC 패키지(620)의 각각의 컴포넌트는, 예를 들어 본 명세서에서 다른 도면들을 참조하여 논의된 바와 같이 하나 이상의 다른 컴포넌트를 포함할 수 있다. 일 실시예에서, SOC 패키지(602)(및 그것의 컴포넌트들)는, 예를 들어, 단일의 반도체 디바이스 상에 패키징되는 하나 이상의 IC(integrated circuit) 다이 상에 제공된다.

도 6에 도시된 바와 같이, SOC 패키지(602)는 메모리 제어기(642)를 통해 (다른 도면들을 참조하여 본 명세서에서 논의된 메모리와 유사하거나 동일할 수 있는) 메모리(660)에 연결된다. 실시예에서, 메모리(660)(또는 그것의 일부)는 SOC 패키지(602) 상에 집적될 수 있다.

I/O 인터페이스(640)는, 예를 들어 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 및/또는 버스를 통해, 하나 이상의 I/O 디바이스(670)에 연결될 수 있다. I/O 디바이스(들)(670)는 키보드, 마우스, 터치패드, 디스플레이, 이미지/비디오 캡처 디바이스(예컨대, 카메라 또는 캠코더/비디오 레코더), 터치 스크린, 스피커 등 중 하나 이상을 포함할 수 있다. 또한, SOC 패키지(602)는 실시예에서 로직(125)을 포함/집적할 수 있다. 대안적으로, 로직(125)은 SOC 패키지(602)의 외부에(즉, 이산 로직으로서) 제공될 수 있다.

하기 예들은 추가 실시예들과 관련된다. 예 1은 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 사용자 데이터에 대응하는 패리티 데이터를 저장하기 위한 비휘발성 메모리; 및 패리티 데이터의 매핑을 매칭하기 위해 복수의 다이에 걸친 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트에서 사용자 데이터를 회전시키기 위한 로직을 포함하는 장치를 포함한다. 예 2는 예 1의 장치를 포함하고, 로직은 사용자 데이터의 복수의 페이지 및 패리티 데이터의 페이지가 복수의 플레인의 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 패리티 데이터의 매핑을 매칭하기 위해 사용자 데이터를 회전시키는 것이다. 예 3은 예 2의 장치를 포함하고, 패리티 데이터의 페이지는 사용자 데이터의 복수의 페이지와 상이한 사용자 데이터의 페이지에 대응하는 것이다. 예 4는 예 1의 장치를 포함하고, 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트는 복수의 다이 중 하나에서 적어도 부분적으로 중첩되는 것이다. 예 5는 예 1의 장치를 포함하고, 복수의 플레인 중 제2 세트가 복수의 다이 중 하나에 있는 것이다. 예 6은 예 1의 장치를 포함하고, 로직은 플랫 인다이렉션 시스템에서 VSS(Varied-Sector-Size) 구현 또는 비-VSS 구현을 지원하기 위해 패리티 데이터의 매핑과 매칭하도록 사용자 데이터를 회전시키는 것이다. 예 7은 예 1의 장치를 포함하고, 비휘발성 메모리, 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있다. 예 8은 예 1의 장치를 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는 것이다. 예 9는 예 1의 장치를 포함하고, SSD가 비휘발성 메모리 및 로직을 포함하는 것이다.

예 10은 비휘발성 메모리에, 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 사용자 데이터에 대응하는 패리티 데이터를 저장하는 단계; 및 패리티 데이터의 매핑을 매칭하기 위해 복수의 다이에 걸친 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트에서 사용자 데이터를 회전시키는 단계를 포함하는 방법을 포함한다. 예 11은 예 10의 방법을 포함하고, 사용자 데이터의 복수의 페이지 및 패리티 데이터의 페이지가 복수의 플레인의 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 패리티 데이터의 매핑을 매칭하기 위해 사용자 데이터를 회전시키는 단계를 더 포함한다. 예 12는 예 11의 방법을 포함하고, 패리티 데이터의 페이지는 사용자 데이터의 복수의 페이지와 상이한 사용자 데이터의 페이지에 대응하는 것이다. 예 13은 예 10의 방법을 포함하고, 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트를 복수의 다이 중 하나에서 적어도 부분적으로 중첩하는 단계를 더 포함한다. 예 14는 예 10의 방법을 포함하고, 복수의 플레인 중 제2 세트가 복수의 다이 중 하나에 있는 것이다. 예 15는 예 10의 방법을 포함하고, 플랫 인다이렉션 시스템에서 VSS(Varied-Sector-Size) 구현 또는 비-VSS 구현을 지원하기 위해 패리티 데이터의 매핑과 매칭하도록 사용자 데이터를 회전시키는 단계를 더 포함한다. 예 16은 예 10의 방법을 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함한다.

예 17은 비휘발성 메모리; 및 비휘발성 메모리에 액세스하기 위한 적어도 하나의 프로세서 코어; - 비휘발성 메모리는 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 사용자 데이터에 대응하는 패리티 데이터를 저장함 -; 및 패리티 데이터의 매핑을 매칭하기 위해 복수의 다이에 걸친 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트에서 사용자 데이터를 회전시키기 위한 로직을 포함하는 시스템을 포함한다. 예 18은 예 17의 시스템을 포함하고, 로직은 사용자 데이터의 복수의 페이지 및 패리티 데이터의 페이지가 복수의 플레인의 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 패리티 데이터의 매핑을 매칭하기 위해 사용자 데이터를 회전시키는 것이다. 예 19는 예 18의 시스템을 포함하고, 패리티 데이터의 페이지는 사용자 데이터의 복수의 페이지와 상이한 사용자 데이터의 페이지에 대응하는 것이다. 예 20은 예 17의 시스템을 포함하고, 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트는 복수의 다이 중 하나에서 적어도 부분적으로 중첩되는 것이다. 예 21은 예 17의 시스템을 포함하고, 복수의 플레인 중 제2 세트가 복수의 다이 중 하나에 있는 것이다. 예 22는 예 17의 시스템을 포함하고, 로직은 플랫 인다이렉션 시스템에서 VSS(Varied-Sector-Size) 구현 또는 비-VSS 구현을 지원하기 위해 패리티 데이터의 매핑과 매칭하도록 사용자 데이터를 회전시키는 것이다. 예 23은 예 17의 시스템을 포함하고, 비휘발성 메모리, 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있는 것이다. 예 24는 예 17의 시스템을 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는 것이다. 예 25는 예 17의 시스템을 포함하고, SSD가 비휘발성 메모리 및 로직을 포함하는 것이다.

예 26은 프로세서 상에서 실행될 때, 비휘발성 메모리에, 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 사용자 데이터에 대응하는 패리티 데이터를 저장하고; 패리티 데이터의 매핑을 매칭하기 위해 복수의 다이에 걸친 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트에서 사용자 데이터를 회전시키기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 포함하는 컴퓨터 판독 가능 매체를 포함한다. 예 27은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 사용자 데이터의 복수의 페이지 및 패리티 데이터의 페이지가 복수의 플레인의 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 패리티 데이터의 매핑을 매칭하기 위해 사용자 데이터를 회전시키기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 28은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 복수의 플레인의 제1 세트 및 복수의 플레인의 제2 세트를 복수의 다이 중 하나에서 적어도 부분적으로 중첩하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다.

예 29는 임의의 선행 예에 기재된 바와 같은 방법을 수행하기 위한 수단들을 포함하는 장치를 포함한다.

예 30은 머신 판독 가능 스토리지를 포함하고, 이는, 실행될 때, 임의의 선행 예에 기재된 것과 같은 방법을 구현하거나 또는 장치를 실현하기 위한 머신 판독 가능 명령어들을 포함한다.

다양한 실시예들에서, 예를 들어 도 1 내지 도 6을 참조하여 본 명세서에서 논의된 동작들은, 예를 들어 본 명세서에서 논의된 프로세스를 수행하도록 컴퓨터를 프로그래밍하는 데 이용되는 명령어들(또는 소프트웨어 절차들)이 저장되어 있는 유형의(tangible)(예를 들어, 비일시적인) 머신 판독 가능 또는 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드 또는 이들의 조합으로서 구현될 수 있다. 또한, "로직"이라는 용어는, 예로서, 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 머신 판독 가능 매체는 도 1 내지 도 6과 관련하여 논의된 것들과 같은 스토리지 디바이스를 포함할 수 있다.

추가로, 이러한 유형의 컴퓨터 판독 가능 매체는 컴퓨터 프로그램 제품으로서 다운로드될 수 있고, 이 프로그램은 통신 링크(예를 들어, 버스, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들로(예컨대, 반송파 또는 다른 전파 매체로) 원격 컴퓨터(예를 들어, 서버)에서 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있다.

본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 적어도 구현예에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 곳들에서의 "일 실시예에서"라는 구문의 출현은 모두가 동일한 실시예를 지칭할 수도 있고 그렇지 않을 수도 있다.

또한, 본 설명 및 청구항들에서, "연결(coupled)" 및 "접속(connected)"이라는 용어들이 그 파생어들과 함께 사용될 수 있다. 일부 실시예들에서, "접속"은, 2개 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 표시하기 위해 사용될 수 있다. "연결"은 2개 이상의 요소가 직접 물리적 또는 전기적으로 접촉한다는 것을 의미할 수 있다. 그러나, "연결"은, 2개 이상의 요소가 서로 직접 접촉하지 않을 수 있지만 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있다.

따라서, 실시예들은 구조적 특징들 및/또는 방법론적 동작들에 구체적인 언어로 설명되었지만, 청구되는 발명 대상은 설명된 구체적인 특징들 또는 동작들에 제한되지는 않을 수 있다는 점이 이해되어야 한다. 오히려, 구체적인 특징들 및 동작들은 청구되는 발명 대상을 구현하는 샘플 형태들로서 개시된다.

Claims

장치로서,
복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터를 저장하고 복수의 플레인의 제2 세트에서 상기 사용자 데이터에 대응하는 패리티 데이터(parity data)를 저장하기 위한 비휘발성 메모리; 및
상기 패리티 데이터의 매핑을 매칭하기 위해 상기 복수의 다이에 걸친 상기 복수의 플레인의 상기 제1 세트 및 상기 복수의 플레인의 상기 제2 세트에서 상기 사용자 데이터를 회전시키기 위한 로직을 포함하는, 장치.
제1항에 있어서,
상기 로직은 상기 패리티 데이터의 상기 매핑을 매칭하기 위해 상기 사용자 데이터의 복수의 페이지 및 상기 패리티 데이터의 페이지가 상기 복수의 플레인의 상기 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 상기 사용자 데이터를 회전시키는, 장치.
제2항에 있어서,
상기 패리티 데이터의 상기 페이지는 상기 사용자 데이터의 상기 복수의 페이지와 상이한 상기 사용자 데이터의 페이지에 대응하는, 장치.
제1항에 있어서,
상기 복수의 플레인의 상기 제1 세트 및 상기 복수의 플레인의 상기 제2 세트는 상기 복수의 다이 중 하나에서 적어도 부분적으로 중첩되는, 장치.
제1항에 있어서,
상기 복수의 플레인 중 상기 제2 세트가 상기 복수의 다이 중 하나에 있는, 장치.
제1항에 있어서,
상기 로직은 플랫 인다이렉션 시스템(flat indirection system)에서 VSS(Varied-Sector-Size) 구현 또는 비-VSS 구현을 지원하기 위해 상기 패리티 데이터의 상기 매핑과 매칭하도록 상기 사용자 데이터를 회전시키는, 장치.
제1항에 있어서,
상기 비휘발성 메모리, 상기 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있는, 장치.
제1항에 있어서,
상기 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 장치.
제1항에 있어서,
SSD가 상기 비휘발성 메모리 및 상기 로직을 포함하는, 장치.
방법으로서,
비휘발성 메모리에, 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 상기 사용자 데이터에 대응하는 패리티 데이터를 저장하는 단계; 및
상기 패리티 데이터의 매핑을 매칭하기 위해 상기 복수의 다이에 걸친 상기 복수의 플레인의 상기 제1 세트 및 상기 복수의 플레인의 상기 제2 세트에서 상기 사용자 데이터를 회전시키는 단계를 포함하는, 방법.
제10항에 있어서,
상기 패리티 데이터의 상기 매핑을 매칭하기 위해 상기 사용자 데이터의 복수의 페이지 및 상기 패리티 데이터의 페이지가 상기 복수의 플레인의 상기 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 상기 사용자 데이터를 회전시키는 단계를 더 포함하는, 방법.
제11항에 있어서,
상기 패리티 데이터의 상기 페이지는 상기 사용자 데이터의 상기 복수의 페이지와 상이한 상기 사용자 데이터의 페이지에 대응하는, 방법.
제10항에 있어서,
상기 복수의 플레인의 상기 제1 세트 및 상기 복수의 플레인의 상기 제2 세트를 상기 복수의 다이 중 하나에서 적어도 부분적으로 중첩하는 단계를 더 포함하는, 방법.
제10항에 있어서,
상기 복수의 플레인 중 상기 제2 세트가 상기 복수의 다이 중 하나에 있는, 방법.
제10항에 있어서,
플랫 인다이렉션 시스템에서 VSS(Varied-Sector-Size) 구현 또는 비-VSS 구현을 지원하기 위해 상기 패리티 데이터의 매핑과 매칭하도록 상기 사용자 데이터를 회전시키는 단계를 더 포함하는, 방법.
제10항에 있어서,
상기 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 방법.
시스템으로서,
비휘발성 메모리; 및
상기 비휘발성 메모리에 액세스하기 위한 적어도 하나의 프로세서 코어 - 상기 비휘발성 메모리는 복수의 다이에 걸친 복수의 플레인의 제1 세트에서 사용자 데이터 및 복수의 플레인의 제2 세트에서 상기 사용자 데이터에 대응하는 패리티 데이터를 저장함 -; 및
상기 패리티 데이터의 매핑을 매칭하기 위해 상기 복수의 다이에 걸친 상기 복수의 플레인의 상기 제1 세트 및 상기 복수의 플레인의 상기 제2 세트에서 상기 사용자 데이터를 회전시키기 위한 로직을 포함하는, 시스템.
제17항에 있어서,
상기 로직은 상기 패리티 데이터의 상기 매핑을 매칭하기 위해 상기 사용자 데이터의 복수의 페이지 및 상기 패리티 데이터의 페이지가 상기 복수의 플레인의 상기 제2 세트의 제1 플레인에 저장되게 하는 것에 의해 상기 사용자 데이터를 회전시키는, 시스템.
제18항에 있어서,
상기 패리티 데이터의 상기 페이지는 상기 사용자 데이터의 상기 복수의 페이지와 상이한 상기 사용자 데이터의 페이지에 대응하는, 시스템.
제17항에 있어서,
상기 복수의 플레인의 상기 제1 세트 및 상기 복수의 플레인의 상기 제2 세트는 상기 복수의 다이 중 하나에서 적어도 부분적으로 중첩되는, 시스템.
제17항에 있어서,
상기 복수의 플레인 중 상기 제2 세트가 상기 복수의 다이 중 하나에 있는, 시스템.
제17항에 있어서,
상기 로직은 플랫 인다이렉션 시스템에서 VSS(Varied-Sector-Size) 구현 또는 비-VSS 구현을 지원하기 위해 상기 패리티 데이터의 상기 매핑과 매칭하도록 상기 사용자 데이터를 회전시키는, 시스템.
제17항에 있어서,
상기 비휘발성 메모리, 상기 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있는, 시스템.
프로세서 상에서 실행될 때 제10항 내지 제16항 중 어느 한 항의 하나 이상의 동작을 수행하도록 상기 프로세서를 구성하는 하나 이상의 명령어를 포함하는 컴퓨터 판독 가능 매체.
제10항 내지 제16항 중 어느 한 항에 기재된 방법을 수행하기 위한 수단들을 포함하는 장치.