KR20170132050A - Dali 인터페이스 및 이를 포함하는 전원장치 - Google Patents

Dali 인터페이스 및 이를 포함하는 전원장치 Download PDF

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KR20170132050A
KR20170132050A KR1020160063052A KR20160063052A KR20170132050A KR 20170132050 A KR20170132050 A KR 20170132050A KR 1020160063052 A KR1020160063052 A KR 1020160063052A KR 20160063052 A KR20160063052 A KR 20160063052A KR 20170132050 A KR20170132050 A KR 20170132050A
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윤동근
윤석
이준호
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엘지이노텍 주식회사
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Abstract

본 발명은 DALI 인터페이스 및 이를 포함하는 전원장치에 관한 것이다.
본 발명은 DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부 및 상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부를 포함하는 DALI 인터페이스를 제공할 수 있다. 이에, 본 발명은 DALI 마스터의 다양한 전압 및 전류 조건에서도 DALI 규격에 적합한 신호를 생성할 수 있다.

Description

DALI 인터페이스 및 이를 포함하는 전원장치{DALI INTERFACE AND POWER SUPPLY HAVING THE SAME}
본 발명은 DALI 인터페이스 및 이를 포함하는 전원장치에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED)는 낮은 소비전력, 고휘도 등의 여러 장점 때문에 광원으로서 널리 사용된다. 특히 최근 발광소자는 조명장치 및 대형 액정디스플레이(Liquid Crystal Display, LCD)용 백라이트(Backlight) 장치로 채용되고 있다. 이러한 발광소자는 조명장치 등 각종 장치에 장착되기 용이한 패키지형태로 제공된다. 다양한 방면으로 조명용으로서 LED의 사용 비중이 증가함에 따라 복수의 조명 장치를 통합 제어할 수 있는 방안으로 DALI 프로토콜을 이용하는 조명 시스템이 제안된 바 있다. 달리(DALI) 프로토콜은 반양방향(Half-Duplex)의 비동기 통신을 사용하여 조명등(lamp)의 상태, 안정기의 상태 및 디밍 레벨 등을 쿼리 신호로 받아 DALI 마스터(master)를 통하여 모니터링을 가능하게 한다.
DALI 프로토콜을 이용하는 조명 시스템은 단말 장치와 DALI 마스터 사이에서 신호를 전달하는 전원장치를 포함한다. 상기 신호는 조명제어규격인 DALI(Digital Addressable Lighting Interface) 규격에 따른 신호이다. 이때, 전원 장치는 DALI 신호를 발생하기 위한 DALI 인터페이스를 포함한다.
본 발명은 다양한 DALI 마스터의 전압 및 전류 조건에서도 DALI 규격에 적합한 신호를 생성하는 DALI 인터페이스 및 이를 포함하는 전원장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 DALI 인터페이스의 부품에 특성 편차가 있어도 DALI 규격에 적합한 신호를 생성하는 DALI 인터페이스 및 이를 포함하는 전원장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 DALI 신호의 파형 특성을 조절할 수 있는 DALI 인터페이스를 제공하는 것을 기숙적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 과제 해결 수단으로서, DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부 및 상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부를 포함하는 DALI 인터페이스를 제공할 수 있다.
또 다른 본 발명의 실시 예에 따른 DALI 인터페이스에 있어서, 상기 게이트 드라이브 회로부는 상기 드레인-소스 전압을 생성하는 제1 트랜지스터를 포함할 수 있다.
또 다른 본 발명의 실시 예에 따른 DALI 인터페이스에 있어서, 상기 게이트 드라이브 회로부는 제1 트랜지스터의 게이트 전극 및 드레인 전극에 연결되고 DALI 신호의 폴링 타임과 라이징 타임을 조절하는 병렬 캐패시터를 포함할 수 있다.
또 다른 본 발명의 실시 예에 따른 DALI 인터페이스에 있어서, 상기 게이트 드라이브 회로부는 상기 제1 트랜지스터를 제어하는 제2 트랜지스터를 포함할 수 있다.
또 다른 본 발명의 실시 예에 따른 DALI 인터페이스에 있어서, 상기 게이트 드라이브 회로부는 상기 제한된 전류에 관계없이 일정한 전압을 입력되도록 하는 제너 다이오드를 포함할 수 있다.
또 다른 본 발명의 실시 예에 따른 DALI 인터페이스에 있어서, 상기 제1 제한회로부는 상기 DALI 송신 신호를 수신하는 포토커플러를 포함할 수 있다.
상술한 과제의 다른 해결 수단으로서, 제1 포토 커플러, 상기 제1 포토 커플러의 컬렉터 전극에 캐소드 전극이 연결되는 제1 다이오드를 포함하는 제1 제한회로부, 상기 제1 포토 커플러의 이미터 전극에 캐소드 전극이 연결되는 제너 다이오드, 상기 제너 다이오드의 캐도스 전극에 애노드 전극이 연결되는 제2 다이오드, 상기 제2 다이오드의 캐소드 전극에 게이트 전극이 연결되고 상기 제1 다이오드의 애노드 전극에 드레인 전극이 연결되고 접지전극에 소스전극이 연결되는 제1 트랜지스터를 포함하는 게이트 드라이브 회로부;를 포함하는 DALI 인터페이스를 제공할 수 있다.
상술한 과제의 다른 해결 수단으로서, 상기 게이트 드라이브 회로부는 상기 제1 트랜지스터의 게이트 전극에 일단이 연결되고 상기 제1 트랜지스터의 드레인 전극에 타단이 연결되는 병렬 캐패시터를 포함할 수 있다.
상술한 과제의 다른 해결 수단으로서, 상기 게이트 드라이브 회로부는 상기 제2 다이오드의 애노드 전극에 베이스 전극이 연결되고 상기 제1 트랜지스터의 게이트 전극에 이미터 전극이 연결되고 상기 접지전극에 콜렉터 전극이 연결되는 제2 트랜지스터를 포함할 수 있다.
상술한 과제의 다른 해결 수단으로서, 상기 제1 제한회로부는 상기 제1 포토 커플러의 컬렉터 전극과 상기 제1 다이오드의 캐소드 전극에 일단이 연결되고 접지전극에 타단이 연결되는 제1 평활 캐패시터를 포함할 수 있다.
상술한 과제의 다른 해결 수단으로서, DALI 송신 신호를 출력하고 DALI 수신 신호를 입력 받는 마이크로 컨트롤러, DALI 규격에 따른 DALI 신호를 출력하며, DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부 및 상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부를 포함하는 DALI 인터페이스를 포함하는 전원장치를 제공할 수 있다.
상술한 과제의 다른 해결 수단으로서, 조명장치를 제어하는 제어신호를 출력하는 단말장치, 상기 제어신호에 기초하여 DALI 규격에 따른 DALI 신호를 출력하며, DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부 및 상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부를 포함하는 DALI 인터페이스를 포함하는 전원장치 및 상기 DALI 신호에 기초하여 조명장치를 제어하는 DALI 마스터를 포함하는 조명 시스템을 제공할 수 있다.
본 발명의 실시 예에 따른 DALI 인터페이스는 DALI 마스터의 다양한 전압 및 전류 조건에서도 DALI 규격에 적합한 신호를 생성할 수 있다.
또한, 본 발명의 실시 예에 따른 DALI 인터페이스는 DALI 인터페이스의 부품에 특성 편차가 있어도 DALI 규격에 적합한 신호를 생성할 수 있다.
또한, 본 발명의 실시 예에 따른 DALI 인터페이스는 DALI 신호의 파형 특성을 조절할 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들 이 새롭게 파악될 수도 있을 것이다.
도 1은 본 발명의 실시예에 따른 조명 시스템의 블록도이다.
도 2는 본 발명의 실시예에 따른 전원 장치의 블록도이다.
도 3은 본 발명의 실시예에 따른 DALI 인터페이스의 회로도이다.
도 4는 본 발명의 실시예에 따른 DALI 인터페이스의 제1 제한회로부를 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 DALI 인터페이스의 게이트 드라이브 회로부를 설명하기 위한 회로도이다.
도 6은 본 발명의 실시예에 따른 DALI 인터페이스의 제2 트랜지스터에 관한 특성을 설명하는 파형도이다.
도 7은 DALI 규약에 따른 DALI 신호의 표준 파형도이다.
도 8은 본 발명의 실시예에 따른 실험결과이다.
다음에 소개되는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다. 또한, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
공간적으로 상대적인 용어인 "아래(under, below, beneath)", "하부 (lower)", "위(on, above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예에 따른 조명 시스템의 블록도이고, 도 2는 본 발명의 실시예에 따른 전원 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 조명 시스템(10)은 단말 장치(100)를 포함할 수 있다. 단말 장치(100)는 시간, 온도, 습도 등의 환경 조건에 맞추어 복수의 조명 장치에 대한 제어 정보를 DALI 마스터(300)에 송신 혹은 DALI 마스터(300)로부터 수신할 수 있다. 또한, 단말 장치(100)는 사용자가 직접 설정하거나 입력하는 제어 정보를 DALI 마스터(300)에 송신할 수 있다. 보다 구체적으로, 단말 장치(100)는 DALI 마스터(300)에 제어정보를 제공하기 위하여 DALI 송신 신호(DALI Tx Signal)를 전원 장치(200)에 제공할 수 있다. 또한, 단말 장치(100)는 DALI 마스터(300)에서 생성된 DALI 신호(DALI Signal)를 전원 장치(200)를 통하여 DALI 수신 신호(DALI Rx Signal) 형태로 제공받을 수 있다. 단말 장치(100)는 서버 혹은 PC 등이 될 수 있다.
본 발명의 실시예에 따른 조명 시스템(10)은 DALI 마스터(300)를 포함할 수 있다. DALI 마스터(300)는 단말 장치(100)에서 제공된 제어정보를 DALI 통신 모듈을 구비한 조명장치(미도시)에 제공할 수 있다. DALI 마스터(300)는 직접 혹은 복수의 DALI 슬레이브(미도시)를 이용하여 제어정보를 조명장치(미도시)에 전송할 수 있다. 보다 구체적으로, DALI 마스터(300)는 조명장치(미도시)의 제어정보를 포함한 DALI 신호(DALI Signal)를 전원 장치(200)에서 제공받을 수 있다. DALI 마스터(300)는 제공받은 DALI 신호(DALI Signal)을 이용하여 조명장치(미도시)를 제어할 수 있는 제어신호를 제공할 수 있다.
또한, DALI 마스터(300)는 제품에 따라 전압 및 전류 조건이 다양할 수 있다. 예를 들어, DALI 마스터(300)의 전압 조건은 9.5V에서 22.5V일 수 있다. DALI 마스터(300)의 전류 조건은 8mA에서 250mA일 수 있다. 따라서, DALI 마스터(300)는 전압 및 전류 조건이 다양할 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 조명 시스템(10)은 전원 장치(200)를 포함할 수 있다. 전원 장치(200)는 단말장치(100)의 제어 신호를 DALI 규격에 적합한 DALI 신호(DALI Signal)로 생성하여 DALI 마스터부(300)에 제공할 수 있다. 보다 구체적으로, 전원 장치(200)는 마이크로 컨트롤러(210)를 포함할 수 있다. 마이크로 컨트롤러(210)는 단말장치(100)에 의한 제어 정보에 따라 DALI 송신 신호(DALI Tx Signal)을 생성할 수 있다. 전원 장치(200)는 DALI 인터페이스(220)를 포함할 수 있다. DALI 인터페이스(220)는 DALI 송신 신호(DALI Tx Signal)를 이용하여 DALI 신호(DALI Signal)를 DALI 마스터(300)에 제공할 수 있다. 또한, DALI 인터페이스(220)는 DALI 마스터(300)에서 제공되는 DALI 신호(DALI Signal)를 이용하여 DALI 수신 신호(DALI Rx Signal)을 생성하여 단말 장치(100)에 제공할 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 DALI 마스터(300)의 다양한 전압 및 전류 조건에서도 DALI 규격에 적합한 DALI 신호(DALI Signal)를 생성할 수 있다. 또한, 본 발명의 실시 예에 따른 DALI 인터페이스(220)는 DALI 인터페이스의 부품에 특성 편차가 있어도 DALI 규격에 적합한 DALI 신호(DALI Signal)를 생성할 수 있다. 또한, 본 발명의 실시 예에 따른 DALI 인터페이스(220)는 DALI 신호(DALI Signal)의 파형 특성을 조절할 수 있다.
도 3은 본 발명의 실시예에 따른 DALI 인터페이스의 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 DALI 인터페이스(220)는 제1 제한회로부(221)를 포함할 수 있다. 제1 제한회로부(221)는 DALI 송신 신호(DALI Rx Signal) 또는 DALI 수신 신호(Tx Signal)에 기초하여 제한 전류를 게이트 드라이브 회로부(222)에 제공할 수 있다.
또한, 제1 제한회로부(221)는 마이크로 컨트롤러(210)에 의해 입력되는 DALI 송신 신호(DALI Tx Signal)을 수신하는 제1 포토커플러(PC1)를 포함할 수 있다. 제1 포토커플러(PC1)는 애노드 전극과 캐소드 전극이 마이크로 컨트롤러(210)와 연결될 수 있다. 제1 포토커플러(PC1)는 컬렉터 전극이 제1 평활 캐패시터(C1)의 일단 및 제1 다이오드(D1)의 캐소드 전극과 연결될 수 있다. 제1 포토커플러(PC1)는 이미터 전극이 게이트 드라이브 회로부(222)의 제너 다이오드(ZD1)의 캐소드 전극과 연결될 수 있다. 제1 제한회로부(221)는 제1 평활 캐패시터(C1)를 포함할 수 있다. 제1 평활 캐패시터(C1)의 타단은 제1 접지전극(GND1)과 연결될 수 있다. 제1 제한회로부(221)는 제1 다이오드(D1)를 포함할 수 있다. 제1 다이오드(D1)의 애노드 전극은 제5 저항(R5) 일단 및 정류부(224)와 연결될 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 게이트 드라이브 회로부(222)를 포함할 수 있다. 게이트 드라이브 회로부(222)는 DALI 송신 신호(DALI Tx Signal)에 의해 제어될 수 있다. 게이트 드라이브 회로부(222)는 제1 제한회로부(221)의 제한된 전류를 이용하여 드레인-소스 전압(Vds)을 생성할 수 있다. 게이트 드라이브 회로부(222)의 드레인-소스 전압(Vds)은 DALI 규약에 적합한 DALI 신호(DALI Signal)을 생성할 수 있도록 한다.
또한, 게이트 드라이브 회로부(222)는 제너 다이오드(ZD1)를 포함할 수 있다. 제너 다이오드(ZD1)는 게이트 드라이브 회로부(222)에 입력되는 입력전압(VZD1)의 최대치를 일정하게 유지시킬 수 있다. 따라서, 제너 다이오드(ZD1)는 넓은 범위의 DALI 마스터(300)의 공급전압이 제공되더라도 혹은 제1 포터 커플러(PC1)의 부품 편차가 발생하더라도 게이트 드라이브 회로부(222)가 일정한 입력조건하에서 동작하도록 한다. 제너 다이오드(ZD1)는 캐소드 전극이 제1 저항(R1), 제2 저항(R2) 및 제1 포토 커플러(PC1)의 이미터 전극과 연결될 수 있다. 또한, 제너 다이오드(ZD1)는 애노드 전극이 제1 저항(R1), 제3 저항(R3), 제4 저항(R4) 및 제1 트랜지스터(Q1)의 콜렉터 전극과 연결될 수 있다. 또한, 게이트 드라이브 회로부(222)는 제1 저항(R1)을 포함할 수 있다. 제1 저항(R1)은 제너 다이오드(ZD1)와 병렬로 연결될 수 있다. 즉, 제1 저항(R1)은 일단이 제너 다이오드(ZD1)의 캐소드 전극과 연결되고, 타단이 제너 다이오드(ZD1)의 애노드 전극과 연결될 수 있다. 게이트 드라이브 회로부(222)는 제2 저항(R2)을 포함할 수 있다. 제2 저항(R2)의 일단은 제1 저항, 제너 다이오드(ZD1)의 캐소드 전극 및 제1 포토커플러(PC1)의 이미터 전극과 연결될 수 있다. 제2 저항(R2)의 타단은 제2 다이오드(D2)의 애노드 전극 및 제1 트랜지스터(Q1)의 베이스 전극과 연결될 수 있다. 게이트 드라이브 회로부(222)는 제2 다이오드(D2)를 포함할 수 있다. 제2 다이오드(D2)는, 애노드 전극이 제2 저항(R2)의 타단, 제1 트랜지스터(Q1)의 베이스 전극과 연결될 수 있다. 제2 다이오드(D2)는 캐소드 전극이 제1 트랜지스터(Q1)의 이미터 전극, 제2 트랜지스터(Q2)의 게이트 전극, 병렬 캐패시터(C2)의 일단 및 제4 저항(R4)의 일단과 연결될 수 있다. 게이트 드라이브 회로부(222)는 제1 트랜지스터(Q1)를 포함할 수 있다. 제1 트랜지스터(Q1)는 BJT(Bipolar Junction Transistor)일 수 있고, 이에 제한되는 것은 아니다. 제1 트랜지스터(Q1)는 PNP형일 수 있고, 이에 제한되는 것은 아니다. 제1 트랜지스터(Q1)는 베이스 전극이 제2 저항(R2)의 타단 및 제2 다이오드(D2)의 애노드 전극과 연결될 수 있다. 제1 트랜지스터(Q1)는 이미터 전극이 제2 다이오드(D2)의 캐소드 전극, 병렬 캐패시터(C2)의 일단, 제4 저항(R4)의 일단 및 제2 트랜지스터(Q2)의 게이트 전극과 연결될 수 있다. 제1 트랜지스터(Q1)는 콜렉터 전극이 제3 저항(R3)의 일단과 연결될 수 있다. 게이트 드라이브 회로부(222)는 제3 저항(R3)을 포함할 수 있다. 제3 저항(R3)은, 일단이 제1 트랜지스터(Q1)의 콜렉터 전극에 연결되고, 타단이 제1 접지전극(GND1)과 연결될 수 있다. 게이트 드라이브 회로부(222)는 제4 저항(R4)을 포함할 수 있다. 제4 저항(R4)는 일단이 제2 트랜지스터(Q2)의 게이트 전극, 병렬 캐패시터(C2)의 일단, 제1 트랜지스터(Q1)의 이미터 전극 및 제2 다이오드(D2)의 캐소드 전극에 연결될 수 있다. 게이트 드라이브 회로부(222)는 제2 트랜지스터(Q2)를 포함할 수 있다. 제2 트랜지스터(Q2)는 MOSFET(Metal Oxide Silicon Field Effect Transistor)일 수 있고, 이에 제한되는 것은 아니다. 제2 트랜지스터(Q2)는 PMOS형일 수 있고, 이에 제한되는 것은 아니다. 제2 트랜지스터(Q2)는 게이트 전극이 제2 다이오드(D2)의 캐소드 전극, 제1 트랜지스터(Q1)의 이미터 전극, 제4 저항(R4)의 일단 및 병렬 캐패시터(C2)의 일단과 연결될 수 있다. 제2 트랜지스터(Q2)는 드레인 전극이 제5 저항(R5)의 타단과 연결될 수 있다. 제2 트랜지스터(Q2)는 소스 전극이 제1 접지전극(GND1)과 연결될 수 있다. 게이트 드라이브 회로부(222)는 병렬 캐패시터(C2)를 포함할 수 있다. 병렬 캐패시터(C2)는 제2 트랜지스터(Q2)의 게이트 전극 및 드레인 전극에 병렬로 연결될 수 있다. 병렬 캐패시터(C2)는 일단이 제2 트랜지스터(Q2)의 게이트 전극, 제4 저항(R4)의 일단, 제1 트랜지스터(Q1)의 이미터 전극) 및 제2 다이오드(D2)의 캐소드 전극에 연결될 수 있다. 병렬 캐패시터(C2)는 타단이 제2 트랜지스터(Q2)의 드레인 전극 및 제5 저항(R5)의 타단과 연결될 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 제2 제한회로부(223)를 포함할 수 있다. 제2 제한회로부(223)는 전류제한 회로일 수 있다. 제2 제한 회로부(223)는 다양한 DALI 마스터 조건에 의한 전류를 DALI 송신 신호(DALI Rx Signal)을 생성하는데 적합하도록 제한할 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 제5 저항(R5)를 포함할 수 있다. 제5 저항(R5)은 게이트 드라이브 회로부(222)에서 생성된 드레인-소스 전압(Vds)을 정류부(224)에 제공할 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 제2 평활 캐패시터(C3)를 포함할 수 있다. 제2 평활 캐패시터(C3)는 정류부(224)로부터 입력된 전류를 평활하는데 이용될 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 정류부(224)를 포함할 수 있다. 정류부(224)는 드레인-소스 전압(Vds)에 기초하여 DALI 마스터(300)에 DALI 신호(DALI Signal)를 제공할 수 있다. 정류부(224)는 풀 브릿지(Full Bridge) 다이오드 혹은 하프 브릿지(Half Bridge) 다이오드로 구성될 수 있다.
본 발명의 실시예에 따른 DALI 인터페이스(220)는 마이크로 컨트롤러(210)에 DALI 수신 신호(DALI Rx Signal)를 송신하는 제2 포토커플러(PC2)를 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 DALI 인터페이스의 제1 제한회로부를 설명하기 위한 회로도이다.
도 4를 참조하면, DALI 인터페이스(220)는 하이(High) 레벨의 DALI 송신 신호(DALI Tx Signal)와 하이(High) 레벨의 DALI 수신 신호(DALI Rx Signal)를 입력 받을 수 있다. 이 경우, 제1 제한회로부(221)의 제1 평활 캐패시터(C1)는 제1 다이오드(D1)를 통해 전류를 공급받을 수 있다. 제1 평활 캐패시터(C1)는 DALI 마스터에서 제공되는 피크치인 DALI신호 최대전압(VDALI_max)에서 제1 포토 커플러(PC1)의 구동전압(Vf)을 감한 만큼 충전될 수 있다. 제1 포토 커플러(PC1)는 구동전압(Vf)이 1V이하이므로 오프(off) 상태를 유지할 수 있다.
DALI 인터페이스(220)는 하이(High) 레벨의 DALI 송신 신호(DALI Tx Signal)와 로우(Low) 레벨의 DALI 수신 신호(DALI Rx Signal)를 입력 받을 수 있다. 이 경우, 제1 다이오드(D1)는 오프(off)될 수 있다. 제1 평활 캐패시터(C1)는 추가적인 충전 또는 방전이 없이 이전 상태를 유지할 수 있다. 제1 포토 커플러(PC1)는 구동전압(Vf)이 1V이하이므로 오프(off) 상태를 유지할 수 있다.
DALI 인터페이스(220)는 로우(Low) 레벨의 DALI 송신 신호(DALI Tx Signal)와 하이(High) 레벨의 DALI 수신 신호(DALI Rx Signal)를 입력 받을 수 있다. 이 경우, 제1 다이오드(D1)는 오프(off)될 수 있다. 제1 평활 캐패시터(C1)는 방전하여 충전 전압이 하강할 수 있다. 제1 포토 커플러(PC1)는 애노드 전극에 입력 전류인 구동 전류(If)가 흐를 수 있다. 제1 포토 커플러(PC1)는 컬렉터 전극에 제한 전류()가 흐를 수 있다. 제한 전류(IC_PC1)는 If*CTR(Current Transfer Ratio)로 제한 될 수 있다.
도 5는 본 발명의 실시예에 따른 DALI 인터페이스의 게이트 드라이브 회로를 설명하기 위한 회로도이고, 도 6은 본 발명의 실시예에 따른 DALI 인터페이스의 제2 트랜지스터에 관한 특성을 설명하는 파형도이다.
<제1 구간: T1>
도 5 및 도 6을 참조하면, 제1 구간(T1)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 0V에서 제2 트랜지스터(Q2)의 문턱전압(Vth)까지 상승하는 구간일 수 있다. 보다 구체적으로, DALI 송신 신호(DALI Tx Signal)가 하이(High)레벨에서 로우(Low) 레벨로 바뀌면 제1 포토 커플러(PC1)의 제한 전류(IC_PC1)는 제2 저항(R2)과 제2 다이오드(D2)를 통해 제2 트랜지스터(Q2)의 게이트 전극으로 공급될 수 있다. 제2 트랜지스터(Q2)의 게이트-소스전압(Vgs)은 제한 전류(IC_PC1)에 의해 상승할 수 있다. 제2 트랜지스터(Q2)의 드레인-소스전압(Vds)은 제2 트랜지스터(Q2)가 턴온(turn-on)되기 전이므로 DALI 마스터(300)의 최대공급 전압에 따른 드레인 최대전압(Vds_max)일 수 있다. 또한, 제2 트랜지스터(Q2)의 드레인 전류(Id)는 제2 트랜지스터(Q2)가 턴온(turn-on)되기 전이므로 0A일 수 있다. 제1 구간(T1)은 제2 저항(R2)의 값에 의해 조절될 수 있다.
<제2 구간: T2>
제2 구간(T2)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 문턱전압(Vth)에서 제2 트랜지스터(Q2)의 밀러전압(Vmiller)까지 상승하는 구간일 수 있다. 보다 구체적으로, 제2 트랜지스터(Q2)는 문턱전압(Vth)에 도달하여 턴온(turn-on)되고, 드레인-소스의 채널이 형성될 수 있다. 제2 트랜지스터(Q2)의 드레인 전류(Id)는 게이트-소스 전압(Vgs)이 증가함에 따라 0A에서 증가할 수 있다. 제2 트랜지스터(Q2)의 드레인 전류(Id)가 DALI 마스터(300)의 최대공급 전류에 따른 드레인 최대전류(Id_max)까지 도달하면 MOSFET의 특성에 의해 밀러(Miller)효과가 발생하여 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)은 밀러전압(Vmiller)으로 고정될 수 있다. 제2 구간(T2)은 제2 저항(R2)의 값에 의해 조절될 수 있다.
<제3 구간: T3>
제3 구간(T3)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 밀러전압(Vmiller)으로 유지되는 구간일 수 있다. 보다 구체적으로, 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)이 드레인 최대전압(Vds_max)에서 0V로 하강할 수 있다. 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)이 낮아짐에 따라 병렬 캐새피터(C2)에 충전된 에너지가 방전하고, 제2 다이오드(D2)에 유입된 전류의 대부분이 병렬 캐패시터(C2)로 흐를 수 있다. 이에, 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)은 밀러전압(Vmiller)으로 유지할 수 있다. 제3 구간(T3)은 병렬 캐패시터(C2) 또는 제2 저항(R2)의 값에 의해 조절될 수 있다. 즉, 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)의 하강 기울기는 병렬 캐패시터(C2) 또는 제2 저항(R2)의 값에 의해 조절될 수 있다. 따라서, 본 발명에 따른 DALI 인터페이스(220)는 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)의 하강 기울기를 조절하여 DALI 신호(DALI Signal)의 폴링 타임(falling time)을 조절할 수 있다.
<제4 구간: T4>
제4 구간(T4)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 밀러전압(Vmiller)에서 게이트 최대전압(Vgs_max)까지 상승할 수 있다. 제2 트랜지스터(Q2)의 드레인 전류(Id)은 드레인 최대전류(Id_max) 값으로 유지할 수 있다. 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)은 드레인 최대전류(Id_max)*제2 트랜지스터의 구동저항(Rds_on) 값으로 유지할 수 있다. 게이트 최대전압(Vgs_max)는 제너다이오드(ZD1)의 특성, 제2 저항(R2) 또는 제4 저항(R4)의 값에 의해 결정될 수 있다. 제4 구간(T4)은 제2 저항(R2)의 값에 의해 조절될 수 있다.
<제5 구간: T5>
제5 구간(T5)은 제2 트랜지스터(Q2)가 완전히 턴온(turn-on)된 구간일 수 있다. 제2 트랜지스터(Q2)의 드레인 전류(Id)은 드레인 최대전류(Id_max) 값으로 유지할 수 있다. 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)은 드레인 최대전류(Id_max)*제2 트랜지스터의 구동저항(Rds_on) 값으로 유지할 수 있다.
<제6 구간: T6>
제6 구간(T6)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 게이트 최대전압(Vgs_max)에서 밀러전압(Vmiller)까지 하강할 수 있다. 보다 구체적으로, DALI 송신 신호(DALI Tx Signal)가 로우(Low)레벨에서 하이(High) 레벨로 바뀌면 제1 포토 커플러(PC1)의 제한 전류(IC_PC1)는 빠르게 감소하여 제1 저항(R1)의 양단에 걸리는 전압(VR1)이 감소할 수 있다. 이에, 제1 트랜지스터(Q1)는 턴온(turn-on)되어 제2 트랜지스터의 게이트-소스전압(Vgs)을 하강시킬 수 있다. 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 게이트 최대전압(Vgs_max)에서 밀러전압(Vmiller)까지 하강하더라도 제2 트랜지스터(Q2)의 드레인 전류(Id)와 드레인-소스 전압(Vds)은 이전 상태 값을 유지할 수 있다. 즉, 제2 트랜지스터(Q2)의 드레인 전류(Id)은 드레인 최대전류(Id_max) 값으로 유지할 수 있다. 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)은 드레인 최대전류(Id_max)*제2 트랜지스터의 구동저항(Rds_on) 값으로 유지할 수 있다. 제6 구간(T6)은 제1 트랜지스터(Q1)의 베이스 전극에 흐르는 전류 또는 제3 저항(R3)의 값에 의해 조절될 수 있다.
<제7 구간: T7>
제7 구간(T7)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 밀러전압(Vmiller)으로 유지되는 구간일 수 있다. 보다 구체적으로, 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)은 드레인 최대전류(Id_max)*제2 트랜지스터의 구동저항(Rds_on) 값에서 드레인 최대전압(Vds_max)로 상승할 수 있다. 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)가 높아짐에 따라 병렬 캐새피터(C2)에 에너지가 충전되면서, 동시에 병렬 캐패시터(C2)에 흐르는 전류가 제1 트랜지스터(Q1)를 통해 흐를 수 있다. 이에, 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)은 밀러전압(Vmiller)으로 유지할 수 있다. 제7 구간(T7)은 병렬 캐패시터(C2) 또는 제3 저항(R3)의 값에 의해 조절될 수 있다. 즉, 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)의 상승 기울기는 병렬 캐패시터(C2) 또는 제3 저항(R3)의 값에 의해 조절될 수 있다. 따라서, 본 발명에 따른 DALI 인터페이스(220)는 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)의 상승 기울기를 조절하여 DALI 신호(DALI Signal)의 라이징 타임(rising time)을 조절할 수 있다.
<제8 구간: T8>
제8 구간(T8)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 밀러전압(Vmiller)에서 문턱전압(Vth)으로 하강하는 구간일 수 있다. 보다 구체적으로, 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 문턱전압(Vth)에 도달하여 턴오프(trun-off)되고, 드레인-소스 채널이 소멸될 수 있다. 제2 트랜지스터(Q2)의 드레인 전류(Id)는 게이트-소스 전압(Vgs)이 감소함에 따라 0A까지 감소할 수 있다. 제 8구간(T8)은 제1 트랜지스터(Q1)의 베이스 전극에 흐르는 전류 또는 제3 저항(R3)의 값에 의해 조절될 수 있다.
<제9 구간: T9>
제9 구간(T9)은 제2 트랜지스터(Q2)의 게이트-소스 전압(Vgs)이 문턱전압(Vth) 에서 0V로 하강하는 구간일 수 있다. 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)과 드레인 전류(Id)는 제2 트랜지스터(Q2)가 턴오프(trun-off)상태이므로 이전 상태 값을 유지할 수 있다. 즉 제2 트랜지스터(Q2)의 드레인-소스 전압(Vds)은 드레인 최대전압(Vds_max)이고, 드레인 전류(Id)는 0A일 수 있다. 제9 구간(T9)은 제1 트랜지스터(Q1)의 베이스 전극에 흐르는 전류 또는 제3 저항(R3)의 값에 의해 조절될 수 있다.
따라서, 본 발명의 실시예에 따른 DALI 인터페이스(220)는 다양한 범위의 DALI 마스터(300)의 공급전압이 제공되더라도 게이트 드라이브 회로부(222)의 구성의 소자 값을 변경하여 DALI 규격에 적합한 DALI 신호(DALI Signal)를 생성할 수 있다. 또한, 본 발명의 실시예에 따른 DALI 인터페이스(220)는 제1 포터 커플러(PC1)의 부품 편차가 발생하더라도 게이트 드라이브 회로부(222)의 구성의 소자 값을 변경하여 DALI 규격에 적합한 DALI 신호(DALI Signal)를 생성할 수 있다. 즉, 본 발명의 실시 예에 따른 DALI 인터페이스(220)는 DALI 규격에 적합하도록 DALI 신호(DALI Signal)의 라이징 타임(rising time), 폴링 타임(falling time), 로우 펄스폭(low-pulse width)등의 파형 특성을 조절할 수 있다.
도 7은 DALI 규약에 따른 DALI 신호의 표준 파형도이고, 도 8은 본 발명의 실시예에 따른 실험결과이다.
도 7을 참조하면, DALI 신호(DALI Signal)은 표준규격에 따른 파형 특성을 만족해야 한다. DALI 신호(DALI Signal)는 폴링 타임(falling time)이 3μs에서 25μs이어야 한다. DALI 신호(DALI Signal)는 라이징 타임(rising time)이 3μs에서 25μs이어야 한다. DALI 신호(DALI Signal)는 로우 펄스폭(low-pulse width)이 416μs이며 오차범위는 20%내외여야 한다.
도 8을 참조하면, 본 발명의 DALI 인터페이스(220)를 이용하여 DALI 마스터(300)의 다른 조건에서 DALI 규격에 적합한 DALI 신호(DALI Signal)을 생성한 실험결과이다.
제1 실험의 경우, DALI 마스터(300)의 조건은 DALI 전압(VDALI)이 17V의 최대치이고, DALI 전류(IDALI)가 250mA의 최대치를 갖는 경우이다. 본 발명의 DALI 인터페이스(220)는 제1 실험의 조건에서 16.6μs의 폴링 타임(falling time), 15.2μs의 라이징 타임(rising time), 424.6μs의 로우 펄스폭(low-pulse width)을 갖는 DALI 신호(DALI Signal)을 생성하였다. 따라서, 본 발명의 DALI 인터페이스(220)는 제1 실험의 조건에서 DALI 표준규격에 적합한 DALI 신호(DALI Signal)를 생성할 수 있다.
제2 실험의 경우, DALI 마스터(300)의 조건은 DALI 전압(VDALI)이 15V의 최대치이고, DALI 전류(IDALI)가 8mA의 최대치를 갖는 경우이다. 본 발명의 DALI 인터페이스(220)는 제2 실험의 조건에서 7.2μs의 폴링 타임(falling time), 19.8μs의 라이징 타임(rising time), 447.4μs의 로우 펄스폭(low-pulse width)을 갖는 DALI 신호(DALI Signal)을 생성하였다. 따라서, 본 발명의 DALI 인터페이스(220)는 제2 실험의 조건에서 DALI 표준규격에 적합한 DALI 신호(DALI Signal)를 생성할 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시 적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 조명 시스템
100 단말장치
200 전원장치
300 DALI 마스터
210 마이크로 컨트롤러
220 DALI 인터페이스
221 제1 제한회로부
222 게이트 드라이브 회로부
223 제2 제한회로부
224 정류부

Claims (12)

  1. DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부; 및
    상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부;를 포함하는 DALI 인터페이스.
  2. 제1 항에 있어서,
    상기 게이트 드라이브 회로부는 상기 드레인-소스 전압을 생성하는 제1 트랜지스터를 포함하는 DALI 인터페이스.
  3. 제2 항에 있어서,
    상기 게이트 드라이브 회로부는 제1 트랜지스터의 게이트 전극 및 드레인 전극에 연결되고 DALI 신호의 폴링 타임과 라이징 타임을 조절하는 병렬 캐패시터를 포함하는 DALI 인터페이스.
  4. 제2 항에 있어서,
    상기 게이트 드라이브 회로부는 상기 제1 트랜지스터를 제어하는 제2 트랜지스터를 포함하는 DALI 인터페이스.
  5. 제1 항에 있어서,
    상기 게이트 드라이브 회로부는 상기 제한된 전류에 관계없이 일정한 전압을 입력되도록 하는 제너 다이오드를 포함하는 DALI 인터페이스.
  6. 제1 항에 있어서,
    상기 제1 제한회로부는 상기 DALI 송신 신호를 수신하는 포토커플러를 포함하는 DALI 인터페이스.
  7. 제1 포토 커플러, 상기 제1 포토 커플러의 컬렉터 전극에 캐소드 전극이 연결되는 제1 다이오드를 포함하는 제1 제한회로부;
    상기 제1 포토 커플러의 이미터 전극에 캐소드 전극이 연결되는 제너 다이오드, 상기 제너 다이오드의 캐도스 전극에 애노드 전극이 연결되는 제2 다이오드, 상기 제2 다이오드의 캐소드 전극에 게이트 전극이 연결되고 상기 제1 다이오드의 애노드 전극에 드레인 전극이 연결되고 접지전극에 소스전극이 연결되는 제1 트랜지스터를 포함하는 게이트 드라이브 회로부;를 포함하는 DALI 인터페이스.
  8. 제7 항에 있어서,
    상기 게이트 드라이브 회로부는 상기 제1 트랜지스터의 게이트 전극에 일단이 연결되고 상기 제1 트랜지스터의 드레인 전극에 타단이 연결되는 병렬 캐패시터를 포함하는 DALI 인터페이스.
  9. 제7 항에 있어서,
    상기 게이트 드라이브 회로부는 상기 제2 다이오드의 애노드 전극에 베이스 전극이 연결되고 상기 제1 트랜지스터의 게이트 전극에 이미터 전극이 연결되고 상기 접지전극에 콜렉터 전극이 연결되는 제2 트랜지스터를 포함하는 DALI 인터페이스.
  10. 제7 항에 있어서,
    상기 제1 제한회로부는 상기 제1 포토 커플러의 컬렉터 전극과 상기 제1 다이오드의 캐소드 전극에 일단이 연결되고 접지전극에 타단이 연결되는 제1 평활 캐패시터를 포함하는 DALI 인터페이스.
  11. DALI 송신 신호를 출력하고 DALI 수신 신호를 입력 받는 마이크로 컨트롤러;
    DALI 규격에 따른 DALI 신호를 출력하며, DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부 및 상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부를 포함하는 DALI 인터페이스를 포함하는 전원장치.
  12. 조명장치를 제어하는 제어신호를 출력하는 단말장치;
    상기 제어신호에 기초하여 DALI 규격에 따른 DALI 신호를 출력하며, DALI 송신 신호 및 DALI 수신 신호에 기초하여 제한 전류를 출력하는 제1 제한회로부 및 상기 제한 전류에 기초하여 DALI 규격에 따른 DALI 신호를 생성하는데 이용되는 드레인-소스 전압을 생성하는 게이트 드라이브 회로부를 포함하는 DALI 인터페이스를 포함하는 전원장치; 및
    상기 DALI 신호에 기초하여 조명장치를 제어하는 DALI 마스터;를 포함하는 조명 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102620169B1 (ko) 2023-02-03 2024-01-02 주식회사카이저솔루션 상용 전원 및 dali를 이용한 에너지 절감형 led 조명 제어 기능을 구비한 발라스터
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3949689B1 (en) * 2019-03-28 2025-05-21 Signify Holding B.V. Power supply configuration across isolation barrier
WO2025147882A1 (en) * 2024-01-10 2025-07-17 Tridonic Gmbh & Co Kg Method and apparatus for processing dali signal

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755697A (en) 1985-07-17 1988-07-05 International Rectifier Corporation Bidirectional output semiconductor field effect transistor
US20030036807A1 (en) 2001-08-14 2003-02-20 Fosler Ross M. Multiple master digital addressable lighting interface (DALI) system, method and apparatus
JP2005521375A (ja) 2002-03-26 2005-07-14 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ディジタル通信用オプトエレクトロニクス受信機回路
US7764479B2 (en) * 2007-04-18 2010-07-27 Lutron Electronics Co., Inc. Communication circuit for a digital electronic dimming ballast
DE102009009535A1 (de) 2009-02-18 2010-08-19 Osram Gesellschaft mit beschränkter Haftung Schaltung zur Ansteuerung eines Betriebsgeräts für eine Lichtanwendung, Betriebsgerät und Verfahren zum Betrieb der Schaltung
RU2624452C2 (ru) * 2012-04-12 2017-07-04 Филипс Лайтинг Холдинг Б.В. Интерфейсная схема цифровой связи для проводной пары с индивидуально регулируемыми границами перехода
EP2842400B1 (de) 2012-04-26 2019-11-27 Tridonic GmbH & Co. KG Schnittstelle mit sende- und empfangszweig
JP6382825B2 (ja) * 2012-10-17 2018-08-29 フィリップス ライティング ホールディング ビー ヴィ デューティサイクル不均衡補償を備えた線対用のデジタル通信受信器インターフェース回路
DE102013221848B4 (de) * 2013-10-28 2025-01-16 Tridonic Gmbh & Co Kg Schnittstelle mit verbessertem Sendezweig, entsprechendes Gebäudetechnik-Bussystem, Vorschaltgerät mit derartiger Schnittstelle sowie Leuchte mit derartigem Vorschaltgerät
JP2016009529A (ja) * 2014-06-20 2016-01-18 東芝ライテック株式会社 照明制御用データ信号受信回路
US9743474B2 (en) * 2014-11-14 2017-08-22 General Electric Company Method and system for lighting interface messaging with reduced power consumption

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102620169B1 (ko) 2023-02-03 2024-01-02 주식회사카이저솔루션 상용 전원 및 dali를 이용한 에너지 절감형 led 조명 제어 기능을 구비한 발라스터
KR102620166B1 (ko) 2023-02-03 2024-01-02 주식회사카이저솔루션 상용 전원 및 dali를 이용한 에너지 절감형 led 조명

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