KR20170132371A - 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 - Google Patents

정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 Download PDF

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KR20170132371A
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Abstract

정전기 방전 보호 회로를 포함하는 반도체 집적 회로 장치에 관한 기술이다. 본 실시예의 반도체 집적 회로 장치는 입출력 패드와 파워 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 1 클램핑 회로, 상기 입출력 패드와 그라운드 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 2 클램핑 회로, 상기 파워 패드와 상기 그라운드 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 3 클램핑 회로, 상기 입출력 패드로부터 상기 그라운드 패드로 정전기 배출시, 상기 정전기들이 상기 제 1 클램핑 회로를 거쳐 상기 제 3 클램핑 회로를 지나도록 상기 정전기 흐름을 변경하는 제 1 경로 변경선, 및 상기 파워 패드로부터 상기 입출력 패드로 정전기 배출시, 상기 정전기들이 상기 제 3 클램핑 회로를 거쳐 상기 제 2 클램핑 회로를 지나도록 경로를 상기 정전기의 흐름을 변경하는 제 2 경로 변경선을 포함한다.

Description

정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치{Semiconductor Integrated Circuit Device Having Circuit For Electrostatic Discharge Protection}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치에 관한 기술이다.
일반적으로 정전기 방전(이하, ESD:ElectroStatic Discharge) 보호 소자란 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 설치되는 소자를 말한다. 대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 정전기 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. 또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 정전기 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수 있다.
반도체 집적 회로 장치는 정전기로부터 내부 회로를 보호하기 위하여, 외부 신호 또는 외부 전압을 인가받는 패드들 사이 또는 패드와 내부 회로 사이에 ESD 보호 회로가 구비되고 있다.
본 발명은 다양한 경로로 유입되는 정전기를 효과적으로 배출시킬 수 있는 ESD 보호 회로를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 입출력 패드와 파워 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 1 클램핑 회로; 상기 입출력 패드와 그라운드 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 2 클램핑 회로; 상기 파워 패드와 상기 그라운드 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 3 클램핑 회로; 상기 입출력 패드로부터 상기 그라운드 패드로 정전기 배출시, 상기 정전기들이 상기 제 1 클램핑 회로를 거쳐 상기 제 3 클램핑 회로를 지나도록 상기 정전기 흐름을 변경하는 제 1 경로 변경선; 및 상기 파워 패드로부터 상기 입출력 패드로 정전기 배출시, 상기 정전기들이 상기 제 3 클램핑 회로를 거쳐 상기 제 2 클램핑 회로를 지나도록 경로를 상기 정전기의 흐름을 변경하는 제 2 경로 변경선을 포함한다.
본 실시예들에 따르면, 정전기들의 모든 배출 경로상에 복수의 포워드 다이오드들이 직렬로 연결되도록 설계함으로써, ESD 보호 회로의 동작 전압을 확보할 수 있다. 또한, ESD 보호 회로를 구성하는 포워드 다이오드들을 접합 다이오드 형태로 구성함에 따라, 레이아웃 면적을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 다양한 형태의 ESD 스트레스 모드를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 접합 영역 형태의 다이오드의 단면도이다.
도 4는 본 실시예에 따른 제 3 클램핑 회로의 기생 캐패시터 발생의 일예를 보여주는 회로도이다.
도 5는 본 실시예에 따른 제 3 클램핑 회로의 기생 다이오드 발생의 일예를 보여준 회로도이다.
도 6은 본 실시예에 따른 ESD 보호 회로내의 다양한 형태의 기생 다이오드(PD) 및 기생 캐패시터(PC)의 분포를 보여주는 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 ESD 보호 회로를 포함하는 반도체 집적 회로 장치의 회로도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 실시예의 ESD 보호 회로(100)를 포함하는 반도체 집적 회로 장치는 도 1에 도시된 바와 같이, 입출력 패드(110), 파워 패드(130), 그라운드 패드(150), 제 1 클램핑 회로(170a), 제 2 클램핑 회로(170b), 제 3 클램핑 회로(190), 내부 회로(200), 제 1 경로 변경선(L1) 및 제 2 경로 변경선(L2)를 포함할 수 있다.
입출력 패드(110)는 외부 신호를 인가받을 수 있다. 파워 패드(130)는 전원 전압(VDD)을 인가받을 수 있다. 그라운드 패드(150)는 그라운드 전압을 인가받을 수 있다.
제 1 클램핑 회로(170a)는 입출력 패드(110)과 파워 패드(130) 사이에 연결될 수 있다. 제 1 클램핑 회로(170a)는 복수의 다이오드(D1,D2)를 포함할 수 있다. 예를 들어, 제 1 클램핑 회로(170a)를 구성하는 다이오드들(D1,D2)은 입출력 패드(110)와 파워 패드(130) 사이에 직렬로 연결될 수 있다. 여기서, N1은 제 1 다이오드(D1)와 제 2 다이오드(D2)를 연결하는 제 1 노드를 지시한다. 또한, 상기 제 1 및 제 2 다이오드들(D1, D2)은 그것들의 애노드 단자가 입출력 패드(110)를 향하고, 캐소드 단자가 파워 패드(130)를 향하도록 연결될 수 있다.
제 2 클램핑 회로(170b)는 입출력 패드(110)와 접지 패드(150) 사이에 연결될 수 있다. 제 2 클램핑 회로(170b)는 복수의 다이오드(D3,D4)를 포함할 수 있다. 예를 들어, 제 2 클램핑 회로(170b)를 구성하는 다이오드들(D3,D4)은 입출력 패드(110)와 그라운드 패드(150) 사이에 직렬로 연결될 수 있다. 여기서, N2는 제 3 다이오드(D3)와 제 4 다이오드(D4)를 연결하는 제 2 노드를 지시한다. 또한, 상기 제 3 및 제 4 다이오드들(D3,D4)은 그것들의 애노드 단자는 그라운드 패드(150)를 향하고, 캐소드 단자들은 입출력 패드(110)를 향하도록 연결될 수 있다.
제 3 클램핑 회로(190)는 파워 패드(130)와 그라운드 패드(150) 사이에 연결될 수 있다. 제 3 클램핑 회로(190)는 직렬로 연결된 복수의 다이오드들(Da~Dn)을 포함할 수 있다. 제 3 클램핑 회로(190)를 구성하는 다이오드들(Da~Dn)의 개수는 파워 패드(130)로부터 인가되는 전압과 그라운드 패드(150)로부터 인가되는 전압차를 고려하여 설계될 수 있다. 제 1 클램핑 회로(190)를 구성하는 복수의 다이오드들(Da~Dn)은 그것들의 애노드 단자들이 파워 패드(130)를 향하고, 캐소드 단자들이 그라운드 패드(150)를 향하도록 연결될 수 있다. 이에 따라, 제 3 클램핑 회로(190)를 구성하는 다이오드들(Da~Dn)은 제 1 및 제 2 클램핑 회로(170a, 170b)를 구성하는 다이오드들(D1~D4)과 안티패러럴(anti-parallel)하게 연결될 수 있다. 여기서, N3는 제 3 클램핑 회로(190)의 제 1 다이오드(Da)와 제 2 다이오드(Db)를 연결하는 제 3 노드를 지시하고, N4는 제 3 클램핑 회로의 제 n 다이오드(Dn)와 제 n-1 다이오드(Dn-1)를 연결하는 제 4 노드에 해당할 수 있다. 상기 제 1 다이오드(Da)는 파워 패드(130)와 직접 연결될 수 있고, 상기 제 n 다이오드(Dn)은 그라운드 패드(150)와 직접 연결될 수 있다.
상기 제 1 내지 제 3 클램핑 회로(170a, 170b,190)를 구성하는 다이오드들은 모두 접합 영역 형태이거나, 혹은 일부가 GCNMOS(gate coupled NMOS) 또는 GGNMOS(gate grounded NMOS) 형태를 가질 수 있다.
제 1 경로 변경선(L1)은 상기 제 1 노드(N1)와 상기 제 3 노드(N3)를 연결하는 도전 라인이다. 또한, 제 2 경로 변경선(L2)은 상기 제 2 노드(N2)와 제 4 노드(N4)를 연결하는 도전 라인이다.
일반적인 반도체 집적 회로 장치는 다양한 형태의 ESD 스트레스 모드를 가질 수 있다. 예를 들어, ESD 스트레스 모드는 도 2에 도시된 바와 같이, (1)PD(Pin to VDD positive) 모드, (2)ND(Pin to VDD negative) 모드, (3)PS(Pin to VSS positive) 모드, 및 (4)NS(Pin to VSS negative) 모드로 구분될 수 있다.
먼저, PD 모드의 전류 흐름은 입출력 패드(110)로부터 파워 패드(130)로의 정전기 흐름에 해당할 수 있다. 입출력 패드(110)로부터 유입된 포지티브 정전기는 제 1 클램핑 회로(170a)의 복수의 다이오드들(D1,D2) 및 파워 전압 라인(PL)을 거쳐 파워 패드(130)로 배출된다. 상기 제 1 클램핑 회로(170a)의 다이오드들(D1,D2)은 상기 PD 모드의 정전기 흐름 방향에서 볼 때, 포워드(forward) 방향을 취하고 있기 때문에, 상기 입출력 패드(110)로 유입된 포지티브 정전기는 포워드 방향으로 연결된 다이오드들(D1,D2)에 의해 효과적으로 바이패스된다.
ND 모드의 전류 흐름은 파워 패드(130)로부터 입출력 패드(110)로의 정전기 흐름에 해당할 수 있다. 파워 패드(130)로부터 유입된 네가티브 정전기는 제 3 클램핑 회로(190)의 제 1 내지 제 n-1 다이오드(Da~Dn-1)를 거쳐 흐르다가 제 2 경로 변경선(L2)을 따라 우회된다. 우회된 네가티브 정전기는 제 2 클램핑 회로(170b)의 제 3 다이오드(D3)를 거쳐 입출력 패드(100)로 배출된다. 상기 제 3 클램핑 회로(190)의 다이오드들(Da~Dn-1) 및 상기 제 2 클램핑 회로(170b)의 제 3 다이오드(D3)들은 상기 ND 모드의 정전기 흐름으로 볼 때, 포워드 형태로 연결을 되기 때문에, 상기 파워 패드(130)로부터 유입되는 네가티브 정전기는 포워드 방향으로 연결된 복수의 다이오드들(Da~Dn-1, D3) 및 제 2 경로 변경선(L2)을 통해 효과적으로 바이패스된다.
PS 모드의 전류 흐름은 입출력 패드(110)로부터 그라운드 패드(150)로의 정전기 흐름에 해당할 수 있다. 입출력 패드(110)로부터 유입된 포지티브 정전기는 제 1 클램핑 회로(170a)의 제 1 다이오드(D1), 제 1 경로 변경선(L1) 및 제 3 클램핑 회로(190)의 제 2 내지 제 n-1 다이오드(Db~Dn-1)를 거쳐 그라운드 패드(150)로 배출된다. 상기 제 1 클램핑 회로(170a)의 제 1 다이오드(D1) 및 제 3 클램핑 회로(190)의 제 2 내지 제 n-1 다이오드(Db~Dn-1)들은 상기 PS 모드의 정전기 흐름으로 볼 때, 모두 포워드 형태로 연결되기 때문에, 상기 입출력 패드(110)로부터 유입되는 포지티브 정전기는 상기 포워드 다이오드들(D1, Db~Dn-1)에 의해 효과적으로 바이패스된다.
NS 모드의 전류 흐름은 그라운드 패드(150)로부터 입출력 패드(110)로의 정전기 흐름에 해당할 수 있다. 그라운드 패드(150)로부터 유입된 네가티브 정전기는 그라운드 전압 라인(GL) 및 제 2 클램핑 회로(270b)의 제 4 및 제 3 다이오드(D4, D3)를 지나 입출력 패드(110)로 배출될 수 있다. 상기 제 2 클램핑 회로(170a)의 제 4 및 제 3 다이오드(D4, D3)는 상기 NS 모드의 정전기 흐름으로 볼 때, 모두 포워드 형태로 연결되기 때문에, 그라운드 패드(150)로부터 유입되는 포지티브 정전기는 상기 포워드 다이오드들(D4,D3)에 의해 효과적으로 바이패스될 수 있다.
또한, 본 실시예의 ESD 보호 회로(100)는 상술한 바와 같이, 파워 패드(130)와 그라운드 패드(150) 사이에 복수의 직렬 다이오드들로 구성된 제 3 클램핑 회로(190)가 연결될 수 있다. 이에 따라, 단순히 집적 밀도에 영향을 받는 메탈 라인으로 파워 패드(130)와 그라운드 패드(150)간을 연결하는 경우 보다, 안정적으로 정전기를 방전시킬 수 있다. 이에 대해 보다 구체적으로 설명하면, 메탈 라인에 의해 파워 패드(130)와 그라운드 패드(150)를 연결하는 경우, 메탈 라인은 집적 밀도의 영향으로 일정 폭 이하로 설계되어야 한다. 이에 따라, 메탈 라인의 저항이 증대되어, ESD 방전 회로의 불량이 발생될 수 있다. 하지만 본 실시예와 같이 포워드 다이오드로 ESD 보호 회로를 구성할 경우, 면적 대비 ESD 방전 경로상의 효율이 높아지므로, 입출력 패드(110) 영역 및 그 주변부에 ESD 보호 회로를 집적할 수 있다. 이 경우, ESD 방전 경로상의 메탈라인의 저항에 의한 전압 증가가 최소화 되어 ESD 방전시 내부 회로(200)를 보다 효과적으로 보호할 수 있다.
또한, 본 실시예의 ESD 보호 회로(100)는 입출력 패드(110)와 파워 패드(130)를 연결하는 제 1 클램핑 회로(170a)내의 제 1 노드(N1)와 파워 패드(130)와 그라운드 패드(150)를 연결하는 제 3 클램핑 회로(190)내의 제 3 노드(N3)간을 연결하는 제 1 경로 변경선(L1)을 포함할 수 있다. 또한, 본 실시예의 반도체 집적 회로 장치(100)는 입출력 패드(110)와 그라운드 패드(150)를 연결하는 제 2 클램핑 회로(170b)내의 제 2 노드(N2)와 상기 제 3 클램핑 회로(190)내의 제 4 노드(N4)간을 연결하는 제 2 경로 변경선(L2)을 포함하도록 구성된다. 상기 제 1 및 제 2 경로 변경선(L1,L2)에 의해, 모든 스트레스 모드의 정전기들이 모두 복수의 포워드 다이오드를 지나면서 방전이 이루어진다.
알려진 바와 같이, ESD 보호 회로의 동작 전압은 정전기 패스상의 포워드 다이오드의 수에 비례한다. 이에 따라, 일반적인 반도체 집적 회로가 저전압에 의해 구동되더라도, 반도체 집적 회로내에 구비된 ESD 보호 회로는 직렬로 연결된 포워드 다이오드의 수만큼 동작 전압을 확보한 상태에서 동작될 수 있다. 하기의 식 1은 ESD 보호 회로의 총 동작 전압을 나타낸다.
<식 1>
Vfon_tot=Vfon ×n
(Vfon_tot: ESD 보호 회로의 총 동작 전압, Vfon : 다이오드 구동 전압, n: 다이오드 개수)
상술한 식에 따르면, 정전기들은 모든 정전기 패스(path)상에서 복수의 포워드 다이오드를 지나도록 설계됨으로써, 이상적으로 PS 모드 및 ND 모드 각각에서 포워드 다이오드의 수와 구동 전압의 곱에 해당하는 전압 만큼의 상승을 유도할 수 있다.
또한, 제 1 내지 제 3 클램핑 회로(170a,170b,190)를 구성하는 다이오드들이 접합 형태로 구성되는 경우, 모스 트랜지스터 타입으로 다이오드를 구성하는 경우 보다 레이아웃 면적을 감소시킬 수 있다.
도 3은 본 발명의 실시예에 따른 접합 영역 형태의 다이오드의 단면도이다. 이하, 도 3을 참조하여, 접합 영역 형태의 다이오드 제조방법을 설명한다.
먼저, 반도체 기판(200)이 준비된다. 반도체 기판(200)은 예를 들어, p형 실리콘 기판일 수 있다. 반도체 기판(200) 내부에 n형의 불순물을 딥 임플란테이션(deep implantation)하여, 반도체 기판(200) 내부 깊숙이 n웰(210)을 형성한다. 딥 n웰(210) 상부에 p형의 불순물을 주입하여, p웰(215)을 형성한다. 액티브 영역을 한정하기 위하여, p웰(215)의 일부분에 n웰(220)을 형성한다. 상기 n웰(220)은 p웰(215)의 소정 영역을 감싸는 형태로 형성되어, 상기 n웰(220)에 의해 감싸여진 상기 p웰(215)내에 액티브 영역이 한정될 수 있다. 이에 따라, 상기 액티브 영역으로서의 p웰(215)은 상기 n웰(220) 및 딥 n웰(210)에 의해 분리될 수 있다.
상기 p웰(215) 및 n웰(235)의 소정 영역에 n형의 불순물 영역(230,235)을 형성한다. P웰(215)내에 형성된 n형 불순물 영역(230)은 p웰(215)과의 접합에 의해 접합 다이오드(D1~D4, Da~Dn)가 된다. 한편, n웰(220)내에 형성된 n형 불순물 영역(235)은 n웰에 전기적 신호를 제공하기 위한 n웰 콘택 영역이 된다.
또한, 상기 p웰(215)에 적어도 하나의 p형 불순물 영역(240)을 형성한다. 상기 p형 불순물 영역(240)은 p웰에 전기적 신호를 제공하기 위한 p웰 콘택 영역으로 동작한다.
본 실시예의 제 1 내지 제 3 클램핑 회로(170a, 170b, 190)는 도 3에 도시된 다이오드들이 복수개 연속 배치되어 구성될 수 있다.
한편, 상기와 같은 상기 접합 다이오드(D1~D4, Da~Dn) 제작시, 상기 접합 다이오드(D1~D4, Da~Dn)외에, 기생의 소자들이 발생될 수 있다.
예를 들어, 상기 접합 다이오드(D1~D4, Da~Dn)를 구성하는 n형 불순물 영역(230)과 p웰(215)사이에 접합 캐패시터(Pc1)가 발생될 수 있다. 또한, p웰(215)와 딥 n웰(210) 사이에 접합 캐패시터(Pc2)가 발생될 수 있다. 또한, 그 밖의 접합 영역에서, 기생 다이오드(Dp1, Dp2) 및 기생 바이폴라 트랜지스터(Trp)가 발생될 수 있다.
도 4는 본 실시예에 따른 제 3 클램핑 회로의 기생 캐패시터 발생의 예를 보여주는 회로도이다.
도 4의 (a)는 직렬 연결된 복수의 접합 다이오드(Da~Dn)를 보여주고, 도 4의 (b)는 직렬 연결된 복수의 접합 다이오드(Da~Dn) 영역에 발생되는 기생 캐패시터(Pc1_Da~Pc2_Dn)를 보여준다.
상술한 바와 같이, 각각의 접합 다이오드(Da~Dn)가 형성되는 p웰(215)과 n형 불순물 영역(230) 사이에, 제 1 접합 캐패시터(Pc1_Da~Pc1_Dn)가 각각 발생될 수 있다. 이들 제 1 접합 캐패시터(Pc1_Da~Pc1_Dn)들은 상기 접합 다이오드 (Da~Dn)와 마찬가지로 직렬로 연결되기 때문에, 실질적으로 유효 기생 캐패시턴스는 감소하게 된다.
도 5는 본 실시예에 따른 제 3 클램핑 회로의 기생 다이오드 발생의 예를 보여주는 회로도이다.
도 5의(a)는 직렬 연결된 복수의 접합 다이오드(Da~Dn)를 보여주고, 도 5의 (b)는 직렬 연결된 복수의 접합 다이오드(Da~Dn) 영역에 발생되는 기생 다이오드(PDa~PDn)를 보여준다.
상기 접합 다이오드(Da~Dn)는 pn 접합 부분, 예컨대, p웰(215)과 n웰(220) 사이에서 발생된다. 하지만, 상기 접합 다이오드(Da~Dn)외에, 기판(200)과 딥 n웰(210) 사이 등에서 기생 다이오드(PDa~PDn)가 발생될 수 있다. 이와 같은 기생 다이오드(PDa~PDn)는 도 5(b)에 도시된 바와 같이, 접합 다이오드(Da~Dn)와 병렬 연결된 상태로 발생된다. 이와 같은 기생 다이오드(PDa~PDn)는 접합 다이오드(Da~Dn)와 함께 그라운드 패드(150)에서 입출력 패드(110) 또는 그라운드 패드(150)에서 파워 패드(130)로 정전기를 방전시킬 수 있다.
도 6은 본 실시예에 따른 ESD 보호 회로내의 다양한 형태의 기생 다이오드(PD) 및 기생 캐패시터(PC)의 분포를 보여주는 회로도이다. 도 6에 따르면, 접합 다이오드들마다 복수의 기생 다이오드 및 복수의 기생 캐패시터들이 발생될 수 있다. 본 발명의 실시예에 따른 ESD 보호 회로는 상대적으로 큰 캐패시턴스를 갖는 제 1 접합 캐패시터(PCD1~PCD4, PC1_Da~PC1_Dn)들이 직렬로 연결되는 형태로 발생되기 때문에, 입출력 패드(110)에 전원 전압 또는 그라운드 전압 인가시 접합 캐패시턴스가 감소된다. 본 실시예의 ESD 보호 회로는 고속 동작을 요구하는 입출력 패드 주변에 집적되어, 입출력 패드의 캐패시턴스를 감소시킴으로써 고속 동작을 실현할 수 있다.
또한, 도 7에 도시된 바와 같이, 파워 패드(130)와 그라운드 패드(150) 사이에 추가의 다이오드(Dop)를 더 연결할 수 있다. 상기 다이오드(Dop)는 그라운드 패드(150)와 파워 패드(130) 사이에서, 그라운드 패드(150)로부터 파워 패드(130) 방향의 전류 흐름에 대해 포워드 형태로 연결될 수 있다.
결과적으로, 상기 다이오드(Dop)는 상기 제 3 클램핑 회로(190)를 구성하는 복수의 다이오드들(Da~Dn)과 안티패러럴하게 연결될 수 있다.
상기 다이오드(Dop)의 연결에 따라, 정전기 유입시, 특히, ND 모드 또는 PS 모드의 전류 흐름에서, 정전기를 방전시키는 포워드 다이오드 개수가 실질적으로 감소되는 효과가 있다. 이에 따라, 정전기 방전시, 입출력 패드(110)에 인가되는 구동 전압이 감소되더라도, 내부 회로(200)의 전압 스트레스를 낮출 수 있다.
본 실시예들에 따르면, 정전기들의 모든 배출 경로상에 복수의 포워드 다이오드들이 직렬로 연결되도록 설계함으로써, ESD 보호 회로의 동작 전압을 확보할 수 있다. 또한, ESD 보호 회로를 구성하는 포워드 다이오드들을 접합 다이오드 형태로 구성함에 따라, 레이아웃 면적을 확보할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드(700)를 나타내는 개략도이다.
도 8을 참조하면, 메모리 카드(700)는 제어기(710)와 메모리(720)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(710)에서 명령을 내리면, 메모리(720)는 데이터를 기록하거나 독출할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 보여주는 블록도이다.
메모리 카드(700)는 콘트롤러(controller:710) 및 메모리(memory: 720)를 포함할 수 있다. 콘트롤러(710) 및 메모리(720) 각각은 본 발명의 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 콘트롤러(710) 및 메모리(720)에 포함된 집적 회로들은 각각 본 실시예에 기술된 ESD 보호 회로(711,721)를 포함할 수 있다.
콘트롤러(710) 또는 메모리(720)는 적어도 하나의 패드를 포함할 수 있고, 적어도 하나의 패드 사이에 본 실시예에 따른 ESD 보호 회로가 연결되어, 정전기를 효과적으로 배출시킬 수 있다.
메모리 카드(700)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 입출력 패드 130 : 파워 패드
150 : 그라운드 패드 170a : 제 1 클램핑 회로
170b : 제 2 클램핑 회로 190 : 제 3 클램핑 회로

Claims (14)

  1. 입출력 패드와 파워 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 1 클램핑 회로;
    상기 입출력 패드와 그라운드 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 2 클램핑 회로;
    상기 파워 패드와 상기 그라운드 패드 사이에 연결되며, 직렬로 연결된 복수의 다이오드들로 구성된 제 3 클램핑 회로;
    상기 입출력 패드로부터 상기 그라운드 패드로 정전기 배출시, 상기 정전기들이 상기 제 1 클램핑 회로를 거쳐 상기 제 3 클램핑 회로를 지나도록 상기 정전기 흐름을 변경하는 제 1 경로 변경선; 및
    상기 파워 패드로부터 상기 입출력 패드로 정전기 배출시, 상기 정전기들이 상기 제 3 클램핑 회로를 거쳐 상기 제 2 클램핑 회로를 지나도록 경로를 상기 정전기의 흐름을 변경하는 제 2 경로 변경선을 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 클램핑 회로를 구성하는 상기 다이오드들은 상기 정전기의 흐름 방향에 대해 각각 포워드 방향으로 연결되는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 클램핑 회로를 구성하는 상기 다이오드들은 접합 다이오드인 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 파워 패드와 상기 그라운드 패드 사이에 상기 제 3 클램핑 회로를 구성하는 다이오드들과 안티패러럴한 방향으로 연결된 다이오드를 더 포함하는 반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 제 1 경로 변경선은 상기 제 1 클램핑 회로의 다이오드들간 연결 노드와 상기 제 3 클램핑 회로의 다이오드들간 연결 노드 중 선택되는 하나와 연결되는 도전 라인인 반도체 집적 회로 장치.
  6. 제 1 항에 있어서,
    상기 제 2 경로 변경선은 상기 제 2 클램핑 회로의 다이오드들간 연결노드와 상기 제 3 클램핑 회로의 다이오드들간 연결 노드 중 선택되는 다른 하나와 연결되는 도전 라인인 반도체 집적 회로 장치.
  7. 입출력 패드와 파워 패드 사이에 직렬로 연결된 복수의 다이오드를 포함하는 제 1 클램핑 회로;
    상기 입출력 패드와 그라운드 패드 사이에 직렬로 연결된 복수의 다이오드를 포함하는 제 2 클램핑 회로; 및
    상기 파워 패드와 상기 그라운드 패드 사이에 연결된 직렬로 연결된 복수의 다이오드들로 구성된 제 3 클램핑 회로를 포함하며,
    상기 제 1 클램핑 회로는 직렬로 연결된 복수의 다이오드들 포함하고,
    상기 입출력 패드로부터 상기 파워 패드로 정전기 배출시, 상기 복수의 다이오드들은 상기 정전기 흐름에 대해 포워드 방향으로 연결되는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 그라운드 패드로부터 상기 입출력 패드로 정전기 배출시, 상기 제 2 클램핑 회로를 구성하는 상기 복수의 다이오드들은 상기 정전기 흐름에 대해 포워드 방향으로 연결되는 반도체 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 제 3 클램핑 회로를 구성하는 복수의 다이오드들은 상기 입출력 패드로부터 상기 그라운드 패드로 정전기 배출시, 및 상기 파워 패드로부터 상기 입출력 패드로 정전기 배출시 각각 정전기 흐름에 대해 포워드 방향으로 연결되는 반도체 집적 회로 장치.
  10. 제 7 항에 있어서,
    상기 제 1 클램핑 회로 내부의 노드와 상기 제 3 클램핑 회로 내부의 제 1 노드 사이를 연결하는 제 1 경로 변경선, 및
    상기 제 2 클램핑 회로 내부의 노드와 상기 제 3 클램핑 회로 내부의 제 2 노드 사이를 연결하는 제 2 경로 변경선을 더 포함하는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 제 1 클램핑 회로의 노드는 상기 제 1 클램핑 회로를 구성하는 상기 다이오드들 간의 연결 노드중 하나이고,
    상기 제 2 클램핑 회로의 노드는 상기 제 2 클램핑 회로를 구성하는 상디 다이오들간의 연결 노드중 하나이며,
    상기 제 3 클램핑 회로의 제 1 노드는 상기 제 3 클램핑 회로를 구성하는 제 1 및 제 2 다이오드 사이의 연결 노드이고, 상기 제 3 클램핑 회로의 제 2 노드는 상기 제 3 클램핑 회로를 구성하는 제 n-1 및 제 n 다이오드 사이의 연결 노드인 반도체 집적 회로 장치.
  12. 제 7 항에 있어서,
    상기 파워 패드와 상기 그라운드 패드 사이에 상기 제 3 클램핑 회로의 다이오드들과 안티패러럴(anti-parallel)하게 연결된 다이오드를 더 포함하는 반도체 집적 회로 장치.
  13. 제 7 항에 있어서,
    상기 제 1 내지 제 3 클램핑 회로를 구성하는 다이오드들은 접합 다이오드인 반도체 집적 회로 장치.
  14. 제 7 항에 있어서,
    상기 제 1 내지 제 3 클램핑 회로를 구성하는 다이오드들 중 일부는 접합 다이오드로 구성되고, 나머지는 GCNMOS(gate coupled NMOS) 또는 GGNMOS(gate grounded NMOS)로 구성되는 반도체 집적 회로 장치.
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