KR20170132673A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은, 반도체 장치의 특성을 향상시키는 것을 과제로 한다. 활성 영역과 소자 분리 영역(소자 분리 절연막(STI))을 갖는 SOI 기판과, 활성 영역에 게이트 절연막(GI1)을 통해 형성된 게이트 전극(GE1)과, 소자 분리 영역에 형성된 더미 게이트 전극(DGE1)을 갖도록 반도체 장치를 구성한다. 그리고, 더미 게이트 전극(DGE1)의 양측에는, 더미 측벽막(DSW)이 형성되고, 이 측벽막은, 활성 영역과 소자 분리 영역(소자 분리 절연막(STI))의 경계와 일치 또는 겹치도록 배치되어 있다. 이와 같은 구성에 의하면, 콘택트 홀(C1)이 어긋나게 형성된 경우에 있어서도, 플러그(P1)가 깊어, 예를 들어 절연층(BOX)이나 지지 기판(SB)까지 도달되는 것을 방지할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, SOI 기판을 사용한 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
단채널 특성의 억제 및 소자 편차의 억제가 가능한 반도체 장치로서, 현재, SOI 기판을 사용한 반도체 장치가 사용되고 있다. SOI 기판은, Si(실리콘) 등으로 이루어지는 지지 기판과, 그 위의 절연층(BOX(Buried Oxide)층이라고도 함)과, 그 위의 Si 등으로 이루어지는 얇은 반도체층을 갖는다. SOI 기판 위에 MISFET를 형성한 경우, 이동도가 향상되고, 또한, 불순물 요동에 의한 소자 편차를 개선하는 것이 가능해진다.
예를 들어, 특허문헌 1(일본 특허공개 제2014-236097호 공보)에는, SOI 기판 상부의 SOI층 위에 형성하는 에피택셜층을, SOI층에 인접하는 소자 분리 영역의 상면의 단부를 덮도록 넓은 폭으로 형성하는 기술이 개시되어 있다. 이에 의해, 형성 위치가 어긋난 콘택트 플러그가, SOI층 아래의 반도체 기판에 접속되는 것을 방지할 수 있다.
또한, 특허문헌 2(일본 특허공개 제2006-190823호 공보)에는, 활성 영역과 트렌치 분리 영역을 갖는 반도체 기판 위에, 게이트 전극, 게이트 절연막, 및 측벽막 절연막을 갖는 트랜지스터가 형성되고, 트렌치 분리 영역 위에, 활성 영역과 겹치지 않도록 더미 게이트 배선이 배치된 반도체 장치가 개시되어 있다. 그리고, 더미 게이트 배선의 측벽에는, 그 폭이 활성 영역의 단부와 더미 게이트 배선 간 거리와 동일한 치수 이상의 측벽 절연막이 형성되어 있다.
일본 특허공개 제2014-236097호 공보 일본 특허공개 제2006-190823호 공보
본 발명자는, 상기와 같은 SOI(Silicon On Insulator) 기판을 사용한 반도체 장치의 연구 개발에 종사하고 있으며, 그 특성 향상에 대하여, 예의 검토하고 있다. SOI 기판 위의 활성 영역에, MISFET(Metal Insulator Semiconductor Field Effect Transistor: MIS형 전계효과 트랜지스터)를 형성하고, 이 MISFET의 소스, 드레인 영역 위에 콘택트 플러그를 형성하는 경우, 콘택트 플러그의 위치 어긋남이 문제로 된다.
구체적으로는, 콘택트 플러그의 형성 위치가 반도체층 위로부터 소자 분리 영역측으로 어긋나는 경우, 콘택트 플러그가 절연층이나 지지 기판에 도달할 우려가 있다. 소위, 실리콘 등으로 이루어지는 벌크 기판을 사용한 경우에는, 소스, 드레인 영역에 의해 기판에 접합이 형성되어 있기 때문에, 콘택트 플러그로부터 기판으로의 누설은 작다. 이에 반하여, 절연층의 하층의 지지 기판에는 접합은 되어 있지 않기 때문에, 기판에 대한 누설이 커져 버린다.
이와 같이, SOI 기판을 사용한 반도체 장치에 대해서는, 상기 누설을 저감하고, 그 특성을 향상시키기 위한 반도체 장치의 구성의 검토가 요망된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본원에 있어서 개시되는 일 실시 형태에 나타내는 반도체 장치는, SOI 기판 위의 활성 영역과 소자 분리 영역의 경계 근방에, 더미 게이트 및 그 양측의 더미 측벽막을 배치하는 것이다.
본원에 있어서 개시되는 일 실시 형태에 나타내는 반도체 장치의 제조 방법은, SOI 기판 위의 활성 영역과 소자 분리 영역의 경계 근방에, 더미 게이트 및 그 양측의 더미 측벽막을 형성하는 것이다.
본원에 있어서 개시되는 이하에 나타내는 대표적인 실시 형태에 나타내는 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
본원에 있어서 개시되는 이하에 설명하는 대표적인 실시 형태에 나타내는 반도체 장치의 제조 방법에 의하면, 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은, 실시 형태 1의 반도체 장치의 제1 구성을 나타내는 단면도이다.
도 2는, 실시 형태 1의 반도체 장치의 제1 구성을 나타내는 평면도이다.
도 3은, 비교예 1 및 비교예 2의 반도체 장치의 구성을 나타내는 도면이다.
도 4는, 실시 형태 1의 반도체 장치의 제2 구성을 나타내는 단면도이다.
도 5는, 실시 형태 1의 반도체 장치의 제3 구성을 나타내는 단면도이다.
도 6은, 비교예 3의 반도체 장치의 구성을 나타내는 단면도이다.
도 7은, 실시 형태 1의 반도체 장치의 제4 구성을 나타내는 단면도이다.
도 8은, 실시 형태 1의 응용예의 반도체 장치의 구성을 나타내는 단면도이다.
도 9는, 실시 형태 1의 응용예의 반도체 장치의 구성을 나타내는 평면도이다.
도 10은, 비교예 4의 반도체 장치의 구성을 나타내는 단면도이다.
도 11은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 12는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 13은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 14는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 15는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 16은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 17은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 18은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 19는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 20은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 21은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 22는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 23은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 24는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 25는, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 26은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 27은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 28은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 29는, 실시 형태 2의 변형예 1의 반도체 장치의 구성을 나타내는 평면도이다.
도 30은, 실시 형태 2의 변형예 2의 반도체 장치의 구성을 나타내는 평면도이다.
도 31은, 실시 형태 2의 변형예 3의 반도체 장치의 구성을 나타내는 평면도이다.
도 32는, 실시 형태 2의 변형예 4의 반도체 장치의 구성의 일례를 나타내는 평면도이다.
도 33은, 다른 변형예의 반도체 장치의 구성을 나타내는 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련된 부호를 붙이고, 그 반복되는 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하고 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 넣는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 이해하기 쉽게 하기 위해서, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽게 하기 위해서, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 상세히 설명한다.
[구조 설명]
도 1은, 본 실시 형태의 반도체 장치의 제1 구성을 나타내는 단면도이며, 도 2는, 본 실시 형태의 반도체 장치의 제1 구성을 나타내는 평면도이다. 도 1은, 예를 들어 도 2의 (a)의 A-A 단면부에 대응한다. 도 2의 (b)는, 2개의 활성 영역(1Ac)의 평면도를 나타낸다. 또한, 도면을 이해하기 쉽게 하기 위해서, 평면도에 있어서, 게이트 전극(GE1)의 주위에 배치되는 측벽막(SW)을 생략하였다. 또한, 후술하는 바와 같이, 본 실시 형태의 반도체 장치에 있어서는, SOI 영역(1A)과 벌크 영역(2A)을 갖는 경우가 있다(도 8, 도 9 참조). 도 1 및 도 2에 있어서는, SOI 영역(1A)이 도시되어 있다.
SOI 기판은, 지지 기판(SB) 위에 절연층(BOX)을 통해 배치된 반도체층(SL)을 갖는다(도 11 참조). 지지 기판(SB)은, 예를 들어 단결정 실리콘(Si)으로 이루어지는 반도체 기판이며, 절연층(BOX)은, 산화실리콘으로 이루어지는 층이다. 또한, 반도체층(SL)은, 단결정 실리콘으로 이루어지는 층이다. 절연층(BOX)의 두께는, 예를 들어 10㎚ 내지 30㎚ 정도이다. 또한, 반도체층(SL)의 두께는, 예를 들어 10㎚ 내지 30㎚ 정도이다.
도 1 및 도 2에 도시한 바와 같이, SOI 영역(1A)은, 2개의 활성 영역(1Ac)과, 이들 중 각각을 둘러싸는 소자 분리 영역(1Iso)을 갖는다. 후술하는 바와 같이, 소자 분리 영역(1Iso)은, 소자 분리 홈 내에 매립된 소자 분리 절연막(STI)의 형성 영역이며, 활성 영역(1Ac)은, 소자 분리 절연막(STI)으로 둘러싸인 반도체층(SL)의 노출 영역이다(도 12, 도 2의 (b) 참조). 도 2의 (b)에 도시한 바와 같이, 2개의 활성 영역(1Ac)은, 각각 대략 직사각 형상이며, 이격하여 배치되어 있다. 2개의 활성 영역 간은, 소자 분리 영역(1Iso)으로 된다. 또한, 활성 영역을 구성하는 반도체층(SL)의 하방의 지지 기판(SB) 중에는, 불순물(여기서는, p형 불순물)을 함유하는 웰(여기서는, p형 웰(PW1))이 배치되어 있다.
2개의 활성 영역(1Ac)에는, 각각, MISFET가 형성되어 있다. MISFET는, 반도체층(SL) 위에 게이트 절연막(GI1)을 통해 형성된 게이트 전극(GE1)과, 게이트 전극(GE1)의 양측의 반도체층(SL) 중에 형성된 소스, 드레인 영역을 갖는다. 이 소스, 드레인 영역은, LDD 구조의 소스, 드레인 영역이다. 따라서, 소스, 드레인 영역은, 게이트 전극(GE1) 등에 대하여 자기 정합적으로 형성된 n형의 저농도 불순물 영역(EX1)과, 게이트 전극(GE1) 및 그 측벽의 측벽막(SW)의 합성체(합성 패턴, 합성 형상물)에 대하여 자기 정합적으로 형성된 n형의 고농도 불순물 영역(SD1)을 갖는다. 또한, n형의 고농도 불순물 영역(SD1)은, n형의 저농도 불순물 영역(EX1)보다 불순물 농도가 높다. 여기서, 반도체층(SL) 위에는, 에피택셜층(EP)이 배치되어 있다(도 21 참조). 이 에피택셜층(EP)은, n형의 불순물(예를 들어 인(P)이나 비소(As))을 고농도로 함유한다. 따라서, 여기서는, n형의 고농도 불순물 영역(SD1)은, 에피택셜층(EP) 및 반도체층(SL)으로 이루어진다. 바꿔 말하면, n형의 고농도 불순물 영역(SD1)은, 에피택셜층(EP) 및 반도체층(SL)의 적층부에 형성된 n형의 불순물 영역이다.
측벽막(SW)은, 게이트 전극(GE1)의 측벽에 형성된 제1 막(S1)과, 제1 막(S1)의 측벽 및 반도체층(SL)(n형의 저농도 불순물 영역(EX1)) 위에 형성된 제2 막(S2)과, 제2 막(S2)의 측벽에 형성된 제4 막(S4)을 갖는다. 제1 막(S1)은, 예를 들어 산화실리콘막이며, 제2 막(S2) 및 제4 막(S4)은, 예를 들어 질화실리콘막이다.
2개의 활성 영역 간의 소자 분리 영역(1Iso) 위에는, 더미 게이트 전극(DGE1)이 형성되어 있다. 이 더미 게이트 전극(DGE1)은, 게이트 전극(GE1)과 동일층의 막으로 이루어진다. 동일층의 막은, 예를 들어 동일한 구성 재료에 의해, 동일한 공정으로 형성된 막이다. 또한, 더미 게이트 전극(DGE1)의 양측의 측벽에는, 더미 측벽막(DSW)이 형성되어 있다. 이 더미 측벽막(DSW)은, 측벽막(SW)과 동일층의 막으로 이루어진다. 따라서, 더미 측벽막(DSW)은, 상기 제1 막(S1), 제2 막(S2) 및 제4 막(S4)으로 이루어진다. 더미 게이트 전극(DGE1)과 그 양측의 더미 측벽막(DSW)은, 활성 영역(1Ac) 위의 MISFET와 유사한 구조체이기 때문에, 이들을 총칭해서 의사 트랜지스터라 부르는 경우가 있다. 단, 이 의사 트랜지스터는, 소자 분리 영역(1Iso)에 형성되어 있기 때문에, 예를 들면, 더미 게이트 전극(DGE1)에 전위가 인가된 경우라도, 동작할 수 없다.
또한, 게이트 전극(GE1), 소스, 드레인 영역(여기서는, 에피택셜층(EP)) 및 더미 게이트 전극(DGE1)의 상부에는 금속 실리사이드층(소스, 드레인 영역을 구성하는 반도체층과 금속의 화합물)(SIL)이 형성되어 있다. 또한, 상기 MISFET 위에는, 층간 절연막(IL1)이 형성되어 있다. 이 층간 절연막(IL1)은, 얇은 질화실리콘막(라이너 막이라고도 함)(IL1a)과 그 위의 산화실리콘막(IL1b)의 적층막으로 이루어진다. MISFET의 소스, 드레인 영역(여기서는, 에피택셜층(EP))의 상방에는, 플러그(콘택트 플러그)(P1)가 형성되어 있다. 이 플러그(P1)는, 콘택트 홀(C1) 내에 매립된 도전성막으로 이루어진다. 플러그(P1)로부터, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계까지의 거리(최단 거리)를 "L1"이라 한다(도 2의 (a) 참조).
여기서, 본 실시 형태에 있어서는, 소자 분리 영역(1Iso) 위에, 더미 게이트 전극(DGE1)을 배치하고, 또한, 이 더미 게이트 전극(DGE1)의 양측에 더미 측벽막(DSW)을 형성하고 있다. 이 더미 측벽막(DSW)은, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 배치된다. 보다 바람직하게는, 더미 측벽막(DSW)은, 그 단부가, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계와 일치하거나, 또는 더미 측벽막(DSW)은, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계와 겹치도록(덮도록) 배치된다.
상기 구성에 의하면, 플러그(P1)의 어긋남에 의한 결함을 해소할 수 있다. 또한, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 생기는 오목부(리세스, STI 디보트)(R)에 의한 결함을 해소할 수 있다. 그 결과, 누설 전류의 저감, TDDB(Time Dependent Dielectric Breakdown) 수명의 향상 등, 반도체 장치의 특성의 향상을 도모할 수 있다.
도 3은, 비교예 1 및 비교예 2의 반도체 장치의 구성을 나타내는 도면이며, 도 3의 (a)는, 비교예 1의 구성을 나타내는 단면도이며, 도 3의 (b)는, 비교예 2의 구성을 나타내는 평면도이다. 또한, 본 실시 형태(도 1 등)와 대응하는 개소에는 동일한 부호를 붙이고 그 설명을 생략한다.
도 3의 (a)에 도시한 바와 같이, 더미 게이트 전극(DGE1) 및 더미 측벽막(DSW)을 설치하지 않은 비교예 1의 경우에 있어서, 플러그(P1)가 어긋나게 형성된 경우, 콘택트 홀(C1)의 형성 시에, 소자 분리 절연막(STI)이 깊게 에칭되고, 콘택트 홀(C1)의 저부가 절연층(BOX)이나 지지 기판(p형 웰(PW1))(SB)까지 도달될 우려가 있다(파선의 동그라미로 둘러싼 부분 참조). 이와 같은 깊은 콘택트 홀(C1)에 도전성막이 매립되고, 플러그(P1)가 형성되면, 플러그(P1)와 지지 기판(SB)의 절연 내압이 저하되고, 또한, 플러그(P1)와 지지 기판(SB)이 도통 상태로 되어, 누설 전류가 증가된다.
이와 같은, 플러그(P1)의 어긋남에 의한 결함을 회피하기 위해서, 도 3의 (b)에 도시한 바와 같이, 플러그(P1)로부터, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계까지의 거리(최단 거리)(L2)를 크게 확보하는 것도 가능하다(L2>L1). 그러나, 이와 같은 경우에는, 활성 영역(1Ac)이 커지게 되어, 장치의 미세화나 고집적화를 저해하게 된다. 또한, 후술하는 바와 같이, 벌크 영역(2A)에 있어서는, 플러그(P1)의 어긋남을 배려할 필요성이 적어, 상기 거리를 작게 할 수 있다. 예를 들어, 도 2의 (a)에 도시한 거리(L1)에 대응 가능한 경우가 있다. 이와 같은 경우, SOI 영역(1A)과 벌크 영역(2A)에서, 플러그(P1)로부터, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계까지의 거리(L1, L2, 마진)가 상이하게 된다. 즉, 영역마다, 서로 다른 디자인 룰(디자인 매뉴얼)이 적용되어, 회로 설계가 곤란해진다.
이에 반하여, 본 실시 형태에 있어서는, 도 4에 도시한 바와 같이, 콘택트 홀(C1)이 어긋나게 형성된 경우에 있어서도, 더미 측벽막(DSW)에 의해, 콘택트 홀(C1)이 깊어, 예를 들어 절연층(BOX)이나 지지 기판(SB)까지 도달되는 것을 방지할 수 있다. 도 4는, 본 실시 형태의 반도체 장치의 제2 구성을 나타내는 단면도이다. 따라서, 플러그(P1)와 지지 기판(SB)의 절연 상태를 유지할 수 있어, 누설 전류의 저감을 도모할 수 있다. 또한, 플러그(P1)로부터, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계까지의 거리(L1)를 작게 할 수 있어, 장치의 미세화나 고집적화를 도모할 수 있다. 또한, 후술하는 바와 같이, SOI 영역(1A)과 벌크 영역(2A)을, 동일한 디자인 룰로 설계할 수 있어, 회로 설계를 용이화할 수 있다.
도 5는, 본 실시 형태의 반도체 장치의 제3 구성을 나타내는 단면도이다. 도 5에 있어서는, MISFET의 소스, 드레인 영역(여기서는, 에피택셜층(EP))의 상방에, 플러그(P1)가 형성되어 있지 않다. 이와 같이, 플러그(P1)가 형성되지 않은 영역에 있어서도, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 생기는 오목부(리세스, STI 디보트)(R)에 의한 결함을 해소할 수 있다. 도 6은, 비교예 3의 반도체 장치의 구성을 나타내는 단면도이다. 도 6에 도시한 바와 같이, 더미 게이트 전극(DGE1) 및 더미 측벽막(DSW)을 설치하지 않은 비교예 3의 경우에 있어서, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 오목부(리세스, STI 디보트)(R)가 생기는 경우가 있다. 즉, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계부에 있어서, 소자 분리 영역(소자 분리 절연막(STI))(1Iso)의 표면은, 활성 영역(반도체층(SL))(1Ac)의 표면보다 낮게 되어 있다. 이와 같은 오목부(R)는, 소자 분리 절연막(STI)의 표면이 노출된 상태에서의 산화막의 제거 공정이나 포토레지스트막의 현상 공정 등에 의해 생기고, 이들 공정이 많을수록 깊어지는 경향이 있다. 또한, 소자 분리 절연막(STI)의 표면에, 불순물(여기서는, n형 또는 p형 불순물)이 주입되어 있는 경우, 상기 공정에 의한 막 감소의 속도가 커지게 되어, 오목부(R)가 깊어지는 경향이 있다.
이와 같이, 오목부(R)가 생긴 경우, 금속 실리사이드층(SIL)이 오목부(R)를 따라 깊은 위치까지 형성된다. 이로 인해, 금속 실리사이드층(SIL)의 단부가 절연층(BOX)이나 지지 기판(SB)의 근처까지 도달될 우려가 있다(파선의 동그라미로 둘러싼 부분 참조). 이에 의해, 금속 실리사이드층(SIL)과 지지 기판(SB) 사이의 절연층(BOX)의 내압이 저하되어, TDDB 수명의 저하나 절연층(BOX)의 절연 파괴가 일어날 수 있다. 또한, 상기 오목부(R)가 생긴 경우, 반도체층(SL) 위에 성장하는 에피택셜층(EP)이, 게이트 길이 방향으로도 성장된다고 하는 결함도 있다.
이에 반하여, 본 실시 형태에 있어서는, 도 7에 도시한 바와 같이, 더미 게이트 전극(DGE1)이나 더미 측벽막(S1, S2, S4)이 존재하기 때문에, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 생기는 오목부(R)는 종래보다도 작아지게 된다. 또한, 오목부(R)가 생기더라도, 더미 측벽막(DSW)에 의해 오목부(R)를 매립할 수 있다. 도 7은, 본 실시 형태의 반도체 장치의 제4 구성을 나타내는 단면도이다.
이와 같이, 본 실시 형태에 있어서는, 오목부(R)를 따라 깊은 위치까지 금속 실리사이드층(SIL)이 형성되는 일이 없어, 절연층(BOX)의 내압 저하를 회피할 수 있다. 즉, TDDB 수명의 저하나 절연층(BOX)의 절연 파괴를 회피할 수 있다.
(응용예)
계속해서, SOI 영역(1A)과 벌크 영역(2A)을 갖는 반도체 장치에 대하여 설명한다. 구체적으로는, SOI 기판을 사용해서 반도체 장치를 형성하는 경우, 상기 반도체층(SL)에 형성되는 MISFET(여기서는, SOI-MISFET라고 함)와, 절연층(BOX)과 반도체층(SL)을 제거한 지지 기판(소위, 벌크 기판)(SB)에 형성되는 MISFET(여기서는, 벌크 MISFET라고 함)가 혼재되는 경우가 있다. 또한, SOI-MISFET로 할지, 벌크 MISFET로 할지는, 요구되는 회로 기능에 대응하여 적절히 선택된다.
도 8은, 본 실시 형태의 응용예의 반도체 장치의 구성을 나타내는 단면도이며, 도 9는, 본 실시 형태의 응용예의 반도체 장치의 구성을 나타내는 평면도이다. 도 8은, 예를 들어 도 9의 A-A 단면부에 대응한다.
도 8 및 도 9에 도시한 바와 같이, 본 응용예의 반도체 장치는, SOI 영역(1A)에 형성된 SOI-MISFET와, 벌크 영역(2A)에 형성된 벌크 MISFET를 갖는다.
여기서, SOI 영역(1A)에 형성되는 SOI-MISFET는, 예를 들어 로직 회로 등에 사용되고, 비교적, 저압의 전위에 의해 구동되는 MISFET이다. 특히, SOI 영역(1A)에 형성되는 SOI-MISFET는, 고속 동작이 가능하며, 저소비 전력이기 때문에, 이와 같은 요구가 높은 로직 회로(스탠다드 셀) 등에 사용된다.
또한, 벌크 영역(2A)에 형성되는 벌크 MISFET는, 예를 들어 입출력 회로(I/O 회로라고도 함) 등에 사용된다. 이 벌크 MISFET는, 예를 들어 비교적, 고압의 전위(예를 들어, 3.3V 정도)에 의해 구동된다. 이로 인해, 예를 들어 벌크 MISFET는, 고내압이 높은 MISFET이며, SOI-MISFET보다 게이트 절연막(GI2)의 막 두께가 크고, 또한, 게이트 길이가 크다.
SOI 영역(1A)에는, 지지 기판(SB) 위에 절연층(BOX)을 통해 반도체층(SL)이 배치되어 있다. 이 반도체층(SL)의 주 표면에, SOI-MISFET가 형성되어 있다.
벌크 영역(2A)은, 지지 기판(SB) 위의 절연층(BOX) 및 반도체층(SL)이 형성되어 있지 않다. 이 지지 기판(SB)의 주 표면에, 벌크 MISFET가 형성되어 있다. 전술한 바와 같이, 벌크 영역(2A)에 있어서는, 지지 기판(SB) 위의 절연층(BOX) 및 반도체층(SL)이 제거되어 있으므로, 벌크 영역(2A)의 지지 기판(SB)의 상면은, SOI 영역(1A)의 반도체층(SL)의 상면보다 낮은 위치에 있다.
SOI 영역(1A)에 있어서, SOI-MISFET가 형성되는 활성 영역(1Ac)은, 소자 분리 영역(1Iso)으로 둘러싸여 있다. 이 소자 분리 영역(1Iso)은, 활성 영역(1Ac)의 외주에 위치하는 외주부라고 할 수 있다. 또한, 벌크 영역(2A)에 있어서, 벌크 MISFET가 형성되는 활성 영역(2Ac)은, 소자 분리 영역(2Iso)으로 둘러싸여 있다. 이 소자 분리 영역(2Iso)은, 활성 영역(2Ac)의 외주에 위치하는 외주부라고 할 수 있다.
소자 분리 영역(1Iso)은, 소자 분리 홈 내에 매립된 소자 분리 절연막(STI)의 형성 영역이며, 활성 영역(1Ac)은, 소자 분리 절연막(STI)으로 둘러싸인 반도체층(SL)의 노출 영역이다. 또한, 소자 분리 영역(2Iso)은, 소자 분리 홈 내에 매립된 소자 분리 절연막(STI)의 형성 영역이며, 활성 영역(2Ac)은, 소자 분리 절연막(STI)으로 둘러싸인 지지 기판(SB)의 노출 영역이다(도 14 참조). 또한, 활성 영역(2Ac)을 구성하는 지지 기판(SB) 중에는, 불순물(여기서는, p형 불순물)을 함유하는 웰(여기서는, p형 웰(PW2))이 배치되어 있다.
SOI-MISFET는, 도 1에 도시한 것과 마찬가지의 구성이며, 전술한 바와 같이, 반도체층(SL) 위에 게이트 절연막(GI1)을 통해 형성된 게이트 전극(GE1)과, 게이트 전극(GE1)의 양측의 반도체층(SL) 중에 형성된 소스, 드레인 영역을 갖는다. 또한, 게이트 전극(GE1)의 측벽에는, 측벽막(SW)이 배치되고, 이 측벽막(SW)은, 제1 막(S1)과, 제1 막(S1)의 측벽 및 반도체층(SL)(n형의 저농도 불순물 영역(EX1)) 위에 형성된 제2 막(S2)과, 제2 막(S2)의 측벽에 형성된 제4 막(S4)을 갖는다. 제1 막(S1)은, 예를 들어 산화실리콘막이며, 제2 막(S2) 및 제4 막(S4)은, 예를 들어 질화실리콘막이다.
또한, 도 8의 SOI 영역(1A)에 있어서, 활성 영역(1Ac)의 양측의 소자 분리 영역(1Iso) 위에는, 더미 게이트 전극(DGE1)이 형성되어 있다. 이 더미 게이트 전극(DGE1)은, 게이트 전극(GE1)과 동일층의 막으로 이루어진다. 또한, 더미 게이트 전극(DGE1)의 양측 측벽에는, 더미 측벽막(DSW)이 형성되어 있다. 이 더미 측벽막(DSW)은, 측벽막(SW)과 동일층의 막으로 이루어진다. 따라서, 더미 측벽막(DSW)은, 상기 제1 막(S1), 제2 막(S2) 및 제4 막(S4)으로 이루어진다. 또한, 게이트 전극(GE1), 소스, 드레인 영역(여기서는, 에피택셜층(EP)) 및 더미 게이트 전극(DGE1)의 상부에는 금속 실리사이드층(SIL)이 형성되어 있다.
벌크 MISFET는, 도 8의 우측에 도시한 바와 같이, 지지 기판(SB)(p형 웰(PW2)) 위에 게이트 절연막(GI2)을 통해 형성된 게이트 전극(GE2)과, 게이트 전극(GE2)의 양측의 지지 기판(SB)(p형 웰(PW2)) 중에 형성된 소스, 드레인 영역을 갖는다. 이 소스, 드레인 영역은, LDD 구조의 소스, 드레인 영역이다. 따라서, 소스, 드레인 영역은, 게이트 전극(GE2) 등에 대하여 자기 정합적으로 형성된 n형의 저농도 불순물 영역(EX2)과, 게이트 전극(GE2) 및 그 측벽의 측벽막(SW)의 합성체에 대하여 자기 정합적으로 형성된 n형의 고농도 불순물 영역(SD2)을 갖는다. 또한, n형의 고농도 불순물 영역(SD2)은, n형의 저농도 불순물 영역(EX2)보다 불순물 농도가 높다. 또한, 벌크 영역(2A)에 있어서는, 에피택셜층(EP)은 형성되어 있지 않다.
또한, 게이트 전극(GE2)의 측벽 측벽막(SW)은, 제1 막(S1)과, 제1 막(S1)의 측벽 및 지지 기판(SB)(n형의 저농도 불순물 영역(EX2)) 위에 형성된 제2 막(S2)과, 제2 막(S2)의 측벽에 형성된 제4 막(S4)을 갖는다. 게이트 전극(GE2)의 측벽 의 측벽막(SW)은, 게이트 전극(GE1)의 측벽의 측벽막(SW)과 동일층의 막으로 이루어진다. 제1 막(S1)은, 예를 들어 산화실리콘막이며, 제2 막(S2) 및 제4 막(S4)은, 예를 들어 질화실리콘막이다.
여기서, 도 8의 벌크 영역(2A)에 있어서, 활성 영역(2Ac)의 양측의 소자 분리 영역(2Iso) 위에는, 더미 게이트 전극(DGE1) 및 더미 측벽막(DSW)이 형성되어 있지 않다.
또한, 게이트 전극(GE1), 소스, 드레인 영역(여기서는, 에피택셜층(EP)), 더미 게이트 전극(DGE1), 게이트 전극(GE2) 및 소스, 드레인 영역(여기서는, n형의 고농도 불순물 영역(SD2))의 상부에는 금속 실리사이드층(SIL)이 형성되어 있다. 또한, 상기 SOI-MISFET 및 벌크 MISFET 위에는, 층간 절연막(IL1)이 형성되어 있다. 이 층간 절연막(IL1)은, 얇은 질화실리콘막(IL1a)과 그 위의 산화실리콘막(IL1b)의 적층막으로 이루어진다. SOI-MISFET 및 벌크 MISFET의 소스, 드레인 영역의 상방에는, 플러그(P1)가 형성되어 있다. 이 플러그(P1)는, 콘택트 홀(C1) 내에 매립된 도전성막으로 이루어진다. 또한, 플러그(P1) 위에는, 배선(M1)이 배치되어 있다. 이 배선(M1)은, 층간 절연막(IL2) 중에 형성되어 있다. 이 층간 절연막(IL2)은, 얇은 질화실리콘막(IL2a)과 그 위의 산화실리콘막(IL2b)의 적층막으로 이루어진다.
여기서, 본 실시 형태에 있어서는, 도 1에 도시한 것과 마찬가지로, SOI 영역(1A)에 있어서, 소자 분리 영역(1Iso) 위에 더미 게이트 전극(DGE1)을 배치하고, 또한, 이 더미 게이트 전극(DGE1)의 양측에 더미 측벽막(DSW)을 형성하였으므로, 플러그(P1)의 어긋남에 의한 결함을 해소할 수 있다. 또한, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 생기는 오목부(리세스, STI 디보트)(R)에 의한 결함을 해소할 수 있다. 그 결과, 누설 전류의 저감, TDDB 수명의 향상 등, 반도체 장치의 특성의 향상을 도모할 수 있다. 또한, SOI 영역(1A)과 벌크 영역(2A)을, 동일한 디자인 룰로 설계할 수 있어, 회로 설계를 용이화할 수 있다.
또한, 본 실시 형태에 있어서, 벌크 영역(I/O 영역)(2A)에 있어서는, 소자 분리 영역(2Iso) 위에 더미 게이트 전극(DGE1) 및 더미 측벽막(DSW)을 형성하지 않고 있다. 이것은 플로팅인 더미 게이트 전극(DGE2)과 벌크 영역(2A)의 소스, 드레인 영역(SD2)의 사이에서 전위차가 발생하여, 차징 대미지를 받을 가능성이 있기 때문이다.
도 10은, 비교예 4의 반도체 장치의 구성을 나타내는 단면도이다. 도 10에 도시한 바와 같이, 벌크 영역(2A)에 있어서, 활성 영역(2Ac)의 양측의 소자 분리 영역(2Iso) 위에 더미 게이트 전극(DGE2) 및 더미 측벽막(DSW)을 설치한 경우, 차징 대미지에 의해, 더미 측벽막(DSW)이 파괴될 수 있다(파선의 동그라미로 둘러싼 부분 참조).
이에 반하여, 본 응용예에 있어서는, 도 8 에 도시한 바와 같이, 벌크 영역(2A)에 있어서, 활성 영역(2Ac)의 양측의 소자 분리 영역(2Iso) 위에 더미 게이트 전극(DGE2) 및 더미 측벽막(DSW)을 설치하고 있지 않기 때문에, 차징 대미지는 없다. 또한, 차징 대미지에 의한 영향을 저감하기 위해서, 더미 게이트 전극(DGE2)으로부터 활성 영역(2Ac)과 소자 분리 영역(2Iso)의 경계까지의 거리(최단 거리)를 크게 확보하는 것도 가능하지만, 이와 같은 경우에는, 결국, 플러그(P1)의 어긋남에 의한 결함을 해소할 수 없고, 나아가, 장치의 미세화나 고집적화를 저해하게 된다. 이에 반하여, 본 응용예에 있어서는, 이와 같은 문제를 회피할 수 있다.
[제법 설명]
계속해서, 도 11 내지 도 28을 참조하면서 본 실시 형태의 반도체 장치의 제조 공정을 설명함과 함께, 본 실시 형태의 반도체 장치의 구성을 보다 명확하게 한다. 도 11 내지 도 28은, 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다. 또한, 도 1에 도시한 반도체 장치는, 도 8에 도시한 응용예의 반도체 장치의 좌측과 마찬가지이며, 유사한 제조 공정으로 형성할 수 있기 때문에, 도 8에 도시한 응용예의 반도체 장치를 예로 하여, 제조 공정을 설명한다.
도 11에 도시한 바와 같이, 기판으로서, SOI 기판을 준비한다. SOI 기판은, 지지 기판(SB)과, 이 지지 기판(SB) 위에 형성된 절연층(BOX)과, 절연층(BOX) 위에 형성된 반도체층(SL)으로 구성되어 있다.
지지 기판(SB)은, 예를 들어 단결정 실리콘(Si)으로 이루어지는 반도체 기판이며, 절연층(BOX)은, 산화실리콘으로 이루어지는 층이다. 또한, 반도체층(SL)은, 단결정 실리콘으로 이루어지는 층이다. 절연층(BOX)의 두께는, 예를 들어 10㎚ 내지 30㎚ 정도이다. 또한, 반도체층(SL)의 두께는, 예를 들어 10㎚ 내지 30㎚ 정도이다.
SOI 기판의 형성 방법에 제한은 없지만, 예를 들어 접합법을 이용해서 형성할 수 있다. 예를 들어, 표면을 열 산화함으로써 산화실리콘막을 형성한 단결정 실리콘 기판과, 별도의 단결정 실리콘 기판을 고열 및 압력을 가함으로써 접착하여 접합한 후, 한쪽의 단결정 실리콘 기판을 연마하여 박막화한다. 이 경우, 박막화한 단결정 실리콘 기판이 반도체층(SL)으로 되고, 상기 산화실리콘막이 절연층(BOX)으로 되며, 다른 쪽의 단결정 실리콘 기판이 지지 기판(SB)으로 된다. 이밖에, SIMOX(Silicon Implanted Oxide)법에 의해 SOI 기판을 형성하여도 된다. 예를 들어, 단결정 실리콘 기판의 표면보다도 조금 깊은 위치에 높은 에너지로 O2(산소)를 이온 주입한 후, 열처리를 실시하고, 실리콘과 산소를 결합시킴으로써, 절연층(산화실리콘막) BOX를 형성한다. 이 경우, 절연층(BOX)보다 윗부분이 반도체층(SL)으로 되고, 절연층(BOX)보다 아랫부분이 지지 기판(SB)으로 된다.
계속해서, 도 12에 도시한 바와 같이, 소자 분리 절연막(STI)을 형성한다. 예를 들어, 활성 영역(1Ac, 2Ac)으로서 남기는 영역 위에, 질화실리콘막 등으로 이루어지는 하드 마스크(도시생략)를 형성하고, 이 하드 마스크를 마스크로 하여 건식 에칭을 행함으로써, 반도체층(SL), 절연층(BOX) 및 지지 기판(SB)의 일부를 제거하고, 소자 분리 홈을 형성한다. 또한, 원하는 형상의 막을 마스크로 하여, 하층의 막을 에칭하는 것을 패터닝이라 한다. 상기 소자 분리 홈은, 반도체층(SL) 및 절연층(BOX)을 관통하고, 지지 기판(SB)의 도중까지 도달한다. 바꿔 말하면, 소자 분리 홈의 저부는, 절연층(BOX)의 저면(저부)보다도 깊은 위치에 위치한다.
계속해서, 소자 분리 홈 및 상기 하드 마스크 위에, 소자 분리 홈을 매립할 정도의 막 두께로, 절연막을 형성한다. 예를 들어, 절연막으로서, 산화실리콘막을 CVD법 등을 이용하여 퇴적한다.
계속해서, 소자 분리 홈 이외의 절연막을, 상기 하드 마스크가 노출될 때까지 CMP(Chemical Mechanical Polishing: 화학적 기계 연마)법이나 에치 백법 등을 이용하여 제거한다. 이에 의해, 소자 분리 홈 내에 절연막이 매립된 소자 분리 절연막(STI)을 형성할 수 있다. 이 소자 분리 절연막(STI)은, SOI 영역(1A)이나 벌크 영역(2A)에 형성되는 각 MISFET 간의 간섭을 방지하기 위해서 형성된다. 계속해서, 상기 하드 마스크를 제거한다.
계속해서, 도 13에 도시한 바와 같이, 임계값 조정용 불순물을 주입한다. SOI 영역(1A)에 있어서는, 절연층(BOX)의 하부의 지지 기판(SB) 중에 p형 또는 n형의 불순물을 이온 주입한다. 여기서는, 예를 들어 SOI 영역(1A)을 개구한 포토레지스트막(도시생략)을 마스크로 하여, 절연층(BOX)의 하부에, p형의 불순물을 주입하고, p형 웰(PW1)을 형성한다. 계속해서, 상기 포토레지스트막을 애싱 처리 등에 의해 제거한다.
계속해서, SOI 영역(1A)에 형성되는 SOI-MISFET의 게이트 절연막(GI1)을 형성한다. 예를 들어, 반도체층(단결정 실리콘)(SL)의 상면을 열 산화함으로써, 산화실리콘막으로 이루어지는 게이트 절연막(GI1)을 형성한다. 이때, 벌크 영역(2A)에도, 산화실리콘막(게이트 절연막(GI1))이 형성된다.
계속해서, 도 14에 도시한 바와 같이, 벌크 영역(2A)의 게이트 절연막(GI1), 반도체층(SL) 및 절연층(BOX) 등을 제거한다. 예를 들어, 벌크 영역(2A)을 개구한 포토레지스트막(도시생략)을 마스크로 하여, 벌크 영역(2A)의 게이트 절연막(GI1), 반도체층(SL) 및 절연층(BOX)을 에칭한다. 계속해서, 상기 포토레지스트막을 애싱 처리 등에 의해 제거한다.
계속해서, 도 15에 도시한 바와 같이, 벌크 영역(2A)의 지지 기판(SB) 중에 p형의 불순물을 이온 주입하고, p형 웰(PW2)을 형성한다. 여기서는, 예를 들어 벌크 영역(2A)을 개구한 포토레지스트막(도시생략)을 마스크로 하여, 지지 기판(SB) 중에, p형의 불순물을 주입하고, p형 웰(PW2)을 형성한다. 계속해서, 상기 포토레지스트막을 애싱 처리 등에 의해 제거한다.
계속해서, 벌크 영역(2A)에 형성되는 벌크 MISFET의 게이트 절연막(GI2)을 형성한다. 예를 들어, 지지 기판(SB) 중의 상면을 열 산화함으로써, 산화실리콘막으로 이루어지는 게이트 절연막(GI2)을 형성한다. 이때, SOI 영역(1A)의 게이트 절연막(GI1)이 후막화되지 않도록, SOI 영역(1A)을 마스크막(예를 들어, 질화실리콘막 등)으로 덮어 두어도 된다.
계속해서, 도 16에 도시한 바와 같이, SOI 영역(1A) 및 벌크 영역(2A)에, 게이트 전극으로 되는 도전성막을 형성한다. 예를 들어, 도전성막으로서, 다결정 실리콘막(PS)을, CVD법 등을 이용하여 형성한다. 계속해서, 도 17에 도시한 바와 같이, 도전성막 위에, 캡 절연막(CAP)을 형성한다. 예를 들어, 다결정 실리콘막(PS) 위에 캡 절연막(CAP)으로서, 질화실리콘막을, CVD법 등을 이용하여 형성한다.
계속해서, 도 18에 도시한 바와 같이, 다결정 실리콘막(PS) 및 캡 절연막(CAP)을 패터닝한다. 예를 들어, 캡 절연막(CAP) 위에 포토레지스트막(도시생략)을 형성하고, 노광·현상함으로써 게이트 전극(GE1, GE2)의 형성 영역 이외의 포토레지스트막을 제거한다. 계속해서, 상기 포토레지스트막을 마스크로 하여 캡 절연막(CAP)을 에칭한다. 계속해서, 상기 포토레지스트막(도시생략)을 애싱 처리 등에 의해 제거하고, 캡 절연막(CAP)을 마스크로 하여, 다결정 실리콘막(PS)을 에칭함으로써, SOI 영역(1A) 및 벌크 영역(2A)에, 게이트 전극(GE1, GE2)을 형성한다. 이때, SOI 영역(1A)의 소자 분리 영역(1Iso) 위에 더미 게이트 전극(DGE1)을 형성한다. 이 더미 게이트 전극(DGE1)은, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따르도록 형성된다. 보다 바람직하게는, 후술하는 더미 측벽막(DSW)의 단부가, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계와 일치하도록, 또는 더미 측벽막(DSW)이, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계와 겹치도록(덮도록), 더미 측벽막(DSW)의 게이트 길이 방향의 길이를 고려하여, 더미 게이트 전극(DGE1)을 형성한다.
계속해서, SOI-MISFET 및 벌크 MISFET의 소스, 드레인 영역을 형성한다.
우선, 도 19에 도시한 바와 같이, 게이트 전극(GE2)의 측벽에, 제1 막(제1 측벽막, 오프셋 스페이서라고도 함)(S1)을 형성하고, 게이트 전극(GE2)의 양측의 지지 기판(p형 웰(PW2))(SB) 중에, n형의 저농도 불순물 영역(EX2)을 형성한다.
예를 들어, SOI 영역(1A) 및 벌크 영역(2A)에, 제1 막(S1)으로 되는 절연막으로서, 예를 들어 산화실리콘막을 CVD법으로 퇴적한 후, 이방성 에칭을 실시하고, 게이트 전극(GE1, GE2) 측벽에 제1 막(S1)을 측벽막으로서 잔존시킨다. 이때, 더미 게이트 전극(DGE1)의 측벽에도 측벽막으로서 제1 막(S1)이 잔존한다.
계속해서, 벌크 영역(2A)에 있어서, 게이트 전극(GE2) 및 제1 막(S1)의 합성체의 양측의 지지 기판(p형 웰(PW2))(SB) 중에, n형의 저농도 불순물 영역(EX2)을 형성한다. 예를 들어, SOI 영역(1A)을 포토레지스트막(도시생략)으로 덮고, 게이트 전극(GE2) 및 제1 막(S1)의 합성체를 마스크로 하여, 이온 주입법에 의해, 지지 기판(p형 웰(PW2))(SB) 중에, n형 불순물을 도입한다. 계속해서, 상기 포토레지스트막(도시생략)을 애싱 처리 등에 의해 제거한다.
계속해서, 도 20 및 도 21에 도시한 바와 같이, 게이트 전극(GE1)의 측벽에, 제1 막(S1), 제2 막(제2 측벽막)(S2) 및 제3 막(제3 측벽막)(S3)으로 이루어지는 측벽막을 형성하고(도 20 참조), 반도체층(SL) 위에 에피택셜층(EP)을 형성한다(도 21 참조).
SOI 영역(1A) 및 벌크 영역(2A)에, 제2 막(S2) 및 제3 막(S3)으로 되는 절연막으로서, 예를 들어 질화실리콘막과 산화실리콘막을 순차 CVD법으로 퇴적한다. 계속해서, 벌크 영역(2A)을 포토레지스트막(도시생략)으로 덮고, 이방성 에칭을 실시함으로써, 게이트 전극(GE1) 및 제1 막(S1)의 합성체의 측벽에, 제2 막(S2) 및 제3 막(S3)을 측벽막으로서 잔존시킨다. 또한, 이때, 더미 게이트 전극(DGE1) 및 제1 막(S1)의 합성체의 측벽에도, 제2 막(S2) 및 제3 막(S3)이 잔존한다. 이에 의해, 게이트 전극(GE1) 및 더미 게이트 전극(DGE1)의 측벽에, 제1 막(S1), 제2 막(S2) 및 제3 막(S3)으로 이루어지는 측벽막이 형성된다. 계속해서, 상기 포토레지스트막(도시생략)을 애싱 처리 등에 의해 제거한다. 또한, 이 이방성 에칭 시에, 벌크 영역(2A)은 포토레지스트막(도시생략)으로 덮여 있기 때문에, 제2 막(S2) 및 제3 막(S3)의 적층막이, 벌크 영역(2A)을 덮도록 잔존한다. 이로 인해, SOI 영역(1A)에 있어서, 게이트 전극(GE1) 및 상기 측벽막(S1, S2, S3)의 합성체의 양측에는, 반도체층(SL)의 상면이 노출되고, 벌크 영역(2A)은, 제2 막(S2) 및 제3 막(S3)의 적층막에 의해 덮인다.
계속해서, 게이트 전극(GE1) 및 상기 측벽막(S1, S2, S3)의 합성체의 양측에 노출된, 반도체층(SL) 위에 에피택셜층(EP)을 형성한다(도 21 참조). 예를 들어, 디클로로실란(SiH2Cl2) 및 염화수소(HCl) 가스를 사용한 에피택셜 성장에 의해, 반도체층(SL)으로서 실리콘층을 형성한다. 계속해서, 에피택셜층(EP) 위에 산화막(OX)을 형성한다. 예를 들어, 에피택셜층(EP)의 상면을 열 산화함으로써, 산화실리콘막(산화막(OX))을 형성한다.
계속해서, 도 22에 도시한 바와 같이, 게이트 전극(GE2)의 측벽에, 제1 막(S1), 제2 막(S2) 및 제3 막(S3)으로 이루어지는 측벽막을 형성한다. 예를 들어, SOI 영역(1A)을 포토레지스트막(도시생략)으로 덮고, 제2 막(S2) 및 제3 막(S3)에 이방성 에칭을 실시함으로써, 게이트 전극(GE2) 및 제1 막(S1)의 합성체의 측벽에, 제2 막(S2) 및 제3 막(S3)을 측벽막으로서 잔존시킨다. 이에 의해, 게이트 전극(GE2)의 측벽에, 제1 막(S1), 제2 막(S2) 및 제3 막(S3)으로 이루어지는 측벽막이 형성된다. 계속해서, 상기 포토레지스트막(도시생략)을 애싱 처리 등에 의해 제거한다.
계속해서, 도 23 및 도 24에 도시한 바와 같이, 게이트 전극(GE1, GE2)의 측벽의 제3 막(S3) 및 산화막(OX)을 제거하고, 또한, 게이트 전극(GE1, GE2) 위의 캡 절연막(질화실리콘막)(CAP)을 제거한다(도 23 참조). 계속해서, 게이트 전극(GE1)의 양측의 반도체층(SL) 중에, n형의 저농도 불순물 영역(EX1)을 형성한다.
예를 들어, 벌크 영역(2A)을 포토레지스트막(도시생략)으로 덮고, 게이트 전극(GE1), 제1 막(S1) 및 제2 막(S2)의 합성체를 마스크로 하여, 이온 주입법에 의해, 반도체층(SL) 중에, n형 불순물을 도입한다. 이때, 에피택셜층(EP)의 상부에도, n형의 저농도 불순물 영역(도시생략)이 형성된다. 계속해서, 상기 포토레지스트막(도시생략)을 애싱 처리 등에 의해 제거한다.
계속해서, 도 25에 도시한 바와 같이, 게이트 전극(GE1, GE2)의 측벽막으로 되는 제4 막(제4 측벽막)(S4)을 형성하고, 게이트 전극(GE1)의 양측의 에피택셜층(EP) 및 그 하층의 반도체층(SL) 중에, n형의 고농도 불순물 영역(SD1)을 형성한다. 또한, 게이트 전극(GE2)의 양측의 지지 기판(p형 웰(PW2))(SB) 중에, n형의 고농도 불순물 영역(SD2)을 형성한다.
예를 들어, SOI 영역(1A) 및 벌크 영역(2A)에, 제4 막(S4)으로 되는 절연막으로서, 예를 들어 산화실리콘막을 CVD법으로 퇴적하고, 이방성 에칭을 실시함으로써, 게이트 전극(GE1), 제1 막(S1) 및 제2 막(S2)의 합성체의 측벽에, 제4 막(S4)을 측벽막으로서 잔존시킨다. 마찬가지로, 게이트 전극(GE2), 제1 막(S1) 및 제2 막(S2)의 합성체의 측벽에, 제4 막(S4)을 측벽막으로서 잔존시킨다. 또한, 이때, 더미 게이트 전극(DGE1), 제1 막(S1) 및 제2 막(S2)의 합성체의 측벽에도, 제4 막(S4)이 잔존한다. 이에 의해, 게이트 전극(GE1, GE2) 및 더미 게이트 전극(DGE1)의 측벽에, 제1 막(S1), 제2 막(S2) 및 제4 막(S4)으로 이루어지는 더미 측벽막(DSW)이 형성된다.
계속해서, 게이트 전극(GE1) 및 상기 측벽막(S1, S2, S4)의 합성체를 마스크로 하여, 이온 주입법에 의해, 에피택셜층(EP) 및 그 하층의 반도체층(SL) 중에, n형 불순물을 도입하고, n형의 고농도 불순물 영역(SD1)을 형성한다. 또한, 게이트 전극(GE2) 및 상기 측벽막(S1, S2, S4)의 합성체를 마스크로 하여, 이온 주입법에 의해, 지지 기판(p형 웰(PW2))(SB) 중에, n형 불순물을 도입하고, n형의 고농도 불순물 영역(SD2)을 형성한다. n형의 고농도 불순물 영역(SD1과 SD2)의 농도는 상이해도 된다.
계속해서, 도 26에 도시한 바와 같이, 게이트 전극(GE1, GE2), 더미 게이트 전극(DGE1) 및 n형의 고농도 불순물 영역(SD1, SD2) 위에, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의해, 금속 실리사이드층(SIL)을 형성한다. 여기서는, 금속 실리사이드층(SIL)으로서, 예를 들어 니켈 실리사이드막을 형성한다. 예를 들어, SOI 영역(1A) 및 벌크 영역(2A)에, 니켈(Ni)막 등의 금속막을 형성해 열처리를 실시한다. 이에 의해, 게이트 전극(GE1, GE2), 더미 게이트 전극(DGE1)과 Ni막의 접촉 영역 및 n형의 고농도 불순물 영역(SD1, SD2)과 Ni막의 접촉 영역에서, 실리사이드화 반응을 발생시킨다. 그 후, 미반응의 Ni막을 제거함으로써, 니켈 실리사이드막을 형성한다.
계속해서, 도 27에 도시한 바와 같이, SOI 영역(1A) 및 벌크 영역(2A)에, 층간 절연막(IL1) 및 플러그(P1)를 형성한다. 우선, SOI 영역(1A) 및 벌크 영역(2A)에, 층간 절연막(IL1)으로서 얇은 질화실리콘막(IL1a)과 산화실리콘막(IL1b)의 적층막을 CVD법 등에 의해 형성한다.
계속해서, 층간 절연막(IL1)을 패터닝함으로써 콘택트 홀(C1)을 형성한다. 예를 들어, 이 패터닝 시에, 전사하는 포토마스크와 SOI 기판(웨이퍼)의 중첩 어긋남에 의해, 콘택트 홀(C1)의 형성 위치가 어긋나는 경우가 있다(도 4 참조). 계속해서, 콘택트 홀(C1)의 내부를 포함하는 층간 절연막(IL1) 위에 도전성막으로서, 배리어막(도시생략)과 금속막의 적층막을 퇴적한다. 계속해서, 퇴적한 도전성막 중, 콘택트 홀(C1) 이외의 도전성막을 CMP법 등을 이용하여 제거한다. 이와 같이, 콘택트 홀(C1) 내에 도전성막을 매립함으로써, 플러그(P1)를 형성한다.
도 28에 도시한 바와 같이, 플러그(P1) 위를 포함하는 층간 절연막(IL1) 위에 배선(M1)을 형성한다. 예를 들어, 플러그(P1) 위를 포함하는 층간 절연막(IL1) 위에 층간 절연막(배선 홈용 절연막)(IL2)으로서, 얇은 질화실리콘막(IL2a)과 산화실리콘막(IL2b)의 적층막을 CVD법 등에 의해 형성한다. 계속해서, 층간 절연막(IL2)을 패터닝함으로써 배선 홈을 형성하고, 이 배선 홈 내를 포함하는 층간 절연막(IL2) 위에 구리막 등의 도전성막을 퇴적하고, 퇴적된 도전성막 중, 배선 홈 이외의 도전성막을 CMP법 등을 이용하여 제거한다. 이와 같이, 배선 홈 내에 도전성막을 매립함으로써, 배선(M1)을 형성한다(다마신법). 또한, 패터닝에 의해 배선(M1)을 형성하여도 된다. 예를 들어, 층간 절연막(IL1) 위에 Al막 등의 도전성막을 퇴적하고, 패터닝함으로써 배선(M1)을 형성한다. 이 후, 또한, 층간 절연막, 플러그 및 배선의 형성을 반복함으로써 다층의 배선을 더 형성하여도 된다.
(실시 형태 2)
본 실시 형태에 있어서는, 상기 실시 형태 1의 반도체 장치의 변형예에 대하여 설명한다.
(변형예 1)
실시 형태 1에 있어서는, 도 2를 참조하면서 설명한 바와 같이, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 간에 있어서, Y 방향으로 연장되도록, 더미 게이트 전극(DGE1) 및 더미 측벽막(DSW)의 합성체(이하, 이것을 더미 패턴이라고도 함)를 형성하였는데, 이 더미 패턴을 X 방향으로 연장시켜도 된다.
도 29는, 본 실시 형태의 변형예 1의 반도체 장치의 구성을 나타내는 평면도이다. 도 29에 도시한 바와 같이, 본 변형예의 반도체 장치에 있어서는, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 간에 있어서 Y 방향으로 연장되는 제1부(종부)와, 이 제1부의 양단부에 있어서, X 방향으로 연장되는 제2부(횡부)를 갖는, 제1 더미 패턴을 갖는다. 이 제1 더미 패턴은, 대략 I자 형상이라고도 할 수 있다.
또한, 본 변형예의 반도체 장치에 있어서는, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 중, 도면 중, 좌측에 배치된 활성 영역(1Ac)의 좌변(경계)을 따라서, Y 방향으로 연장되는 제3부(종부)와, 이 제3부의 양단부에 있어서, X 방향으로 연장되는 제4부(횡부)를 갖는, 제2 더미 패턴을 갖는다. 이 제2 더미 패턴은, 대략 U자 형상이라고도 할 수 있다.
또한, 본 변형예의 반도체 장치에 있어서는, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 중, 도면 중, 우측에 배치된 활성 영역(1Ac)의 우변(경계)을 따라서, Y 방향으로 연장되는 제5부(종부)와, 이 제5부의 양단부에 있어서, X 방향으로 연장되는 제6부(횡부)를 갖는, 제3 더미 패턴을 갖는다. 이 제3 더미 패턴은, 대략 U자 형상이라고도 할 수 있다.
이와 같이, 본 변형예에 있어서는, 상기 종부나 상기 횡부를 배치함으로써, 2개의 활성 영역(1Ac)의 각각의 외주를, 더미 패턴에 의해, 거의 둘러쌀 수 있기 때문에, 플러그(P1)가 어느 방향으로 어긋나더라도, 어긋남에 의한 결함을 해소할 수 있다. 또한, 활성 영역(1Ac)과 소자 분리 영역(1Iso)의 경계를 따라 생기는 오목부(리세스, STI 디보트)에 의한 결함을 해소할 수 있다. 그 결과, 누설 전류의 저감, TDDB 수명의 향상 등, 반도체 장치의 특성의 가일층의 향상을 도모할 수 있다.
또한, 본 변형예의 반도체 장치의 제조 방법에 대해서는, 실시 형태 1에서 설명한 제조 공정과 유사한 제조 공정으로 형성할 수 있다.
(변형예 2)
실시 형태 1에 있어서는, 도 2를 참조하면서 설명한 바와 같이, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 간에 있어서, Y 방향으로 연장되도록, 1개의 더미 패턴을 형성하였지만, 2개의 더미 패턴을 설치해도 된다.
예를 들어, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac)의 X 방향의 간격이 넓은 경우에는, 2개의 더미 패턴을 설치해도 된다.
도 30은, 본 실시 형태의 변형예 2의 반도체 장치의 구성을 나타내는 평면도이다. 도 30에 도시한 바와 같이, 본 변형예의 반도체 장치에 있어서는, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 간에 있어서, Y 방향으로 연장되는 더미 패턴을 2개, 소정의 간격을 두고 배치하고 있다. 이 경우, 예를 들어 X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 중, 도면 중, 좌측에 배치된 활성 영역(1Ac)의 우측의 변을 따라서, Y 방향으로 연장되도록 1개째의 더미 패턴을 배치하고, 도면 중, 우측에 배치된 활성 영역(1Ac)의 좌변을 따라서, Y 방향으로 연장되도록 2개째의 더미 패턴을 배치하고 있다.
또한, 2개의 더미 패턴의 간격이 넓은 경우에는, 도시한 바와 같이, 더미 게이트 전극(DGE2)을 설치해도 된다. 더미 게이트 전극(DGE2)의 평면 형상은, 더미 게이트 전극(DGE1)의 평면 형상과는, 상이한 형상이다. 예를 들어, 더미 게이트 전극(DGE1)은, Y 방향으로 연장되는 라인 형상인 데 비하여, 더미 게이트 전극(DGE2)의 평면 형상은, 직사각 형상(여기서는, 대략 정사각 형상)이며, 복수의 직사각 형상의 더미 게이트 전극(DGE2)이 X 방향 및 Y 방향으로 소정의 간격을 두고 배치되어 있다. 즉, 더미 게이트 전극(DGE1)보다도 형상 및 평면적이 작은 더미 게이트 전극(DGE2)이 복수 배치되어 있다. 이 복수의 더미 게이트 전극(DGE2)은, 예를 들어 설계 툴에 있어서, 게이트 전극 등이 형성되지 않은 영역에, 자동으로 레이아웃되는 자동 발생 더미 게이트 전극이다. 이와 같이, 더미 게이트 전극(DGE1) 사이에, 자동 발생 더미 게이트 전극(DGE2)을 설치함으로써, 게이트 전극 등의 조밀이 저감되어, 반도체 장치의 제조 공정에 있어서의 가공 정밀도가 향상된다. 예를 들어, 게이트 전극보다 상층에 형성되는 층의 평탄성이 향상되어, 노광 불량이나, 디싱에 의한 결함 등을 저감시킬 수 있다.
또한, 본 변형예의 반도체 장치의 제조 방법에 대해서는, 실시 형태 1에서 설명한 제조 공정과 유사한 제조 공정으로 형성할 수 있다.
(변형예 3)
상기 변형예 2에 있어서는, 2개의 활성 영역(1Ac)의 X 방향의 간격이 넓은 경우에 대하여 설명하였지만, 본 응용예에 있어서는, 2개의 활성 영역(1Ac)의 X 방향의 간격이 좁은 경우에 대하여 설명한다.
도 31은, 본 실시 형태의 변형예 3의 반도체 장치의 구성을 나타내는 평면도이다. 도 31의 상측 도면에 도시한 바와 같이, 본 변형예의 반도체 장치에 있어서는, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 간에, Y 방향으로 연장되는 더미 게이트 전극(DGE1)을 2개, 소정의 간격을 두고 배치한다. 이와 같은 경우, 이 X 방향의 간격(W)이, 예를 들어 게이트 전극(GE1)의 한쪽 측에 형성되는 측벽막(SW)의 게이트 길이 방향의 길이(X 방향의 길이)의 2배보다 작은 경우에는, 더미 측벽막(DSW)이 겹치게 되어, 바람직하지 않다.
또한, 활성 영역(1Ac)과 소자 분리 절연막(STI)의 경계로부터 게이트 전극(GE1)까지의 거리가, 측벽막(SW)의 게이트 길이 방향의 길이(X 방향의 길이)의 2배보다 작은 경우에는, 에피택셜층(EP)의 표면 전체가 측벽막(SW) 및 더미 측벽막(DSW)에 의해 덮여버릴 우려가 있다. 즉, 플러그(P1)가 에피택셜층(EP)과 접촉하는 스페이스를 유지할 수 없게 될 우려가 있다. 따라서, 에피택셜층(EP)이 측벽막(SW) 및 더미 측벽막(DSW)으로부터 노출되도록, 더미 게이트 전극(DGE1)의 위치를 조정할 필요가 있다. 예를 들어, 소자 분리 절연막(STI)의 폭이 좁고, 더미 게이트 전극(DGE1)을 2개 형성하기 위한 스페이스가 충분하지 않는 경우에, 무리하게 더미 게이트 전극(DGE1)을 2개 배치하면, 더미 게이트 전극(DGE1)은 활성 영역(1Ac)과 소자 분리 절연막(STI)의 경계에 꽤 가까운 위치에 배치해야만 하게 되어, 상기와 같은 결함이 생기기 쉽다.
따라서, 도 31의 하측 도면에 도시한 바와 같이, 본 변형예의 반도체 장치에 있어서는, X 방향으로 배열하여 배치된 2개의 활성 영역(1Ac) 간에, Y 방향으로 연장되고, 굵은, 즉, 게이트 길이 방향의 길이(X 방향의 길이)가 큰 더미 게이트 전극(DGE1)을 1개 배치한다. 이 경우, 예를 들어 더미 게이트 전극(DGE1)의 게이트 길이 방향의 길이(X 방향의 길이)는, 게이트 전극(GE1)의 게이트 길이 방향의 길이(X 방향의 길이)보다 크다.
또한, 소자 분리 절연막(STI)의 폭이 꽤 좁은 경우에는, 게이트 길이 방향의 길이(X 방향의 길이)에 있어서, 더미 게이트 전극(DGE1)의 길이를 게이트 전극(GE1)의 길이보다 작게 해도 된다. 이와 같이, 더미 게이트 전극(DGE1)의 게이트 길이 방향의 길이(X 방향의 길이)를, 게이트 전극(GE1)의 게이트 길이 방향의 길이(X 방향의 길이)와 상이한 것으로 해도 된다.
또한, 본 변형예의 반도체 장치의 제조 방법에 대해서는, 실시 형태 1에서 설명한 제조 공정과 유사한 제조 공정으로 형성할 수 있다.
(변형예 4)
실시 형태 1(도 1, 도 8)에 있어서는, SOI 영역(1A)의 MISFET로서, ｎ채널형 MISFET를 예시하고, 또한, 벌크 영역(2A)의 MISFET로서, ｎ채널형 MISFET를 예시하였지만, 물론, 이들 영역에, p채널형 MISFET를 형성해도 된다. 이 경우, 웰(PW1, PW2), 저농도 불순물 영역(EX1, EX2) 및 고농도 불순물 영역(SD1, SD2)이, 역도전형으로 된다.
또한, SOI 영역(1A)에, ｎ채널형 MISFET 및 p채널형 MISFET를 형성해도 된다. 또한, 벌크 영역(2A)에, ｎ채널형 MISFET 및 p채널형 MISFET를 형성해도 된다. 예를 들어, SOI 영역(1A)의, 복수의 ｎ채널형 MISFET 및 복수의 p채널형 MISFET를 적절히 접속함으로써, 로직 회로(스탠다드 셀)를 구성할 수 있다.
도 32는, 본 실시 형태의 변형예 4의 반도체 장치의 구성의 일례를 나타내는 평면도이다. 이 도 32는, SOI 영역(1A)을 나타낸다. 도 32에 도시한 바와 같이, SOI 영역(1A)은, ｎ채널형 MISFET의 형성 영역(NA)과, p채널형 MISFET의 형성 영역(PA)을 갖는다. ｎ채널형 MISFET의 형성 영역(NA)에 있어서, 반도체층(SL)의 하방의 지지 기판(SB) 중에는, p형 불순물을 함유하는 p형 웰(PW1)이 배치되고, p채널형 MISFET의 형성 영역(PA)에 있어서, 반도체층(SL)의 하방의 지지 기판(SB) 중에는, n형 불순물을 함유하는 n형 웰이 배치되어 있다.
ｎ채널형 MISFET의 형성 영역(NA)에는, 3개의 활성 영역(1AcN)이 설치되고, 이들 활성 영역의 사이나 각각의 단부에 있어서, Y 방향으로 연장되도록, 더미 패턴이 배치되어 있다.
p채널형 MISFET의 형성 영역(PA)에는, 4개의 활성 영역(1AcP)이 설치되고, 이들 활성 영역의 사이나 각각의 단부에 있어서, Y 방향으로 연장되도록, 더미 패턴이 배치되어 있다.
여기서, 1개의 더미 패턴이, ｎ채널형 MISFET의 형성 영역(NA) 및 p채널형 MISFET의 형성 영역(PA)에 걸치도록 배치되어 있어도 된다. 즉, ｎ채널형 MISFET가 형성되는 p형 웰(PW1)과, p채널형 MISFET가 형성되는 n형 웰의 양쪽의 상방으로 연장되도록, 1개의 더미 패턴이 배치된다. 이와 같이, 영역(NA) 및 영역(PA)에 있어서, 더미 게이트 전극(DGE1)을 공유해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 변형예 2의 더미 패턴에, 변형예 1에서 설명한 횡부를 설치해도 된다.
또한, 도 33은, 다른 변형예의 반도체 장치의 구성을 나타내는 단면도이다. 예를 들어, 실시 형태 1(도 1, 도 8)에 있어서는, 제3 막(S3)을 제거하고, 에피택셜층(EP)을 형성한 후, 제4 막(S4)을 형성하고 있기 때문에, 예를 들어 도 33에 도시한 바와 같이, 제4 막(S4)이, 에피택셜층(EP) 위로까지 연장되어도 된다. 즉, 더미 측벽막(DSW)의 단부는, 에피택셜층(EP) 위에 위치한다. 이에 의해, 플러그(P1)의 형성 시에 맞춤 어긋남이 일어난 경우라도, 지지 기판(SB)에 도달해버리는 결함을 보다 효과적으로 해소할 수 있다. 또한, 금속 실리사이드층(SIL)과 지지 기판(SB) 사이의 절연층(BOX)의 내압이 저하될 우려를 더 효과적으로 해소할 수 있다. 또한, 이 도 33의 예는, 실시 형태 1뿐만 아니라 다른 변형예와 조합하여 사용할 수도 있다.
1A: SOI 영역
1Ac: 활성 영역
1Iso: 소자 분리 영역
2A: 벌크 영역
2Ac: 활성 영역
2Iso: 소자 분리 영역
BOX: 절연층
C1: 콘택트 홀
CAP: 캡 절연막
DGE1: 더미 게이트 전극
DGE2: 더미 게이트 전극
DSW: 더미 측벽막
EP: 에피택셜층
EX1: n형의 저농도 불순물 영역
EX2: n형의 저농도 불순물 영역
GE1: 게이트 전극
GE2: 게이트 전극
GI1: 게이트 절연막
GI2: 게이트 절연막
IL1: 층간 절연막
IL1a: 얇은 질화실리콘막
IL1b: 산화실리콘막
IL2: 층간 절연막
IL2a: 얇은 질화실리콘막
IL2b: 산화실리콘막
L1: 거리
L2: 거리
M1: 배선
NA: n채널형 MISFET의 형성 영역
OX: 산화막
P1: 플러그
PA: p채널형 MISFET의 형성 영역
PS: 다결정 실리콘막
PW1: p형 웰
PW2: p형 웰
R: 오목부
S1: 제1 막
S2: 제2 막
S3: 제3 막
S4: 제4 막
SB: 지지 기판
SD1: 고농도 불순물 영역
SD2: 고농도 불순물 영역
SIL: 금속 실리사이드층
SL: 반도체층
STI: 소자 분리 절연막
SW: 측벽막

Claims (20)

  1. 제1 활성 영역과 상기 제1 활성 영역에 접하여 배치된 소자 분리 영역을 갖는 SOI 기판으로서, 지지 기판과, 상기 지지 기판 위에 형성된 절연층과, 상기 절연층 위에 형성된 반도체층을 갖는 SOI 기판과,
    상기 제1 활성 영역의 상기 반도체층 위에 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 반도체층 중에 형성된 소스, 드레인 영역과,
    상기 소자 분리 영역에 형성된 더미 게이트 전극과,
    상기 더미 게이트 전극의 양측에 형성된 측벽막
    을 갖고,
    상기 소자 분리 영역은, 상기 절연층보다 깊은 홈 내에 매립된 절연막으로 이루어지고,
    상기 측벽막은, 상기 제1 활성 영역과 상기 소자 분리 영역의 경계를 따라 배치되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 측벽막은, 상기 제1 활성 영역과 상기 소자 분리 영역의 경계와 일치 또는 겹치도록 배치되는, 반도체 장치.
  3. 제2항에 있어서,
    상기 소스, 드레인 영역 위에 형성된 콘택트 플러그를 갖는, 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 활성 영역과 상기 소자 분리 영역의 경계부에 있어서, 상기 절연막의 표면은, 상기 반도체층의 표면보다 낮은, 반도체 장치.
  5. 제4항에 있어서,
    상기 소스, 드레인 영역 위에, 상기 소스, 드레인 영역을 구성하는 반도체와 금속의 화합물막을 갖는, 반도체 장치.
  6. 제5항에 있어서,
    상기 소스, 드레인 영역은, 상기 반도체층과, 상기 반도체층과 상기 화합물막과의 사이의 에피택셜층과의 적층부에 형성된 불순물 영역인, 반도체 장치.
  7. 제6항에 있어서,
    상기 측벽막의 단부는, 상기 에피택셜층의 상방에 위치하는, 반도체 장치.
  8. 제2항에 있어서,
    상기 소자 분리 영역은, 상기 제1 활성 영역의 외주에 위치하는 제1 외주부와,
    제2 활성 영역과,
    상기 제2 활성 영역의 외주에 위치하는 제2 외주부
    를 갖고,
    상기 제2 활성 영역은, 상기 절연층과, 상기 반도체층이 배치되어 있지 않고,
    상기 더미 게이트 전극은, 상기 제1 외주부에 배치되고, 상기 제2 외주부에는 배치되어 있지 않은, 반도체 장치.
  9. 제1 활성 영역과, 상기 제1 활성 영역과 이격하여 배치된 제2 활성 영역과, 상기 제1 활성 영역과 상기 제2 활성 영역의 사이에 배치된 소자 분리 영역을 갖는 SOI 기판으로서, 지지 기판과, 상기 지지 기판 위에 형성된 절연층과, 상기 절연층 위에 형성된 반도체층을 갖는 SOI 기판과,
    상기 제1 활성 영역에 게이트 절연막을 통해 형성되고, 제1 방향으로 연장되는 게이트 전극과,
    상기 게이트 전극의 양측의 상기 반도체층 중에 형성된 소스, 드레인 영역과,
    상기 소자 분리 영역에 형성되고, 상기 제1 방향으로 연장되는 제1 더미 게이트 전극과,
    상기 제1 더미 게이트 전극의 양측에 형성된 제1 측벽막
    을 갖고,
    상기 소자 분리 영역은, 상기 절연층보다 깊은 홈 내에 매립된 절연막으로 이루어지고,
    상기 제1 측벽막은, 상기 제1 활성 영역과 상기 소자 분리 영역의 경계와 일치 또는 겹치도록 배치되는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 더미 게이트 전극의 게이트 길이는, 상기 게이트 전극의 게이트 길이보다 큰, 반도체 장치.
  11. 제9항에 있어서,
    상기 소자 분리 영역에 형성되고, 상기 제1 방향으로 연장되는 제2 더미 게이트 전극과,
    상기 제2 더미 게이트 전극의 양측에 형성된 제2 측벽막
    을 갖고,
    상기 제2 측벽막은, 상기 제2 활성 영역과 상기 소자 분리 영역의 경계와 일치 또는 겹치도록 배치되는, 반도체 장치.
  12. 제11항에 있어서,
    상기 소자 분리 영역에 있어서, 상기 제1 더미 게이트 전극과 상기 제2 더미 게이트 전극의 사이에, 제3 더미 게이트 전극을 갖는 반도체 장치.
  13. 제12항에 있어서,
    상기 제3 더미 게이트 전극의 평면 형상은, 상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극의 평면 형상과 상이한 형상인, 반도체 장치.
  14. 제13항에 있어서,
    상기 제3 더미 게이트 전극의 평면 형상은, 복수의 직사각 형상인, 반도체 장치.
  15. 제9항에 있어서,
    상기 제1 더미 게이트 전극은, 상기 제1 방향으로 연장되는 제1부와, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2부를 갖고,
    상기 제1부는, 상기 제1 활성 영역과 상기 소자 분리 영역의 경계 중, 상기 제1 방향으로 연장되는 제1 경계와 일치 또는 겹치도록 배치되고,
    상기 제2부는, 상기 제1 활성 영역과 상기 소자 분리 영역의 경계 중, 상기 제2 방향으로 연장되는 제2 경계와 일치 또는 겹치도록 배치되는, 반도체 장치.
  16. 제9항에 있어서,
    상기 제1 활성 영역의 지지 기판에는, 제1 도전형의 불순물의 주입 영역이 배치되고,
    상기 제2 활성 영역의 지지 기판에는, 상기 제1 도전형과 역도전형인 제2 도전형의 불순물의 주입 영역이 배치되고,
    상기 제1 더미 게이트 전극은, 상기 제1 도전형의 불순물의 주입 영역과 상기 제2 도전형의 불순물의 주입 영역의 양쪽의 상부로 연장되도록 배치되는, 반도체 장치.
  17. (a) 지지 기판과, 상기 지지 기판 위에 형성된 절연층과, 상기 절연층 위에 형성된 반도체층을 갖는 SOI 기판을 준비하는 공정,
    (b) 제1 활성 영역에 접하는 소자 분리 영역에, 상기 반도체층 및 상기 절연층을 관통하고, 상기 지지 기판까지 도달하는 홈을 형성하고, 상기 홈 내에 절연막을 매립하는 공정,
    (c) 상기 제1 활성 영역의 상기 반도체층 위에 게이트 절연막을 통해 게이트 전극을 형성하고, 상기 소자 분리 영역의 상기 절연막 위에 제1 더미 게이트 전극을 형성하는 공정,
    (d) 상기 제1 더미 게이트 전극의 양측에 있어서, 상기 제1 활성 영역과 상기 소자 분리 영역의 제1 경계 위에 제1 측벽막을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 (c) 공정의 후,
    (e1) 상기 제1 더미 게이트 전극 및 상기 게이트 전극의 각각의 양측에 제2 측벽막을 형성하는 공정,
    (e2) 상기 제2 측벽막의 단부로부터 노출되어 있는 상기 반도체층 위에 에피택셜층을 형성하는 공정,
    (e3) 상기 제2 측벽막을 제거하는 공정,
    (e4) 상기 게이트 전극의 양측의 상기 반도체층 중에, 불순물을 주입하는 공정
    을 갖고,
    상기 (e4) 공정의 후, 상기 제1 더미 게이트 전극 및 상기 게이트 전극의 각각의 양측에, 상기 (d) 공정의 제1 측벽막을 형성하는, 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 (e4) 공정의 후,
    (e5) 상기 에피택셜층 및 상기 에피택셜층의 하층의 상기 반도체층 중에, 상기 (e4) 공정에서 주입한 불순물보다 고농도의 불순물을 주입하는 공정을 갖는, 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 (e5) 공정의 후, 상기 에피택셜층 위에, 상기 에피택셜층을 구성하는 반도체와 금속의 화합물막을 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
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