KR20170133347A - 발광 소자, 발광 유닛, 발광 패널 장치, 및 발광 패널 장치의 구동 방법 - Google Patents

발광 소자, 발광 유닛, 발광 패널 장치, 및 발광 패널 장치의 구동 방법 Download PDF

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

[해결 수단]
발광 소자는, 반도체층과, 제1 전극부와, 제2 전극부와, 제1 절연층과, 금속층을 구비한다. 상기 반도체층은, 활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는다. 상기 제1 전극부는, 상기 제1 도전형층에 접속된다. 상기 제2 전극부는, 상기 제2 도전형층에 접속된다. 상기 제1 절연층은, 상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접한다. 상기 금속층은, 상기 제1 절연층의, 적어도 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된다.

Description

발광 소자, 발광 유닛, 발광 패널 장치, 및 발광 패널 장치의 구동 방법
본 기술은, 반도체 재료 등의 고체 발광원을 이용한 발광 소자, 발광 유닛, 이 발광 유닛을 구비하는 발광 패널 장치, 및 발광 패널 장치의 구동 방법에 관한 것이다.
근래, 경량으로 박형의 표시 장치로서, 발광 다이오드(LED)를 표시 화소에 이용한 LED 디스플레이가 주목을 모으고 있다. LED 디스플레이는, 보는 각도에 의해 콘트라스트나 색조가 변화하는 시야각 의존성이 없고, 색을 변화시키는 경우의 반응 속도가 빠르다는 특징이 있다. 이와 같은 LED 디스플레이에 이용되는 알맞은 발광 소자가, 예를 들면 특허 문헌 1에 개시되어 있다.
특허 문헌 1에 기재된, 발광 유닛에 마련된 발광 소자는, 예를 들면, 활성층, 제1 전극에 접속된 제1 도전형층, 및 제2 전극에 접속된 제2 도전형층이 적층되어 구성되는 반도체층을 포함한다. 또한, 발광 소자는, 이 반도체층의 표면 중 적어도 활성층의 측면(단면(端面))에 접하는 제1 절연층과, 제1 절연층의 외측에 배치되고, 활성층에서 발광하는 광을 차폐 또는 반사한 금속층을 구비한다. 이 금속층은, 제1 전극 및 제2 전극과는 전기적으로 분리하고, 절연되어 있다(예를 들면, 특허 문헌 1의 명세서 단락[0029], 도 2 등 참조.).
특허 문헌 1 : 일본국 특개2012-182276호 공보
그렇지만, 상기 발광 소자에서는, 금속층이 제1 전극 및 제2 전극에 각각 분리하여 있어서, 그들 사이의 절연이 확보될 필요가 있기 때문에, 금속층 및 전극의 형성 위치에 높은 정밀도가 요구된다.
따라서, 본 기술의 목적은, 비교적 낮은 위치 정밀도로 형성 가능한 금속층 및 전극을 구비한 발광 소자, 발광 유닛, 발광 패널 장치를 제공하는 것에 있고, 또한, 그 발광 패널 장치의 구동 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 기술에 관한 발광 소자는, 반도체층과, 제1 전극부와, 제2 전극부와, 제1 절연층과, 금속층을 구비한다.
상기 반도체층은, 활성층, 제1 도전형층(導電型層) 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는다.
상기 제1 전극부는, 상기 제1 도전형층에 접속된다.
상기 제2 전극부는, 상기 제2 도전형층에 접속된다.
상기 제1 절연층은, 상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접한다.
상기 금속층은, 상기 제1 절연층의, 적어도 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된다.
금속층이 제1 전극부와 도통하고 있기 때문에, 금속층이, 제1 전극부 및 제2 전극부의 양방과 절연하고 있는 경우에 비하여, 낮은 위치 정밀도로 금속층 및 제1 전극부를 형성하는 것이 가능해진다.
상기 제1 절연층 및 상기 금속층은, 적층 구조를 가지며, 상기 반도체층 측면의 전체를 덮고 있어도 좋다.
이에 의해, 광누설(光漏れ)을 확실하게 억제할 수 있다.
상기 제2 도전형층은, 상기 활성층에 접하는 제1 표면과, 상기 제1 표면의 반대측으로서, 상기 제2 전극부가 접속된, 광취출면(光取出面)인 제2 표면을 가져도 좋다.
상기 제1 전극부는, 상기 발광 소자가 실장되는 기판에 접속될 수 있는 제1 접속도전부를 가지며, 상기 금속층은, 상기 제1 접속도전부(接續導電部)에 접속되어 있어도 좋다.
이에 의해, 기판측으로의 광누설을 확실하게 방지할 수 있기 때문에, 수지 재료 등의 열화를 억제할 수 있다. 또한, 광취출면에서의 광취출 효율을 높일 수 있다.
상기 제2 전극부는, 상기 제1 절연층 내를 통과하도록 구성된 제2 접속도전부를 가지며, 상기 금속층은, 상기 제2 접속도전부에 접속되어 있어도 좋다.
이에 의해 편측전극형(片側電極型)의 발광 소자를 실현할 수 있다.
상기 제1 도전형층은, 상기 활성층에 접하는 제1 표면과, 상기 제1 표면의 반대측으로서 상기 제1 전극부가 접속된, 광취출면인 제2 표면을 가져도 좋다.
상기 제1 전극부는, 상기 광취출면측에 마련된, 상기 제1 절연층의 단면(端面)을 걸쳐서 상기 금속층에 접속되어 있어도 좋다.
상기 제1 전극부는, 상기 제1 절연층 내를 통과하도록 구성된 제1 접속도전부를 가지며, 상기 금속층은, 상기 제1 접속도전부에 접속되어 있어도 좋다.
이에 의해 편측전극형의 발광 소자를 실현할 수 있다.
상기 발광 소자는, 제2 절연층으로서, 상기 제1 절연층과 상기 제2 절연층의 사이에 상기 금속층이 배치되도록 마련된 제2 절연층을 또한 구비하여도 좋다.
상기 제1 도전형층이 p형 반도체층이고, 상기 제2 도전형층이 n형 반도체층이라도 좋다. 또는, 그 반대로, 상기 제1 도전형층이 n형 반도체층이고, 상기 제2 도전형층이 p형 반도체층인 경우도 있다.
이들 반도체층은, 질화갈륨계 화합물 반도체, 또는, 인계 화합물 반도체에 의해 구성되어도 좋다.
상기 발광 소자는, 상기 금속층에 접속된, 외부 접속용의 제3 전극부를 또한 구비하여도 좋다.
이에 의해, 제1 전극부의 면적을 극력 작게 할 수 있다. 그리고, 제3 전극부가, 예를 들면 제2 표면 이외의 부위에 마련됨에 의해, 광취출 효율을 높일 수 있다.
상기 발광 소자는, 제2 절연층으로서, 상기 제1 절연층과 상기 제2 절연층의 사이에 상기 금속층이 배치되도록 마련된 제2 절연층을 또한 구비하여도 좋다.
상기 금속층은, 개구를 가지며, 상기 제2 절연층은, 상기 금속층의 개구에 대면하는 제1 개구와, 제2 개구를 가져도 좋다.
상기 제2 전극부는, 상기 금속층의 개구 및 상기 제1 개구를 통하여 상기 제2 도전형층에 접하도록, 상기 제2 절연층상에 마련되어 있어도 좋다.
상기 제3 전극부는, 상기 제2 개구를 통하여 상기 금속층에 접하도록, 상기 제2 절연층상에 마련되어 있어도 좋다.
상기 제2 전극부 및 상기 제3 전극부는, 그들의 각각의 일부가 상기 제2 절연층의 공통의 면에 위치하도록 구성되어 있어도 좋다.
이에 의해, 예를 들면 플립칩형의 발광 소자를 실현할 수 있다.
상기 제1 전극부는, 투명 전극을 포함하고 있어도 좋다.
상기 제2 절연층은, 상기 발광 소자의 측면을 구성하는 외주측면(外周側面)을 갖고 있어도 좋다. 상기 제1 전극부는, 노출하는 측면을 가지며, 그 노출하는 측면의 윤곽은, 상기 제2 절연층의 외주측면의 일부의 윤곽에 일치하고 있어도 좋다.
이에 의해, 제조 공정이 간략화된다.
상기 발광 소자는, 상기 제1 도전형층을 덮는 보호층을 또한 구비하여도 좋다.
상기 제2 절연층은, 상기 발광 소자의 측면을 구성하는 외주측면을 가지며, 상기 제1 전극부의 외주부는, 상기 제2 절연층의 외주측면보다 내측에 배치되고, 상기 보호층에 의해 덮여 있어도 좋다.
이에 의해, 제1 전극부가 부식되지기 쉬운 재료로 되어 있어도, 그 부식을 억제할 수 있다.
상기 금속층 및 상기 제1 도전형층의 각각의 일부를 연속적으로 덮지 않는 비피복 영역을 가지며, 상기 제1 도전형층상에 마련된 보호층을 또한 구비하여도 좋다. 상기 제1 전극부는, 상기 보호층의 비피복 영역에 마련되어 있어도 좋다.
이에 의해, 예를 들면 상기 제1 전극부를 금속층부터의 도금 성장에 의해 형성할 수 있다.
본 기술에 관한 발광 유닛은, 배선을 갖는 기판과, 발광 소자와, 상기 발광 소자를 상기 기판의 배선에 접합하는 접합부를 구비한다.
상기 발광 소자는, 상술한, 반도체층, 제1 전극부, 제2 전극부, 제1 절연층, 및 금속층을 갖는다.
그런데, 예를 들면 발광 소자가 실장되는 기판에 사용되는 금속재료에 따라서는, 그 금속 재료로부터 금속층으로의 이온 마이그레이션이 일어나는 것도 생각하지 않을 수가 없다. 이온 마이그레이션이 일어나면, 쇼트이나 리크 전류가 발생할 우려가 있다. 예를 들면, 상기 접합부 또는 상기 배선은, 은, 구리, 납, 주석, 금, 니켈, 팔라듐, 또는, 이 중 적어도 2개의 합금이다. 이에 의해, 이들의 이온 마이그레이션을 일으키기 쉬운 재료라도, 그것을 방지할 수 있다. 그 결과, 접합부 또는 배선과 금속층과의 사이의 쇼트이나 리크 전류를 막을 수 있다.
본 기술에 관한 발광 패널 장치는, 발광 패널과, 구동 회로를 구비한다.
상기 발광 패널은, 복수의 발광 소자를 갖는다.
상기 구동 회로는, 상기 복수의 발광 소자를 구동한다.
상기 복수의 발광 소자 중 적어도 하나는, 상술한, 반도체층, 제1 전극부, 제2 전극부, 제1 절연층, 및 금속층을 갖는다.
금속층이 제1 전극부와 도통하고 있기 때문에, 비교적 용이한 위치 정밀도로 금속층과 제1 전극부가 형성되어, 발광 패널의 제조가 용이해진다.
상기 발광 패널 장치는, 상기 복수의 발광 소자를 매트릭스형상으로 배치시키는 기판을 또한 구비하여도 좋다.
상기 구동 회로는, 상기 제1 전극부에 플러스의 전압을 인가함으로써 상기 발광 소자를 발광시키도록 구성되어도 좋다.
상기 구동 회로는, 상기 제1 전극부 및 상기 제2 전극부에의 플러스의 전압 인가를 교대로 실행하도록, 또한, 상기 제1 전극부에의 플러스의 전압 인가의 시간이, 제2 전극부에의 플러스의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍을 제어하도록 구성되어도 좋다.
즉, 플러스의 전압 인가되는 쪽의 전극(제1 전극부)에의 당해 전압 인가 시간이 길어짐에 의해, 그것이 짧은 경우에 비하여, 그 전극(제1 전극부)에 도통하고 있는 금속층으로의 이온 마이그레이션의 발생시간이나 발생 빈도를 억제할 수 있다. 이에 의해, 제품의 신뢰성이 향상한다.
상기 제1 도전형층이 n형 반도체층이고, 상기 제2 도전형층이 p형 반도체층이라도 좋다. 그리고, 상기 구동 회로는, 비발광시에 제1 전극이 플러스의 전압을 인가하고, 발광시에 제2 전극부가 플러스의 전압을 인가하도록 구성되어도 좋다.
이에 의해, 패시브 매트릭스에 의한 발광 패널 장치를 실현할 수 있다.
본 기술에 관한, 상기한 발광 패널 장치의 구동 방법은, 구동 회로에 의해 실행되는 이하의 각 스텝을 구비한다.
상기 제1 전극부에 플러스의 전압이 인가된다.
상기 제2 전극부에 플러스의 전압이 인가된다.
상기 제1 전극부 및 상기 제2 전극부에의 전압 인가를 교대로 실행하도록, 또한, 상기 제1 전극부에의 전압 인가의 시간이, 제2 전극부에의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍이 제어된다.
상기 발광 패널은, 상기 복수의 발광 소자를 매트릭스형상으로 배치시키는 기판을 가지며, 상기 제1 도전형층은, n형 반도체층이고, 상기 제2 도전형층은, p형 반도체층이라도 좋다. 그리고, 상기 구동 회로에 의해, 비발광시에 제1 전극부가 플러스의 전압이 인가되고, 발광시에 제2 전극부가 플러스의 전압이 인가되어도 좋다.
이상, 본 기술에 의하면, 비교적 용이한 위치 정밀도로 금속층 또는 전극을 형성할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1A는, 본 기술의 발광 유닛의 개략 구성의 예를 사시적(斜視的)으로 도시하는 도면. 도 1B는, 도 1A의 발광 유닛(1)의 A-A 시시 방향의 단면 구성의 예를 도시하는 도면.
도 2는, 본 기술의 제1의 실시 형태에 관한 발광 소자를 도시하는 단면도.
도 3은, 발광 소자 및 이것이 실장된 기판을 포함하는 발광 유닛의 개략 구성을 도시하는 단면도.
도 4A는, 비교례 1에 관한 발광 소자를 도시하는 단면도. 도 4B는, 비교례 2에 관한 발광 소자를 도시하는 단면도.
도 5는, 발광 소자의 구동 방법의 예를 도시하는 도면.
도 6은, 본 기술의 제2의 실시 형태에 관한 발광 소자 및 이것을 실장하는 기판을 도시하는 단면도.
도 7은, 비교례 3에 관한 발광 소자 및 이것을 실장하는 기판을 도시하는 단면도.
도 8은, 본 기술의 제3의 실시 형태에 관한 발광 소자를 도시하는 단면도.
도 9A는, 비교례 4에 관한 발광 소자 및 기판을 도시하는 단면도. 도 9B는, 비교례 5에 관한 발광 소자 및 기판을 도시하는 단면도.
도 10은, 본 기술의 제4의 실시 형태에 관한 발광 소자 및 기판을 도시하는 단면도.
도 11은, 한 실시 형태에 관한 표시 장치(발광 패널 장치)의 개략적인 사시도.
도 12는, 실장 기판의 투명 기판측의 표면 중 표시 영역에 대응하는 영역의 레이아웃의 예를 도시하는 도면.
도 13은, 패시브 매트릭스 구동 방식에서 역바이어스 전압을 발생하는 구동 방법의 예를 도시하는 도면.
도 14A∼C는, 본 기술의 제6의 실시 형태에 관한 발광 소자를 각각 도시하는 단면도.
도 15A는, 비교례 6에 관한 발광 소자를 도시하는 평면도. 도 15B, C는, 그 비교례 6에 관한 발광 소자를 각각 도시하는 단면도, 저면도.
도 16A는, 비교례 7에 관한 발광 소자를 도시하는 평면도. 도 16B, C는, 그 비교례 7에 관한 발광 소자를 각각 도시하는 단면도, 저면도.
도 17A는, 본 기술의 실시 형태 7A에 관한 발광 소자를 도시하는 평면도. 도 17B, C는, 그 발광 소자를 각각 도시하는 단면도, 저면도.
도 18A는, 본 기술의 실시 형태 7B에 관한 발광 소자를 도시하는 평면도. 도 18B는, 그 발광 소자를 도시하는 저면도.
도 19A는, 본 기술의 실시 형태 7C에 관한 발광 소자를 도시하는 단면도. 도 19B는, 본 기술의 실시 형태 7D에 관한 발광 소자를 도시하는 단면도.
도 20A는, 본 기술의 실시 형태 7E에 관한 발광 소자를 도시하는 단면도. 도 20B는, 실시 형태 7E'에 관한 발광 소자의 변형례를 도시하는 단면도.
이하, 도면을 참조하면서, 본 기술의 실시 형태를 설명한다.
이하의 설명에서는, 도면을 참조하는 경우에 있어서, 소자나 장치의 방향이나 위치를 가리키기 위해 「상, 하, 좌, 우, 종, 횡「 등의 문구를 사용하는 경우가 있는데, 이것은 설명의 편의상의 문구에 지나지 않는다. 즉, 이들의 문구는, 설명을 이해하기 쉽게 하기 위해 사용되는 경우가 많이, 소자나 장치가 실제로 제조되거나 사용되거나 하는 장면에서의 방향이나 위치와 일치하지 않는 경우가 있다.
1. 제1의 실시 형태
1. 1) 발광 유닛의 구성
도 1A는, 발광 유닛(1)의 개략 구성의 한 예를 사시적(斜視的)으로 도시한다. 도 1B는, 도 1A의 발광 유닛(1)의 A-A 시시(矢視) 방향의 단면 구성의 한 예를 도시한다. 발광 유닛(1)은, 이른바 LED 디스플레이라고 불리는 표시 장치의 표시 화소로서 알맞게 적용 가능한 것이고, 복수의 발광 소자를 얇은 두께(肉厚)의 수지로 입혀진 미소 패키지이다.
발광 유닛(1)은, 도 1A에 도시한 바와 같이, 3개의 발광 소자(10)를 구비하고 있다. 각 발광 소자(10)는, 소정의 파장역의 광을 상면부터 발하는 고체 발광 소자로서, 구체적으로는, LED 칩이다. 본 명세서에서는, LED 칩이란, 결정 성장에 이용한 웨이퍼로부터 잘라낸 상태의 것을 가리키고 있고, 성형(成形)한 수지 등으로 입혀진 패키지 타입의 것은 아니다.
LED 칩은, 예를 들면, 5㎛ 이상, 100㎜ 이하의 사이즈로 되어 있다. LED 칩의 평면 형상은, 예를 들면, 거의 정방형으로 되어 있다. LED 칩은, 박편형상(薄片狀)으로 되어 있고, LED 칩의 종횡비애스펙트비(높이/폭)는, 예를 들면, 0.1 이상, 1 미만으로 되어 있지만, 이것으로 한정되는 것이 아니고, 0.001 이상 10 미만이라는 형태도 가능하다.
각 발광 소자(10)는, 발광 유닛(1) 내에 배치되어 있고, 예를 들면, 도 1A에 도시한 바와 같이, 다른 발광 소자(10)와 소정의 간극을 통하여 일렬로 배치되어 있다. 이때, 발광 유닛(1)은, 예를 들면, 발광 소자(10)의 배열 방향으로 연장(延在)되는 가늘고 길다란 형상으로 되어 있다. 서로 이웃하는 2개의 발광 소자(10)의 간극은, 예를 들면, 각 발광 소자(10)의 사이즈와 동등이나, 그보다도 크게 되어 있다. 또한, 상기한 간극은, 경우에 따라서는, 각 발광 소자(10)의 사이즈보다도 좁아져 있어도 좋다.
각 발광 소자(10)는, 서로 다른 파장역의 광을 각각 발하도록 되어 있다. 예를 들면, 도 1A에 도시한 바와 같이, 3개의 발광 소자(10)는, 녹색대의 광을 발하는 발광 소자(10G)와, 적색대의 광을 발하는 발광 소자(10R)와, 청색대의 광을 발하는 발광 소자(10B)에 의해 구성되어 있다.
또한, 발광 소자(10R, 10G, 10B)의 각각의 위치는, 도면에 도시한 것으로 한정되지 않지만, 이하에서는, 발광 소자(10R, 10G, 10B)가 위(上)에서 예시한 개소에 배치되어 있는 것으로 하여, 다른 구성 요소의 위치 관계를 설명하는 경우가 있다.
1. 2) 발광 소자의 구성
각 발광 소자(10)는, 예를 들면, 도 2에 도시하는 바와 같이, 제1 도전형층(11), 활성층(12) 및 제2 도전형층(13)을 아래로부터 차례로 적층하여 이루어지는 반도체층을 갖고 있다. 반도체층은, 이들의 층과는 다른 층을 포함하고 있어도 좋다.
발광 소자(10G, 10B)에서는, 제1 도전형층(11), 활성층(12) 및 제2 도전형층(13)은, 예를 들면 질화갈륨계 화합물 반도체에 의해 구성된다. 예를 들면 그것은 InGaN계의 반도체이다. 한편, 발광 소자(10R)에서는, 제1 도전형층(11), 활성층(12) 및 제2 도전형층(13)은, 예를 들면 인계 화합물 반도체에 의해 구성된다. 예를 들면 그것은 AlGaInP계의 반도체이다.
제2 도전형층(13)의 상면(즉, 광취출면(S2))에는 제2 전극(15)이 마련되어 있다. 제2 전극(15)은, 예를 들면, 발광 소자(10G, 10B)에서는, Ti/Pt/Au로 이루어진다. 제2 전극(15)은, 예를 들면, 발광 소자(10R)에서는, AuGe(금과 게르마늄의 합금)/Ni/Au로 이루어진다. 제2 전극(15)은, 제2 도전형층(13)에 접함과 함께 제2 도전형층(13)에 전기적으로 접속되어 있다. 즉, 제2 전극(15)은, 제2 도전형층(13)과 오믹 접촉하고 있다.
제1 도전형층(11)의 하면에는 제1 전극(14)이 마련되어 있다. 제1 전극(14)은, 금속 전극이다. 제1 전극(14)은, 예를 들면, 발광 소자(10G, 10B)에서는, Ti/Pt/Au로 이루어진다. 제1 전극(14)은, 예를 들면, 발광 소자(10R)에서는, AuGe/Ni/Au로 이루어진다. 제1 전극(14)은, 제1 도전형층(11)에 접함과 함께 제1 도전형층(11)에 전기적으로 접속되어 있다. 즉, 제1 전극(14)은, 제1 도전형층(11)과 오믹 접촉하고 있다.
제1 전극(14) 및 제2 전극(15)은 모두, 단일(單一)한 전극에 의해 구성되어 있어도 좋고, 복수의 전극에 의해 구성되어 있어도 좋다.
반도체층의 측면(이하, 반도체층 측면이라고 한다)(S1)은, 제1 도전형층(11), 활성층(12), 제2 도전형층(13)의 각 측면에 의해 구성된다. 반도체층 측면(S1)은, 예를 들면, 도 2에 도시한 바와 같이, 적층 방향과 교차하는 경사면으로 되어 있고, 구체적으로는, 당해 발광 소자(10)의 단면(斷面)이 역사다리꼴형상(역메사[mesa]형상)이 되는 경사면으로 되어 있다. 이와 같이, 반도체층 측면(S1)이 테이퍼형상으로 되어 있음에 의해, 정면 방향의 광취출 효율을 높일 수 있다. 또한, 반도체층 측면(S1)은, 예를 들면, 적층 방향에 따르는 면, 즉 적층 방향에 실질적으로 평행한 면으로 되어 있어도 좋다.
각 발광 소자(10)는, 예를 들면, 도 2에 도시한 바와 같이, 제1 절연층(16), 금속층(17), 제2 절연층(18) 및 패드 전극(19)을 포함하는 적층체를 갖고 있다. 제1 절연층(16)과 제2 절연층(18)의 사이에 금속층(17)이 배치되어 있다.
이 적층체는, 반도체층의 반도체층 측면(S1)부터 하면(기판(100)측을 향하는 면)에 걸쳐서 형성된 층이다. 이 적층체 중, 적어도 제1 절연층(16), 금속층(17) 및 제2 절연층(18)은, 각각, 얇은 층이고, 예를 들면, CVD(Chemical Vapor Deposition), 증착, 스퍼터 등의 박막(薄膜) 형성 프로세스에 의해 형성된 것이다. 즉, 이 적층체 중, 적어도 제1 절연층(16), 금속층(17) 및 제2 절연층(18)은, 스핀 코트 등의 후막(厚膜) 형성 프로세스나 수지 몰드, 포팅 등에 의해 형성된 것이 아니다.
제1 절연층(16), 금속층(17) 및 제2 절연층(18)은, 적어도 반도체층 측면(S1) 전체를 덮고 있다. 이들의 층(16, 17, 18)은, 반도체층 측면(S1)부터, 제1 전극(14)의 일부에 걸쳐서 형성되어 있다. 제1 절연층(16)은, 반도체층과의 전기적인 절연을 취하는 기능을 갖는다.
제1 절연층(16)은, 반도체층 측면(S1) 중, 발광 소자(10)의 광취출면(S2)측의 단부로부터, 제1 전극(14)의 표면의 외연(外緣)에 걸쳐서 형성되어 있다. 즉, 제1 절연층(16)은, 발광 소자(10)의 반도체층 측면(S1) 전체에 접하여 형성되어 있고, 또한, 제1 전극(14)의 표면의 외연에 접하여 형성되어 있다.
제1 절연층(16)은, 활성층(12)에서 발하여지는 광에 대해 투명한 재료, 예를 들면, SiO2, SiN, Al2O3, TiO2, TiN 등으로 이루어진다. 제1 절연층(16)은, 예를 들면, 0.1㎛∼1㎛ 정도의 두께이고, 거의 균일한 두께로 되어 있다. 또한, 제1 절연층(16)은, 제조 오차에 기인하는 두께의 불균일성을 갖고 있어도 좋다.
금속층(17)은, 활성층(12)에서 발하여진 광을 차폐 또는 반사하는 기능을 갖는다. 금속층(17)은, 제1 절연층(16)의 표면에 접하여 형성되어 있다. 금속층(17)은, 제1 절연층(16)의 표면에서, 광취출면(S2)측의 단부로부터, 제1 전극(14)의 하부 부근까지 걸쳐서 형성되어 있다. 즉, 금속층(17)은, 제1 절연층(16)의 전체를 덮도록 형성되어 있다.
예를 들면, 금속층(17)의 광취출면(S2)측의 단부는, 제1 절연층(16)의 광취출면(S2)측의 단부와 동일면(즉, 광취출면(S2)과 동일면)에 형성되어 있다. 이에 의해, 당해 금속층(17)의 단부는, 제2 전극(15)과 전기적으로 절연되는 구성이 된다. 금속층(17)의, 타방의 단부는, 패드 전극(19)에 접속되어 있다. 이에 의해, 금속층(17)은 제1 전극(14)과 전기적으로 도통하는 구성이 된다.
금속층(17)은, 활성층(12)에서 발하여지는 광을 차폐 또는 반사한` 재료, 예를 들면, Ti, Al, Cu, Au, Ni, Pt, W, Rh, Ru, Pd, 또는 그들 중 적어도 2개의 합금으로 이루어진다. 금속층(17)은, 예를 들면, 0.1㎛∼1㎛ 정도의 두께이고, 거의 균일한 두께로 되어 있다. 또한, 금속층(17)은, 제조 오차에 기인하는 두께의 불균일성을 갖고 있어도 좋다.
제2 절연층(18)은, 금속층(17)의 전체를 덮도록 마련되어 있고, 금속층(17)을 보호한 기능을 갖는다. 그러나, 본 실시 형태에서는 제2 절연층(18)은 없어도 좋고, 금속층(17)이, 발광 소자(10)의 최외주의 층이라도 좋다.
제2 절연층(18)의 재료로서는, 제1 절연층(16)과 같은 재료가 사용될 수 있다. 제2 절연층(18)은, 예를 들면, 0.1㎛∼1㎛ 정도의 두께이고, 거의 균일한 두께로 되어 있다. 또한, 제2 절연층(18)은, 제조 오차에 기인하는 두께의 불균일성을 갖고 있어도 좋다.
패드 전극(19)은, 제1 전극(14)과 접속되어 있고, 제1 전극(14)으로부터 인출된 전극이고, 여기서는 「접속도전부(제1 접속도전부)」로서 기능한다. 패드 전극(19)은, 제1 전극(14)의 접속 하면(14A)부터 제2 절연층(18)의 하면에 걸쳐서 형성되어 있다. 패드 전극(19)은, 활성층(12)에서 발하여지는 광을 반사하는 재료, 예를 들면, Ti, Al, Cu, Au, Ni, 또는 그들 중 적어도 2개의 합금으로 이루어진다.
적어도 제1 전극(14)을 포함하는 도전부를, 이하에서는, 「제1 전극부」라고 하는 경우도 있다. 이 제1 전극부는, 패드 전극(19) 등의 접속도전부를 포함하고 있어도 좋다.
1. 3) 비교례와의 비교
1. 3. 1) 비교례 1
여기서, 도 4A는, 비교례 1에 관한 발광 소자를 도시하는 단면도이다. 이 비교례 1에 관한 발광 소자에서는, 금속층(117)은, 제1 전극(14)과 도통하지 않고(패드 전극(19)에 접속되지 않고), 또한, 제2 전극(15)과도 도통하지 않고, 즉 양방의 전극(14, 15)과 절연되도록 구성되어 있다. 이와 같은 구성에서는, 금속층(117)과 제1 전극(14)과의 절연을 확보하기 위해, 그들의 형성 위치에 높은 정밀도가 요구된다.
특히, 비교례 1에 관한 발광 소자에서는, 발광 소자를 광취출면(S2)측에서 평면으로 보아, 금속층(117)과 제1 전극(14)과의 겹침의 정밀도가 요구된다. 이것은, 광누설의 억제 때문이다. 광누설이란, 활성층에서 발생한 광이 금속층(117)에서 반사하지 않고 기판(100)측으로 누설되는 현상이다. 겹침의 정밀도의 관리를 위해, 고정밀도의 노광 장치나 검사 장치가 필요해진다는 문제점이 있고, 또한, 겹침을 고정밀도로 유지하여도 절연층을 전반(傳搬)하는 광을 완전하게 없앨 수가 없다.
이에 대해, 본 실시 형태에 관한 발광 소자(10)은, 금속층(17)과 제1 전극(14)이 도통하는 구성을 구비하기 때문에, 금속층(17) 및 제1 전극(14)의 형성 위치의 정밀도, 특히 겹침의 정밀도를 높게 유지할 필요가 없다. 즉, 발광 소자(10)는, 비교례 1의 발광 소자에 비하여, 낮은 위치 정밀도로 금속층(17) 및 제1 전극(14)을 형성할 수 있다.
그런데, 본 실시 형태에 관한 발광 소자(10)는, 도 3에 도시하는 바와 같이, 배선(101)(또는 후술하는 단자 전극(31)이라도 좋다)을 갖는 기판(100)에 실장된다. 도 1에서도 이 기판(100)을 1점쇄선으로 도시하고 있다. 제2 전극(15)에는, 후술하는 접속부(34)(도 1 참조)가 접속되어 있다. 여기서, 예를 들면, 제1 전극 및 제2 전극에의 인가 전압의 극성이 적절하지 않은 경우로서, 제1 전극과 기판의 배선을 접속하는 금속재료(이하, 설명의 편의상, 접합부라고 한다.)로서 은이나 구리를 사용한 경우, 접합부로부터 금속층으로 이온 마이그레이션이 발생할 수 있다라는 우려가 있다.
이온 마이그레이션은, 양이온화된 금속 원자가 양극측부터 음극측으로 이동하는 현상이다. 예를 들면, 도 4A에서 제1 도전형층(11)이 p형 반도체층이고, 제2 도전형층(13)이 n형 반도체인 경우를 상정한다. 그 p형 반도체층에 접속된 제1 전극(14)에 플러스의 전압이 인가된 경우에는, 기판(100)과의 접합부(102)로부터, 부유전위(浮遊電位) 상태에 있는 금속층(117)으로 이온 마이그레이션이 발생할 우려가 있다. 그리고, 절연층 내에 약간의 핀 홀이나 막질(膜質)이 나쁜 부분이 있는 경우나, 절연층 자체의 금속 이온의 확산 계수가 큰 경우에는, 절연이 파괴되어 쇼트에 이를 가능성이 있다.
접합부(102)에 사용될 수 있는 재료로서, 이온 마이그레이션을 일으키기 쉬운 금속재료는, 은, 구리, 납, 주석, 금, 니켈, 팔라듐, 또는, 이 중 적어도 2개의 합금(예를 들면 솔더 등)이다. 이온 마이그레이션은, 접합부(102)로부터뿐만 아니라, 기판(100)의 배선(101)으로부터도 일어날 가능성이 있다. 또한, 접합부(102)는, 전형적으로는 전해 도금에 의해 형성된다.
도 5는, 발광 소자(10)의 구동 방법의 한 예를 도시한다. 도 5 위(上)는, 제1 전극(14) 및 제2 전극(15)에의 전위차를 도시하고, 도 5 아래는, 발광의 유무(발광인지 비발광인지)를 도시한다. 횡축은 시간이다. 도 5에 도시하는 바와 같이, 전위차가 실질적으로 0V인 경우, 발광 소자는 발광하지 않는다. 전위차가 발생한 경우, 즉 여기서는, 제1 도전형층(11)이 p형 반도체층인 경우로서, 제1 전극(14)에 플러스의 전압(Vf)가 인가된 경우에, 발광 소자가 발광한다.
도 1에 도시한 본 실시 형태에 관한 발광 소자(10)에서는, 이와 같이 p형 반도체층에 접속된 제1 전극(14)에 플러스의 전압이 인가된 경우라도, 이온 마이그레이션은 일어나지 않는다. 본 실시 형태에 관한 발광 소자(10)에서는, 그 p형 반도체층에 접속된 제1 전극(14)에 금속층(17)이 도통하도록 구성되기 때문에, 상기한 바와 같이 접합부(102) 또는 기판(100)의 배선(101)으로부터 금속층(17)으로의 이온 마이그레이션을 방지할 수 있다. 이에 의해, 쇼트이나 리크 전류를 방지할 수 있다.
또한, 발광시에, 제2 전극(15)에 마이너스의 전압이 인가된다. 따라서 제2 전극(15)에 이온 마이그레이션을 일으키기 쉬운 재료가 사용된 경우라도, 금속층(17)의 전위가, 제2 전극(15)의 전위에 비하여 높다. 이에 의해, 제2 전극(15)(에 접속된 접속부(34) 등)로부터 금속층(17)으로의 이온 마이그레이션은 일어나지 않는다. 따라서 예를 들어 제2 전극(15)의 면적이 도시한 것보다도 크게, 또는, 제2 전극(15)이, 금속층(17)에 접근하고 배치되어 있다고 하여도, 이온 마이그레이션은 일어나지 않는다.
또한, 도 3에 도시하는 바와 같이, 접합부(102)와 제2 전극(15)과의 거리는 크게 떨어져 있기 때문에, 접합부(102)로부터 제2 전극(15)으로의 이온 마이그레이션은 일어나기 어렵다.
본 실시 형태에서는, 제1 전극부와 금속층(17)이 접속되어 있기 때문에, 기판(100)측으로의 광누설은 일어나지 않는다. 이에 의해, 기판(100)측에 마련되는 수지 재료, 특히 감광성 수지에 광이 조사되지 않기 때문에, 당해 수지 재료의 열화를 막을 수 있다.
수지가 열화됨에 의해, 수축하거나 휘발하거나 함으로써, 수지 내부에 응력이 생겨 균열 등이 발생할 가능성이 있다. 또한, 수지의 균열 등에 의해 형성된 공간이, 습도나 가스의 침입 경로가 되는 것이, 부식의 방아쇠가 된다. 기판(100)측에 마련되는 수지 재료의 전형례로서는, 특개2011-233733호 공보의 도 1에 도시된 제조 공정에서, 발광 소자와 기판의 사이에 마련된 수지(가고정부(假固定部))를 들 수 있다. 이 특개2011-233733호 공보에서는, 기판(100)상의 실드 메탈 배선층과 발광 소자가, 전해 도금층에 의해 접속된다.
1. 3. 2) 비교례 2
도 4B는, 비교례 2에 관한 발광 소자를 도시한다. 이 발광 소자에서는, 금속층(117)이 제1 전극(14)과 절연되고, 제2 전극(15)에 접속하여 도통하고 있다. 제2 전극(15)은, 광취출면(S2)의 중앙에 마련되는 것이 아니고, 광취출면(S2)측에 마련된, 금속층(117)의 단부에 접속되어 있다.
이 비교례 2에서는, 금속층(117)은 제2 전극(15)에 도통하고 있지만, 제1 전극(14)에는 도통하지 않기 때문, 제1 전극(14) 및 금속층(117)의 형성 위치에 높은 정밀도가 요구된다. 또한, 이 비교례 2에서는, 제1 도전형층(11)이 p형인 경우에, 발광을 위해 제1 전극(14)에 플러스의 전압이 인가되면, 기판(100)과의 접합부(102)로부터, 금속층(117)으로의 이온 마이그레이션의 발생이 우려가 있다.
4) 절연체, 단자 전극
발광 유닛(1)은, 또한, 도 1A에 도시한 바와 같이, 각 발광 소자(10)를 덮는 칩형상의 절연체(20)와, 각 발광 소자(10)에 전기적으로 접속된 단자 전극(31, 32)을 구비하고 있다. 단자 전극(31, 32)은, 절연체(20)의 저면측에 배치되어 있다.
절연체(20)는, 각 발광 소자(10)를, 적어도 각 발광 소자(10)의 측면측에서 둘러쌈과 함께 유지한다. 절연체(20)는, 예를 들면, 실리콘, 아크릴, 에폭시 등의 수지 재료에 의해 구성되어 있다.
절연체(20)는, 각 발광 소자(10)의 측면과, 각 발광 소자(10)의 상면의 일부의 영역에 접하여 형성되어 있다. 절연체(20)는, 각 발광 소자(10)의 배열 방향으로 연장되는 가늘고 길다란 형상(예를 들면 직방체 형상)으로 되어 있다. 절연체(20)의 높이는, 각 발광 소자(10)의 높이보다도 높게 되어 있고, 절연체(20)의 횡폭(단변 방향의 폭)은, 각 발광 소자(10)의 폭보다도 넓게 되어 있다. 절연체(20) 자체의 사이즈는, 예를 들면 1㎜ 이하로 되어 있다.
절연체(20)는, 예를 들면, 도 1A, B에 도시한 바와 같이, 각 발광 소자(10)의 직상(直上)에 대응하는 부분에 개구(20A)를 갖고 있다. 각 개구(20A)의 저면에는, 적어도 제2 전극(15)(도 1A, B에서는 도시 생략)이 노출하고 있다. 또한, 절연체(20)는, 예를 들면 각 발광 소자(10)의 직하에 대응하는 부분에도 개구(20B)를 갖고 있다. 각 개구(20B)의 저면에는, 적어도 패드 전극(19)(경우에 따라서는 제1 전극(14))(도 1A, B에서는 도시 생략)이 노출하고 있다.
패드 전극(19)(또는 제1 전극(14))은, 소정의 도전성 부재(예를 들면, 솔더, 도금 금속)를 통하여 단자 전극(31)에 접속되어 있다. 단자 전극(31)은, 상술한 바와 같이 배선(101)이라도 좋다. 한편, 제2 전극(15)은, 도 1A에 도시한 범프(33) 및 접속부(34)를 통하여 단자 전극(32)에 접속되어 있다. 범프(33)는 절연체(20)에 매입된 주형상(柱狀)의 도전성 부재이고, 접속부(34)는 절연체(20)의 상면에 형성된 띠형상(帶狀)의 도전성 부재이다.
또한, 활성층(12)에서 발하여진 광이 직접 다른 발광 소자(10)에 입사하는 것을 방해한다는 관점에서 보면, 다음의 것을 말할 수 있다. 즉, 금속층(17)은, 제1 절연층(16)의 표면 중 적어도 활성층(12)의 측면과의 대향면에 접하여 형성되어 있으면 되고, 활성층(12)의 측면 이외의 부분까지 덮고 있지 않아도 좋다. 이 경우, 제1 절연층(16)은, 반도체층 측면(S1) 중 적어도 활성층(12)의 측면에 접하여 형성되어 있으면 되고, 반도체층 측면(S1) 전체를 덮고 있지 않아도 좋다.
또한, 금속층(17)은, 반도체층 측면(S1) 중, 인접하는 발광 소자(10)측의 면을 적어도 덮고 있으면 되고, 반도체층 측면(S1) 전체를 덮고 있지 않아도 좋다. 이 경우, 제1 절연층(16)은, 반도체층 측면(S1) 중, 인접하는 발광 소자(10)측의 면을 적어도 덮고 있으면 되고, 반도체층 측면(S1) 전체를 덮고 있지 않아도 좋다.
또한, 금속층(17)을 통하여 제1 도전형층(11) 및 제2 도전형층(13)이 서로 쇼트 하는 것을 방지하는 관점에서, 어느 경우에도, 금속층(17)이 제1 절연층(16)의 표면부터 비어져 나오지 않는 것이 바람직하다.
발광 유닛(1)에 포함된 3개의 발광 소자(10)가 발광 소자(10R, 10G, 10B)로 이루어지는 경우에, 모든 발광 소자(10)가 상술한 적층체를 갖고 있는 것이 바람직하지만, 모든 발광 소자(10)가 상술한 적층체를 갖고 있지 않아도 좋다. 예를 들면, 3개의 발광 소자(10) 중 가장 단파장의 광을 발하는 발광 소자(10B)만에, 상술한 적층체가 마련되어 있어도 좋다. 또는, 예를 들면, 3개의 발광 소자(10) 중, 가장 장파장 광을 발하는 발광 소자(10R) 이외의 발광 소자(10)(구체적으로는, 발광 소자(10G, 10B))만에, 상술한 적층체가 마련되어 있어도 좋다.
2. 제2의 실시 형태
2. 1) 발광 소자의 구성
도 6은, 본 기술의 제2의 실시 형태에 관한 발광 소자(60) 및 이것을 실장한 기판(100)을 도시하는 단면도이다. 이 이후의 설명에서는, 도 2 등에 도시한 실시 형태에 관한 발광 소자가 포함하는 구성이나 기능 등에 관해 실질적으로 같은 요소에 관해서는 동일한 부호를 붙이고, 그 설명을 간략화 또는 생략하고, 다른 점을 중심으로 설명한다.
상기 제1의 실시 형태에 관한 발광 소자(10)에서는, 제2 도전형층(13)은, 활성층(12)에 접하는 면(제1 표면)과, 그 반대측의, 제2 전극(15)이 접속된 광취출면(S2)(제2 표면)을 갖고 있다. 이에 대해, 제2의 실시 형태에 관한 발광 소자(60)에서는, p형 반도체층인 제1 도전형층(11)이, 활성층(12)에 접하는 면(제1 표면)과, 그 반대측의, 제1 전극(14)이 접속된, 광취출면(제2 표면)(S2)을 갖는다.
발광 소자(60)의 외관의 구조는, 도 4B에 도시한 비교례 2에 관한 발광 소자의 구조와 마찬가지이지만, 제1 도전형층(11)과, n형 반도체층인 제2 도전형층(13)이 상하 반대로 되어 있는 점이 다르다. 제1 도전형층(11)에 접속된 제1 전극(14)은, 광취출면(S2)의 중앙에 마련된 것이 아니고, 광취출면(S2)측에 마련된, 제1 절연층(16)의 단면을 걸쳐서 금속층(117)에 접속되어 있다. 즉, 금속층(117)은, 제1 전극(14)에 도통하고 있다. 그리고, 금속층(117)은, 제2 도전형층(13)에 접속된 제2 전극(15)(패드 전극(19))과 절연되어 있다.
이와 같은 구성의 발광 소자(60)에 의하면, p형 반도체층인 제1 도전형층(11)에 접속된 제1 전극(14)에 플러스의 전압이 인가됨에 의해, 접합부(102)로부터 금속층(117)으로의 이온 마이그레이션의 발생을 방지할 수 있다.
2) 비교례와의 비교
도 7은, 비교례 3에 관한 발광 소자 및 이것을 실장하는 기판(100)을 도시하는 단면도이다. 비교례 3에 관한 발광 소자에서는, 상기 발광 소자(60)와 마찬가지로, p형 반도체층인 제1 도전형층(11)의 상면이 광취출면(S2)으로 되어 있고, 이것에 제1 전극(14)이 접속되어 있다. 비교례 3에 관한 발광 소자의 외관의 구조는, 도 4A에 도시한 비교례 1에 관한 발광 소자의 구조와 마찬가지이다.
비교례 3에 관한 발광 소자에서는, 제1 전극(14)에 접속된 접속부(34)에, 이온 마이그레이션하기 쉬운 재료가 사용되는 경우로서, 발광을 위해 제1 전극(14)에 플러스의 전압이 인가된다고 한다. 그렇다면, 제1 전극(14), 제1 도전형층(11)의 표면, 및 제1 절연층(16)을 통하여 금속층(117)의 상단부에 이온 마이그레이션이 발생할 우려가 있다. 또한, 제1 전극(14)과 금속층(117)의 상단부와의 거리가 충분히 떨어져 있는 경우에는, 그 리스크는 저감된다.
3. 제3의 실시 형태
3. 1) 발광 소자의 구성
도 8은, 본 기술의 제3의 실시 형태에 관한 발광 소자를 도시하는 단면도이다. 상기 제1, 2의 실시 형태에 관한 발광 소자(10, 60)는, 상하에 각각 제1 전극(14), 제2 전극(15)이 마련된 양측전극형의 발광 소자였다. 제3의 실시 형태에 관한 발광 소자(110)는, 기판(200)측에 제1 전극(44), 제2 전극(45)이 마련된 편측전극형의 발광 소자이다. 즉, 발광 소자(110)는, 플립칩 타입의 발광 소자이다.
발광 소자(110)는, 제1 도전형층(41), 활성층(42), 및 제2 도전형층(43)을 포함하는 반도체층을 구비하고, 또한, 제1 전극(44), 제2 전극(45), 패드 전극(52, 53)을 구비한다. 또한, 발광 소자(110)는, 제1 절연층(46), 금속층(47), 제2 절연층(48)을 포함하는 적층체를 구비한다.
반도체층에 있어서, 제2 도전형층(43)의 일부와, 활성층(42)과, 제1 도전형층(41)을 포함하는 부분이, 상하 반대의 메사부(40a)로 되어 있고, 즉 역사다리꼴형상으로 되어 있다. 반도체층 중 메사부(40a)의 기슭에는, 제2 도전형층(43)의 일부가 그 메사부(40a)로부터 비어져 나오도록 구성된 장출부(張出部)(43a)가 마련되어 있다. 제2 전극(45)은, 제2 도전형층(43)의 장출부(43a)의 하면에 접속되어 있다.
발광 소자(110)는, 메사부(40a)를 덮는 매입층(49)을 구비한다. 기판(200)에 마련된 배선(201)에는, 접합부(203)를 통하여 패드 전극(제1 접속도전부)(52)이 접속되어 있다. 기판(200)에 마련된 배선(202) 위의 접합부(204)에는, 매입층(49) 내에 마련된 주상(柱狀)의 범프(51)(제2 접속도전부)가 접속되어 있고, 이 범프(51)에 패드 전극(53)을 통하여 제2 전극(45)이 접속되어 있다. 주상의 범프(51)는, 제1 절연층(46) 및 제2 절연층(48) 내를 통과하도록 하여, 패드 전극(53)에 접속되어 있다.
적층체 중의 금속층(47)은, 패드 전극(52)에 접속됨에 의해, 제1 전극(44)에 도통된다. 금속층(47)은, 제2 전극(45)(패드 전극(53))과 절연되어 있다.
3. 2) 비교례와의 비교
3. 2. 1) 비교례 4
도 9A는, 비교례 4에 관한 발광 소자 및 기판(200)을 도시하는 단면도이다. 이 발광 소자에서는, 금속층(147)이, 제1 전극(44) 및 제2 전극(45)의 양방과 절연되어 있다. 이에 대해, 본 실시 형태에 관한 발광 소자(110)는, 금속층(47)과 제1 전극(44)이 도통하는 구성을 구비하기 때문에, 금속층(47) 및 제1 전극(44)의 형성 위치의 정밀도, 특히 그 겹침의 정밀도를 완화할 수 있다. 즉, 발광 소자(110)는, 비교례 4의 발광 소자에 비하여, 낮은 위치 정밀도로 금속층(47) 및 제1 전극(44)을 형성할 수 있다.
또한, 본 실시 형태에 관한 발광 소자(110)에서는, 제1 도전형층(41)이 p형 반도체층인 경우로서, 발광을 위해 제1 전극(44)에 플러스의 전압이 인가되는 경우, 기판(200)의 접합부(203) 또는 배선(201)으로부터 금속층(47)으로의 이온 마이그레이션은 일어나지 않는다.
또한, 발광을 위해, n형 반도체층인 제2 도전형층(43)에 접속된 제2 전극(45)에, 제1 전극(44)측보다 전위가 낮은 마이너스의 전압이 인가된다. 따라서 배선(202), 접합부(204), 또는 범프(51)로부터 금속층(47)으로의 이온 마이그레이션의 발생을 방지할 수 있다.
또한, 본 실시 형태에 관한 발광 소자(110)는, 금속층(47)과 패드 전극(52)이 접속되어 있기 때문에, 상기 제1의 실시 형태에서 설명한 바와 같이, 광누설의 발생을 방지할 수 있다.
3. 2. 2) 비교례 5
도 9B는, 비교례 5에 관한 발광 소자 및 기판(200)을 도시하는 단면도이다. 이 발광 소자에서는, 금속층(247)이, n형 반도체층인 제2 도전형층(43)에 접속된 제2 전극(45)에 도통하고, p형 반도체층인 제1 도전형층(41)에 접속된 제1 전극(44)과 절연되어 있다. 발광을 위해 제1 전극(44)에 플러스의 전압이 인가되는 경우, 기판(200)의 접합부(203)와 배선(201)으로부터, 마이너스측에 도통한 금속층(247)으로 이온 마이그레이션이 일어날 우려가 있다.
4. 제4의 실시 형태
도 10은, 본 기술의 제4의 실시 형태에 관한 발광 소자(160) 및 기판(200)을 도시하는 단면도이다. 이 발광 소자(160)의 외관의 구조는, 도 9B에 도시한 비교례 5에 관한 발광 소자의 구조와 마찬가지이다. 그러나, 발광 소자(160)에서는, 제2 전극(45), n형 반도체층인 제2 도전형층(43), 활성층(42), p형 반도체층인 제1 도전형층(41)이, 기판(200)측부터 차례로 적층되어 있고, 제1 도전형층(41)에 제1 전극(44)이 접속되어 있다. 주상의 범프(51)는, 제1 절연층(46) 및 제2 절연층(48) 내를 통과하도록 하여, 패드 전극(53)에 접속되어 있다.
발광을 위해, 제1 전극(44)에 플러스의 전압이 인가된 경우라도, 금속층(247)은 제1 전극(44)에 도통되어 있기 때문에, 기판(200)의 접합부(204)와 배선(202)으로부터, 전위가 높은 측인 플러스측에 도통한 금속층(247)으로의 이온 마이그레이션을 방지할 수 있다.
이에 대해, 비교례 6으로서 도시하지 않지만, 금속층이 제2 전극(예를 들면 도 10에 도시하는 제2 전극(45))에 도통하고, 제1 전극(도 10에 도시하는 제1 전극(44))과 절연되어 있는 경우로서, 제1 전극에 플러스의 전압이 인가된 경우는, 당해 제1의 전극측부터 금속층으로의 이온 마이그레이션이 일어날 우려가 있다.
그렇지만, 발광 소자(160) 및 상기 비교례 6의 발광 소자는, 금속층이 제1, 제2 전극의 양방과 절연되어 있는 경우에 비하여, 그들 금속층 및 전극의 형성 위치의 정밀도를 완화할 수 있다.
5. 제5의 실시 형태
5. 1) 발광 패널 장치의 구성
발광 소자가 n×m(n, m은 2 이상의 정수)개의 매트릭스형상으로 배치되도록 기판에 실장됨에 의해, 「발광 패널」이 실현된다. 발광 패널은, 예를 들면 조명 패널이나, 화상의 표시 패널이다. 특히, 도 1A, B에 도시한 발광 유닛(1)이, n×m(n, m은 2 이상의 정수)개의 매트릭스형상으로 배치되도록 기판에 실장됨에 의해, 풀 컬러의 화상의 표시 패널이 실현된다.
상기한 바와 같이 조명 패널이나 표시 패널을 갖는 「발광 패널 장치」는, 이들 발광 소자를 구동하는 구동 회로를 구비한다. 조명 패널을 갖는 발광 패널 장치는, 「조명 장치」이다. 표시 패널을 갖는 발광 패널 장치는, 「표시 장치」이다. 이하, 발광 패널 장치로서, 표시 패널을 구비한 표시 장치를 예로 들어 설명한다.
5. 1. 1) 표시 패널의 구성
도 11은, 그 표시 장치(3)의 개략적인 사시도이다. 표시 장치(3)는, 상기 실시 형태에 관한 발광 유닛(1) 등을 표시 화소로서 구비한다. 표시 장치(3)는, 예를 들면, 표시 패널(310)과, 표시 패널(310)을 구동하는 상술한 구동 회로(도시 생략)를 구비하고 있다.
표시 패널(310)은, 실장 기판(320)(상술한 기판(100, 200) 등)과, 투명 기판(330)을 서로 맞겹쳐서 구성된다. 투명 기판(330)의 표면이 영상 표시면으로 되어 있고, 중앙 부분에 표시 영역(3A)을 가지며, 그 주위에, 비표시 영역인 프레임 영역(3B)을 갖고 있다.
5. 1. 2) 실장 기판
도 12는, 실장 기판(320)의 투명 기판(330)측의 표면 중 표시 영역(3A)에 대응하는 영역의 레이아웃의 한 예를 도시한다. 실장 기판(320)의 표면 중 표시 영역(3A)에 대응하는 영역에는, 예를 들면, 복수의 데이터 배선(321)이 소정의 방향으로 연장(延在)되어 형성되어 있고, 또한 소정의 피치로 병렬 배치되어 있다. 실장 기판(320)의 표면 중 표시 영역(3A)에 대응하는 영역에는, 또한, 예를 들면, 복수의 스캔 배선(322)이 데이터 배선(321)과 교차(예를 들면 직교)하는 방향으로 연장되어 형성되어 있고, 또한 소정의 피치로 병렬 배치되어 있다.
스캔 배선(322)은, 예를 들면, 최표층(最表層)에 형성되어 있고, 예를 들면, 기재 표면에 형성된 절연층(도시 생략)상에 형성되어 있다. 또한, 실장 기판(320)의 기재(基材)는, 예를 들면, 유리 기판, 또는 수지 기판 등으로 이루어지고, 기재상의 절연층은, 예를 들면, SiN, SiO2, 또는 Al2O3로 이루어진다. 한편, 데이터 배선(321)은, 스캔 배선(322)을 포함하는 최표층과는 다른 층(예를 들면, 최표층보다도 아래의 층) 내에 형성되어 있고, 예를 들면, 기재상의 절연층 내에 형성되어 있다. 절연층의 표면상에는, 스캔 배선(322) 외에, 예를 들면, 필요에 응하여 블랙이 마련되어 있다.
데이터 배선(321)과 스캔 배선(322)과의 교차부분의 부근이 표시 화소(323)로 되어 있고, 복수의 표시 화소(323)가 표시 영역(3A) 내에서 매트릭스형상으로 배치되어 있다. 각 표시 화소(323)에는, 복수의 발광 소자(10)(발광 소자(60, 110, 160)라도 좋다)를 포함하는 발광 유닛(1)이 실장되어 있다.
발광 유닛(1)에는, 발광 소자(10R, 10G, 10B)의 각각에, 상술한 한 쌍의 단자 전극(31, 32)이 마련되어 있다. 그리고, 일방의 단자 전극(31)이 데이터 배선(321)에 전기적으로 접속되어 있고, 타방의 단자 전극(32)이 스캔 배선(322)에 전기적으로 접속되어 있다. 예를 들면, 단자 전극(31)은, 데이터 배선(321)에 마련된 분지(分枝)(321A)의 선단의 패드 전극(321B)에 전기적으로 접속되어 있다. 또한, 예를 들면, 단자 전극(32)은, 스캔 배선(322)에 마련된 분지(322A)의 선단의 패드 전극(322B)에 전기적으로 접속되어 있다.
각 패드 전극(321B, 322B)은, 예를 들면, 최표층에 형성되어 있고, 예를 들면, 도 12에 도시한 바와 같이, 각 발광 유닛(1) 등이 실장되는 부위에 마련되어 있다. 여기서 말하는 패드 전극(321B, 322B)은, 상기 각 실시 형태의 기판(실장 기판(100, 200))의 접합부(102, 203)와 배선(101, 201, 202)에 상당한다.
실장 기판(320)에는, 또한, 예를 들면, 실장 기판(320)과 투명 기판(330)과의 사이의 간격을 규제하는 복수의 지주(支柱)(도시 생략)가 마련되어 있다. 지주는, 표시 영역(3A)과의 대향 영역 내에 마련되어 있어도 좋고, 프레임 영역(3B)과의 대향 영역 내에 마련되어 있어도 좋다.
5. 2) 발광 패널 장치의 구동 회로에 의한 구동 방법
표시 장치의 구동 회로에 의한 구동 방식으로서, 일반적으로는, 패시브 매트릭스와, 액티브 매트릭스가 있다. 도 12에 도시한 배선 구조는, 패시브 매트릭스용의 배선 구조이다. 패시브 매트릭스 방식에서는, 비선택 라인의 발광(크로스토크)을 억제하기 위해, 당해 비선택 라인의 발광 소자에, 발광시와는 역바이어스의 전압을 부가하는 경우가 있다.
발광 소자의 수가 많은 경우, 즉 스캔선의 수가 많은 경우에는, 선택 라인보다도 비선택 라인이 많아지기 때문에, 어느 하나의 화소(또는 1라인)에 주목한 경우, 그 화소의 발광 소자에는, 도 13에 도시하는 바와 같은 인가 전압으로 구동된다. 그1개 화소의 발광 소자에서는, 비선택 시간(비발광 시간)의 편이, 선택 시간(발광 시간)보다 충분히 길어진다.
도 13은, 그 경우의 구동 전압을 도시한다. 도 13 위(上)는, p형 반도체층에 접속된 전극(이하, p형 전극이라고 한다.)과, n형 반도체층측에 접속된 전극(이하, n형 전극이라고 한다.)의 전위차를 도시한다. 도 13 아래는, 발광의 유무(발광인지 비발광인지)를 도시한다. 도 13 위에 관해서는, 종축이 p형 전극의 전위라고 보면 이해하기 쉽다.
도 13에 도시하는 바와 같이, 상술한 크로스토크를 억제하기 위해, 비선택 시간에서는 역바이어스의 전압이 인가된다. 즉, 비선택 시간인 비발광시에는, p형 전극에는 마이너스의 전압이 인가되고, 또한, n형 전극에는 플러스의 전압이 인가된다. 한편, 비선택 시간보다도 짧은 선택 시간인 발광시에는, p형 전극에 플러스의 전압이 인가되고, 또한, n형 전극에 마이너스의 전압이 인가된다. 이와 같이, 구동 회로는, 각 전극에의 플러스의 전압 인가를 교대로 실행하도록 구성된다.
예를 들면 10라인을 단순하게 패시브 매트릭스 구동하는 경우, 발광하는 순방향으로 전압을 부가한 시간의 10배, 역바이어스 상태가 계속되게 된다. 일반적으로는 디스플레이의 해상도는 640×480, …, 1920×1080, 또는 더욱 고해상도의 디스플레이도 있고, 이와 같은 형태에서는 역바이어스하(下)의 신뢰성을 확보하는 것이 중요해진다.
역바이어스시(時)에 있어서, 금속층으로의 이온 마이그레이션을 억제하기 위해서는, 금속층이, 플러스의 전압이 인가되는 n형 전극이과 도통하고 있는 것이 바람직하다. 그리고, 순(順)바이어스시 및 역바이어스시의 양방에서, 금속층으로의 이온 마이그레이션을 억제하기 위해서는, 구동 회로는 다음과 같이 구성되는 것이 바람직하다. 즉, 구동 회로는, n형 전극에의 플러스의 전압 인가의 시간이, p형 전극에의 플러스의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍을 제어하도록 구성되는 것이 바람직하다.
이상과 같이, 플러스의 전압 인가되는 쪽의 전극(n형 전극)에의 당해 전압 인가 시간이 길어짐에 의해, 그것이 짧은 경우에 비하여, 그 전극(n형 전극)에 도통하고 있는 금속층으로의 이온 마이그레이션의 발생시간이나 발생 빈도를 억제할 수 있다. 이에 의해, 제품의 신뢰성이 향상하고, 제품의 수명을 연장시킬 수 있다.
이상의 구동 방식은, 표시 장치에만 적용되는 것이 아니고, 조명 장치에도 적용 가능하다.
구동 방식이 패시브 매트릭스이고, 크로스토크 억제를 위해 비발광시에 역바이어스 전압을 발생하는 구동 회로에 의해 구동되는 발광 소자는, 다음과 같은 발광 소자이다. 즉, 그 발광 소자는, 도 2, 6, 8, 10에 도시한 각 발광 소자(10, 60, 110, 160)에서, 금속층에 도통하는 제1 전극에 접속된, n형의 제1 도전형층을 구비하는 발광 소자이다.
도 12에서는, 패시브 매트릭스 방식에 이용되는 배선이나 회로를 갖는 기판을 예로 들었지만, 액티브 매트릭스 방식에 이용되는 배선이나 회로를 갖는 기판도, 본 기술의 범위 내이다. 액티브 매트릭스 구동의 경우, 크로스토크의 문제는 없기 때문에, 역바이어스 구동은 이용되지 않는다. 그 경우, 금속층과 도통하는 제1 전극이 접속된 제1 도전형층이 p형이 되고, 발광시에는 그 제1 전극에 플러스의 전압이 인가된다.
6. 제6의 실시 형태
도 14A∼C는, 본 기술의 제6의 실시 형태에 관한 발광 소자를 각각 도시하는 단면도이다.
도 14A에 도시하는 발광 소자는, 제1 도전형층(11)에 접속된 제1 전극(24)을 구비하고 있다. 제1 전극(24)은, 다른 종류의 다층의 금속에 의해 구성되어 있어도 좋다. 제1 전극(24)이, 예를 들면 상기한 바와 같은 접합부(102)를 통하여 기판(100)에 접속된다.
제1 절연층(26), 금속층(27), 제2 절연층(28)으로 이루어지는 적층체는, 반도체층 측면(S1)의 실질적으로 전체를 덮고 있다. 제1 전극(24)의 연부(緣部)가, 금속층(27)의 하단부 부근까지 늘어남에 의해 금속층(27)과 접속되고, 제1 전극(24) 및 금속층(27)이 도통한다.
도 14B에 도시하는 발광 소자는, 도 14A에 도시한 발광 소자의 제2 절연층(28)을 갖지 않는 발광 소자이다.
도 14C에 도시하는 발광 소자는, 도전막(29)을 구비한다. 도전막(29)은, 금속층 및 제1 전극을 일체화한 막이고, 같은 성막 처리에 의해 형성되는 막이다. 성막 방법은, 예를 들면 증착이나 스퍼터링 등이다. 도전막(29)은, 제1 절연층(26)을 통하여 반도체층 측면(S1)을 덮고, 또한, 도전막(29)의 하부는, 반도체층의 하면에 접속되어 있다. 도전막(29)은, 다른 종류의 다층의 금속에 의해 구성되어 있어도 좋다.
이들 도 14A∼C에 도시한 각 발광 소자의 제1 도전형층(11)은, 전형적으로는 p형이고, 그 경우, 발광시에는, 제1 전극(24)과 도전막(29)에 플러스의 전압이 인가된다.
또는, 상술한 제5의 실시 형태와 같이 패시브 매트릭스 방식의 구동 방법이, 이들 도 14A∼C에 도시한 발광 소자에 적용되는 경우로서, 도 13에 도시한 역바이어스에 의한 구동 방법이 이용되는 경우는, 그들 발광 소자는 다음과 같은 구성을 갖는다. 즉, 제1 도전형층(11)은 n형, 제2 도전형층(13)은 p형이고, 제1 전극(24)과 도전막(29)에 플러스의 전압이 인가되는 시간이, 제2 전극(15)에 플러스의 전압이 인가되는 시간보다 길게 설정된다.
이상과 같은 도 14A∼C에 도시한 제1 전극부의 구조를, 예를 들면 도 8이나 10에 도시한 편측전극형의 발광 소자에도 적용하여도 좋다.
7. 제7의 실시 형태
7. 1) 높은 광취출 효율 및 작은 풋프린트의 트레이드 오프 관계
도 15A는, 비교례 6에 관한 발광 소자를 도시하는 평면도이다. 도 15B, C는, 그 비교례 6에 관한 발광 소자(70)를 각각 도시하는 단면도, 저면도이다. 이 비교례 6에 관한 발광 소자(70)는, 상기 특허 문헌 1의 도 2에 기재된 발광 소자에 상당하는 구조를 구비한다.
이 발광 소자(70)는, 발광 소자(70)의 하부(저부) 및 상부의 중앙 각각에 하부 전극(114)(또는 이것에 도통한 패드 전극(119)) 및 상부 전극(115)을 구비한다. 상부 전극(115)은 차광 기능을 갖기 때문에, 광취출면(S2)으로부터의 광취출 효율이 저하된다는 결점이 있다. 광취출 효율을 높이기 위해서는, 이 상부 전극(115)의 면적을 작게 하는 것이 생각되지만, 그것이 너무 작으면, 상부 전극(115)과, 도시하지 않는 외부 접속용의 단자가 접속되지 않는 오픈 상태가 될 우려가 있다. 따라서 광취출 효율을 높이기 위해서는, 새로운 대책을 취할 필요가 있다.
도 16A는, 비교례 7에 관한 발광 소자를 도시하는 평면도이다. 도 16B, C는, 그 비교례 7에 관한 발광 소자(80)를 각각 도시하는 단면도, 저면도이다. 이 비교례 7에 관한 발광 소자(80)는, 상기 특허 문헌 1의 도 7에 기재된 발광 소자에 상당하는 플립칩 타입의 구조를 구비한다.
이와 같은 플립칩 타입의 발광 소자(80)에서는, 전극이 광취출면측에 마련되지 않는다. 그러나, 활성층(12)을 포함하는 반도체층을 에칭할 필요가 있기 때문에, 활성층(12)의 면적(평면으로 본 면적)이 작아지고, 발광량은 적어진다. 역으로, 활성층(12)의 면적을 크게 하면, 발광 소자(80)의 풋프린트가 증가하여 버린다.
또한, 도 16B, C에 도시하는 바와 같이, 금속층(17)의 개구(17a)(17b)과, 패드 전극(152)(153)과의 겹침(오버랩)의 정밀도가 요구된다. 겹침의 정밀도는, 도 16C 중, 화살표(t)로 나타낼 수 있다. 이 화살표(t)의 폭이 너무 작으면, 저부로부터 활성층(12)의 광이 누설되는 양이 많아지고, 광취출 효율이 낮아진다. 역으로, 화살표의 폭이 너무 크면, 이와 같은 작은 칩의 편면(저면)에, 2개의 패드 전극(152, 153)이 충분한 간격(g)을 확보할 수가 없다. 환언하면, 전극의 레이아웃의 자유도가 낮다.
이상으로부터, 높은 광취출 효율 및 작은 풋프린트화의 양방을 실현하려면, 발광 소자의 설계의 브레이크 스루가 필요하다. 이하는, 이것을 실현하는 발광 소자의 실시 형태로서, 제7의 실시 형태에 관한 발광 소자의 몇가지의 형태를 설명한다.
7. 2) 실시 형태 7A에 관한 발광 소자
도 17A는, 본 기술의 실시 형태 7A에 관한 발광 소자를 도시하는 평면도이다. 도 17B, C는, 그 발광 소자(170)를 각각 도시하는 단면도, 저면도이다. 또한, 발광 소자(170)의 반도체층의 광취출면(S2)에, 랜덤 또는 규칙적인 요철이 마련되어 있다. 이에 의해, 광취출 효율의 향상이 도모되어 있다. 물론, 광취출면(S2)은, 상기 각 실시 형태와 같이 평면이라도 좋다. 이후에 도시하는 실시 형태에 관한 발광 소자의 광취출면도 마찬가지로, 평면이라도 좋다.
발광 소자(170)는, 광취출면(S2)측에 제1 도전형층(11)을 구비한다. 제1 도전형층(11)에는, 금속층(17)에 접하도록 제1 전극(14)이 접속되어 있다. 도 17A에 도시하는 바와 같이, 평면으로 보아 개략 사각형상의 발광 소자(170)의 4개의 모서리부 중, 예를 들면 대각선상의 2개의 모서리부에 제1 전극(14)이 마련되어 있다.
제1 전극(14)은 하나라도 좋고, 복수의 경우라도 도 17A에 도시한 형태로 한정되지 않는다. 또는, 소망하는 광취출량을 확보할 수 있다면, 제1 전극(14)은, 제1 도전형층(11)의 외주부의 실질적으로 전둘레에 걸쳐서 마련되어 있어도 좋다.
그리고, 제1 전극(14)은, 금속층(17)을 통하여, 발광 소자(170)의 저부에 마련된 제3 전극(제3 전극부)(55)에 접속되어 있다. 즉, 제3 전극(55)은 금속층(17)에 접속되어, 외부 접속용의 패드 전극으로서 기능한다.
도 17B에 도시하는 바와 같이, 제2 절연층(148)은, 금속층(17)의 개구(17a)에 대면하는 제1 개구(148a)와, 제2 개구(148b)를 갖는다. 제2 개구(148b)에는 제3 전극(55)이 마련되어 있다. 제2 전극부(의 일부인 패드 전극(53))은, 금속층(17)의 개구(17a) 및 제1 개구(148a)를 통하여, 제2 도전형층(13)에 접하도록, 제2 절연층(148)상에 마련되고, 또한, 금속층(17)으로부터 절연되어 있다. 제2 전극부는, 예를 들면 제2 전극(45) 및 패드 전극(53)에 의해 구성된다. 패드 전극(53) 및 제3 전극(55)은, 이들 패드 전극(53) 및 제3 전극(55)의 각각의 일부가, 제2 절연층(148)의 공통의 면, 여기서는 저면(148c)에 위치하도록 구성되어 있다.
이와 같이, 발광 소자(170)는, 제1 도전형층(11) 및 금속층(17)에 접속된 제1 전극(14)과, 금속층(17)에 접속되도록 저부에 마련된 제3 전극(55)을 구비한다. 이와 같은 구성에 의하면, 발광 소자(170)를 플립칩 방식으로 기판에 실장 가능하다. 따라서 제1 전극(14)의 면적을, 오픈 상태를 발생시키지 않을 정도로 필요 최저한도까지 작게 할 수 있고, 광취출면(S2)으로부터의 광취출 효율을 높일 수 있다.
또한, 발광 소자(170)에서는, 도 16B에 도시한 비교례 7에 관한 발광 소자(80)와 같이, 활성층(12)의 면적을 작게 할 필요가 없다. 즉, 본 실시 형태에서는, 작은 풋프린트라도, 소망하는 활성층(14)의 면적 및 그것에 응한 광취출량을 확보할 수 있다.
비교례 7로서 도 16C에 도시한 바와 같이, 패드 전극(152)(153)과, 금속층(17)의 개구(17a)(17b)와의 겹침의 정밀도가 요구되었다. 이에 대해, 본 실시 형태에서는, 제2 전극부의 패드 전극(53)과 개구(17a)의 겹침의 정밀도만 충족시키면 좋고, 타방의 제3 전극(55)은 금속층(17)에 도통하면 좋다. 따라서 제3 전극(55)의 면적을 필요 최저한도까지 작게 설계할 수 있고, 그 만큼, 패드 전극(53)의 면적을 크게 설계할 수 있다. 이에 의해, 도 17C에 도시하는 바와 같이, 패드 전극(53) 및 제3 전극(55)의 간격을 충분히 확보하면서, 패드 전극(53)과 개구(17a)와의 겹침의 정밀도도 완화된다. 대체로, 발광 소자(170)의 저부의 2개의 전극(53, 55)의 레이아웃의 자유도가 높아진다.
제1 도전형층(11)의 상부에는 투명한 보호층(35)이 마련되어 있다. 제1 전극(14)은, 이 보호층(35)에 덮여 있고, 노출하는 측면(14s)을 갖는다. 이 제1 전극(14)이 노출하는 측면(14s)의 윤곽은, 제2 절연층(148)의 외주측면(148s)(발광 소자(170)의 측면을 구성)의 일부(모서리부)의 윤곽에 일치한다. 이에 의해, 발광 소자(170)의 제조시에 있어서, 발광 소자를 개별적으로 분리하기 위한 마스크와 같은 마스크를 이용하여, 1회의 에칭으로 발광 소자를 개별적으로 분리할 수 있다. 이에 의해, 제조 공정이 간략화된다.
또한, 상기한 각 실시 형태와 마찬가지로, 이온 마이그레이션의 문제도 해결할 수 있다.
7. 3) 실시 형태 7B에 관한 발광 소자
도 18A는, 본 기술의 실시 형태 7B에 관한 발광 소자를 도시하는 평면도이다. 도 18B는, 그 발광 소자(180)를 도시하는 저면도이다. 이 이후의 설명에서는, 상기 실시 형태 7A에 관한 발광 소자(170)가 포함하는 구성이나 기능 등에 관해 실질적으로 같은 요소에 관해서는 동일한 부호를 붙이고, 그 설명을 간략화 또는 생략하고, 다른 점을 중심으로 설명한다.
발광 소자(180)는, 제1 전극으로서, 광취출면(S2)에 마련된 투명 전극(164)을 구비한다. 투명 전극(164)은, 금속층(17)을 통하여, 저부의 제3 전극(55)에 접속되어 있다. 투명 전극(164)은, 노출하는 측면(164a)을 갖도록, 보호층(35)에 의해 덮여 있다. 노출하는 측면(164a)은, 제2 절연층(148)의 외주측면(148s)의 일부의 윤곽에 일치한다. 이에 의해, 상기 실시 형태 7A와 마찬가지로, 발광 소자의 제조 공정이 간략화된다.
이와 같이 구성된 본 실시 형태 7B에 관한 발광 소자(180)에 의해서도, 높은 광취출 효율 및 작은 풋프린트화를 실현할 수 있다.
7. 4) 실시 형태 7C에 관한 발광 소자
도 19A는, 본 기술의 실시 형태 7C에 관한 발광 소자를 도시하는 단면도이다. 이 발광 소자(190)의 제1 전극(14)의 외주부(14p)는, 제2 절연층(148)의 외주측면(148s)보다 내측에 배치되고, 보호층(35)에 의해 덮여 있고, 외부에 노출하지 않다.
이와 같은 구성에 의하면, 제1 전극(14)이 부식되지기 쉬운 재료로 되어 있어도, 그 부식을 억제할 수 있다. 또한, 패드 전극(53) 및 제3 전극(55)의, 기판에의 접속 방법으로서, 도금 성장(도금 접합)에 의한 방법을 이용하는 경우, 제1 전극(14)과 금속층(17)으로부터 쓸데없는 도금이 발광 소자(190)의 상면이나 측면에 성장하는 것을 방지할 수 있다.
7. 5) 실시 형태 7D에 관한 발광 소자
도 19B는, 본 기술의 실시 형태 7D에 관한 발광 소자를 도시하는 단면도이다. 이 발광 소자(260)의 제1 전극으로서는, 실시 형태 7B(도 18A, B 참조)와 마찬가지로, 투명 전극(164)이 마련된다. 투명 전극(164)의 외주부(164p)는, 상기 실시 형태 7C와 마찬가지로, 제2 절연층(148)의 외주측면(148s)보다 내측에 배치되고, 보호층(35)에 의해 덮여 있다.
7. 6) 실시 형태 7E, 7E'에 관한 발광 소자
도 20A는, 본 기술의 실시 형태 7E에 관한 발광 소자를 도시하는 단면도이다. 이 발광 소자(270)에서는, 보호층(35)은, 금속층(17) 및 제1 도전형층(11)의 각각의 일부를 연속적으로 덮지 않는 비피복 영역(R)을 형성하도록, 제1 도전형층(11)상에 마련되어 있다. 이 보호층(35)의 비피복 영역(R)에 제1 전극부(214)가 마련되어 있다.
예를 들면, 제2 전극부(패드 전극(53)), 제3 전극(55)이, 도금 성장에 의해 기판의 단자 전극에 접합되는 경우, 그들 도금 접합과 함께, 제1 전극(214)을 금속층(17)으로부터의 도금 성장에 의해 형성할 수 있다. 이에 의해, 발광 소자의 제조 공정을 간단하게 하여, 제조 비용을 내릴 수 있다. 또한, 본 실시 형태에서는, 예를 들면, 비피복 영역(R)을 갖는 보호층(35)이 포토 리소그래피 및 에칭에 의해 형성된 후, 도금 접합이 행하여지면 좋다.
또는, 도 20B에 도시하는 실시 형태 7E'에 관한 발광 소자(280)와 같이, 먼저 도금 접합이 행하여지는 것에 의해, 제1 전극(214)이 형성되고, 그 후, 보호층(35)이 형성되어도 좋다. 이 경우, 제1 전극(214)은, 제1 도전형층(11)의 외주부의 실질적으로 전둘레에 걸쳐서 형성될 가능성이 있는데, 물론 전둘레에 형성될 필요도 없다.
본 실시 형태 7E, 7E'에 관한 발광 소자의 제1 전극(214)은, 상기 실시 형태 7A에서 설명한 바와 같이, 노출하는 측면(214s)을 가지며, 당해 측면(214s)의 윤곽은, 제2 절연층(148)의 외주측면(148s)의 일부의 윤곽에 일치하는 형태도 포함하는 경우도 있다.
또한, 이상 설명한 실시 형태 7A∼7E'의 광취출면(S2)과 마찬가지로, 그 이전의 실시 형태 1∼6의 광취출면(S2)도, 랜덤 또는 규칙적인 요철을 갖고 있어도 좋다.
8. 기타의 실시 형태
본 기술은, 이상 설명한 실시 형태로 한정되지 않고, 다른 여러가지의 실시 형태를 실현할 수 있다.
예를 들면, 상기 발광 유닛은, 서로 다른 발광 파장역을 갖는 3개의 발광 소자를 갖고 있지만, 발광 소자는 1개 이상이면 좋다.
이상 설명한 각 형태의 특징 부분 중, 적어도 2개의 특징 부분을 조합시키는 것도 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
상기 제1 도전형층에 접속된 제1 전극부와,
상기 제2 도전형층에 접속된 제2 전극부와,
상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
상기 제1 절연층의, 적어도 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 구비하는 발광 소자.
(2)
상기 (1)에 기재된 발광 소자로서,
상기 제1 절연층 및 상기 금속층은, 적층 구조를 가지며, 상기 반도체층 측면의 전체를 덮고 있는 발광 소자.
(3)
상기 (1) 또는 (2)에 기재된 발광 소자로서,
상기 제2 도전형층은,
상기 활성층에 접하는 제1 표면과,
상기 제1 표면의 반대측으로서, 상기 제2 전극부가 접속된, 광취출면인 제2 표면을 갖는 발광 소자.
(4)
상기 (3)에 기재된 발광 소자로서,
상기 제1 전극부는, 상기 발광 소자가 실장되는 기판에 접속될 수 있는 제1 접속도전부를 가지며,
상기 금속층은, 상기 제1 접속도전부에 접속되어 있는 발광 소자.
(5)
상기 (4)에 기재된 발광 소자로서,
상기 제2 전극부는, 상기 제1 절연층 내를 통과하도록 구성된 제2 접속도전부를 가지며,
상기 금속층은, 상기 제2 접속도전부에 접속되어 있는 발광 소자.
(6)
상기 (1) 또는 (2)에 기재된 발광 소자로서,
상기 제1 도전형층은,
상기 활성층에 접하는 제1 표면과,
상기 제1 표면의 반대측으로서 상기 제1 전극부가 접속된, 광취출면인 제2 표면을 갖는 발광 소자.
(7)
상기 (6)에 기재된 발광 소자로서,
상기 제1 전극부는, 상기 광취출면측에 마련된, 상기 제1 절연층의 단면을 걸쳐서 상기 금속층에 접속되어 있는 발광 소자.
(8)
상기 (6)에 기재된 발광 소자로서,
상기 제1 전극부는, 상기 제1 절연층 내를 통과하도록 구성된 접속도전부를 가지며,
상기 금속층은, 상기 접속도전부에 접속되어 있는 발광 소자.
(9)
상기 (1)부터 (8) 중 어느 하나에 기재된 발광 소자로서,
제2 절연층으로서, 상기 제1 절연층과 상기 제2 절연층의 사이에 상기 금속층이 배치되도록 마련된 제2 절연층을 또한 구비하는 발광 소자.
(10)
상기 (1)에 기재된 발광 소자로서,
상기 제1 도전형층이 p형 반도체층이고,
상기 제2 도전형층이 n형 반도체층인 발광 소자.
(11)
상기 (1)에 기재된 발광 소자로서,
상기 제1 도전형층이 n형 반도체층이고,
상기 제2 도전형층이 p형 반도체층인 발광 소자.
(12)
상기 (6)에 기재된 발광 소자로서,
상기 금속층에 접속된, 외부 접속용의 제3 전극부를 또한 구비하는 발광 소자.
(13)
상기 (12)에 기재된 발광 소자로서,
제2 절연층으로서, 상기 제1 절연층과 상기 제2 절연층의 사이에 상기 금속층이 배치되도록 마련된 제2 절연층을 또한 구비하고,
상기 금속층은, 개구를 가지며,
상기 제2 절연층은, 상기 금속층의 개구에 대면하는 제1 개구와, 제2 개구를 가지며,
상기 제2 전극부는, 상기 금속층의 개구 및 상기 제1 개구를 통하여 상기 제2 도전형층에 접하도록, 상기 제2 절연층상에 마련되고,
상기 제3 전극부는, 상기 제2 개구를 통하여 상기 금속층에 접하도록, 상기 제2 절연층상에 마련되는 발광 소자.
(14)
상기 (13)에 기재된 발광 소자로서,
상기 제2 전극부 및 상기 제3 전극부는, 그들의 각각의 일부가 상기 제2 절연층의 공통의 면에 위치하도록 구성되는 발광 소자.
(15)
상기 (12)부터 (14) 중 어느 한 항에 기재된 발광 소자로서,
상기 제1 전극부는, 투명 전극을 포함하는 발광 소자.
(16)
상기 (12)부터 (15) 중 어느 한 항에 기재된 발광 소자로서,
상기 제2 절연층은, 상기 발광 소자의 측면을 구성하는 외주측면을 가지며,
상기 제1 전극부는, 노출하는 측면을 가지며, 그 노출하는 측면의 윤곽은, 상기 제2 절연층의 외주측면의 일부의 윤곽에 일치하는 발광 소자.
(17)
상기 (12)부터 (15) 중 어느 한 항에 기재된 발광 소자로서,
상기 제1 도전형층을 덮는 보호층을 또한 구비하고,
상기 제2 절연층은, 상기 발광 소자의 측면을 구성하는 외주측면을 가지며,
상기 제1 전극부의 외주부는, 상기 제2 절연층의 외주측면보다 내측에 배치되고, 상기 보호층에 의해 덮여 있는 발광 소자.
(18)
상기 (12)에 기재된 발광 소자로서,
상기 금속층 및 상기 제1 도전형층의 각각의 일부를 연속적으로 덮지 않는 비피복 영역을 가지며, 상기 제1 도전형층상에 마련된 보호층을 또한 구비하고,
상기 제1 전극부는, 상기 보호층의 비피복 영역에 마련되어 있는 발광 소자.
(19)
배선을 갖는 기판과, 발광 소자와, 상기 발광 소자를 상기 기판의 배선에 접합하는 접합부를 구비하고,
상기 발광 소자는,
활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
상기 제1 도전형층에 접속된 제1 전극부와,
상기 제2 도전형층에 접속된 제2 전극부와,
상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
상기 제1 절연층의, 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 갖는 발광 유닛.
(20)
상기 (19)에 기재된 발광 유닛으로서,
상기 접합부 또는 상기 배선은, 은, 구리, 납, 주석, 금, 니켈, 팔라듐, 또는, 이 중 적어도 2개의 합금인 발광 유닛.
(21)
복수의 발광 소자를 갖는 발광 패널과,
상기 복수의 발광 소자를 구동하는 구동 회로를 구비하고,
상기 복수의 발광 소자 중 적어도 하나는,
활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
상기 제1 도전형층에 접속된 제1 전극부와,
상기 제2 도전형층에 접속된 제2 전극부와,
상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
상기 제1 절연층의, 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 갖는 발광 패널 장치.
(22)
상기 (21)에 기재된 발광 패널 장치로서,
상기 복수의 발광 소자를 매트릭스형상으로 배치시키는 기판을 또한 구비하는 발광 패널 장치.
(23)
상기 (21) 또는 (22)에 기재된 발광 패널 장치로서,
상기 제1 도전형층이 p형 반도체층이고,
상기 구동 회로는, 상기 제1 전극부에 플러스의 전압을 인가함으로써 상기 발광 소자를 발광시키도록 구성되는 발광 패널 장치.
(24)
상기 (21)에 기재된 발광 패널 장치로서,
상기 구동 회로는, 상기 제1 전극부 및 상기 제2 전극부에의 플러스의 전압 인가를 교대로 실행하도록, 또한, 상기 제1 전극부에의 플러스의 전압 인가의 시간이, 제2 전극부에의 플러스의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍을 제어하도록 구성되는 발광 패널 장치.
(25)
상기 (24)에 기재된 발광 패널 장치로서,
상기 제1 도전형층이 n형 반도체층이고,
상기 제2 도전형층이 p형 반도체층이고,
상기 구동 회로는, 비발광시에 제1 전극이 플러스의 전압을 인가하고, 발광시에 제2 전극이 플러스의 전압을 인가하도록 구성되는 발광 패널 장치.
(26)
복수의 발광 소자를 갖는 발광 패널과,
상기 복수의 발광 소자를 구동하는 구동 회로를 구비하는 발광 패널 장치의 구동 방법으로서,
상기 복수의 발광 소자 중 적어도 하나는,
활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
상기 제1 도전형층에 접속된 제1 전극부와,
상기 제2 도전형층에 접속된 제2 전극부와,
상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
상기 제1 절연층의, 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 가지며,
상기 구동 회로에 의해,
상기 제1 전극부에 플러스의 전압을 인가하고,
상기 제2 전극부에 플러스의 전압을 인가하고,
상기 제1 전극부 및 상기 제2 전극에의 전압 인가를 교대로 실행하도록, 또한, 상기 제1 전극부에의 전압 인가의 시간이, 제2 전극부에의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍을 제어하는 발광 패널 장치의 구동 방법.
(27)
상기 (26)에 기재된 발광 패널 장치의 구동 방법으로서,
상기 발광 패널은, 상기 복수의 발광 소자를 매트릭스형상으로 배치시키는 기판을 가지며,
상기 제1 도전형층은, n형 반도체층이고,
상기 제2 도전형층은, p형 반도체층이고,
상기 구동 회로에 의해
비발광시에 제1 전극부가 플러스의 전압을 인가하고,
발광시에 제2 전극부가 플러스의 전압을 인가하는 발광 패널 장치의 구동 방법.
1 : 발광 유닛
3 : 표시 장치(발광 패널 장치)
10(10R, 10G, 10B), 60, 110, 160, 170, 180, 190, 260, 270, 280 : 발광 소자
11, 41 : 제1 도전형층
12, 42 : 활성층
13, 43 : 제2 도전형층
14, 24, 44, 164, 214 : 제1 전극
15, 45 : 제2 전극
16, 26, 46 : 제1 절연층
17, 27, 47, 117, 247 : 금속층
18, 28, 48 : 제2 절연층
19, 52, 53 : 패드 전극
29 : 도전막
34 : 접속부
35 : 보호층
51 : 범프
55 : 제3 전극
100, 200, 320 : 기판
101, 201, 202 : 배선
102, 203, 204 : 접합부
310 : 표시 패널(발광 패널)
S1 : 반도체층 측면
S2 : 광취출면

Claims (27)

  1. 활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
    상기 제1 도전형층에 접속된 제1 전극부와,
    상기 제2 도전형층에 접속된 제2 전극부와,
    상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
    상기 제1 절연층의, 적어도 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 구비하는 것을 특징으로 하는 발광 소자.
  2. 제1항에 있어서,
    상기 제1 절연층 및 상기 금속층은, 적층 구조를 가지며, 상기 반도체층 측면의 전체를 덮고 있는 것을 특징으로 하는 발광 소자.
  3. 제1항에 있어서,
    상기 제2 도전형층은,
    상기 활성층에 접하는 제1 표면과,
    상기 제1 표면의 반대측으로서, 상기 제2 전극부가 접속된, 광취출면인 제2 표면을 갖는 것을 특징으로 하는 발광 소자.
  4. 제3항에 있어서,
    상기 제1 전극부는, 상기 발광 소자가 실장되는 기판에 접속될 수 있는 제1 접속도전부를 가지며,
    상기 금속층은, 상기 제1 접속도전부에 접속되어 있는 것을 특징으로 하는 발광 소자.
  5. 제4항에 있어서,
    상기 제2 전극부는, 상기 제1 절연층 내를 통과하도록 구성된 제2 접속도전부를 가지며,
    상기 금속층은, 상기 제2 접속도전부에 접속되어 있는 것을 특징으로 하는 발광 소자.
  6. 제1항에 있어서,
    상기 제1 도전형층은,
    상기 활성층에 접하는 제1 표면과,
    상기 제1 표면의 반대측으로서 상기 제1 전극부가 접속된, 광취출면인 제2 표면을 갖는 것을 특징으로 하는 발광 소자.
  7. 제6항에 있어서,
    상기 제1 전극부는, 상기 제2 표면측에 마련된, 상기 제1 절연층의 단면을 걸쳐서 상기 금속층에 접속되어 있는 것을 특징으로 하는 발광 소자.
  8. 제6항에 있어서,
    상기 제1 전극부는, 상기 제1 절연층 내를 통과하도록 구성된 접속도전부를 가지며,
    상기 금속층은, 상기 접속도전부에 접속되어 있는 것을 특징으로 하는 발광 소자.
  9. 제1항에 있어서,
    제2 절연층으로서, 상기 제1 절연층과 상기 제2 절연층의 사이에 상기 금속층이 배치되도록 마련된 제2 절연층을 또한 구비하는 것을 특징으로 하는 발광 소자.
  10. 제1항에 있어서,
    상기 제1 도전형층이 p형 반도체층이고,
    상기 제2 도전형층이 n형 반도체층인 것을 특징으로 하는 발광 소자.
  11. 제1항에 있어서,
    상기 제1 도전형층이 n형 반도체층이고,
    상기 제2 도전형층이 p형 반도체층인 것을 특징으로 하는 발광 소자.
  12. 제6항에 있어서,
    상기 금속층에 접속된, 외부 접속용의 제3 전극부를 또한 구비하는 것을 특징으로 하는 발광 소자.
  13. 제12항에 있어서,
    제2 절연층으로서, 상기 제1 절연층과 상기 제2 절연층의 사이에 상기 금속층이 배치되도록 마련된 제2 절연층을 또한 구비하고,
    상기 금속층은, 개구를 가지며,
    상기 제2 절연층은, 상기 금속층의 개구에 대면하는 제1 개구와, 제2 개구를 가지며,
    상기 제2 전극부는, 상기 금속층의 개구 및 상기 제1 개구를 통하여 상기 제2 도전형층에 접하도록, 상기 제2 절연층상에 마련되고,
    상기 제3 전극부는, 상기 제2 개구를 통하여 상기 금속층에 접하도록, 상기 제2 절연층상에 마련되는 것을 특징으로 하는 발광 소자.
  14. 제13항에 있어서,
    상기 제2 전극부 및 상기 제3 전극부는, 그들의 각각의 일부가 상기 제2 절연층의 공통의 면에 위치하도록 구성되는 것을 특징으로 하는 발광 소자.
  15. 제12항에 있어서,
    상기 제1 전극부는, 투명 전극을 포함하는 것을 특징으로 하는 발광 소자.
  16. 제12항에 있어서,
    상기 제2 절연층은, 상기 발광 소자의 측면을 구성하는 외주측면을 가지며,
    상기 제1 전극부는, 노출하는 측면을 가지며, 그 노출하는 측면의 윤곽은, 상기 제2 절연층의 외주측면의 일부의 윤곽에 일치하는 것을 특징으로 하는 발광 소자.
  17. 제12항에 있어서,
    상기 제1 도전형층을 덮는 보호층을 또한 구비하고,
    상기 제2 절연층은, 상기 발광 소자의 측면을 구성하는 외주측면을 가지며,
    상기 제1 전극부의 외주부는, 상기 제2 절연층의 외주측면보다 내측에 배치되고, 상기 보호층에 의해 덮여 있는 것을 특징으로 하는 발광 소자.
  18. 제12항에 있어서,
    상기 금속층 및 상기 제1 도전형층의 각각의 일부를 연속적으로 덮지 않는 비피복 영역을 가지며, 상기 제1 도전형층상에 마련된 보호층을 또한 구비하고,
    상기 제1 전극부는, 상기 보호층의 비피복 영역에 마련되어 있는 것을 특징으로 하는 발광 소자.
  19. 배선을 갖는 기판과, 발광 소자와, 상기 발광 소자를 상기 기판의 배선에 접합하는 접합부를 구비하고,
    상기 발광 소자는,
    활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
    상기 제1 도전형층에 접속된 제1 전극부와,
    상기 제2 도전형층에 접속된 제2 전극부와,
    상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
    상기 제1 절연층의, 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 갖는 것을 특징으로 하는 발광 유닛.
  20. 제19항에 있어서,
    상기 접합부 또는 상기 배선은, 은, 구리, 납, 주석, 금, 니켈, 팔라듐, 또는, 이 중 적어도 2개의 합금인 것을 특징으로 하는 발광 유닛.
  21. 복수의 발광 소자를 갖는 발광 패널과,
    상기 복수의 발광 소자를 구동하는 구동 회로를 구비하고,
    상기 복수의 발광 소자 중 적어도 하나는,
    활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
    상기 제1 도전형층에 접속된 제1 전극부와,
    상기 제2 도전형층에 접속된 제2 전극부와,
    상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
    상기 제1 절연층의, 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 갖는 것을 특징으로 하는 발광 패널 장치.
  22. 제21항에 있어서,
    상기 복수의 발광 소자를 매트릭스형상으로 배치시키는 기판을 또한 구비하는 것을 특징으로 하는 발광 패널 장치.
  23. 제21항에 있어서,
    상기 제1 도전형층이 p형 반도체층이고,
    상기 구동 회로는, 상기 제1 전극부에 플러스의 전압을 인가함으로써 상기 발광 소자를 발광시키도록 구성되는 것을 특징으로 하는 발광 패널 장치.
  24. 제22항에 있어서,
    상기 구동 회로는, 상기 제1 전극부 및 상기 제2 전극부에의 플러스의 전압 인가를 교대로 실행하도록, 또한, 상기 제1 전극부에의 플러스의 전압 인가의 시간이, 제2 전극부에의 플러스의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍을 제어하도록 구성되는 것을 특징으로 하는 발광 패널 장치.
  25. 제24항에 있어서,
    상기 제1 도전형층이 n형 반도체층이고,
    상기 제2 도전형층이 p형 반도체층이고,
    상기 구동 회로는, 비발광시에 제1 전극이 플러스의 전압을 인가하고, 발광시에 제2 전극이 플러스의 전압을 인가하도록 구성되는 것을 특징으로 하는 발광 패널 장치.
  26. 복수의 발광 소자를 갖는 발광 패널과,
    상기 복수의 발광 소자를 구동하는 구동 회로를 구비하는 발광 패널 장치의 구동 방법으로서,
    상기 복수의 발광 소자 중 적어도 하나는,
    활성층, 제1 도전형층 및 제2 도전형층을 가지며, 이들 활성층, 제1 도전형층 및 제2 도전형층의 각 측면을, 반도체층 측면으로서 갖는 반도체층과,
    상기 제1 도전형층에 접속된 제1 전극부와,
    상기 제2 도전형층에 접속된 제2 전극부와,
    상기 반도체층 측면 중 적어도 상기 활성층의 측면의 일부에 접하는 제1 절연층과,
    상기 제1 절연층의, 상기 활성층의 측면과의 대향면에 접하고, 상기 제1 전극부에 도통하고, 상기 제2 전극부와 절연된 금속층을 가지며,
    상기 구동 회로에 의해,
    상기 제1 전극부에 플러스의 전압을 인가하고,
    상기 제2 전극부에 플러스의 전압을 인가하고,
    상기 제1 전극부 및 상기 제2 전극부에의 전압 인가를 교대로 실행하도록, 또한, 상기 제1 전극부에의 전압 인가의 시간이, 제2 전극부에의 전압 인가의 시간보다 길어지도록, 그들의 전압 인가의 타이밍을 제어하는 것을 특징으로 하는 발광 패널 장치의 구동 방법.
  27. 제26항에 있어서,
    상기 발광 패널은, 상기 복수의 발광 소자를 매트릭스형상으로 배치시키는 기판을 가지며,
    상기 제1 도전형층은, n형 반도체층이고,
    상기 제2 도전형층은, p형 반도체층이고,
    상기 구동 회로에 의해
    비발광시에 상기 제1 전극부가 플러스의 전압을 인가하고,
    발광시에 상기 제2 전극부가 플러스의 전압을 인가하는 것을 특징으로 하는 발광 패널 장치의 구동 방법.
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