KR20180028005A - 레벨 시프트 회로 및 반도체 장치 - Google Patents

레벨 시프트 회로 및 반도체 장치 Download PDF

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다이 카미마루
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 레벨 시프트 동작을 실시할 수 있는 전원 전위 범위를 확대하는 것이 가능한 레벨 시프트 회로 및 반도체 장치를 제공한다.
[해결 수단] 레벨 시프트 회로는, 진폭 증폭 회로(AMPt1, AMPb1)와 서브 레벨 시프트 회로(SLSC1)를 가진다. 진폭 증폭 회로(AMPt1, AMPb1)는, 기준 전원전위(GND) 및 외부 전원 전위(VDD2)가 공급되며, 내부 전원 전압 진폭(VDD1(＜VDD2) 진폭)의 입력 신호(INT, INB)를 받아서, VDD1 진폭보다도 크고 외부 전원 전압 진폭(VDD2 진폭)보다도 작은 진폭의 신호(SND1, SND2)를 출력한다. 서브 레벨 시프트 회로(SLSC1)는, 기준 전원 전위(GND) 및 외부 전원 전위(VDD2)가 공급되고 신호(SND1, SND2)를 받아서, VDD2 진폭의 출력 신호(OUT, OUTB)를 출력한다.

Description

레벨 시프트 회로 및 반도체 장치{LEVEL SHIFT CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 레벨 시프트 회로 및 반도체 장치에 관한 것으로, 예를 들면, 신호의 전압 진폭을 작은 진폭으로부터 큰 진폭으로 변환하는 레벨 시프트 회로 및 그것을 구비한 반도체 장치에 관한 것이다.
예를 들면, 특허 문헌 1에는, 신호의 하강(falling) 시간과 상승(rising) 시간을 서로 같게 하기 위한 레벨 컨버터가 개시되어 있다. 해당 레벨 컨버터는, 한 쌍의 pMOS 트랜지스터와 한 쌍의 nMOS 트랜지스터로 되는 기본 회로부와 해당 nMOS 트랜지스터와 병렬로 접속되는 부가 회로부를 구비한다. 부가 회로부는, nMOS 트랜지스터와 해당 nMOS 트랜지스터의 병렬 접속 상태/병렬 접속 해제 상태를 선택하는 스위치 소자를 구비한다.
[특허 문헌 1] 일본 공개특허 공보 특개평 07－154217호 공보
반도체 장치에 사용되는 트랜지스터는, 해마다 미세화가 진행되고 있으며, 주로 장치 내부에서 사용되는 박막 트랜지스터는, 성능이나 전력 밀도를 고려하면서 스켈링되고 있다(scaled). 이러한 프로세스의 미세화·저소비 전력화에 수반하여, 박막 트랜지스터(바꾸어 말하면, 내부 트랜지스터)의 전원 전위(명세서에서는, 내부 전원 전위라 칭함)는 저하하고 있다. 한편, 예를 들면, 외부와의 인터페이스 용도가 되는 후막 트랜지스터(바꾸어 말하면, 외부 트랜지스터)의 전원 전위(명세서에서는, 외부 전원 전위라 칭함)는, 주로 장치 간의 인터페이스 규격에 의해 제약되며, 미세화와 관련되지 않고 불변이 된다. 그 결과, 내부 전원 전위와 외부 전원 전위와의 전위차는, 해마다 확대하는 경향에 있다.
　반도체 장치에는, 이러한 내부 전원 전위의 진폭 레벨을 가지는 신호를 외부 전원 전위의 진폭레벨을 가지는 신호로 변환하기 위해, 예를 들면, 특허 문헌 1에 나타낸 것과 같은 레벨 시프트 회로가 설치된다. 그러나, 이러한 레벨 시프트 회로에서는, 내부 전원 전위와 외부 전원전위와의 전위차가 확대하는 것에 따라, 소정의 성능을 만족하면서 레벨 시프트 동작을 실시하는 것이 곤란해지는 경우가 있다. 그 결과, 레벨 시프트 동작을 실시할 수 있는 전원 전위 범위가 작게 될 우려가 있다.
　후술하는 실시 형태는, 이러한 것을 감안하여 된 것으로, 그 외의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
일 실시 형태에 의한 레벨 시프트 회로는, 기준 전원 전위와, 기준 전원 전위보다 고전위인 제1 전원 전위와의 사이에서 천이하는 제1 전원 전압 진폭의 입력 신호가 입력되며, 기준 전원 전위와 제1 전원 전위보다도 고전위인 제2 전원 전위와의 사이에 천이하는 제2 전원 전압진폭의 출력 신호를 출력 노드로 출력한다. 해당 레벨 시프트 회로는, 진폭 증폭 회로와 서브 레벨 시프트 회로를 가진다. 진폭 증폭 회로는, 기준 전원 전위 및 제2 전원 전위가 공급되며, 제1 전원 전압 진폭의 입력 신호를 받아서, 제1 전원 전압 진폭보다도 크고 제2 전원전압진폭보다도 작은 제1 진폭의 제1 신호를 출력한다. 서브 레벨 시프트 회로는, 기준 전원 전위 및 제2 전원 전위가 공급되며, 제1 진폭의 제1 신호를 받아서, 제2 전원 전압 진폭의 출력 신호를 출력한다.
상기 일 실시 형태에 의하면, 레벨 시프트 동작을 실시할 수 있는 전원 전위 범위를 확대하는 것이 가능하게 된다.
[도 1] 본 발명의 실시 형태 1에 의한 반도체 장치의 구성예를 나타내는 개략도이다.
[도 2a] 본 발명의 실시 형태 1에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 2b] 도 2a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태 예를 나타내는 회로도이다.
[도 2c] 도 2a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터 상태 천이의 일례를 나타내는 회로도이다.
[도 2d] 도 2a에 대해, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 2e] 도 2d와는 역방향의 입력 신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 3a] 본 발명의 실시 형태 2에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 3b] 도 3a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이다.
[도 3c] 도 3a에 있어서, 입력 신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 3d] 도 3c와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 4a] 본 발명의 실시 형태 3에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 4b] 도 4a에 있어서 정상 상태에서의 각 노드 및 각 트랜지스터 상태 예를 나타내는 회로도이다.
[도 4c] 도 4a에 있어서 천이 기간에서의 각 노드 및 각 트랜지스터 상태 천이의 일례를 나타내는 회로도이다.
[도 4d] 도 4a에 있어서, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 4E] 도 4d와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 5a] 본 발명의 실시 형태 4에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 5b] 도 5a에 있어서 정상 상태에서의 각 노드 및 각 트랜지스터 상태 예를 나타내는 회로도이다.
[도 5c] 도 5a에 있어서, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 5d] 도 5c와는 역방향의 입력 신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 6a] 본 발명의 실시 형태 5에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 6b] 도 6a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태 예를 나타내는 회로도이다.
[도 6c] 도 6a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터 상태 천이의 일례를 나타내는 회로도이다.
[도 6d] 도 6c에 계속되는 천이 기간에서의 각 노드 및 각 트랜지스터 상태 천이의 일례를 나타내는 회로도이다.
[도 6e] 도 6a에 있어서, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 6f] 도 6e와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 7a] 본 발명의 실시 형태 6에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 7b] 도 7a에 있어서 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이다.
[도 7c] 도 7a에 있어서 천이 기간에서의 각 노드 및 각 트랜지스터 상태 천이의 일례를 나타내는 회로도이다.
[도 7d] 도 7a에 있어서 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 7e] 도 7d와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 8a] 본 발명의 실시 형태 7에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다.
[도 8b] 도 8a에 있어서 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이다.
[도 8c] 도 8a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터 상태 천이의 일례를 나타내는 회로도이다.
[도 8d] 도 8a에 있어서, 입력 신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 8e] 도 8d와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
[도 9] 본 발명의 비교예가 되는 레벨 시프트 회로의 구성예 및 주요한 동작예를 나타내는 회로도이다.
[도 10] 명세서에서 사용하는 각 신호의 전위와 각 트랜지스터의 동작 상태를 정의하는 도면이다.
[도 11] 도 9의 레벨 시프트 회로에 있어서의 문제점의 일례를 보다 구체적으로 설명하는 도면이다.
[도 12] 본 발명의 일 실시 형태에 의한 레벨 시프트 회로의 변형예를 나타내는 회로도이다.
이하의 실시 형태에 있어서, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해 설명하지만, 특히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것은 아니고, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급한 경우, 특히 명시했을 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것은 아니고, 특정의 수 이상이어도 이하이어도 된다.
더욱이, 이하의 실시 형태에 있어서, 그 구성요소(요소 스텝 등도 포함한다)는, 특히 명시했을 경우 및 원리적으로 분명하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 말할 필요도 없다. 마찬가지로 이하의 실시 형태에 있어서, 구성요소 등의 형상, 위치 관계 등으로 언급할 때는, 특히 명시했을 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 같다.
또, 실시 형태의 각 기능 블록을 구성하는 회로 소자는, 특히 제한되지 않지만, 공지의 CMOS(Complementary MOS) 등의 집적회로 기술에 의해서, 단결정 실리콘과 같은 반도체 기판상에 형성된다. 실시 형태에서는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 일례로서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(MOS 트랜지스터라고 약칭한다)를 이용하지만, 게이트 절연으로서 비 산화막을 제외하는 것은 아니다.
또, 실시 형태에서는, n채널형의 MOS 트랜지스터를 NMOS 트랜지스터라고 칭하고, p채널형의 MOS 트랜지스터를 PMOS 트랜지스터라고 칭한다. 도면에는 각 MOS 트랜지스터의 기판 전위의 결합은 특히 명기하고 있지 않지만, MOS 트랜지스터가 정상 동작 가능한 범위이면, 그 결합 방법은 특히 한정하지 않는다. 대표적으로는, NMOS 트랜지스터 및 PMOS 트랜지스터의 기판 전위는, 모두 소스 전위에 결합된다.
이하, 본 발명의 실시 형태를 도면을 기초로 해서 상세하게 설명한다. 또한, 실시 형태를 설명하기 위해 전 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복의 설명은 생략한다.
(실시 형태 1)
《반도체 장치의 구성》
도 1은, 본 발명의 실시 형태 1에 의한 반도체 장치의 구성예를 나타내는 개략도이다. 도 1에는, 반도체 장치는 전체의 레이아웃 구성 예와 그 일부의 영역에 형성되는 회로 예가 도시된다. 도 1에 나타내는 반도체 장치는, 1개의 반도체 칩(CP)으로 구성되며, 특히 한정은 되지 않지만, 대표적으로는, 마이크로 콘트롤러(MCU：Micro Control Unit) 등이다. 반도체 칩(CP)의 외주부에는, 칩 외부와의 결합 단자가 되는 복수의 패드(PD)가 배치된다. 반도체 칩(CP)의 내부에는, 코어 영역(AR＿CR)이 설치되고, 코어 영역(AR＿CR)과 복수의 패드(PD)의 배치 영역과의 사이에는 IO(Input/Output) 영역(AR＿IO)이 마련된다.
코어 영역(AR＿CR)에는, 예를 들면, CPU(Central Processing Unit)나, GPIO(General Purpose Input/Output)의 각종 레지스터 등을 대표로 하는 내부 로직 회로(ILOG)가 형성된다. 내부 로직 회로(ILOG)는, 기준 전원 전위(GND)와 그것보다도 고전위인 내부 전원 전위(VDD1)가 공급된다. IO영역(AR＿IO)에는, 인버터회로(IV)와 레벨 시프트 회로(LSC)와 드라이버 회로(DV)가 형성된다. 인버터 회로(IV)에는, 기준 전원 전위(GND)와 내부 전원 전위(VDD1)가 공급되며, 레벨 시프트 회로(LSC) 및 드라이버 회로(DV)에는, 기준 전원 전위(GND)와 내부 전원 전위(VDD1)보다도 고전위인 외부 전원 전위(VDD2)가 공급된다.
내부 논리 회로(ILOG)는, 소정의 처리를 실행하고, 그 중에서, 레벨 시프트 회로(LSC)의 입력 노드(INT)에, 기준 전원 전위(GND)와 내부 전원 전위(VDD1)와의 사이에서 천이하는 내부 전원 전압 진폭(명세서에서는, VDD1 진폭이라 칭한다)의 입력 신호(INT)를 출력한다. 인버터 회로(IV)는, 레벨 시프트 회로(LSC)의 반전 입력 노드(INT)에, 입력 신호(INT)와 역극성이 되는 반전 입력 신호(INB)를 출력한다.
레벨 시프트 회로(LSC)는, 입력 노드(INT) 또는 반전 입력 노드(INB)의 VDD1 진폭의 입력 신호(INT) 또는 반전 입력 신호(INB)를, 기준 전원 전위(GND)와 외부 전원 전위(VDD2)와의 사이에서 천이하는 외부 전원 전압 진폭(명세서에서는, VDD2 진폭이라 칭한다)의 출력 신호(OUT)로 변환하고, 출력 노드(OUT)로 출력한다. 드라이버 회로(DV)는, 해당 출력 신호(OUT)를, 소정의 구동 능력으로 패드(PD)에 출력한다.
특히 한정은 되지않지만, 대표적으로는, 내부 전원 전위(VDD1)는, 1.2V 등이며, 외부 전원 전위(VDD2)는, 3.3V나 5.0V 등이다. 다만, 내부 전원 전압(VDD1)은, 프로세스의 미세화·저소비 전력화에 따라서, 예를 들면, 1.8V→1.2V→1.0V→…등으로 해마다 저하하고 있다. 한편, 외부 전원 전압(VDD2)은, 미세화와는 관계없이, 예를 들면, GPIO나 I2C(Inter Integrated Circuit) 등이라고 하는 외부 인터페이스의 사양·규격에 기초하여 고정치로 된다.
《레벨 시프트 회로(비교예)의 구성 및 문제점》
도 9는, 본 발명의 비교예가 되는 레벨 시프트 회로의 구성 예 및 주요한 동작 예를 나타내는 회로도이다. 도 9에 나타내는 레벨 시프트 회로는, 입력 노드(INT) 및 반전 입력 노드(INB)와 출력 노드(OUT) 및 반전 출력 노드(OUTB)와 한 쌍의 NMOS 트랜지스터(MN0＇, MN1＇)와 한 쌍의 PMOS 트랜지스터(MP0＇, MP1＇)를 구비한다. 입력 노드(INT) 및 반전 입력 노드(INB)에는, 각각, 입력 신호(INT) 및 그와 역극성이 되는 반전 입력 신호(INB)가 입력되고, 출력 노드(OUT) 및 반전 출력 노드 OUTB는, 각각, 출력 신호(OUT) 및 그와 역극성이 되는 반전 출력신호(OUTB)를 출력한다.
NMOS 트랜지스터(MN0＇)는, 반전 출력 노드(OUTB)와 기준 전원 전위(GND)와의 사이에 설치되며, 입력 신호(INT)로 구동된다. NMOS 트랜지스터(MN1＇)는, 출력 노드(OUT)와 기준 전원 전위(GND)와의 사이에 설치되며, 반전 입력 신호(INB)로 구동된다. PMOS 트랜지스터(MP0＇)는, 외부 전원 전위(VDD2)와 반전 출력 노드(OUTB)와의 사이에 설치되며, 출력 신호(OUT)로 구동된다. PMOS 트랜지스터(MP1＇)는, 외부 전원 전위(VDD2)와 출력 노드(OUT)와의 사이에 설치되며, 반전 출력 신호(OUTB)로 구동된다.
도 10은, 명세서에서 사용하는 각 신호의 전위와 각 트랜지스터의 동작 상태를 정의하는 도면이다. 도 10에 나타내듯이, 명세서에서는, 신호의 전위가 기준 전원 전위(GND)인 경우를‘L＇로 칭하고, 외부 전원 전위(VDD2)인 경우를‘H＇로 칭하고, 내부 전원 전위(VDD1)인 경우를‘Hl＇로 칭하고. 또, PMOS 트랜지스터의 스레숄드 전압을 Vtp로서 신호의 전위가“VDD2－Vtp”인 경우를‘Hd＇로 칭한다.
예를 들면, 도 9를 참조해서, 소스에 외부 전원 전위(VDD2)가 인가되는 각 PMOS 트랜지스터는, 게이트에‘Hd＇가 인가되는 경우(즉 게이트·소스 간 전압(Vgs라 칭함)이｜Vtp｜의 경우)에 온과 오프의 경계 상태가 된다. 또, 각 PMOS 트랜지스터는, 게이트에‘Hd＇~‘H＇가 인가되는 경우에 오프 상태가 되고,‘L＇~‘Hd＇가 인가되는 경우에 온 상태가 된다. 한편, 소스에 기준 전원 전위(GND)가 인가되는 각 NMOS 트랜지스터는, 스레숄드 전압을 Vtn로 해서 게이트에 Vtn가 인가되는 경우(Vgs=Vtn의 경우)에 온과 오프의 경계 상태가 되고,‘L＇~Vtn가 인가되는 경우에 오프 상태가 되고, Vtn~‘H＇가 인가되는 경우에 온 상태가 된다.
또, 도 9를 참조해서, 외부 전원 전위(VDD2)와 기준 전원 전위(GND)와의 사이에 직렬로 결합되는 PMOS 트랜지스터(예를 들면 MP0＇) 및 NMOS 트랜지스터(MN0＇)가 모두 온이 되는 경우를 가정한다. 이때의 PMOS 트랜지스터의 드레인·소스간 전압(Vds)을 Vdrop(｜Vtp｜＜Vdrop＜VDD2)로 해서,“VDD2－Vdrop”를‘Ld＇라 칭한다. 즉,‘Ld＇의 전위는, PMOS 트랜지스터와 NMOS 트랜지스터의 구동 능력(온 저항)의 비율에 의해 정해지고, 0＜Ld＜Hd가 된다. 자세한 것은 후술 하지만, VREF는, 0＜VREF＜Hd의 범위로 설정되는 고정 전위이며,‘X＇는,‘L＇~‘H＇의 범위를 채용할 수 있는 부정 전위이다.
도 9의 위의 도면에는, 입력 노드(INT)가‘Hl', 반전 입력 노드(INB)가‘L＇이다 경우의 정상 시의 회로 상태가 도시된다. 이 경우, NMOS 트랜지스터(MN0＇) 및 PMOS 트랜지스터(MP1＇)가 온이며, NMOS 트랜지스터(MN1＇) 및 PMOS트랜지스터(MP0＇)가 오프이다. 그리고, 출력 노드(OUT)는‘H＇가 되고, 반전 출력 노드(OUTB)는‘L＇가 된다.
이 상태를 기점으로서 도 9의 아래 도면에는, 입력 노드(INT)가‘Hl＇로부터‘L＇로 천이(반전 입력 노드(INB)가‘L＇로부터‘Hl＇로 천이) 하는 경우의 회로 상태가 도시된다. NMOS 트랜지스터(MN1＇)는, 반전 입력 노드(INB)의 천이에 대응해서 오프로부터 온으로 천이하고, NMOS 트랜지스터(MN0＇)는, 입력 노드(INT)의 천이에 대응해서 온으로부터 오프로 천이한다.
이것에 의해, 이상적으로는, NMOS 트랜지스터(MN1＇)는, 출력 노드(OUT)를‘H＇로부터‘Hd＇보다 작은 전위로 천이시키고, 이것에 의해 PMOS 트랜지스터(MP0＇)를 오프로부터 온으로 천이시킨다. PMOS 트랜지스터(MP0＇)가 온으로 천이하면, 반전출력 노드(OUTB)는,‘H＇를 향해서 천이하고, PMOS 트랜지스터(MP1＇)는 오프를 향해서 천이한다. NMOS 트랜지스터(MN1＇)는, 이 PMOS 트랜지스터(MP1＇)의 천이에 수반해서, 출력 노드(OUT)를 용이하게‘L＇로 천이시킬 수 있다.
그러나, 실제로는, NMOS 트랜지스터(MN1＇)가, 출력 노드(OUT)를‘H＇로부터‘Hd＇보다도 작은 전위로 천이시키려고 할 때에, PMOS 트랜지스터(MP1＇)의 게이트에는, 플로팅 상태의 반전 출력 노드(OUTB)에 의해‘L＇가 인가되어 있다. 이것에 의해, PMOS 트랜지스터(MP1＇)는, Vgs가 VDD2 레벨이기 때문에 큰 드레인·소스간 전류(이후, Ids라 칭한다)를 흐르게 하는 상태로 온이 되어있다.
여기서, 만일, NMOS 트랜지스터(MN1＇)가 흘릴 수 있는 Ids가 PMOS 트랜지스터(MP1＇)를 흘릴 수 있는 Ids보다도 작은 경우, NMOS 트랜지스터(MN1＇)는, 출력 노드(OUT)를‘Hd＇보다 작은 전위로 천이시키는 것이 곤란해질 수 있다. 여기서, 트랜지스터의 Ids는, Vgs에 의존한다. NMOS 트랜지스터(MN1＇)의 Vgs가 VDD1레벨인데 대해, PMOS 트랜지스터(MP1＇)의 Vgs는 VDD2 레벨이다. 그 결과, 외부 전원 전위(VDD2)와 내부 전원 전위(VDD1)와의 전위차가 확대함(예를 들면, VDD1가 상대적으로 저하한다)에 따라, 출력 노드(OUT)가 천이하기 어렵게 되고, 결과적으로, 레벨 시프트 동작을 실시할 수 있는 전원 전위 범위가 한정될 우려가 있다.
도 11은, 도 9의 레벨 시프트 회로에 있어서의 문제점의 일례를 보다 구체적으로 설명하는 도면이다. 도 9에서 정상적인 레벨 시프트 동작을 실현하기 위한 방법으로서 NMOS 트랜지스터(예를 들면 MN1＇)의 구동 능력(바꾸어 말하면 트랜지스터 사이즈)을 PMOS 트랜지스터(MP1＇)의 구동 능력보다 충분히 높게 하는 방법을 들 수 있다. 도 11은, VD D2=5.0 V, PMOS 트랜지스터(MP0＇, MP1＇)의 스레숄드치 전압을 1.0 V로 했을 경우에서, 정상적인 레벨 시프트 동작(정상적인 출력 신호(OUT)의 천이)를 실현하기 위해 필요한 PMOS 트랜지스터(MP1＇)에 대한 NMOS 트랜지스터(MN1＇)의 사이즈 비의 일례를 나타내는 도면이다.
예를 들면, 내부 전원 전압(VDD1(=NMOS 트랜지스터(MN1＇)의 Vgs)이 1.5V의 경우, PMOS 트랜지스터(MP1＇)에 대해서 NMOS 트랜지스터(MN1＇)를 2.5배 이상의 사이즈로 정하면, 정상적인 레벨 시프트 동작을 실현할 수 있다. 한편, 내부 전원전압(VDD1)이 1.0 V에서는, NMOS 트랜지스터(MN1＇)를 13배 이상의 사이즈로 정할 필요가 있으며, 0.9 V, 0.8 V에서는, 각각, 24배 이상, 63배 이상으로 정할 필요가 있다. 그 결과, 외부 전원 전위(VDD2)와 내부 전원 전위(VDD1)와의 전위차가 확대하는 만큼, 회로 면적의 증대가 생길 수 있다.
더욱이, 회로 면적의 증대가 생기면, 동작 속도에도 영향을 미친다. 예를 들면 도 9에 있어서, 출력 노드(OUT)에 보이는 용량 중 PMOS 트랜지스터(MP1＇) 및 NMOS트랜지스터(MN1＇)의 확산 용량(드레인 용량)에 주목한다. 내부 전원 전압(VDD1)이 1.5V의 경우의 확산 용량은, PMOS 트랜지스터(MP1＇)와 NMOS 트랜지스터(MN1＇)의 사이즈를 합계해서 3.5(=1＋2. 5)가 되고, 내부 전원 전압(VDD1)이 1.0V의 경우의 확산 용량은, 마찬가지로 해서 14(=1＋13)가 된다. 그 결과, 내부 전원 전압(VDD1)이 1.0 V의 경우의 확산 용량은, 내부 전원 전압(VDD1)이 1.5V의 경우에 비해서 4배가 된다.
이와 같이 용량이 증가하면, 출력 신호(OUT)의 천이시의 충 방전에 필요로 하는 시간이 증대하고, 동작 속도가 저하할 우려가 있다. 또, 동작 속도의 향상을 도모하는 방법으로서 구동전류를 증가시키는 것을 생각할 수 있지만, 이 방법이 제약될 우려도 있다. 구체적으로는, 예를 들면, 구동 전류를 늘리기 위해서, PMOS 트랜지스터(MP1＇)의 트랜지스터 사이즈를 크게 하는 경우를 상정한다. 이 경우, 전술한 것처럼, 외부 전원 전위(VDD2)와 내부 전원 전위(VDD1)와의 전위차가 확대함에 따라, 보다 큰 출력 용량이 NMOS 트랜지스터(MN1＇)에 의해 부가되어 버려, 동작 속도의 향상을 저해한다. 이 때문에, 구동 전류에 의해서 동작 속도의 향상을 도모하기 위해서는, 외부 전원 전위(VDD2)와 내부 전원 전위(VDD1)와의 전위차가 어느 정도 작은 것이 필요할 수 있다.
이상과 같이, 도 9의 레벨 시프트 회로에서는, 외부 전원 전위(VDD2)와 내부 전원 전위(VDD1)와의 전위차가 확대함(예를 들면, VDD1가 상대적으로 저하한다)에 따라서, 소정의 성능을 만족하면서 레벨 시프트 동작을 실시하는 것이 곤란해질 수 있다. 구체적으로는, 예를 들면, 회로 면적의 저감이나 동작 속도의 향상을 도모하면서, 레벨 시프트 동작을 실시하는 것이 곤란해질 수 있다. 그 결과, 실 사용상의 관점에서, 레벨 시프트 동작을 실시할 수 있는 전원 전위 범위가 작게 될 우려가 있다.
《레벨 시프트 회로(실시 형태 1)의 구성》
도 2a는, 본 발명의 실시 형태 1에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 2a에 나타내는 레벨 시프트 회로는, 도 9의 경우와 같은 입력 노드(INT), 반전 입력 노드(INB), 출력 노드(OUT) 및 반전 출력 노드(OUTB)에 더해서, 진폭 증폭 회로(AMPt1, AMPb1)와 서브 레벨 시프트 회로(SLSC1)를 구비하고 있다. 진폭 증폭 회로(AMPt1, AMPb1) 및 서브 레벨 시프트 회로(SLSC1)에는, 모두, 기준 전원 전위(GND) 및 외부 전원 전위(VDD2)가 공급된다.
진폭 증폭 회로(AMPt1, AMPb1)는, 입력 노드(INT) 및 반전 입력 노드(INB)로부터의 VDD1 진폭의 입력 신호(INT) 및 반전 입력 신호(INB)를 받아서, 노드(ND1, ND2)에, VDD1 진폭보다 크고 VDD2 진폭보다 작은 전압 진폭의 신호(SND1, SND2)를 각각 출력한다. 서브 레벨 시프트 회로(SLSC1)는, 진폭증폭 회로(AMPt1, AMPb1)로부터의 신호(SND1, SND2)를 받아서, 출력 노드(OUT) 및 반전 출력 노드(OUTB)에, VDD2 진폭의 출력 신호(OUT) 및 반전 출력 신호(OUTB)를 출력한다.
구체적으로는, 진폭 증폭 회로(AMPt1)는, NMOS 트랜지스터(MN0)와 부하 회로(LDt1)를 가진다. NMOS 트랜지스터(MN0)는, 노드(ND1)와 기준 전원 전위 (GND)와의 사이에 드레인·소스 경로가 설치되며, 입력 신호(INT)에 의해 게이트가 구동된다. 부하 회로(LDt1)는, 외부 전원 전위(VDD2)와 노드(ND1)와의 사이에 설치되어 NMOS 트랜지스터(MN0)에 흐르는 전류에 대응한 신호(SND1)를 노드(ND1)에 출력한다. 부하 회로(LDt1)는, 여기에서는, 외부 전원 전위(VDD2)와 노드(ND1)와의 사이에 소스·드레인 경로가 설치되며, 노드(ND1)의 신호(SND1)에 의해 게이트가 구동되는 PMOS 트랜지스터(MP0)에 의해 구성된다.
마찬가지로, 진폭 증폭 회로(AMPb1)는, NMOS 트랜지스터(MN3)와 부하 회로(LDb1)를 가진다. NMOS 트랜지스터(MN3)는, 노드(ND2)와 기준 전원 전위(GND)와의 사이에 드레인·소스 경로가 설치되고, 반전 입력 신호(INB)에 의해 게이트가 구동한다. 부하 회로(LDb1)는, 외부 전원 전위(VDD2)와 노드(ND2)와의 사이에 설치되어 NMOS 트랜지스터(MN3)에 흐르는 전류에 대응한 신호(SND2)를 노드(ND2)에 출력한다. 부하 회로(LDb1)는, 여기에서는, 외부 전원 전위(VDD2)와 노드(ND2)와의 사이에 소스·드레인 경로가 설치되며, 노드(ND2)의 신호(SND2)에 의해 게이트가 구동되는 PMOS 트랜지스터(MP3)에 의해 구성된다.
서브 레벨 시프트 회로(SLSC1), 한 쌍의 NMOS 트랜지스터(N1, MN2)와 한 쌍의 PMOS 트랜지스터(MP1, MP2)를 가진다. NMOS 트랜지스터(MN1)는, 출력 노드(OUT)와 기준 전원 전위(GND)와의 사이에 드레인·소스 경로가 설치되며, 반전 출력 신호(OUTB)에 의해 게이트가 구동된다. NMOS 트랜지스터(MN2)는, 반전 출력 노드(OUTB)와 기준 전원 전위(GND)와의 사이에 드레인·소스 경로가 설치되고, 출력 신호(OUT)에 의해 게이트가 구동된다.
PMOS 트랜지스터(MP1)는, 외부 전원 전위(VDD2)와 출력 노드(OUT)와의 사이에 소스·드레인 경로가 설치되며, 노드(ND1)의 신호(SND1)에 의해 게이트가 구동되고. PMOS 트랜지스터(MP2)는, 외부 전원 전위(VDD2)와 반전 출력 노드(OUTB)와의 사이에 소스·드레인 경로가 설치되고, 노드(ND2)의 신호(SND2)에 의해 게이트가 구동된다.
여기서, 서브 레벨 시프트 회로(SLSC1)는, 도 9의 회로에 비해서, 한 쌍의 NMOS 트랜지스터와 한 쌍의 PMOS 트랜지스터를 바꿔 넣은 것 같은 구성을 구비한다. 그 결과, 도 9의 회로가 기준 전원 전위(GND)를 기준으로서 신호의 전압 진폭을 변환하는데 대해서, 서브 레벨 시프트 회로(SLSC1)는, 외부 전원 전위(VDD2)를 기준으로서 신호의 전압 진폭을 변환하게 된다. 이러한 차이를 제외하고, 양자의 기본적인 동작은 거의 같다.
다만, 큰 차이점으로서 서브 레벨 시프트 회로(SLSC1)는, 도 9의 회로와 달리, 진폭 증폭 회로(AMPt1, AMPb1)로부터의 VDD1 진폭보다 크고 VDD2 진폭보다 작은 전압 진폭의 신호(SND1, SND2)를 받아 레벨 시프트 동작을 실시하는 점을 들 수 있다. 또, 진폭 증폭 회로(AMPt1, AMPb1)의 특징으로서 PMOS 트랜지스터(MP0, MP3)는, VDD2 진폭보다 작은 전압 진폭으로 온으로 구동되는 점을 들 수 있다.
《레벨 시프트 회로(실시 형태 1)의 동작》
도 2B는, 도 2a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이며, 도 2c는, 도 2a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터의 상태 천이의 일례를 나타내는 회로도이다. 도 2d는, 도 2a에 있어서, 입력 신호의 천이에 따르는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 2e는, 도 2d와는 역방향의 입력 신호의 천이에 따르는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 2d의 천이도에 나타내는 각 기간(Time)은, 상태 천이의 관점에서 편의적으로 구획되어 있으며, 같은 길이로는 한정되지 않는다. 또, 해당 천이도에서 이용하는 각 전위의 의미는, 도 10에 나타낸 바와 같다. 덧붙여, 해당 천이도에서는, 노드의 전위가 인상하고 있는 상태를“X↑”그리고 나타내고, 인하하고 있는 상태를“X↓”로 나타내고 있다. 또, 트랜지스터 상태인“［OFF］”는, 완전한“OFF”는 아니고, 온과 오프의 경계 상태인 것을 나타낸다. 이러한 사항은, 도 2e의 천이도나, 이후의 실시 형태에서 이용하는 각 천이도에 있어서도 같다.
우선, 입력 노드(INT)가‘Hl＇(=VDD1)로부터‘L＇로 천이하고, 이것에 대응해서, 출력 노드(OUT)가‘H＇(=VDD2)로부터‘L＇로 천이하는 경우에 대해 설명한다. 도 2d의 초기 기간(Time=0)(바꾸어 말하면, 정상 상태)에서는, 각 노드 및 각 트랜지스터는, 도 2b에 나타나는 것과 같은 상태가 되고 있다. 도 2d의“Time=0”및 도 2b에 있어서, 입력 노드(INT)는‘Hl＇이며, 반전 입력 노드(INB)는‘L＇이다. 이것에 대응해서 NMOS 트랜지스터(MN0)는 온이며, NMOS 트랜지스터(MN3)는 오프이다.
노드(ND1)는, NMOS 트랜지스터(MN0)의 온에 따라‘Ld＇(=VDD2－Vdrop)이다. Vdrop는, 도 10에서 말한 것처럼, 모두 온 상태가 되는 PMOS 트랜지스터(MP0) 및 NMOS 트랜지스터(MN0)의 Ids가 균형되는 경우에, PMOS 트랜지스터 (MP0)에 인가되는 드레인·소스간 전압 Vds(=Vgs)이다. PMOS 트랜지스터(MP1)는, 노드(ND)의‘Ld＇에 따라 온이다.
노드(ND2)는, NMOS 트랜지스터(MN3)의 오프에 따라‘Hd＇(=VDD2－｜Vtp｜)이다. 이것에 따라, PMOS 트랜지스터(MP3, MP2)는, 온과 오프의 경계 상태가 된다. 출력 노드(OUT)는,‘H＇이며, 반전 출력 노드(OUTB)는‘L＇이다. 이것에 따라서, NMOS 트랜지스터(MN2)는, 온이며, NMOS 트랜지스터(MN1)는, 오프이다.
다음에, 도 2d의“Time=1~4”에 대해서 설명한다. 이“Time=1~4”에 거의 대응하는 기간에서의 상태 천이는, 도 2c에 나타난다. 도 2d의“Time=1”에서 입력 노드(INT)가‘Hl＇로부터‘L＇로 천이하면, “Time=2”에서 NMOS 트랜지스터(MN0)는 온으로부터 오프로 천이한다. 노드(ND1)는, NMOS 트랜지스터(MN0)가 오프로 천이함으로써,“Time=3”이후‘Ld＇로부터‘Hd＇로 천이한다. 이것에 대응해서 PMOS 트랜지스터(MP0, MP1)는, 온으로부터 경계 상태로 천이한다.
한편, 도 2d의“Time=1”에서 반전 입력 노드(INB)가‘L＇로부터‘Hl＇로 천이하면“Time=2”에서 NMOS 트랜지스터(MN3)는 오프로부터 온으로 천이한다. 이 천이의 시점에서, 노드(ND2)는‘Hd＇이며, PMOS 트랜지스터(MP3)의 Vgs는 Vtp이다. Vgs=Vtp에서는, PMOS 트랜지스터(MP3)의 Ids는, 이상적으로는 0이다. 따라서,“Time=3”이후, NMOS 트랜지스터(MN3)는, Vgs=Hl＇(=VDD1)에 따라 Ids가 작은 상태에서도, 노드(ND2)의 전위를 용이하게 인하할 수 있다.
즉, PMOS 트랜지스터(MP3)는, 도 9의 경우와 같이 VDD2 진폭에서 온으로 구동되는 트랜지스터가 아니라, VDD2 진폭보다 작은 전압 진폭에서 온으로 구동되는 트랜지스터이다. 그 결과, NMOS 트랜지스터(MN3)는, 해당 PMOS 트랜지스터(MP3)의 드레인 전위(노드 ND2의 전위)를, 도 9의 경우보다 용이하게 인하시킬 수 있다.
노드(ND2)의 전위가 인하하면, PMOS 트랜지스터(MP3, MP2)는 모두 경계상태로부터 온으로 천이하고, 노드(ND2)는,‘Ld＇가 된다. 또, PMOS 트랜지스터(MP2)가 온으로 천이함으로써, 반전 출력 노드(OUTB)는‘L＇로부터 인상된다. 다만, 이 시점에서는, 도 2c에 나타내듯이, 출력 노드(OUT)의‘H＇(=VDD2)에 따라 NMOS 트랜지스터(MN2)도 온이기 때문에, 도 9의 경우와 같은 이유로써, 반전 출력 노드(OUTB)의 인상 능력이 문제가 될 수 있다.
여기서, 도 9의 경우에는, VDD2 진폭에서 온으로 구동되고 있는 PMOS 트랜지스터(MP1＇)의 드레인 전위를, VDD1 진폭에서 온으로 구동되는 NMOS 트랜지스터(MN1＇)에서 인하하고 있다. 한편, 도 2c의 경우에는, VDD2 진폭에서 온으로 구동되고 있는 NMOS 트랜지스터(MN2)의 드레인 전위를,｜Vdrop｜진폭에서 온으로 구동되는 PMOS 트랜지스터(MP2)에서 인상하고 있다. 이때에, 진폭 증폭 회로(AMPb1)는, VDD1 진폭의 반전 입력 신호(INB)를, VDD1 진폭보다 크고 VDD2 진폭보다도 작은｜Vdrop｜진폭의 신호(SND2)로 증폭한 다음 서브 레벨 시프트 회로(SLSC1)로 출력하는 역할을 담당한다. 이와 같이 해서, 서브 레벨 시프트 회로(SLSC1)의 입력 전압 진폭을 VDD1 진폭이 아니라｜Vdrop｜진폭으로 함으로써, 반전 출력 노드(OUTB)의 인상 능력을 충분히 확보하는 것이 가능하게 된다.
도 2d의“Time=5”에서 반전 출력 노드(OUTB)가‘L＇로부터 Vtn 이상으로 인상하면“Time=6”에서 NMOS 트랜지스터(MN1)가 오프로부터 온으로 천이하고, 출력노드(OUT)는,‘H＇로부터 인하한다. 출력 노드(OUT)가 Vtn 미만으로 인하하면,“Time=7”에서 NMOS 트랜지스터 MN2는, 온으로부터 오프로 천이하고, 이것에 따라 반전 출력 노드(OUTB)는‘H＇로 수속한다. 또,“Time=8”에서는, 온 상태의 NMOS 트랜지스터(MN1)를 거쳐서 출력 노드(OUT)는‘L＇로 수속하고, Time=9”에서, 입력 신호(INT)가‘L＇시의 정상 상태가 된다.
입력 신호 INT가‘L＇시의 정상 상태에서는, 도 2b에 있어서, 대칭 관계가 되는 한쪽 편의 상태와 또 다른 한쪽 편의 상태를 바꿔 넣은 것 같은 상태가 된다. 구체적으로는, INT, OUT,ND1, MN0, MN1, MP0, MP1와 INB, OUTB, ND2, MN3, MN2, MP3, MP2를 각각 바꿔 넣은 것 같은 상태가 된다. 또, 도 2e의“Time=10~19”에는, 도 2d의“Time=0~9”와는 반대로, 입력 노드 INT가‘L＇로부터‘Hl＇로 천이하는 경우의 천이 상태가 나타난다. 도 2e의 천이 상태도, 도 2d의 천이 상태에 대해서, 대칭 관계가 되는 한쪽 편 상태와 또 다른 한쪽 편 상태를 바꿔 넣은 것 같은 상태가 된다.
즉, 예를 들면, 도 2e의 입력 노드(INT) 상태는, 도 2d의 반전 입력 노드(INB) 상태가 되고, 도 2e의 반전 입력 노드(INB) 상태는, 도 2d의 입력 노드(INT)의 상태가 된다. 또, 도 2e의 NMOS 트랜지스터(MN0) 상태는, 도 2d의NMOS 트랜지스터(MN3) 상태가 되며, 도 2e의 NMOS 트랜지스터(MN3) 상태는, 도 2 d의 NMOS 트랜지스터(MN0) 상태가 된다.
《실시 형태 1의 주요한 효과》
이상, 실시 형태 1에서는, 도 9의 경우와 달리, VDD1 진폭에서 온으로 구동되는 MOS 트랜지스터(예를 들면, MN3)를 이용해서, 온 상태인 대향 측의 MOS 트랜지스터(MP3)의 드레인 전위를 천이시킬 때에, 해당 대향 측의 MOS 트랜지스터의 Vgs를｜VDD2｜보다 작은 값으로 정할 수 있다. 또, 온 상태인 MOS 트랜지스터(예를 들면 MN2)의 드레인 전위를 대향 측의 MOS 트랜지스터(MP2)를 이용하여 천이시킬 때에, 해당 대향 측의 MOS 트랜지스터의 Vgs를 VDD1 진폭보다도 큰 전압 진폭으로 정할 수 있다.
이들에 의해, 외부 전원 전위(VDD2)와 내부 전원 전위(VDD1)와의 전위차가 확대한 경우에 있어서도, 소정의 성능을 만족하면서 레벨 시프트 동작을 실시하는 것이 가능하게 된다. 구체적으로는, 예를 들면, 도 2a의 구성예와 도 9의 구성예에서 같은 전원 전위 범위에서 레벨 시프트 동작을 실시하는 경우, 도 2a에서는, PMOS 트랜지스터와 NMOS 트랜지스터의 사이즈 비를 도 9의 경우보다 작게 설정할 수 있어서 회로 면적의 저감이나, 기생 용량의 저감(나아가서는 동작 속도의 향상)을 도모할 수 있다. 또, 도 9의 구성 예가, 어떤 동작 속도를 어떤 전원 전위범위에서 실현할 수 있는 경우, 도 2a의 구성 예는, 같은 동작 속도를 도 9보다 넓은 전원 전위 범위에서 실현할 수 있다. 이 결과, 레벨 시프트 동작을 실시할 수 있는 전원 전위 범위를 확대하는 것이 가능하게 된다.
(실시 형태 2)
《레벨 시프트 회로(실시 형태 2)의 구성》
도 3a는, 본 발명의 실시 형태 2에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 3a에 나타내는 레벨 시프트 회로는, 도 2a의 레벨 시프트 회로에 비해서, 진폭 증폭 회로(AMPt2, AMPb2) 내의 부하 회로(LDt2, LDb2)의 구성이 차이가 있다. 도 2a의 경우와 같이, 부하 회로(LDt2)는, 외부 전원 전위(VDD2)와 노드(ND1)와의 사이에 소스·드레인 경로가 설치되는 PMOS 트랜지스터(MP0)에 의해 구성되며, 부하 회로(LDb2)는, 외부 전원 전위(VDD2)와 노드( ND2)와의 사이에 소스·드레인 경로가 설치되는 PMOS 트랜지스터(MP3)에 의해 구성된다. 단, PMOS 트랜지스터(MP0, MP3)의 각각은, 도 2a의 경우와 달리, 미리 설정된 고정 전위(VREF)에 의해 온으로 구동된다.
　고정 전위(VREF)는, 도시하지 않은 전위 생성 회로에 의해 생성되며, 도 10에 나타내듯이, 0＜VREF＜(VDD2－｜Vtp｜)의 범위 안의 몇 개의 전위로 설정된다. 여기서, 고정 전위(VREF)는, 실시 형태 1의 경우와 같이, 주로 2개의 역할을 담당한다. 1번째의 역할은, PMOS 트랜지스터(MP0, MP3)의 Ids를 충분히 작은 값(Ids≠0)으로 정하고, NMOS 트랜지스터(MN0, MN3)에 의해 노드(ND1, ND2)의 전위를 용이하게 인하되도록 하는 것이다.
2번째의 역할은, 신호(SND1, SND2)의 전압 진폭을 VDD1 진폭보다 크고 VDD2진폭보다 작은 진폭으로 정하는 것이다. 이때에는, 서브 레벨 시프트 회로(SLSC1)의 입력 전압 진폭은 큰 것이 바람직하기 때문에, 신호(SND1, SND2)의 전압 진폭은, VDD2 진폭에 가까운 것이 바람직하다. 이 관점으로부터, 고정 전위(VREF)의 값은, 도 10의“VDD2－｜Vtp｜”에보다 가까운 것이 바람직하다. 이 경우, PMOS 트랜지스터(MP0, MP3)의 각각은, 고저항의 정전류 부하로서 기능한다.
《레벨 시프트 회로(실시 형태 2)의 동작》
도 3b는, 도 3a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이다. 도 3c는, 도 3a에 있어서, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 3d는, 도 3c와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 3b 및 도 3c의“Time=0”에는, 입력 노드 INT가‘Hl＇시의 정상 상태에 있어서의 각 노드 및 각 트랜지스터 상태가 도시된다. 도 3b 상태는, 도 2b의 상태에 비해서, PMOS 트랜지스터 MP0, MP3가 고정 전위(VREF)에 의해 항시 온으로 구동되는 점과 이것에 따라 노드(ND2)가‘Hd＇가 아니라‘H＇가 되는 점과‘H＇에 대응해서 PMOS 트랜지스터(MP2)가 경계 상태가 아니라 오프가 되는 점이 다르게 되어 있다.
이러한 차이점은 있지만, 도 3c 및 도 3d 상태 천이는, 기본적으로는, 전술한 도 2d 및 도 2e 상태 천이와 같다. 즉, 도 2d 및 도 2e에 있어서, PMOS 트랜지스터(MP0, MP3) 상태를 항상 온으로 해서‘Hd＇의 개소를‘H＇로 치환하고“［OFF］”의 개소를“OFF”로 치환하면, 도 3c 및 도 3d 상태 천이를 얻을 수 있다.
《실시 형태 2의 주요한 효과》
이상, 실시 형태 2의 레벨 시프트 회로를 이용하는 것도, 실시 형태 1의 경우와 같은 효과를 얻을 수 있다. 더욱이 실시 형태 2의 레벨 시프트 회로는, 실시 형태 1의 경우에 비해서, 고정 전위(VREF)의 생성 회로가 필요하게 되지만, PMOS 트랜지스터(MP0, MP3)의 Vgs가 고정되는 것으로부터, 신호(SND1, SND2)의｜Vdrop｜진폭을, 이론상, 보다, 확대하는 것이 가능하다. 즉, 실시 형태 1의 구성에서는, PMOS 트랜지스터(MP0, MP3)의｜Vdrop｜(=드레인·소스 간 전압(Vds))은 Vgs에도 같게 되기 때문에,｜Vdrop｜가 확대하는 것에 따라, PMOS 트랜지스터(MP0, MP3)의 온 저항이 저하하고,｜Vdrop｜의 확대를 저해하게 된다. 실시 형태 2의 구성에서는, 이러한 사태는 생기지 않는다.
또한, 이러한 PMOS 트랜지스터(MP0, MP3)의 역할로부터 알 수 있듯이, PMOS 트랜지스터(MP0, MP3)는, 경우에 따라서는, 고저항 소자 등으로 치환하는 것도 가능하다. 또, 이후의 각 실시 형태에서 나타내는 레벨 시프트 회로는, 편의상, 실시 형태 1의 부하 회로(LDt1, LDb1)를 구비하지만, 해당 부하 회로(LDt1, LDb1) 대신에 실시 형태 2의 부하 회로(LDt2, LDb2)나, 경우에 따라서는 고저항 소자 등을 구비해도 좋다.
(실시 형태 3)
《레벨 시프트 회로(실시 형태 3)의 구성》
도 4a는, 본 발명의 실시 형태 3에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 4a에 나타내는 레벨 시프트 회로는, 도 2a의 레벨 시프트 회로와는 다른 진폭 증폭 회로(AMPt3, AMPb3)를 구비한다. 진폭 증폭 회로(AMPt3)에는, NMOS 트랜지스터(MN4)가 추가되고, 진폭 증폭 회로(AMPb3)에는, NMOS 트랜지스터(MN5)가 추가된다. NMOS 트랜지스터(MN4)는, 노드(ND1)와 NMOS 트랜지스터(MN0)와의 사이에 드레인·소스 경로가 설치되며, 반전 출력 신호(OUTB)에서 게이트가 구동된다. 한편, NMOS 트랜지스터(MN5)는, 노드(ND2)와 NMOS 트랜지스터(MN3)와의 사이에 드레인·소스 경로가 설치되고, 출력 신호(OUT)에서 게이트가 구동된다.
여기서, NMOS 트랜지스터(MN4, MN5)는, 진폭 증폭 회로(AMPt3, AMPb3)에서 생기는 소비 전력을 저감하는 역할을 담당한다. 즉, 전술한 도 2a나 도 3a의 각 진폭증폭 회로에서는, 정상 상태에서 관통 전류가 발생한다. 구체적인 예로서 도 2a의 진폭 증폭 회로(AMPt1)에서는, 입력 노드(INT)가‘Hl＇가 되는 정상 상태에서 관통 전류가 발생한다. NMOS 트랜지스터(MN4, MN5)는, 이 정상 상태에서의 관통 전류를 방지하는 스위치로서 기능한다.
NMOS 트랜지스터(MN4)를 스위치로서 보았을 경우, 해당 스위치는, 반전 출력신호(OUTB)의‘H＇로의 천이 또는 출력 신호(OUT)의‘L＇로의 천이에 대응하여 온으로 제어된다. 마찬가지로, NMOS 트랜지스터(MN5)를 스위치로서 보았을 경우, 해당스위치는, 출력 신호(OUT)의‘H＇로의 천이 또는 반전 출력 신호(OUTB)의‘L＇로의 천이에 대응하여 온으로 제어된다.
또한, 극성을 정합시키면, 경우에 따라서는, NMOS 트랜지스터(MN4, MN5)의 각각을 PMOS 트랜지스터로 치환하는 것도 가능하다. 예를 들면, NMOS 트랜지스터(MN4)를 PMOS 트랜지스터로 치환했을 경우, 해당 PMOS 트랜지스터의 게이트를 출력 신호(OUT)에서 구동하면 된다. 다만, 이 경우, 예를 들면, NMOS 트지스터(MN0)와 해당 PMOS 트랜지스터가 모두 온의 경우의 노드(ND1)의 전위를 ｜Vtp｜이하로는 할 수 없기 때문에, 이 관점에서는, NMOS 트랜지스터를 이용하는 편이 바람직하다.
《레벨 시프트 회로(실시 형태 3)의 동작》
도 4b는, 도 4a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이며, 도 4c는, 도 4a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터의 상태 천이의 일례를 나타내는 회로도이다. 도 4d는, 도 4a에 있어서, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 4e는, 도 4d와는 역방향의 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 4d의 초기 기간(Time=0)(바꾸어 말하면 정상 상태)에서는, 도 4 에 나타낸 바와 같이, 입력 노드 INT는‘Hl＇이며, 반전 입력 노드 INB는‘L＇이다. 이에 대응해서, NMOS 트랜지스터(MN0)는 온이며, NMOS 트랜지스터(MN3)는 오프이다. 또, 출력 노드(OUT)는,‘H＇이며, 반전 출력 노드 OUTB는‘L＇이다. 이것에 대응해서, NMOS 트랜지스터(MN2, MN5)는 온이며, NMOS트랜지스터(MN1, MN4)는 오프이다. 노드(ND3)는, NMOS 트랜지스터(MN0)의 온 및 NMOS 트랜지스터(MN4)의 오프에 따라‘L＇이다. 노드(ND4)는, NMOS 트랜지스터(MN5)의 온에 따라‘Hd＇이다.
여기서, 노드(ND4)의‘Hd＇는, 엄밀하게는, Vtp와 Vtn의 대소 관계에 의존하는 전위가 된다. 즉,‘Hd＇는, Vtp＞Vtn의 경우에는 도 10과 같이“VDD2－Vtp”이지만, Vtp＜Vtn의 경우에는“VDD2－Vtn”가 된다. 다만, 노드(ND4)의‘Hd＇는, 도 4 a내의 어느 MOS 트랜지스터의 게이트에도 입력되지 않기 때문에, Vtp와 Vtn의 대소 관계가 어떻게 되어도 동작에는 영향이 없다.
노드(ND1)는, NMOS 트랜지스터(MN4)의 오프에 따라‘Hd＇이다. 이것에 따라, PMOS 트랜지스터(MP0, MP1)는, 모두 경계 상태가 된다. 노드(ND2)도, NMOS 트랜지스터(MN3)의 오프에 따라‘Hd＇이다. 이것에 따라, PMOS 트랜지스터(MP2, MP3)도, 모두 경계 상태가 된다.
다음에, 도 4D의“Time=1~4”에 대해서 설명한다. 이“Time=1~4”에 거의 대응하는 기간에서의 상태 천이는, 도 4c의 위의 도면 도시된다. “Time=1”에서 입력 노드(INT)가‘Hl＇로부터‘L＇로 천이하면, “Time=2”에서 NMOS 트랜지스터(MN0)는 온으로부터 오프로 천이한다. 이때에, NMOS 트랜지스터(MN4)는 오프이기 때문에 노드(ND3)는‘L＇를 유지한다.
한편,“Time=1”에서 반전 입력 노드(INB)가‘L＇로부터‘Hl＇로 천이하면,“Time=2”에서 NMOS 트랜지스터(MN3)는 오프로부터 온으로 천이한다. 이 NMOS트랜지스터(MN3)가 온으로 천이한 시점에서, 노드(ND2)는‘Hd＇이며, NMOS트랜지스터(MN5)는 온이다. 이 때문에, NMOS 트랜지스터(MN3)는, 실시 형태 1의 경우와 같이, 노드(ND2)의 전위를 NMOS 트랜지스터(MN5)를 거쳐서 충분히 인하할 수 있다.
노드(ND2, ND4)의 전위가‘Hd＇로부터‘Ld＇로 천이하면, PMOS 트랜지스터(MP2, MP3)는, 경계 상태로부터 온으로 천이한다. 이때에, PMOS 트랜지스터MP2는, 실시 형태 1의 경우와 같이, VDD1 진폭보다 큰｜Vdrop｜진폭 그리고 온으로 구동되기 때문에, 반전 출력 노드(OUTB)의 전위를 충분히 인상할 수 있다.
계속해서, 도 4D의“Time=5~8”에 대해서 설명한다. 이“Time=5~8”에 거의 대응하는 기간에서의 상태 천이는, 도 4c의 아래 도면에 나타난다. “Time=5”에서, 반전출력 노드(OUTB)는,‘L＇로부터 인상하고 , 그 전위가 Vtn 이상이 되면, “Time=6”으로 NMOS 트랜지스터(MN1)가 오프로부터 온으로 천이하고, 출력 노드(OUT)도‘H＇로부터 인하한다. 또,“Time=6”에서의 NMOS 트랜지스터(MN1)의 천이 타이밍과 동등의 타이밍으로, NMOS 트랜지스터(MN4)도 오프로부터 온으로 천이한다.
여기서, NMOS 트랜지스터(MN4)를 온으로 천이시키는 이유는, 관통 전류와는 관계없고, 입력 신호(INT)가‘L＇로부터‘Hl＇로 천이할 때의 NMOS 트랜지스터(MN4)의 상태를, “Time=1~4”에서 설명한 NMOS 트랜지스터(MN5)와 같은 상태로 하여둘 필요가 있기 때문에 있다. 즉, NMOS 트랜지스터(MN0)가 오프가 되는 정상상태에서는, NMOS 트랜지스터(MN4)는 온일 필요가 있으며, 그렇지 않으면 NMOS트랜지스터(MN0)가 오프로부터 온으로 천이했을 때에 노드(ND1)의 전위를 인하할 수 없게 된다.
NMOS 트랜지스터(MN4)가 온으로 천이하면, 노드(ND3)와 노드(ND1)는 도통한다. 이 도통의 시점에서, 노드(ND1)는‘Hd＇, 노드(ND3)는‘L＇이기 때문에,노드(ND3)의 전위는 인상되고, 노드(ND1)의 전위는, 일시적으로 인하된다. 이 노드(ND1)의 전위의 인하에 따라, PMOS 트랜지스터(MP0, MP1)도, 일시적으로 경계 상태로부터 온으로 천이한다. 그 결과, PMOS 트랜지스터(MP1)가 NMOS 트랜지스터(MN1)에 의한 출력 노드(OUT)의 인하 동작을 방해하는 것이 염려된다.
다만, 노드(ND1)의 전위는, 노드(ND3)의 충전 전하에 상당하는 분량만큼 인하하기 때문에 그 인하폭은 충분히 작다. 또, 노드(ND1)의 전위는,‘Hd＇로부터 일시적으로 인하한 후, 다시‘Hd＇로 돌아오게 되기 때문에, 그 인하 시간도 충분히 짧다. 이 때문에, 이 일시적인 기간에서도, NMOS 트랜지스터(MN1)의 Ids가 PMOS 트랜지스터(MP1)의 Ids보다 큰 상태를 유지할 수 있으며, 출력 노드(OUT)의 인하 동작의 방해는, 큰 문제는 되지 않는다.
“Time=7”에서 출력 노드(OUT)가 Vtn보다도 인하하면, NMOS 트랜지스터 MN2가 온으로부터 오프로 천이하고, 반전 출력 노드(OUTB)는‘H＇에 수속한다. 또, 출력 노드(OUT)가 Vtn보다도 인하하는 타이밍에서, NMOS 트랜지스터(MN5)도 온으로부터 오프로 천이한다. 그 결과, 노드(ND2)와 노드(ND4)가 차단되어 진폭증폭 회로(AMPb3)의 관통 전류도 차단된다. 그 후, “Time=8”에서 출력 노드(OUT)가‘L＇로 수속하고, 출력 노드(OUT) 및 반전 출력 노드(OUTB)의 천이 동작이 완료한다.
또, “Time=7”에서의 NMOS 트랜지스터(MN5)의 오프에 대응해서,“Time=8”에서는, 노드(ND4)는 NMOS 트랜지스터(MN3)의 온에 따라서‘Ld＇로부터‘L＇로 천이하고, 노드(ND2)는‘Ld＇로부터‘Hd＇로 천이한다. PMOS 트랜지스터(MP2, MP3)는, 해당 노드(ND2)의 천이에 따라서 온으로부터 경계상태로 천이한다. 여기서, NMOS 트랜지스터(MN2)는 오프이기 때문에, PMOS 트랜지스터(MP2)가 경계 상태로 천이해도, 반전 출력 노드(OUTB)의‘H＇는 유지된다.
이러한 천이를 거쳐서, “Time=9”에서는, 입력 신호(INT)가‘L＇시의 정상 상태가 된다. 입력 신호(INT)가‘L＇시의 정상 상태에서는, 실시 형태 1의 경우와 같이, 도 4b에 있어서, 대칭 관계가 되는 한쪽 편의 상태와 또 다른 한쪽 편의 상태를 바꿔 넣은 것 같은 상태로 된다. 이때에, 이번에 추가된 NMOS 트랜지스터(MN4) 상태는, NMOS 트랜지스터(MN5) 상태와 바꿔 넣을 수 있다. 또, 도 4e의“Time=10~19”에는, 도 4D의“Time=0~9”와는 반대로, 입력 노드(INT)가‘L＇로부터‘Hl＇로 천이하는 경우의 천이 상태가 나타내어진다. 도 4e의 천이 상태도, 도 4D의 천이 상태에 대해서, 대칭관계가 되는 한쪽 편의 상태와 또 다른 한쪽 편의 상태를 바꿔 넣은 것 같은 상태가 된다.
《실시 형태 3의 주요한 효과》
이상과 같이, 실시 형태 3의 레벨 시프트 회로는, 다음과 같은 동작을 실시하는 스위치를 구비한다. 우선, 정상 상태에서는, 온 상태의 입력트랜지스터(예를 들면, 도 4b의 MN0)에 결합되는 스위치(MN4)는 오프가 되고, 오프 상태의 입력 트랜지스터(MN3)에 결합되는 스위치(MN5)는 온이 된다. 그리고, 오프 상태의 입력 트랜지스터(MN3)가 온으로 천이하면, 그것에 결합되는 스위치(MN5)는, 그 후에 출력신호(OUT, OUTB)가 천이한 단계에서 오프로 천이한다. 한편, 온 상태의 입력 트랜지스터(MN0)가 오프로 천이하면, 그것에 결합되는 스위치(MN4)는, 그 후에 출력 신호(OUT, OUTB)가 천이한 단계에서 온으로 천이한다.
이러한 스위치를 구비한 레벨 시프트 회로를 이용함으로써, 실시 형태 1의 경우와 같은 효과를 얻을 수 있는 것에 더해서, 정상 상태에 있어서의 소비 전력을 저감하는 것이 가능하게 된다. 이것에 의해, 내부 전원 전위(VDD1)를 하강시킴으로써, 도 1의 내부 로직 회로(ILOG)의 소비 전력을 저감할 수 있음과 동시에, 레벨 시프트 회로에 있어서도, 소정의 성능에서의 레벨 시프트 동작을 저소비 전력으로 실시할 수 있게 된다.
　(실시 형태 4)
《레벨 시프트 회로(실시 형태 4)의 구성》
도 5a는, 본 발명의 실시 형태 4에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 5a에 나타내는 레벨 시프트 회로는, 도 4a의 레벨 시프트 회로와는 다른 서브 레벨 시프트 회로(SLSC2)를 구비한. 서브 레벨 시프트 회로(SLSC2)에는, PMOS 트랜지스터(MP4, MP5)가 추가된다. PMOS 트랜지스터(MP4)는, PMOS 트랜지스터(MP1)와 병렬로 결합되며, 반전 출력 신호(OUTB)에 의해 게이트가 구동된다. PMOS 트랜지스터(MP5)는, PMOS 트랜지스터(MP2)와 병렬로 결합되며 출력 신호(OUT)에 의해 게이트가 구동된다.
또, PMOS 트랜지스터(MP4)는, NMOS 트랜지스터(MN1)와 CMOS 인버터 회로를 구성하고, 반전 출력 신호(OUTB)를 받아 출력 신호(OUT)를 출력한다. 한편, PMOS 트랜지스터(MP5)는, NMOS 트랜지스터(MN2)와 CMOS 인버터 회로를 구성하고, 출력 신호(OUT)를 받아 반전 출력 신호(OUTB)를 출력한다.
여기서, 전술한 실시 형태 3의 구성에서는, 동작 상태가 불안정이 되는 경우가 있다. 구체적으로는, 예를 들면, 정상 상태에 있어서, 도 4b에 나타낸 것처럼, 출력 노드(OUT)의‘H＇는, 경계 상태의 PMOS 트랜지스터(MP1)와 오프 상태의 NMOS 트랜지스터(MN1)에서 유지되어 플로팅에 가까운 형태로 유지된다. 그 결과, 출력 노드(OUT)(반전 출력노드(OUTB))의 전위의 안정성을 충분히 유지할 수 없을 우려가 있다.
또, 예를 들면, 천이 기간에 있어서, 도 4c에 나타낸 것처럼, PMOS 트랜지스터(MP2)는, 경계 상태→온, 온→경계 상태로 천이하고, 주로, 이 온의 기간에 반전 출력 노드(OUTB)를‘H＇로 천이시킨다. 여기서, 만일, 이 온의 기간이 짧아지면(예를 들면, 출력 노드(OUT)의‘L＇로의 천이가 빨리 되면), 반전 출력 노드(OUTB)의‘H＇로의 천이에 시간을 필요로 할 우려가 있다. 여기서, PMOS 트랜지스터(MP4, MP5)가 설치된다.
《레벨 시프트 회로(실시 형태 4)의 동작》
도 5b는, 도 5a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이다. 도 5c는, 도 5a에 있어서, 입력 신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 5d는, 도 5c와는 역방향의 입력 신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 5b 및 도 5c의“Time=0”에는, 입력 노드(INT)가‘Hl＇시의 정상상태에 있어서의 각 노드 및 각 트랜지스터 상태가 도시된다. 도 5b 상태는, 도 4b의 상태에 비해서, 추가된 PMOS 트랜지스터(MP4)가 온인 점과 추가된 PMOS 트랜지스터(MP5)가 오프인 점이 차이가 난다. 또, 도 5c 및 도 5d에 나타내는 상태 천이도 PMOS 트랜지스터(MP4, MP5) 상태가 추가되는 점을 제외하고, 도 4d 및 도 4e에 나타낸 상태 천이와 같다.
간단하게 설명하면, 도 5d의“Time=1~4”에서는, 도 4d의“Time=1~4” 및 도 4c의 위의 도면의 경우와 같게 해서, 반전 출력 노드(OUTB)가 인상된다. 이것에 대응해서, 도 5c의“Time=6”에서는, NMOS 트랜지스터(MN1)는 오프로부터 온으로 천이하고, 반대로, PMOS 트랜지스터(MP4)는 온으로부터 오프로 천이한다. 그 결과, 출력 노드(OUT)는, NMOS 트랜지스터(MN1)를 거쳐서 인하된다.
출력 노드 OUT가 인하되면, 도 5c의“Time=7”에 있어서, NMOS트랜지스터 MN2는 온으로부터 오프로 천이하고, 반대로, PMOS 트랜지스터(MP5)는 오프로부터 온으로 천이한다. 그 결과, 반전 출력 노드(OUTB)는, 이미 온인 PMOS 트랜지스터(MP2)에 더해서, PMOS 트랜지스터(MP5)를 거쳐서 인상되며‘H＇로 수속한다. 따라서, 그 후에, 도 4c의 아래 도면의 경우와 같이 해서, 도 5c의“Time=8”에서 PMOS 트랜지스터(MP2)가 온으로부터 경계 상태로 천이했을 경우에서도, 반전 출력 노드(OUTB)의‘H＇는, PMOS 트랜지스터(MP5)에 의해 안정적으로 유지된다.
《실시 형태 4의 주요한 효과》
이상, 실시 형태 4의 레벨 시프트 회로를 이용함으로써, 실시 형태 3의 경우와 같은 효과를 얻을 수 있는 것에 더해서, 실시 형태 3의 경우와 비해서 동작 상태를 안정화하는 것이 가능하게 된다. 구체적으로는, 예를 들면, 정상 상태에 있어서, 출력 노드(OUT) 또는 반전 출력 노드의‘H＇를, PMOS 트랜지스터(MP4) 또는 PMOS 트랜지스터(MP5)에서 안정적으로 유지할 수 있다.
또, NMOS 트랜지스터(MN1, MN2) 및 PMOS 트랜지스터(MP4, MP5)는, 말하자면, CMOS형의 센스 증폭기 회로로서 기능한다. 이 때문에, 예를 들면, 도 5b에 있어서, 반전 출력 노드(INB)가‘Hl＇로 천이했을 경우, PMOS 트랜지스터(MP2)가 NMOS 트랜지스터(MN1)를 일단 온으로 구동하면, 센스 증폭기 회로의 동작에 의해, 출력 노드(OUT) 및 반전 출력 노드(OUTB)는, 각각,‘L＇및‘H＇로 신속하고 안정적으로 천이한다.
(실시 형태 5)
《레벨 시프트 회로(실시 형태 5)의 구성》
도 6a는, 본 발명의 실시 형태 5에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 6a에 나타내는 레벨 시프트 회로는, 도 5a의 레벨 시프트 회로와는 다른 진폭 증폭 회로(AMPt4, AMPb4)를 구비한다. 진폭 증폭 회로(AMPt4)에는, PMOS 트랜지스터(MP6) 및 지연 회로(DLY0)가 추가되며, 진폭 증폭 회로(AMPb4)에는, PMOS 트랜지스터(MP7) 및 지연 회로(DLY1)가 추가된다.
지연 회로(DLY0, DLY1)에는, 외부 전원 전위(VDD2) 및 기준 전원 전위(GND)가 공급된다. 지연 회로(DLY0, DLY1)는, 출력 신호(OUT)를 지연시킨 제어 신호(노드(ND6)의 신호)와 해당 제어 신호의 역극성이 되는 반전 제어 신호(노드(ND5)의 신호)를 출력한다. 이 예에서는, 반전 출력 신호(OUTB)를 지연시켜 반전 제어 신호(노드 ND5의 신호)를 출력하는 지연 회로(DLY0)와 출력 신호(OUT)를 지연시켜서 제어 신호(노드(ND6)의 신호)를 출력하는 지연 회로(DLY1)가 설치된다. 지연회로(DLY0, DLY1)는, 대표적으로는, 복수단의 CMOS 인버터 회로 등에 의해 구성된다. 다만, 지연 회로는, 특히, 이러한 구성으로 한정되지 않고, VDD2 진폭의 제어신호 및 반전 제어 신호를 출력할 수 있는 구성이면 된다.
PMOS 트랜지스터(MP6)는, PMOS 트랜지스터(MP0)와 병렬로 결합되며, 반전제어 신호(노드(ND5)의 신호)에 의해 게이트가 구동된다. PMOS 트랜지스터(MP7)는, PMOS 트랜지스터(MP3)와 병렬로 결합되며, 제어 신호(노드(ND6)의 신호)에 의해 게이트가 구동된다. 지연 회로(DLY0)는, NMOS 트랜지스터(MN4)의 온 또는 오프로의 천이를 받아서, 소정의 기간 경과 후에 PMOS 트랜지스터(MP6)를 오프 또는 온으로 천이시키는 역할을 담당한다. 마찬가지로, 지연회로(DLY1)는, NMOS 트랜지스터(MN5)의 온 또는 오프에의 천이를 받아서, 소정의 기간 경과 후에 PMOS 트랜지스터(MP7)를 오프 또는 온으로 천이시키는 역할을 담당한다.
《레벨 시프트 회로(실시 형태 5)의 동작》
도 6b는, 도 6a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타낸다 회로도이다. 도 6c는, 도 6a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터의 상태 천이의 일례를 나타내는 회로도이며, 도 6d는, 도 6c에 계속되는 천이 기간에서의 각 노드 및 트랜지스터 상태 천이의 일례를 나타내는 회로도이다. 도 6e는, 도 6a에 있어서, 입력신호의 천이에 수반하는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 6f는, 도 6e와는 역방향의 입력 신호의 천이에 수반하는 각 노드 및 각 트란지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 6e의 초기 기간(Time=0)(바꾸어 말하면, 정상 상태)에서는, 도 6b에 나타낸 바와 같이, 입력 노드(INT)는‘Hl＇이며, 반전 입력 노드(INB)는‘L＇이며, 출력 노드(OUT)는‘H＇이며, 반전 출력 노드(OUTB)는‘L＇이다. 이것에 대응해서, 도 5b의 경우와 같이, NMOS 트랜지스터(MN0, MN2, MN5)는 온이며, NMOS 트랜지스터(MN3, MN1, MN4)는 오프이며, PMOS 트랜지스터(MP4)는 온이며, PMOS 트랜지스터(MP5)는 오프이다. 더욱이, 여기에서는, 추가된 PMOS 트랜지스터(MP6)는, 노드(ND5)의‘L＇에 따라 온이 되고, 추가된 PMOS 트랜지스터(MP7)는, 노드(ND6)의‘H＇에 따라 오프가 된다.
이 온 상태의 PMOS 트랜지스터(MP6)와 오프 상태의 NMOS 트랜지스터(MN4)에 따라, 노드(ND1)는‘H＇가 되고, PMOS 트랜지스터(MP0, MP1)는, 도 5b의 경우와 달리, 경계 상태가 아니라 오프가 된다. 한편, 노드(ND2)는, PMOS 트랜지스터(MP7)가 오프이기 때문에, 도 5b의 경우와 같이,‘Hd＇가 되고, PMOS 트랜지스터(MP2, MP3)는, 경계 상태가 된다. 또, 도 5b의 경우와 같이, 노드(ND3)는‘L＇이며, 노드(ND4)는‘Hd＇이다.
다음에, 도 6e의“Time=1~4”에 대해서 설명한다. 이“Time=1~4”에 거의 대응하는 기간에서의 상태 천이는, 도 6 C의 위의 도면에 나타낸다. “Time=1”에서 입력노드(INT)가‘Hl＇로부터‘L＇로 천이하면, “Time=2”에서 NMOS 트랜지스터(MN0)는 온으로부터 오프로 천이한다. 이때에, NMOS 트랜지스터(MN4)는 오프이기 때문에 노드(ND3)는‘L＇를 유지하고, 노드(ND1)는, 온 상태의 PMOS 트랜지스터(MP6)를 거쳐서‘H＇를 유지한다.
한편, “Time=1”에서 반전 입력 노드(INB)가‘L＇로부터‘Hl＇으로 천이 하면, NMOS 트랜지스터(MN3)는,“Time=2”에서 오프로부터 온으로 천이한다. 이 NMOS트랜지스터(MN3)가 온으로 천이한 시점에서, 노드(ND2)는‘Hd＇이며, NMOS트랜지스터(MN5)는 온이다. 더욱이, PMOS 트랜지스터(MP7)는 오프이다. 이 때문에, NMOS 트랜지스터(MN3)는, 실시 형태 1의 경우와 같이, 노드 ND2의 전위를 NMOS 트랜지스터(MN5)를 거쳐서 충분히 인하할 수 있다.
노드(ND2, ND4)의 전위가‘Hd＇로부터‘Ld＇으로 천이하면, PMOS 트랜지스터(MP2, MP3)는, 경계 상태로부터 온으로 천이한다. 이때에, PMOS 트랜지스터(MP2)는, 실시 형태 1의 경우와 같이, VDD1 진폭보다 큰｜Vdrop｜진폭 그리고 온으로 구동되기 때문에, 반전 출력 노드(OUTB)의 전위를 충분히 인상할 수 있다.
계속해서 도 6e의“Time=5~8”에 대해서 설명한다. 이“Time=5~8”에 거의 대응하는 기간에서의 상태 천이는, 도 6c의 아래 도면에 나타낸다. “Time=5”에서, 반전출력 노드(OUTB)는,‘L＇로부터 인상되고, Vtn 및‘Hd＇를 초과하여 상승한다. 이것에 대응해서, “Time=6”에서 NMOS 트랜지스터(MN1)가 오프로부터 온으로 천이함과 동시에 PMOS 트랜지스터(MP4)는 온으로부터 오프로 천이하고, 출력 노드(OUT)는‘H＇로부터 인하한다. 또, “Time=6”에서의 NMOS 트랜지스터(MN1)의 천이 타이밍과 동등의 타이밍으로, NMOS 트랜지스터(MN4)도 오프로부터 온으로 천이한다.
NMOS 트랜지스터(MN4)가 온으로 천이하면, 노드(ND3)와 노드(ND1)는 도통한다. 이 도통의 시점에서, 노드(ND1)는‘H＇, 노드(ND3)는‘L＇이기 때문에, 노드(ND3)의 전위는 인상한다. 다만, 여기에서는, 전술한 도 4c의 아래 도면의 경우와 달리, 노드(ND1)는, PMOS 트랜지스터(MP6)의 온에 따라‘H＇를 유지한다. 이것에 의해, 도 4c의 아래 도면에 나타낸 것 같은 노드(ND1)의 전위의 일시적인 인하를 방지할 수 있으며, PMOS 트랜지스터(MP0, MP1)의 일시적인 온(즉, 출력 노드(OUT)의 인하 동작에 대한 방해의 발생)을 방지할 수 있다.
“Time=7”에서 출력 노드(OUT)가‘Hd＇를 거쳐서 Vtn로부터 인하하면, PMOS 트랜지스터(MP5)는 오프로부터 온으로 천이함과 동시에 NMOS 트랜지스터(MN2)는 온으로부터 오프로 천이한다. 그 결과, 반전 출력 노드(OUTB)는‘H＇로 수속한다. 또한, 출력 노드(OUT)가 Vtn보다도 인하하는 타이밍에서, NMOS 트랜지스터(MN5)도 온으로부터 오프로 천이한다. 그 결과, 노드(ND2)와 노드(ND4)가 차단되어 진폭증폭 회로(AMPb4)의 관통 전류도 차단된다. 그 후, “Time=8”에서 출력 노드(OUT)가‘L＇로 수속하고, 출력 노드(OUT) 및 반전 출력 노드(OUTB)의 천이 동작이 완료한다.
또, “Time=7”에서의 NMOS 트랜지스터(MN5)의 오프에 대응해서“Time=8”에서는, 노드(ND4)는 NMOS 트랜지스터(MN3)의 온에 따라‘Ld＇로부터‘L＇으로 천이하고, 노드(ND2)는‘Ld＇로부터‘Hd＇로 천이한다. PMOS 트랜지스터(MP2, MP3)는, 해당 노드(ND2)의 천이에 따라 온으로부터 경계 상태로 천이한다. 여기서, PMOS 트랜지스터(MP5)는 온, NMOS 트랜지스터(MN2)는 오프이기 때문에, PMOS 트랜지스터(MP2)가 경계 상태로 천이해서도, 반전 출력 노드(OUTB)의‘H＇는 유지된다.
계속해서, 도 6e의“Time=8, 9”에 대해서 설명한다. 이“Time=8, 9”에 거의 대응하는 기간에서의 상태 천이는, 도 6d에 나타낸다. 도 6d의 위의 도면에는, 도 6c 아래 도면의 최종 상태를 나타낸다. 이 상태를 기점으로서 도 6d의 아래 도면에서는, PMOS 트랜지스터(MP6)는, 지연 회로(DLY0)를 거쳐서 온으로부터 오프로 천이하고("Time=8"), PMOS 트랜지스터(MP7)는, 지연 회로(DLY1)를 거쳐서 오프로부터 온으로 천이한다(“Time=9”).
PMOS 트랜지스터(MP6)가 오프로 천이하면, 노드(ND1)는, 플로팅으로 되고, 그대로‘H＇를 유지하던가, 또는, 리크 등에 의해‘Hd＇로 저하한다. ‘Hd＇로 저하하면, PMOS 트랜지스터(MP0, MP1)가 오프로부터 경계 상태로 천이하기 때문에 노드(ND1)는,‘Hd＇보다는 하락하지 않는다. 도 6e의“Time=8”에서는,노드(ND1)는‘Hd＇가 되고 있지만,‘Hd＇는 아니고‘H＇여도, 특히 동작에 영향은 없다. 즉, 이것은, 예를 들면, 도 6d의 아래 도에 있어서, 그 후에 입력 노드(INT)가‘Hl＇로 천이한 시점에서, NMOS 트랜지스터(MN0)의 부하 회로가 되는 PMOS 트랜지스터(MP0)가 경계 상태인지 오프인지의 차이가 된다. 그 어느 것에 있어서도, NMOS 트랜지스터(MN0)는, 노드(ND1)의 전위를 용이하게 인하할 수 있다.
한편, PMOS 트랜지스터(MP7)가 온으로 천이하면, “Time=9”에서, 노드ND2는,‘Hd＇로부터‘H＇로 천이한다. 이것에 대응해서, PMOS 트랜지스터(MP2, MP3)는, 경계 상태로부터 오프로 천이한다. 이러한 천이를 거쳐, “Time=10”에서는, 입력 신호(INT)가‘L＇시의 정상 상태가 된다. 이, 도 6d의 최종 상태가 되는 정상 상태와 도 6b에 나타낸 정상 상태와는, 대칭 관계이다.
도 6f의“Time=11~21”에는, 도 6e의“Time=0~10”과는 반대로, 입력 노드(INT)가‘L＇로부터‘Hl＇로 천이하는 경우의 천이 상태가 도시된다. 도 6f의 천이 상태는, 지금까지의 실시 형태와 같이, 도 6e의 천이 상태에 대해서, 대칭 관계가 되는 한쪽 편 상태와 이미 한쪽 편 상태를 바꿔 넣은 그러한 상태가 된다. 이때에, 이번에 추가된 노드(ND5) 및 PMOS 트랜지스터(MP6) 상태는, 노드(ND6) 및 PMOS 트랜지스터(MP7) 상태로 바꿔 넣을 수 있다.
《실시 형태 5의 주요한 효과》
전술한 각 실시 형태 1~4에서는, PMOS 트랜지스터(MP0, MP3)의 구동 능력을 어느 정도 낮게 정할(바꾸어 말하면, 온 저항을 어느 정도 크게 설정할) 필요가 있다. 이것은, 실시 형태 1 등에서 기술한 것처럼, NMOS 트랜지스터(MN0, MN3)에 의한 노드(ND1, ND2)의 전위의 인하를 용이화하고, 또, 노드(ND1, ND2)의 전압 진폭을 VDD1 진폭보다도 큰 진폭으로 정하기 때문이다.
다만, 그 부작용으로서 노드(ND1, ND2)의 전위가 낮은 상태로부터‘Hd＇로 복귀하는 경우에 시간을 필요로 할 우려가 있다. 일례로서 고속의 입력 신호(INB)에 따라, 도 4C의 아래 도면에 있어서, 노드(ND2)가‘Ld＇로부터‘Hd＇에 돌아오기 전에(이것에 따라 PMOS 트랜지스터(MP2)가 온 상태에서), 입력 노드 (INT)가‘Hl＇로 천이했을 경우를 상정한다. 이 경우, 반전 출력 노드(OUTB)의‘L＇로의 천이가 지연하기 때문에, 동작 상태가 불안정이 되고, 예를 들면, 입력 신호(INT)의 데이터 패턴에 의존한 지터 등이 생기는 경우가 있다.
여기서, 실시 형태 5의 레벨 시프트 회로를 이용하면, 도 6d의 아래 도면에 나타낸 바와 같이, 출력 신호(OUT)가 천이한 후, VDD2 진폭의 PMOS 트랜지스터(MP7)에 의해 노드(ND2)를 고속으로‘H＇로 되돌리는 것이 가능하게 된다. 또, 도 6c의 아래 도면에서 기술한 바와 같이, 지연 회로(DLY0) 및 PMOS 트랜지스터(MP6)에 의해, 노드(ND1)의 전위의 일시적인 인하를 방지하는 것도 가능해진다.
더욱이, 지연 회로(DLY1)에 의해, 예를 들면, 도 6c의 위의 도면 상태에서, PMOS 트랜지스터(MP7)가 온이 되는 것 같은 사태를 확실히 방지할 수 있다. 즉, 지연회로(DLY1)가 없는 경우, 출력 신호(OUT)에 대응해서 PMOS 트랜지스터(MP7)가 온 한 후 NMOS 트랜지스터(MN5)가 오프 할 가능성이 있다. 그러면, 양쪽 모두의 트랜지스터(MN5, MP7)가 온의 기간에서, NMOS 트랜지스터(MN3)에 의한 노드(ND2)의 전위의 인하 동작을 크게 방해할 수 있게 된다. 한편, 지연 회로(DLY1)를 설치하면, NMOS 트랜지스터(MN3)가 인하 동작을 실시할 때의 부하 회로는, 항상, PMOS 트랜지스터(MP3)만 된다.
이상과 같은 것으로부터, 실시 형태 5의 레벨 시프트 회로를 이용함으로써, 실시 형태 4의 경우와 같은 효과를 얻을 수 있는 것에 더해서, 실시 형태 4의 경우와 비교해서 동작 상태를 더욱 안정화하는 것이 가능하게 된다. 그 결과로서, 특히, 동작 속도의 향상을 도모할 수 있다.
(실시 형태 6)
《레벨 시프트 회로(실시 형태 6)의 구성》
도 7a는, 본 발명의 실시 형태 6에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 7a에 나타내는 레벨 시프트 회로는, 도 6a의 레벨 시프트 회로와는 다른 서브 레벨 시프트 회로(SLSC3)를 구비한다. 서브 레벨 시프트 회로(SLSC3)에는, NMOS 트랜지스터(MN6, MN7)가 추가된다. NMOS 트랜지스터(MN6)는, NMOS 트랜지스터(MN1)와 기준 전원 전위(GND)와의 사이에 드레인·소스 경로가 설치되고, NMOS 트랜지스터(MN7)는, NMOS 트랜지스터(MN2)와 기준 전원 전위(GND)와의 사이에 드레인·소스 경로가 설치된다.
　여기서, 전술한 실시 형태 1~5에서는, 예를 들면, 도 6c의 위의 도면에 있어서, PMOS 트랜지스터(MP2)가 반전 출력 노드(OUTB)의 전위를 인상할 경우에, NMOS 트랜지스터(MN2)는, VDD2 진폭에서 온으로 구동되고 있었다. 전술한 것처럼, PMOS 트랜지스터(MP2)는, VDD1 진폭보다 큰 전압 진폭에서 온으로 구동되기 때문에, 반전 출력 노드(OUTB)의 전위를 충분히 인상하는 것이 가능하다. 다만, 이때에는, 부가해서 NMOS 트랜지스터(MN2)의 구동 능력을 낮게 하면, 반전 출력 노드(OUTB)의 전위를 더욱 용이하게 인상하는 것이 가능하게 된다. 여기서, NMOS 트랜지스터(MN6, MN7)가 설치된다.
도 7a의 예에서는, NMOS 트랜지스터(MN6)는, 노드(ND1)에 의해 게이트가 구동되고 NMOS 트랜지스터(MN7)는, 노드(ND2)에 의해 게이트가 구동된다. 이것에 의해, 개략적으로는, PMOS 트랜지스터(MP2)가 반전 출력 신호(OUTB)를 외부전원 전위(VDD2)로 천이시키는 기간에서, NMOS 트랜지스터(MN7)는, VDD2 진폭보다도 작은 전압 진폭으로 온으로 구동되든가 또는 오프로 구동되며, NMOS 트랜지스터(MN6)는, 온으로 구동된다. 반대로, PMOS 트랜지스터(MP1)가 출력 신호(OUT)를 외부 전원 전위(VDD2)로 천이시키는 기간에서, NMOS 트랜지스터(MN6)는, 외부 전원 전위(VDD2)보다 작은 전압 진폭에서 온으로 구동되든가 또는 오프로 구동되고, NMOS 트랜지스터(MN7)는, 온으로 구동된다.
《레벨 시프트 회로(실시 형태 6)의 동작》
도 7b는, 도 7a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이며, 도 7c는, 도 7a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터의 상태 천이의 일례를 나타내는 회로도이다. 도 7d는, 도 7a에 있어서, 입력 신호의 천이에 따른 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 7e는, 도 7d와는 역방향의 입력 신호의 천이에 따르는 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 7b 및 도 7d의“Time=0”에는, 입력 노드(INT)가‘Hl＇인 경우의 정상 상태가 나타난다. 도 7b 상태는, 도 6b 상태와 같고, 거기에 NMOS 트랜지스터(MN6, MN7) 상태와 노드(ND7, ND8) 상태가 더해진 것으로 되어 있다. 노드(ND7)는, NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN6)의 결합 노드이며, 노드(ND8)는, NMOS 트랜지스터(MN2)와 NMOS 트랜지스터(MN7)의 결합 노드이다.
도 7 b에 나타내듯이, NMOS 트랜지스터(MN6)는, 노드(ND1)의‘H＇에 따라 VDD2 진폭에서 온으로 구동된다. 한편, NMOS 트랜지스터(MN7)는, 노드(ND2)의‘Hd＇에 따라“VDD2－｜Vtp｜”진폭에서 온으로 구동된다. 또, 노드(ND7, ND8)는, 모두,‘L＇이다. 이 상태의 회로는, NMOS 트랜지스터(MN1, MN2)의 소스가 기준 전원 전위(GND)에 직접적으로 결합되고 있는 실시 형태 5의 회로와 거의 등가이다. 따라서, 노드(ND1, ND2) 상태가 변함없는 한, 도 7a의 회로는 도 6a의 회로와 동일하게 동작한다.
다음에, 도 7d의“Time=1~4”에 대해서 설명한다. 이“Time=1~4”에 거의 대응하는 기간에서의 상태 천이는, 도 7c의 위의 도면에 나타난다. 도 7의“Time=1~4” 및 도 7c의 위의 도면에 나타나는 상태 천이는, NMOS 트랜지스터(MN6, MN7) 및 노드(ND7, ND8) 상태가 더해진 것을 제외하고 도 6e의“Time=1~4” 및 도 6c의 위의 도면에 나타낸 상태 천이와 거의 같다. 우선, NMOS 트랜지스터(MN6 및 노드 ND7)에 관해서는, “Time=1”에서 입력 노드(INT)가‘Hl＇으로부터‘L＇로 천이해서도, 노드(ND1)는, 그대로‘H＇를 유지하기 때문에, 도 7 b의 정상상태로부터 불변이다.
한편, NMOS 트랜지스터(MN7 및 노드 ND8)에 관하여, “Time=1”에서 반전입력 노드(INB)가‘L＇로부터‘Hl＇로 천이하면, 노드(ND2)는, 도 6c의 위의 도의 경우와 같이“Time=3, 4”에서,‘Hd＇로부터‘Ld＇로 천이한다. 이것에 따라, NMOS 트랜지스터(MN7)는, 온 상태가 약해지고, 경우에 따라서는 오프가 된다. 도 7d에서는, 이 약한 온 상태를“ON＿W”로 나타내고 있다. 이 NMOS 트랜지스터(MN7)에 의해, 노드(ND8)의 전위는,‘L＇로부터 인상되고, 온 상태인 NMOS 트랜지스터(MN2)의 입력 전압 진폭(=Vgs)은, VDD2 진폭보다 작아진다. 그 결과, 온 상태의 PMOS 트랜지스터(MP2)는, 반전 출력 노드(OUTB)의 전위를 용이하게 인상할 수 있다.
다음에, 도 7d의“Time=5~8”에 대해서 설명한다. 이“Time=5~8”에 거의 대응하는 기간에서의 상태 천이는, 도 7c의 아래 도면에 나타낸다. 도 7d의“Time=5~8” 및 도 7c의 아래 도면에 나타낸 상태 천이도, NMOS 트랜지스터 (MN6, MN7) 및 노드(ND7, ND8) 상태가 더해진 것을 제외하고 도 6e의“Time=5~8”및 도 6c의 아래 도면에 나타낸 상태 천이와 거의 같다. 우선, NMOS 트랜지스터(MN6 및 노드 ND7)에 관하여, 노드(ND1)는 여전히‘H＇를 유지하기 때문에, NMOS 트랜지스터(MN6 및 노드 ND7) 상태도 도 7c 상태로부터 불변이다.
한편, NMOS 트랜지스터(MN7) 및 노드(ND8)에 관하며, 도 6c의 아래 도면의 경우와 같이“Time=7”에서 NMOS 트랜지스터(MN5)가 온으로부터 오프로 천이 하면, 노드 ND2는, “Time=8”에서‘Ld＇로부터‘Hd＇로 천이한다. 이것에 따라, NMOS 트랜지스터(MN7)는, 약한 온 상태 또는 오프로부터 온으로 천이하고, 노드(ND8)의 전위는, 인상된 상태로부터‘L＇로 천이한다. 즉, 이 단계에서는, PMOS 트랜지스터(MP2)는, 반전 출력 노드(OUTB)의 전위를 인상하는 역할을 이미 종료하고 있다. 여기서, 노드(ND2)에 의해, PMOS 트랜지스터(MP2)는 경계 상태로 되돌려지고, 이것에 연동해서, NMOS 트랜지스터(MN7)도 온으로 되돌려진다.
그 후는, 도 6d의 경우와 같게, PMOS 트랜지스터(MP6)는 오프가 되며, 노드(ND1)는,‘H＇로부터‘Hd＇로 천이한다. 또, PMOS 트랜지스터(MP7)는 온으로 되고, 노드(ND2)는,‘Hd＇로부터‘H＇로 천이한다. 이것에 따라, NMOS 트랜지스터(MN6, MN7)는, 온의 강함이 약간 변동하지만, 여전히 강한 온 상태를 유지한다.
도 7e의“Time=11~21”에는, 도 7d의“Time=0~10”과는 반대로, 입력 노드(INT)가‘L＇로부터‘Hl＇로 천이하는 경우의 천이 상태가 도시되어 있다. 도 7e의 천이 상태는, 지금까지의 실시 형태와 같이, 도 7d의 천이 상태에 대해서, 대칭 관계와 한쪽 편 상태와 이미 다른 한쪽 편 상태를 바꿔 넣은 것 같은 상태가 된다. 이때에, 이번에 추가된 노드(ND7) 및 NMOS 트랜지스터(MN6) 상태는, 각각, 노드(ND8) 및 NMOS 트랜지스터(MN7) 상태로 바꿔 넣을 수 있다.
《실시 형태 6의 주요한 효과》
이상, 실시 형태 6의 레벨 시프트 회로를 이용함으로써, 실시 형태 5의 경우와 같은 효과를 얻을 수 있는 것에 더해서, 실시 형태 5의 경우와 비교해서, 레벨 시프트 동작을 실시하는 전원 전위 범위를 한층 더 확대하는 것이 가능하게 된다. 구체적으로 설명하면, 예를 들면, 내부전원 전위(VDD1)가 저하하는 것에 따라, NMOS 트랜지스터(MN0, MN3)의 구동 전류(=Ids)는 작아지고, 노드(ND1), ND2의｜Vdrop｜진폭도 작아진다. 그러면, NMOS 트랜지스터(MN1), MN2의 구동 능력에 비해 PMOS 트랜지스터(MP1, MP2)의 구동 능력은 더욱, 더 저하하기 때문에, 그 중, 출력 노드(OUT) 등에 있어서의 전위의 인상 동작이 곤란해지는 사태가 생길 수 있다. 실시 형태 6의 레벨 시프트 회로를 이용하면, PMOS 트랜지스터(MP1, MP2)의 구동시에 NMOS 트랜지스터(MN1, MN2)의 구동 능력을 저하시킬 수가 있기 때문에, 이러한 사태를 회피할 수 있다.
(실시 형태 7)
《레벨 시프트 회로(실시 형태 7)의 구성》
도 8a는, 본 발명의 실시 형태 7에 의한 레벨 시프트 회로의 구성예를 나타내는 회로도이다. 도 8a에 나타내는 레벨 시프트 회로는, 도 7a의 레벨 시프트 회로와는 다른 서브 레벨 시프트 회로(SLSC4)를 구비한다. 서브 레벨 시프트 회로(SLSC4)는, 도 7a의 서브 레벨 시프트 회로(SLSC3)와 비해 다음의 2가지 차이가 있다. 첫 번째의 차이점으로서 NMOS트랜지스터(MN6)는, 노드(ND1)는 아니고 반전 입력 신호(INB)에 의해 구동되고. NMOS 트랜지스터(MN7)는, 노드(ND2)는 아니고 입력 신호(INT)에 의해 구동된다.
두 번째의 차이점으로서 NMOS 트랜지스터(MN8~MN11)가 추가된다. NMOS트랜지스터(MN11)는, 기준 전원 전위(GND)와 반전 출력 노드(OUTB)와의 사이에 소스·드레인 경로가 설치되며, 출력 신호(OUT)에 의해 게이트가 구동된다. NMOS트랜지스터(MN9)는, 기준 전원 전위(GND)와 출력 노드(OUT)와의 사이에 소스·드레인 경로가 설치되며, 반전 출력 신호(OUTB)에 의해 게이트가 구동된다. NMOS트랜지스터(MN10)는, 반전 출력 노드(OUTB)와 NMOS 트랜지스터(MN11)와의 사이에 드레인·소스 경로가 설치되며, 반전 제어 신호(노드 ND5의 신호)에 의해 게이트가 구동된다. NMOS 트랜지스터(MN8)는, 출력 노드(OUT)와 NMOS 트랜지스터(MN9)와의 사이에 드레인·소스 경로가 설치되며, 제어 신호(노드(ND6)의 신호)에 의해 게이트가 구동된다.
실시 형태 6의 경우와 같이, PMOS 트랜지스터(MP2)가 반전 출력 신호(OUTB)를 외부 전원 전위(VDD2)에 천이시키는 기간에서는, NMOS 트랜지스터(MN7)는, NMOS트랜지스터(MN2)의 구동 능력을 약하게 하는 역할을 담당하고, NMOS 트랜지스터(MN6)는, 온으로 구동된다. 반대로, PMOS 트랜지스터(MP1)가 출력 신호(OUT)를 외부 전원 전위(VDD2)로 천이시키는 기간에서는, NMOS 트랜지스터(MN6)는, NMOS 트랜지스터(MN1)의 구동 능력을 약하게 하는 역할을 담당하고, NMOS 트랜지스터(MN7)는, 온으로 구동된다. 다만, 여기에서는, NMOS 트랜지스터(MN6, MN7)는, 실시 형태 6의 경우와 달리, NMOS 트랜지스터(MN1, MN2)의 구동 능력을 약하게 하기 위해서, 약한 온상태가 아니라 오프로 구동된다.
한편, 예를 들면, PMOS 트랜지스터(MP2)가 반전 출력 신호(OUTB)를 외부 전원 전위(VDD2)로 천이시키는 기간에서는, NMOS 트랜지스터(MN6)는, 실시 형태 6의 경우와 달리, VDD2 진폭이 아니라 VDD1 진폭으로 온으로 구동된다. 그 결과, NMOS 트랜지스터(MN1, MN6)를 거쳐서 출력 노드(OUT)를‘L＇로 인하하는 능력이 저하할 우려가 있다. 여기서, 이 출력 노드(OUT)의‘L＇로의 인하 능력을 보강하고, 또한‘H＇에의 인상 동작을 방해하지 않게 하기 위해서, NMOS 트랜지스터(MN8, MN9)가 설치된다.
《레벨 시프트 회로(실시 형태 7)의 동작》
도 8b는, 도 8a에 있어서의 정상 상태에서의 각 노드 및 각 트랜지스터 상태예를 나타내는 회로도이며, 도 8c는, 도 8a에 있어서의 천이 기간에서의 각 노드 및 각 트랜지스터의 상태 천이의 일례를 나타내는 회로도이다. 도 8d는, 도 8a에 있어서, 입력 신호의 천이에 따라 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이며, 도 8e는, 도 8d와는 역방향의 입력 신호의 천이에 따라 각 노드 및 각 트랜지스터의 시계열적인 상태 천이의 일례를 요약한 천이도이다.
도 8b에는, 입력 노드(INT)가‘Hl＇인 경우의 정상 상태가 도시된다. 도 8b의 상태는, 이번 추가 또는 변경 대상이 되는 NMOS 트랜지스터(MN6~MN11) 상태와 이것에 따른 노드(ND7~ND10) 상태를 제외하고 도 7b 상태와 같다. 노드(ND9)는, NMOS 트랜지스터(MN8)와 NMOS 트랜지스터(MN9)의 결합 노드이며, 노드(ND10)는, NMOS 트랜지스터(MN10)와 NMOS 트랜지스터(MN11)의 결합 노드이다. 다만, 실시 형태 7에서는, 노드(ND7~ND10)의 전위를 엄밀하게 정하는 것에 의미는 없으며, 적의, 상세한 설명은 생략된다.
도 8b에 나타내듯이, NMOS 트랜지스터(MN6)는, 반전 입력 노드(INB)의‘L＇에 따라 오프로 구동된다. 한편, NMOS 트랜지스터(MN7)는, 입력 노드(INT)의‘Hl'와 관련하여 VDD1 진폭에서 온으로 구동된다. NMOS 트랜지스터(MN8)는, 제어 신호(노드 ND6의 신호)의‘H＇와 관련하여 온(상세하게는 경계 상태)이며, NMOS 트랜지스터(MN10)는, 반전 제어 신호(노드(ND5)의 신호)의‘L＇와 관련하여 오프이다. NMOS 트랜지스터(MN9)는, 반전 출력 노드(OUTB)의‘L＇와 관련하여 오프이며, NMOS 트랜지스터(MN11)는, 출력 노드(OUT)의‘H＇와 관련하여 온이다.
또, 출력 노드(OUT)의‘H＇는, 온 상태의 PMOS 트랜지스터(MP4)에 의해 유지되고, 반전 출력 노드(OUTB)의‘L＇은, 온 상태의 NMOS 트랜지스터(MN2, MN7)에 의해 유지된다. 이때에, NMOS 트랜지스터(MN7)는, VDD1 진폭 그리고 온으로 구동되지만, 반전 출력 노드(OUTB)의‘L＇를 유지할 만큼으로는, 충분한 구동능력을 구비한다.
다음에, 도 8d의“Time=1~4”에 대해서 설명한다. 이“Time=1~4”에 거의 대응하는 기간에서의 상태 천이는, 도 8c의 위의 도면에 나타난다. “Time=1”으로 입력 노드(INT)가‘Hl＇로부터‘L＇로 천이하면,“Time=2”에서 NMOS 트랜지스터(MN0, MN7)는 온으로부터 오프로 천이한다. MNOS 트랜지스터(MN4)는 오프이며, PMOS 트랜지스터(MP6)는 온이기 때문에, NMOS 트랜지스터(MN0)가 오프로 천이해서도, 노드(ND1)는, 여전히‘H＇를 유지한다. 한편, NMOS 트랜지스터(MN7)가 오프로 천이하면, NMOS 트랜지스터(MN2)는, 등가적으로, 존재하지 않는 상태가 된다.
또,“Time=1”에서 반전 입력 노드(INB)가‘L＇로부터‘Hl＇로 천이하면,“Time=2”에서, NMOS 트랜지스터(MN3, MN6)가 오프로부터 온으로 천이한다. NMOS 트랜지스터(MN6)가 온으로 천이하면, 노드(ND7)는‘L＇가 된다. 한편, NMOS 트랜지스터(MN3)가 온으로 천이하면, 지금까지의 실시 형태와 같이, 노드(ND2)는,“Time=3, 4”에서‘Hd＇로부터‘Ld＇로 천이하고, 이것에 따라 PMOS트랜지스터(MP2, MP3)는,“Time=4”에서 경계 상태로부터 온으로 천이한다.
이것에 의해, PMOS 트랜지스터(MP2)는, 반전 출력 노드(OUTB)의 전위를 인상시킨다. 이때에, 온 상태의 NMOS 트랜지스터(MN2)는, NMOS 트랜지스터(MN7)의 오프와 관련하여 등가적으로 존재하지 않는 상태이며, 더욱이, 온 상태의 NMOS 트랜지스터(MN11)도 NMOS 트랜지스터(MN10)의 오프에 관련하여 등가적으로 존재하지 않는 상태가 된다. 그 결과, PMOS 트랜지스터(MP2)는, 반전 출력 노드(OUTB)의 전위를 용이하게 인상할 수 있다.
다음에, 도 8d의“Time=5~8”에 대해서 설명한다. 이“Time=5~8”에 거의 대응하는 기간에서의 상태 천이는, 도 8c의 아래 도면에 나타낸다. “Time=5”로 반전 출력 노드(OUTB)의 전위가 인상되고, Vtn를 넘어‘Hd＇에 이르면,“Time=6”에서 NMOS 트랜지스터(MN1)는 오프로부터 온으로 천이하고, PMOS 트랜지스터(MP4)는 온으로부터 오프로 천이한다. 또, “Time=6”에서, NMOS 트랜지스터(MN4)도 오프로부터 온으로 천이한다. NMOS 트랜지스터(MN4)가 온으로 천이해서도, 노드(ND1)는 여전히‘H＇를 유지하고, 이것에 따라 PMOS 트랜지스터(MP1)도 오프를 유지한다. 그 결과, 출력 노드(OUT)의 전위는, 온 상태의 NMOS 트랜지스터(MN1, MN6)를 거쳐서 인하된다.
여기서, NMOS 트랜지스터(MN6)의 Vgs는 VDD1 진폭이기 때문에, 출력 노드(OUT)의 전위의 인하에 시간을 필요로 할 우려가 있다. 다만, 여기에서는, “Time=5”에서 반전 출력 노드(OUTB)의 전위가 Vtn를 넘으면,“Time=6”에서, NMOS 트랜지스터(MN1)에 더해서 NMOS 트랜지스터(MN9)도 오프로부터 온으로 천이한다. NMOS 트랜지스터(MN9)는, VDD2 진폭에서 온으로 구동되고 있는 NMOS 트랜지스터(MN8)를 거쳐서 출력 노드(OUT)의 전위를 인하한다. 그 결과, 출력 노드(OUT)의 전위를 고속으로 인하하는 것이 가능하게 된다.
출력 노드(OUT)의 전위가‘Hd＇보다도 인하하면, “Time=7”에서 PMOS트랜지스터(MP5)는 오프로부터 온으로 천이하고, 더욱이, Vtn보다도 인하하면,“Time=7”에서 NMOS 트랜지스터(MN2, MN11, MN5)는 온으로부터 오프로 천이한다. NMOS 트랜지스터(MN2, MN11)가 오프로 천이해서도, 그 시점에서 NMOS 트랜지스터(MN7, MN10)는 오프이기 때문에, 특히 동작에 변화는 생기지 않는다. 또, 반전출력 노드(OUTB)는, 온이 된 PMOS 트랜지스터(MP5)에 의해‘H＇로 고정된다.
한편, NMOS 트랜지스터(MN5)가 오프로 천이하면, 실시 형태 6의 경우와 같이, 노드(ND2)는,‘Ld＇로부터‘Hd＇를 향해 인상된다. 다만, 여기에서는, 그 과정에서, 실시 형태 5(즉 도 6 D)의 경우와 같이, PMOS 트랜지스터(MP6)가 온으로부터 오프로 천이하고, PMOS 트랜지스터(MP7)가 오프로부터 온으로 천이한다.
그 결과, 도 8c의 아래 도면의 상태 후, 노드(ND1)는‘Hd＇가 되고, 이것에 따라, PMOS 트랜지스터(MP0, MP1)는, 오프로부터 경계 상태로 천이한다. 또, 노드(ND2)는‘H＇가 되고, 이것에 따라, PMOS 트랜지스터(MP2, MP3)는, 온으로부터 오프로 천이한다. 또한, NMOS 트랜지스터(MN10)는, 반전 제어 신호(노드 ND5의 신호)에 대응해서 오프로부터 온(상세하게는 경계 상태)으로 천이하고, NMOS 트랜지스터(MN8)는, 제어 신호(노드(ND6)의 신호)에 대응해서 온으로부터 오프로 천이한다. 그 결과, 도 8b의 대상 관계가 되는 상태가 구축된다.
여기서, NMOS 트랜지스터(MN8, MN10)에 관해서 보충한다. 예를 들면, 도 8c의 위의 도면에 있어서, 반전 출력 노드(OUTB)의 인상 동작을 NMOS 트랜지스터(MN11)에 저해시키지 않기 위해서는, NMOS 트랜지스터(MN10)는, 초기 상태에서 오프이며, 출력신호(OUT)의 천이에 대응해서 NMOS 트랜지스터(MN11)가 온으로부터 오프로 천이한 후에, 온으로 천이하면 된다. NMOS 트랜지스터(MN11)를 온으로 천이시키는 것은, 입력 신호(INT)의‘Hl＇에의 천이에 대비하기 위해서이다.
한편, NMOS 트랜지스터(MN9)에 의한 출력 노드(OUT)의‘L＇로의 인하 동작을 유효하게 하기 위해서는, NMOS 트랜지스터(MN8)는, 초기 상태에서 온이며, 반전 출력신호(OUTB)의 천이에 대응해서 NMOS 트랜지스터(MN9)가 오프로부터 온으로 천이한 후, 한층 더 일정한 기간을 경과 후에 오프로 천이하면 된다. NMOS 트랜지스터(MN8)를 오프로 천이시키는 것은, 입력 신호(INT)의‘Hl＇로의 천이에 대비하기 위해서이다. 지연 회로(DLY0, DLY1)를 거친 반전 제어 신호(노드 ND5의 신호) 및 제어신호(노드 ND6의 신호)를 이용함으로써, NMOS 트랜지스터(MN8, MN10)에, 이러한 동작을 실시하게 하는 것이 가능하게 된다.
도 8e의“Time=11~21”에는, 도 8d의“Time=0~10”과는 반대로, 입력 노드(INT)가‘L＇로부터‘Hl＇로 천이하는 경우의 천이 상태가 나타난다. 도 8e의천이 상태는, 지금까지의 실시 형태와 같이, 도 8d의 천이 상태에 있어서, 대칭 관계와 한쪽 편 상태와 이미 다른 한쪽 편 상태를 바꿔 넣은 것 같은 상태가 된다. 이때에, 이번 추가 또는 변경된 노드(ND7, ND9) 및 NMOS 트랜지스터(MN6, MN8, MN9) 상태는, 각각, 노드(ND8, ND10) 및 NMOS 트랜지스터(MN7,MN10, MN11) 상태로 바꿔 넣을 수 있다.
《실시 형태 7의 주요한 효과》
이상, 실시 형태 7의 레벨 시프트 회로를 이용함으로써, 실시 형태 6의 경우와 같은 효과를 얻을 수 있는 것에 더해서, 실시 형태 6의 경우에 비해서, 레벨 시프트 동작을 실시하는 전원 전위 범위를 한층 더 확대하는 것이 가능하게 된다. 구체적으로는, 예를 들면, PMOS 트랜지스터(MP2)에 의한 반전 출력 노드(OUTB)의 전위의 인상시에, NMOS 트랜지스터(MN7)를 오프로 구동할 수 있다. 그 결과, PMOS 트랜지스터(MP2)는, 내부 전원 전위(VDD1)의 저하에 따라 입력 전압 진폭이 보다 작아져도, 반전 출력 노드(OUTB)의 전위를 용이하게 인상할 수 있다.
이상, 본 발명자에 의해 된 발명을 실시 형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경가능하다. 예를 들면, 전술한 실시 형태는, 본 발명을 알기 쉽게 설명하기 위해서 상세하게 설명한 것이며, 반드시 설명한 모든 구성을 갖추는 것으로 한정되는 것은 아니다. 또, 어느 실시 형태의 구성의 일부를 다른 실시 형태의 구성으로 치환하는 것도 가능하다, 또, 어느 실시 형태의 구성에 다른 실시 형태의 구성을 더하는 일도 가능하다. 또, 각 실시 형태의 구성의 일부에 대해서, 다른 구성의 추가·삭제·치환을 하는 것이 가능하다.
일례로서 레벨 시프트 회로는, 도 12에 나타나는 것 같은 구성이어도 된다. 도 12는, 본 발명의 일실시 형태에 의한 레벨 시프트 회로의 변형예를 나타내는 회로도이다. 도 12에 나타내는 레벨 시프트 회로는, 도 4a에 나타낸 진폭 증폭 회로(AMPt3, AMPb3)와 도 7a에 나타낸 서브 레벨 시프트 회로(SLSC3)를 조합한 구성이 되고 있다. 이와 같이, 각 실시 형태의 진폭 증폭 회로와 서브 레벨 시프트 회로를 적절히 조합하는 것이 가능하다. 또, 전술한 각 실시 형태는, MISFET의 일례로서 MOS 트랜지스터를 이용했지만, 반드시 MISFET로 한정되는 것은 아니고, 경우에 따라서는, 바이폴라 트랜지스터 등의 다른 트랜지스터로 치환하는 것도 가능하다.
　《부기》
　(1) 실시 형태의 반도체 장치는, 내부 논리 회로와 레벨 시프트 회로를 구비한다. 내부 논리 회로는, 기준 전원 전위와 기준 전원 전위보다도 고전위인 제1 전원 전위가 공급되어 소정의 처리를 실행하고, 기준 전원 전위와 제1 전원 전위와의 사이에서 천이하는 제1전원 전압 진폭의 신호를 출력한다. 레벨 시프트 회로는, 기준 전원 전위와 제1 전원 전위보다도 고전위인 제2 전원 전위가 공급되고 내부 논리 회로로부터의 제1 전원 전압 진폭의 입력 신호를, 기준 전원 전위와 제2 전원 전위와의 사이에서 천이하는 제2 전원 전압 진폭의 출력신호로 변환한다. 여기서, 레벨 시프트 회로는, 제1 전원 전압 진폭의 입력 신호를 받아서, 제1 전원 전압 진폭보다도 크고 제2 전원 전압 진폭보다도 작은 제1 진폭의 제1 신호를 출력하는 진폭 증폭 회로와 제1 진폭의 제1 신호를 받아서, 제2 전원 전압 진폭의 출력 신호를 출력하는 서브 레벨 시프트 회로를 가진다.
　AMP　진폭 증폭 회로
　CP　반도체 칩
　DLY　지연 회로
　GND　기준 전원 전위
　ILOG　내부 논리 회로
　INB　반전 입력 노드
　INT　입력 노드
　LD　부하 회로
　LSC　레벨 시프트 회로
　MN　NMOS 트랜지스터
　MP　PMOS 트랜지스터
　ND　노드
　OUT　출력 노드
　OUTB　반전 출력 노드
　SLSC　서브레벨시프트 회로
　SND　신호
　VDD1　내부 전원 전위
　VDD2　외부 전원 전위

Claims (20)

  1. 기준 전원 전위와, 상기 기준 전원 전위보다도 고전위인 제1 전원 전위와의 사이에서 천이하는 제1 전원 전압 진폭의 입력 신호가 입력되는 입력 노드와,
    상기 입력 신호의 역극성이 되는 반전 입력 신호가 입력되는 반전 입력 노드와,
    상기 기준 전원 전위와, 상기 제1 전원 전위보다도 고전위인 제2 전원 전위와의 사이에서 천이하는 제2 전원 전압 진폭의 출력 신호를 출력하는 출력 노드와,
    상기 출력 신호의 역극성이 되는 반전 출력 신호를 출력하는 반전 출력 노드와,
    제1 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 입력 신호에 의해 구동되는 제1 도전형의 제0A 트랜지스터와,
    상기 제2 전원 전위와 상기 제1 노드와의 사이에 설치되는 제2 도전형의 제0B 트랜지스터와,
    상기 출력 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 반전 출력 신호에 의해 구동되는 상기 제1 도전형의 제1A 트랜지스터와,
    상기 제2 전원 전위와 상기 출력 노드와의 사이에 설치되며, 상기 제1 노드의 신호에 의해 구동되는 상기 제2 도전형의 제1B 트랜지스터와,
    제2 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 반전 입력 신호에 의해 구동되는 상기 제1 도전형의 제3A 트랜지스터와,
    상기 제2 전원 전위와 상기 제2 노드와의 사이에 설치되는 상기 제2 도전형의 제3B 트랜지스터와,
    상기 반전 출력 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 출력 신호에 의해 구동되는 상기 제1 도전형의 제2A 트랜지스터와,
    상기 제2 전원 전위와 상기 반전 출력 노드와의 사이에 설치되며, 상기 제2 노드의 신호에 의해 구동되는 상기 제2 도전형의 제2B 트랜지스터를 갖고,
    상기 제0B 트랜지스터 및 상기 제3B 트랜지스터 각각은, 상기 제 2 전원전압진폭보다 작은 전압 진폭에서 온으로 구동되는, 레벨 시프트 회로.
  2. 청구항 1에 있어서,
    상기 제0B 트랜지스터는, 상기 제1 노드의 신호에 의해 구동되며,
    상기 제3B 트랜지스터는, 상기 제2 노드의 신호에 의해 구동되는,
    레벨 시프트 회로.
  3. 청구항 1에 있어서,
    상기 제0B 트랜지스터 및 상기 제3B 트랜지스터 각각은, 미리 설정된 고정 전위에 의해 온으로 구동되는,
    레벨 시프트 회로.
  4. 청구항 1에 있어서,
    상기 제1 노드와 상기 제0A 트랜지스터와의 사이에 설치되며, 상기 반전 출력 신호의 상기 제2 전원 전위로의 천이 또는 상기 출력 신호의 상기 기준 전원 전위로의 천이에 대응해서 온으로 구동되는 제4A 트랜지스터와,
    상기 제2 노드와 상기 제3A 트랜지스터와의 사이에 설치되며, 상기 출력 신호의 상기 제2 전원 전위로의 천이 또는 상기 반전 출력 신호의 상기 기준 전원 전위로의 천이에 대응해서 온으로 구동되는 제5A 트랜지스터를 더 가지는,
    레벨 시프트 회로.
  5. 청구항 4에 있어서,
    상기 제1B 트랜지스터와 병렬로 결합되며, 상기 반전 출력 신호에 의해 구동되는 상기 제2 도전형의 제4B 트랜지스터와,
    상기 제2B 트랜지스터와 병렬로 결합되며, 상기 출력 신호에 의해 구동되는 상기 제2 도전형의 제5B 트랜지스터를 더 가지는,
    레벨 시프트 회로.
  6. 청구항 5에 있어서,
    상기 출력 신호를 지연시킨 제어 신호와, 상기 제어 신호의 역극성이 되는 반전 제어 신호를 출력하는 지연 회로와,
    상기 제0B 트랜지스터와 병렬로 결합되며, 상기 반전 제어 신호에 의해 구동되는 상기 제2 도전형의 제6B 트랜지스터와,
    상기 제3B 트랜지스터와 병렬로 결합되며, 상기 제어 신호에 의해 구동되는 상기 제2 도전형의 제7B 트랜지스터를 더 가지는,
    레벨 시프트 회로.
  7. 청구항 6에 있어서,
    상기 제1A 트랜지스터와 상기 기준 전원 전위와의 사이에 설치되는 상기 제1 도전형의 제6A 트랜지스터와,
    상기 제2A 트랜지스터와 상기 기준 전원 전위와의 사이에 설치되는 상기 제1 도전형의 제7A 트랜지스터를 더 가지며,
    상기 제2B 트랜지스터가 상기 반전 출력 신호를 상기 제2 전원 전위로 천이시키는 기간에서, 상기 제7A 트랜지스터는, 상기 제2 전원 전압 진폭보다도 작은 전압 진폭에서 온으로 구동되던가 또는 오프로 구동되며, 상기 제6A 트랜지스터는, 온으로 구동되며,
    상기 제1B 트랜지스터가 상기 출력 신호를 상기 제2 전원 전위로 천이시키는 기간에서, 상기 제6A 트랜지스터는, 상기 제2 전원 전압 진폭보다도 작은 전압 진폭에서 온으로 구동되던가 또는 오프로 구동되며, 상기 제7A 트랜지스터는, 온으로 구동되는,
    레벨 시프트 회로.
  8. 청구항 7에 있어서,
    상기 제7A 트랜지스터는, 상기 제2 노드에 의해 구동되며,
    상기 제6A 트랜지스터는, 상기 제1 노드에 의해 구동되는,
    레벨 시프트 회로.
  9. 청구항 7에 있어서,
    상기 제7A 트랜지스터는, 상기 입력 신호에 의해 구동되며,
    상기 제6A 트랜지스터는, 상기 반전 입력 신호에 의해 구동되는,
    레벨 시프트 회로.
  10. 청구항 9에 있어서,
    상기 기준 전원 전위와 상기 반전 출력 노드와의 사이에 설치되며, 상기 출력 신호에 의해 구동되는 상기 제1 도전형의 제11A 트랜지스터와,
    상기 기준 전원 전위와 상기 출력 노드와의 사이에 설치되며, 상기 반전 출력 신호에 의해 구동되는 상기 제1 도전형의 제9A 트랜지스터와,
    상기 반전 출력 노드와 상기 제11A 트랜지스터와의 사이에 설치되며, 상기 반전 제어 신호에 의해 구동되는 상기 제1 도전형의 제10A 트랜지스터와,
    상기 출력 노드와 상기 제9A 트랜지스터와의 사이에 설치되며, 상기 제어 신호에 의해 구동되는 상기 제1 도전형의 제8A 트랜지스터를 더 가지는,
    레벨 시프트 회로.
  11. 청구항 5에 있어서,
    상기 제1A 트랜지스터와 상기 기준 전원 전위와의 사이에 설치되는 상기 제1 도전형의 제6A 트랜지스터와,
    상기 제2A 트랜지스터와 상기 기준 전원 전위와의 사이에 설치되는 상기 제 1 도전형의 제7A 트랜지스터를 더 가지며,
    상기 제2B 트랜지스터가 상기 반전 출력 신호를 상기 제2 전원 전위로 천이시키는 기간에서, 상기 제7A 트랜지스터는, 상기 제2 전원 전압 진폭보다 작은 전압 진폭에서 온으로 구동되던가 또는 오프로 구동되며, 상기 제6A 트랜지스터는, 온으로 구동되며,　
    상기 제1B 트랜지스터가 상기 출력 신호를 상기 제2 전원 전위로 천이시키는 기간에서, 상기 제6A 트랜지스터는, 상기 제2 전원 전압 진폭보다도 작은 전압 진폭에서 온으로 구동되던가 또는 오프로 구동되며, 상기 제7A 트랜지스터는, 온으로 구동되는,
    레벨 시프트 회로.
  12. 기준 전원 전위와, 상기 기준 전원 전위보다도 고전위인 제1 전원 전위와의 사이에서 천이하는 제1 전원 전압 진폭의 입력 신호가 입력되고, 상기 기준 전원 전위와, 상기 제1 전원 전위보다도 고전위인 제2 전원 전위와의 사이에서 천이하는 제2 전원 전압 진폭의 출력 신호를 출력 노드에 출력하는 레벨 시프트 회로로서,
    상기 기준 전원 전위 및 상기 제2 전원 전위가 공급되고, 상기 제1 전원 전압 진폭의 상기 입력신호를 받아서, 상기 제1 전원 전압 진폭보다도 크고 상기 제 2 전원 전압 진폭보다도 작은 제1 진폭의 제1 신호를 출력하는 진폭 증폭 회로와,
    상기 기준 전원 전위 및 상기 제2 전원 전위가 공급되며, 상기 제1 진폭의 상기 제1 신호를 받아서, 상기 제2 전원 전압 진폭의 상기 출력 신호를 출력하는 서브 레벨 시프트 회로를 가지는,
    레벨 시프트 회로.
  13. 청구항 12에 있어서,
    상기 진폭 증폭 회로는,
    제1 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 입력 신호에 의해 구동되는 제1 도전형의 제0A 트랜지스터와,
    상기 제2 전원 전위와 상기 제1 노드와의 사이에 설치되며, 상기 제OA 트랜지스터로 흐르는 전류에 대응한 상기 제1 진폭의 상기 제1 신호를 상기 제1 노드에 출력하는 부하 회로를 가지는,
    레벨 시프트 회로.
  14. 청구항 13에 있어서,
    상기 서브 레벨 시프트 회로는,
    상기 제2 전원 전위와 상기 출력 노드와의 사이에 설치되며, 상기 제1 신호에 의해 구동되는 제2 도전형의 제1B 트랜지스터와,
    상기 출력 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 출력 신호의 역극성이 되는 반전 출력 신호에 의해 구동되는 상기 제1 도전형의 제1A 트랜지스터를 가지는,
    레벨 시프트 회로.
  15. 청구항 13에 있어서,
    상기 진폭 증폭 회로는, 상기 제1 노드와 상기 제0A 트랜지스터와의 사이에 설치되고, 상기 출력 신호의 상기 기준 전원 전위로의 천이에 대응해서 온으로 구동되고, 상기 제2 전원 전위로의 천이에 대응해서 오프로 구동되는 스위치를 더 가지는,
    레벨 시프트 회로.
  16. 청구항 15에 있어서,
    상기 서브 레벨 시프트 회로는, 상기 제1B 트랜지스터와 병렬로 결합되고, 상기 반전 출력 신호에 의해 구동되는 상기 제2 도전형의 제4B 트랜지스터를 더 가지는,
    레벨 시프트 회로.
  17. 청구항 14에 있어서,
    상기 서브 레벨 시프트 회로는, 상기 제1A 트랜지스터와 상기 기준 전원 전위와의 사이에 설치되는 상기 제1 도전형의 제6A 트랜지스터를 더 가지며,
    상기 제6A 트랜지스터는, 상기 제1B 트랜지스터가 상기 출력 신호를 상기 제2 전원 전위로 천이시키는 기간에서, 상기 제2 전원 전압 진폭보다도 작은 전압 진폭에서 온으로 구동되던가 또는 오프로 구동되며, 상기 반전 출력 신호가 상기 제2 전원 전위로 천이하는 기간에서 온으로 구동되는,
    레벨 시프트 회로.
  18. 청구항 17에 있어서,
    상기 제6A 트랜지스터는, 상기 제1 노드에 의해 구동되는,
    레벨 시프트 회로.
  19. 청구항 13에 있어서,
    상기 부하 회로는, 제2 도전형의 제0B 트랜지스터를 가지는,
    레벨 시프트 회로.
  20. 기준 전원 전위와, 상기 기준 전원 전위보다도 고전위인 제1 전원 전위가 공급되어 소정의 처리를 실행하고, 상기 기준 전원 전위와 상기 제1 전원 전위와의 사이에 천이하는 제1 전원 전압진폭의 신호를 출력하는 내부 로직 회로와,
    상기 기준 전원 전위와, 상기 제1 전원 전위보다도 고전위인 제2 전원 전위가 공급되고, 상기 내부 로직 회로로부터의 상기 제1 전원 전압 진폭의 입력 신호를, 상기 기준 전원 전위와 상기 제2 전원 전위와의 사이에서 천이하는 제2 전원 전압 진폭의 출력 신호로 변환하는 레벨 시프트 회로를 구비하는 반도체 장치로서,
    상기 레벨 시프트 회로는,
    상기 입력 신호로서 입력되는 입력 노드와,
    상기 입력 신호의 역극성이 되는 반전 입력 신호가 입력되는 반전 입력 노드와,
    상기 출력 신호를 출력하는 출력 노드와,
    상기 출력 신호의 역극성이 되는 반전 출력 신호를 출력하는 반전 출력 노드와,
    제1 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 입력 신호에 의해 구동되는 제1 도전형의 제0A 트랜지스터와,
    상기 제2 전원 전위와 상기 제1 노드와의 사이에 설치되는 제2 도전형의 제0B 트랜지스터와,
    상기 출력 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 반전 출력 신호에 의해 구동되는 상기 제1 도전형의 제1A 트랜지스터와,
    상기 제2 전원 전위와 상기 출력 노드와의 사이에 설치되며, 상기 제1 노드의 신호에 의해 구동되는 상기 제 2 도전형의 제1B 트랜지스터와,
    제2 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 반전 입력 신호에 의해 구동되는 상기 제1 도전형의 제3A 트랜지스터와,
    상기 제2 전원 전위와 상기 제2 노드와의 사이에 설치되는 상기 제2 도전형의 제3B 트랜지스터와,
    상기 반전 출력 노드와 상기 기준 전원 전위와의 사이에 설치되며, 상기 출력 신호에 의해 구동되는 상기 제1 도전형의 제2A 트랜지스터와,
    상기 제2 전원 전위와 상기 반전 출력 노드와의 사이에 설치되며, 상기 제 2 노드의 신호에 의해 구동되는 상기 제2 도전형의 제2B 트랜지스터를 가지며,
    상기 제0B 트랜지스터 및 상기 제3B 트랜지스터의 각각은, 상기 제2 전원전압진폭보다도 작은 전압 진폭에서 온으로 구동되는,
    반도체 장치.
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