KR20190100285A - 복합 기판 및 복합 기판의 제조 방법 - Google Patents

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Abstract

300℃의 프로세스 후에 고저항을 유지할 수가 있는 복합 기판 및 복합 기판의 제조 방법을 제공하는 것. 본 발명에 관한 복합 기판은 압전 재료 기판에, 격자간 산소 농도가 2 내지 10ppma인 실리콘(Si) 웨이퍼를 지지 기판으로서 첩합하고, 첩합 후에 압전 재료 기판을 박화함으로써 제작되는 것을 특징으로 한다. 압전 재료 기판은 탄탈산리튬 웨이퍼(LT) 기판 또는 니오브산리튬(LN) 기판으로 하는 것이 특히 바람직하다.

Description

복합 기판 및 복합 기판의 제조 방법
본 발명은 표면탄성파(SAW) 디바이스 등에 이용되는 복합 기판 및 복합 기판의 제조 방법에 관한 것이다.
근년, 스마트폰으로 대표되는 이동 통신 시장에 있어서 통신량이 급격하게 증대하고 있다. 이것에 대응하기 위해, 필요한 밴드 수를 늘리는 것과 아울러, 필연적으로 각종 부품의 소형화, 고성능화가 중요하게 되고 있다.
일반적인 압전 재료인 탄탈산리튬(Lithium Tantalate： LT로 약칭되는 경우도 있음)이나 니오브산리튬(Lithium Niobate： LN으로 약칭되는 경우도 있음)은 표면탄성파(SAW) 디바이스의 재료로서 널리 이용되고 있다. 이들 재료는 큰 전기기계 결합계수를 가지고, 광대역화가 가능한 반면, 온도 안정성이 낮아 온도 변화에 따라 대응할 수 있는 주파수가 쉬프트(shift)해 버린다고 하는 문제점을 가진다. 이것은 탄탈산리튬이나 니오브산리튬이 매우 높은 열팽창계수를 가지는 것에 기인한다.
이 문제를 저감하기 위해, 탄탈산리튬이나 니오브산리튬에 보다 작은 열팽창계수를 가지는 재료, 구체적으로는 사파이어를 첩합(貼合)하고, 탄탈산리튬이나 니오브산리튬의 웨이퍼를 연삭 등으로 수㎛~수십㎛로 박화함으로써, 열팽창을 억제하여 온도 특성을 개선하는 방법이 제안되어 있다(예를 들면, 비특허문헌 1 참조). 도 5는 각종 재료의 열팽창계수를 대비하여 나타내는 그래프다. 이 중에서 실리콘은 열팽창계수도 작고, 또한 벽개(cleavage) 등도 하기 쉽고, 열전도성도 높고, 가공성도 뛰어나기 때문에 균형잡힌 뛰어난 선택으로 보인다.
그러나 이 방법에도 문제가 있다. 실리콘(Si)은 도 5에 나타낸 다른 재료(석영, 사파이어 등)와 같이 절연체는 아니다. 이 때문에 박화한 LT 등의 압전 재료의 지지 기판에 Si를 이용하면 어느 정도의 유전손실이 발생한다. 이 유전손실은 Q치(공진 첨예도) 등의 특성을 열화시킨다. 유전손실을 억제하기 위해서는 Si 기판의 저항률을 힘껏 높게 할 필요가 있다. Si 기판의 저항률을 높게 하려면, 그 제조 과정에서 Si 결정에 혼입하는 산소의 양을 힘껏 줄이는 것이 중요하다. 통상의 Si는 CZ법(Czochralski법)으로 제조되고, 이때 석영 도가니에 용융된 Si로부터 단결정 잉곳(ingot)을 끌어올린다. 이때 석영 도가니로부터 산소가 혼입하는 것을 완전히 방지하는 것은 곤란하다.
이것으로부터, 고저항 Si를 제조하려면, 성장에 석영 도가니를 이용하지 않는 FZ법(Floating Zone법)이 바람직한 것처럼 생각된다. 그러나 FZ법에는 대구경화가 어렵다(최대라도 150mmΦ), 통상의 CZ법과 비교하여 생산성이 낮다라고 하는 문제점이 있다. 또, 제조 공정의 생산성뿐만이 아니라, 재료에 불순물이 적은 폴리실리콘을 엄선해야 한다고 하는 공급의 문제점도 FZ법의 종합적인 생산성에 크게 영향을 미친다.
생산성의 문제를 해결하기 위해 몇 가지 방법이 제안되어 있다(예를 들면, 특허문헌 1 참조). 특허문헌 1에서 개시되어 있는 것은, 저생산성의 요인인 FZ법을 이용하지 않고 CZ법을 이용하는 방법이다. 즉, 자장을 인가함으로써(Magnetic Field Applied CZ： MCZ법) 단결정 실리콘 잉곳을 성장시킬 때에 멜트(melt)의 대류를 억제하여, 석영 도가니로부터의 산소의 혼입을 힘껏 방지하고, 또한 혼입한 용존한 산소를 특수한 열처리로 석출시킴으로써 고저항을 실현한다고 하는 것이다. 다만, 산소 석출을 촉진하기 위한 특수 열처리가 필요하기 때문에, FZ법 정도는 아니지만, 역시 생산성을 근본적으로 향상시키는 것은 곤란하다.
또, 실온에서의 저항률에 부가하여, 통상의 반도체의 CMOS 공정(최대 1050℃ 정도)을 거쳐도 또한 고저항을 유지하고 있을 필요가 있는 것이 고저항 웨이퍼의 제조가 곤란한 또 하나의 이유다. 특히 용존 산소가 도너(donor)화(써멀(thermal) 도너화)하여 저항률을 내린다고 일컬어지고 있는 온도역(400℃~600℃)은 특히 저항률의 저하를 밀어붙일 가능성이 있는 위험한 온도역이라고 할 수 있다. 이 때문에 CMOS 공정 후에 고저항을 유지하는 웨이퍼를 제조하는 것은 용이하지 않다.
또, 저항률의 문제보다 더 심각하고 근본적인 문제가 존재한다. 그것은 Si 그 자체의 기계적 강도(혹은 열내성)의 문제다. LT/Si 첩합 웨이퍼는 LT와 Si의 팽창계수차가 매우 크기 때문에, 첩합 후에 저온의 열처리(예를 들면 300℃)를 하면 Si 기판에 슬립(slip)으로 불리는 결정의 어긋남을 일으키거나, 기판 그 자체가 갈라져 버리거나 하는 경우가 있다. LT(20㎛ 두께)와 고저항(＞1000Ωcm) FZ 웨이퍼(산소 농도는 1ppma 미만)를 첩합한 웨이퍼에 300℃의 열처리를 가한 후에 생긴 슬립의 광학 현미경 사진을 도 6 및 도 7에 나타낸다. 이들 사진은 슬립 발생 후에 LT가 벗겨진 개소를 관찰한 것이고, 도 6은 기판의 외주 부근, 도 7은 기판의 외주로부터 5mm 부근의 사진이다. 슬립이 생기면 그 주변의 LT가 벗겨져 기판이 파손되는 경우도 있다. 이것은 저산소 농도 웨이퍼를 사용하기 때문에 발생하는 큰 문제라고 생각된다.
슬립의 발생에 관하여 중요한 점으로서, 이용하는 Si 웨이퍼에 용존하는 산소 농도가 높아짐으로써 항복 응력이 증대하여, Si 결정에 「끈기」가 생겨(예를 들면, 비특허문헌 2 참조), 슬립(전위)이 발생하기 어려워지는 것이 분명하게 되고 있다.
즉, 유전손실을 억제하기 위해 저항률을 높이려면 용존 산소를 줄일 필요가 있는 한편, 기계적 강도의 문제를 억제하려면 용존 산소를 늘릴 필요가 있다.
또한, 본 명세서에 있어서, 용존 산소의 측정 방법은 적외를 이용한 격자간 산소의 원자 농도의 표준 측정법인 JEIDA－61－2000에 준거하였다. 이 방법은 격자간 산소에 특유의 흡수 피크인 1106cm－ 1를 측정하는 것이다. 측정 장치는 일본전자(주)제의 JIR－6500 푸리에변환 적외분광기(FT－IR)를 이용하였다. 여기서 얻어진 흡수계수 α에 계수 6.28을 곱한 것이 격자간 산소 농도(ppma)로 된다. 본 명세서에서는 이 방법으로 얻은 격자간 산소 농도를 단지 「산소 농도」로 기재한다.
미국 특허 제6544656호 명세서
전파신문 하이테크놀로지, 2012년 11월 8일, 「스마트폰의 RF 프론트 엔드에 이용되는 SAW－Duplexer의 온도 보상 기술」 UCS 반도체기반기술 연구회편, 「실리콘의 과학」 리얼라이즈 이공센터, 1996년 6월 28일, p. 576-582
본 발명의 목적은 300℃의 프로세스 후에 고저항을 유지할 수가 있는 복합 기판 및 복합 기판의 제조 방법을 제공하는 것이다.
Si를 지지 기판으로 한 경우에 생기는 유전손실과 기계적 강도의 문제를 동시에 해결하기 위해, 본 발명자들은 LT/Si 첩합 기판을 포함하는 LT－SAW 디바이스의 제조 프로세스에 주목하였다. LT, LT/Si 등의 SAW 디바이스에서는 반도체 CMOS 프로세스와 같이 고온 프로세스(게이트 산화 등)가 불요하여, 최고 온도는 최대 300℃ 정도다. 이 온도까지 고저항을 유지하고 있으면 특성상 문제는 생기지 않는다. 따라서, 최대 300℃ 정도까지 고저항을 유지할 수 있는 Si 기판을 지지 기판으로서 사용하면 좋다는 발상에 간신히 도달하였다. 이 관점에서 산소 농도가 다소 높아도 본 목적에는 합치한다고 할 수 있다. 즉, LT－SAW 디바이스에의 적용에 있어서는 300℃의 프로세스 후에 고저항을 유지할 수가 있는가 아닌가가 채용 가부의 매우 중요한 판단 기준으로 된다.
상기 과제를 해결하기 위해, 본 발명에 관한 복합 기판은, 압전 재료 기판에, 격자간 산소 농도가 2 내지 10ppma인 실리콘(Si) 웨이퍼를 지지 기판으로서 첩합하고, 첩합 후에 상기 압전 재료 기판을 박화함으로써 제작되는 것을 특징으로 한다.
본 발명에서는 상기 압전 재료 기판은 탄탈산리튬 웨이퍼(LT) 기판 또는 니오브산리튬(LN) 기판으로 하면 좋다. 또, 실리콘 웨이퍼는 FZ법, MCZ법, 및 CZ법의 어느 것에 의해 제조된 결정으로부터 잘라내진 것을 이용하면 좋다.
본 발명에서는 복합 기판은 상기 압전 재료 기판과 상기 실리콘 웨이퍼 사이에 개재층을 가지면 좋다. 개재층은 실리콘 산화막, 실리콘 질화막, 실리콘옥시나이트라이드(SiON), 및 아모퍼스 실리콘의 어느 것을 포함하면 좋다. 또, 상기 개재층은 열산화 실리카라도 좋다. 또, 상기 개재층은 화학 기상 성장(CVD) 또는 물리 기상 성장(PVD)으로 형성되어도 좋고, 실리콘계의 오일을 도포함으로써 형성되어도 좋다. 실리콘계의 오일을 도포함으로써 개재층을 형성하는 경우, 당해 오일은 퍼히드로폴리실라잔 또는 메틸트리메톡시실란을 함유하면 좋다. 이러한 개재층을 설치함으로써, 접합 강도를 높임과 아울러 박리를 억제할 수가 있다.
본 발명에서는 상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 일방 혹은 쌍방에 대해, 첩합 전에 표면 활성화 처리를 하면 좋다. 이 경우 상기 표면 활성화 처리는 진공 이온빔(ion beam) 또는 플라즈마 활성화법을 이용하여 행해지면 좋다. 이들 표면 활성화 처리에 의해 접합 강도를 높일 수가 있다.
또, 상기 과제를 해결하기 위해, 본 발명에 관한 복합 기판의 제조 방법은, 압전 재료 기판을 준비하는 공정과, 지지 기판으로서 격자간 산소 농도가 2 내지 10ppma인 실리콘(Si) 웨이퍼를 준비하는 공정과, 상기 압전 재료 기판과 상기 실리콘 웨이퍼를 첩합하는 공정과, 상기 첩합하는 공정 후에 상기 압전 재료 기판을 박화하는 공정을 포함한다.
본 발명에서는 상기 압전 재료 기판은 탄탈산리튬 웨이퍼(LT) 기판 또는 니오브산리튬(LN) 기판으로 하면 좋다. 또, 실리콘 웨이퍼는 FZ법, MCZ법, 및 CZ법의 어느 것에 의해 제조된 결정으로부터 잘라내진 것을 이용하면 좋다.
본 발명에서는 상기 첩합하는 공정 전에, 상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 어느 것 또는 양방의 표면에 개재층을 설치하는 공정을 더 가지면 좋다. 상기 개재층은 실리콘 산화막, 실리콘 질화막, 실리콘옥시나이트라이드(SiON), 및 아모퍼스 실리콘의 어느 것을 포함하면 좋다. 또, 개재층을 설치하는 공정에 있어서, 상기 실리콘 웨이퍼를 열산화하면 좋다. 또, 상기 개재층을 설치하는 공정에 있어서, 상기 개재층을 화학 기상 성장(CVD) 또는 물리 기상 성장(PVD)으로 형성해도 좋다. 또, 상기 개재층을 설치하는 공정에 있어서, 실리콘계의 오일을 도포함으로써 상기 개재층을 형성해도 좋다. 이 경우 상기 실리콘계의 오일은 퍼히드로폴리실라잔 또는 메틸트리메톡시실란을 함유하면 좋다.
본 발명에서는 상기 첩합하는 공정 전에, 상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 일방 혹은 쌍방에 대해, 표면 활성화 처리를 하는 공정을 더 구비하면 좋다. 상기 표면 활성화 처리는 진공 이온빔 또는 플라즈마 활성화법을 이용하여 행해지면 좋다. 이들 표면 활성화 처리에 의해 접합 강도를 높일 수가 있다.
도 1은 본 실시형태에 관한 복합 기판의 제조 공정의 흐름도이다.
도 2는 본 실시형태에 관한 복합 기판을 예시하는 모식 단면도이다.
도 3은 실시예 2의 결과를 나타내는 그래프다.
도 4는 실시예 3의 결과를 나타내는 그래프다.
도 5는 각종 재료의 열팽창계수를 대비하여 나타내는 그래프다.
도 6은 Si 기판의 외주 부근에 있어서의 열처리를 가한 후에 생긴 슬립의 광학 현미경 사진이다.
도 7은 Si 기판의 외주로부터 5mm 부근에 있어서의 열처리를 가한 후에 생긴 슬립의 광학 현미경 사진이다.
본 실시형태의 복합 기판(1)은 지지 기판(10)과 압전 재료 기판(20)에 대해 각각 필요에 따라 첩합 전의 처리를 행하고, 그 후 양 기판을 첩합하는 공정을 거쳐 제조된다. 이하에서는 그 제조 방법을 도 1에 나타내는 흐름도를 참조하여 설명한다.
〔지지 기판의 처리〕
먼저, 지지 기판(10)을 준비한다(스텝 S100). 지지 기판(10)으로서는 격자간 산소 농도가 2 내지 10ppma인 실리콘(Si) 웨이퍼를 이용한다. 지지 기판(10)으로서 이용하는 Si 웨이퍼는 FZ법, MCZ법, 혹은 CZ법으로 제조된 Si의 단결정 잉곳으로부터 잘라내진다.
이어서, 필요에 따라, 지지 기판(10)의 표면에 개재층(31)을 형성한다(스텝 S120). 개재층(31)의 재질은 실리콘 산화막, 실리콘 질화막, 실리콘옥시나이트라이드(SiON), 아모퍼스 실리콘의 어느 것을 포함하면 좋다. 개재층(31)은 예를 들면, Si 웨이퍼를 열산화하여 얻어지는 열산화 실리카의 막으로서 형성할 수가 있다. 열산화 실리카는 고온에서 성장시키기 때문에 치밀하고 불순물이 적고, 또한 어느 정도 양의 가스를 흡수할 수 있다고 하는 성질이 있다. 개재층(31)은 다른 방법으로 형성되어도 좋다. 예를 들면, 개재층(31)은 플라즈마 CVD 등의 화학 기상 성장법(CVD)에 의해 개재층으로서 적절한 소재를 퇴적해도 좋다. 또, 개재층(31)은 물리 기상 성장법(PVD)에 의해 개재층으로서 적절한 소재를 퇴적해도 좋다. 혹은, 개재층(31)은 실리콘계의 오일을 도포함으로써 형성되어도 좋다. 도포하는 실리콘계의 오일은 퍼히드로폴리실라잔 또는 메틸트리메톡시실란을 함유하면 좋다. 실리콘계의 오일은 스핀코트(spin coat)에 의해 도포하면 좋다.
이어서, 필요에 따라, 압전 재료 기판(20)과 첩합하는 표면을 평탄화한다(스텝 S140). 평탄화의 정도로서는 표면거칠기가 Ra(산술평균거칠기)로 0.3nm 이하가 되도록 하는 것이 바람직하다. 이 평탄화는 화학적 기계 연마에 의해 행하면 좋다. 지지 기판(10) 상에 개재층(31)을 설치하지 않는 경우에는 지지 기판(10) 자체를 평탄화한다. 또, 지지 기판(10) 상에 개재층(31)을 설치하는 경우에는 개재층(31)의 표면을 평탄화한다. 개재층(31)을 설치하는 경우, 복합 기판(1)의 특성은 하지(下地)로 되는 지지 기판(10)의 초기 면거칠기에는 의존하지 않는다. 예를 들면, 지지 기판(10)의 초기 면거칠기는 Ra로 150nm 이상이라도 좋다.
또, 「필요에 따라」라고 기재한 바와 같이, 평탄화의 공정을 거치지 않고도 충분히 평탄한 표면이 얻어지는 경우에는 평탄화의 공정을 생략해도 좋다. 예를 들면, 표면이 경면으로 마무리되어 있는 지지 기판(10)을 이용하여 열산화에 의해 개재층(31)을 형성하는 경우, 개재층(31)의 표면도 하지와 마찬가지로 경면으로 되므로 이 평탄화의 공정은 불필요하다.
또한, 첩합 시의 접합 강도를 높이기 위해, 필요에 따라, 첩합하는 표면(즉, 개재층(31)을 설치하지 않는 경우에는 지지 기판(10)의 표면, 개재층(31)을 설치하는 경우에는 개재층(31)의 표면)에 활성화 처리를 한다(스텝 S160). 표면 활성화 처리는 예를 들면, 오존수 처리, UV 오존 처리, 이온빔 처리, 플라즈마 처리의 어느 것으로 하면 좋다.
이상으로 지지 기판(10)에 대한 첩합 전의 처리가 완료된다.
〔압전 재료 기판의 처리〕
먼저, 압전 재료 기판(20)을 준비한다(스텝 S200). 압전 재료 기판(20)은 탄탈산리튬(LT)이나 니오브산리튬(LN) 등의 압전 재료의 기판이고, 바람직하게는 이들 압전 재료의 단결정 기판이다.
이어서, 필요에 따라, 압전 재료 기판(20)의 표면에 개재층(32)을 형성한다(스텝 S220). 개재층(32)의 재질은 실리콘 산화막, 실리콘 질화막, 실리콘옥시나이트라이드(SiON), 아모퍼스 실리콘의 어느 것을 포함하면 좋다. 개재층(32)은 하기의 방법으로 형성할 수가 있다. 즉, 개재층(32)은 플라즈마 CVD 등의 화학 기상 성장법(CVD)에 의해 개재층으로서 적절한 소재를 퇴적해도 좋다. 또, 개재층(32)은 물리 기상 성장법(PVD)에 의해 개재층으로서 적절한 소재를 퇴적해도 좋다. 혹은, 개재층(32)은 실리콘계의 오일을 도포함으로써 형성되어도 좋다. 도포하는 실리콘계의 오일은 퍼히드로폴리실라잔 또는 메틸트리메톡시실란을 함유하면 좋다. 실리콘계의 오일은 스핀코트에 의해 도포하면 좋다.
이어서, 필요에 따라, 지지 기판(10)과 첩합하는 표면을 평탄화한다(스텝 S240). 평탄화의 정도로서는 표면거칠기가 Ra(산술평균거칠기)로 0.3nm 이하로 되도록 하는 것이 바람직하다. 이 평탄화는 화학적 기계 연마에 의해 행하면 좋다. 압전 재료 기판(20) 상에 개재층(32)을 설치하지 않는 경우에는 압전 재료 기판(20) 자체를 평탄화한다. 또, 압전 재료 기판(20) 상에 개재층(32)을 설치하는 경우에는 개재층(32)의 표면을 평탄화한다. 개재층(32)을 설치하는 경우, 복합 기판(1)의 특성은 하지로 되는 압전 재료 기판(20)의 초기 면거칠기에는 의존하지 않는다. 예를 들면, 압전 재료 기판(20)의 초기 면거칠기는 Ra로 150nm 이상이라도 좋다.
또한, 첩합 시의 접합 강도를 높이기 위해, 필요에 따라, 첩합하는 표면(즉, 개재층(32)을 설치하지 않는 경우에는 압전 재료 기판(20)의 표면, 개재층(31)을 설치하는 경우에는 개재층(32)의 표면)에 활성화 처리를 한다(스텝 S260). 표면 활성화 처리는 예를 들면, 오존수 처리, UV 오존 처리, 이온빔 처리(예를 들면 진공 이온빔 처리), 플라즈마 처리의 어느 것으로 하면 좋다.
이상으로 압전 재료 기판(20)에 대한 첩합 전의 처리가 완료된다.
〔첩합과 그 후의 처리〕
상기와 같이 처리한 지지 기판(10)과 압전 재료 기판(20)을 첩합한다(스텝 S300). 그때 저온으로 가열하여 접합 강도를 높이면 좋다. 이 저온에서의 가열 온도는 예를 들면 100℃ 정도로 하면 좋고, 가열 시간은 24시간 정도로 하면 좋다.
이어서, 필요에 따라, 압전 재료 기판(20)을 연삭·연마하여 박화한다(스텝 S320). 예를 들면, 압전 재료 기판(20)의 두께가 20㎛ 정도로 될 때까지 박화한다. 그 후 또한 필요에 따라 추가의 열처리를 행하여 접합력을 강화해도 좋다(스텝 S340).
이상에서 설명한 제조 방법에 의해, 압전 재료 기판(20)과 지지 기판(10)을 붙인 복합 기판(1)을 제조할 수가 있다. 도 2에 본 실시형태에 관한 복합 기판(1)의 모식 단면도를 나타낸다. 복합 기판(1)에 있어서, 지지 기판(10)에 설치한 개재층(31) 및/또는 압전 재료 기판(20)에 설치한 개재층(32)이, 압전 재료 기판(20)과 지지 기판(10) 사이에 끼인 개재층(30)으로 된다.
실시예
이하, 본 발명의 효과를 확인하기 위해 행한 실시예를 설명한다. 압전 재료 기판으로서 주로 탄탈산리튬(LT) 웨이퍼를 이용한 실시예를 기재하지만, LT 웨이퍼를 대신하여 니오브산리튬(LN) 웨이퍼를 이용해도 마찬가지의 효과가 얻어진다.
［실시예 1］
10종류의 150mmΦ의 Si 웨이퍼(두께 625㎛, P형, 저항률 1100Ωcm 전후)를 준비하여, 150mmΦ의 LT 웨이퍼(두께 250㎛) 첩합을 행하였다. 준비한 10종류의 Si 웨이퍼의 각각에 대해, 단결정 잉곳의 제조 방법과 산소 농도를 표 1에 나타낸다. 또한, 웨이퍼의 종류는 단결정 잉곳의 제조 방법과 산소 농도 수치의 조합에 의해 나타냈다. 예를 들면, FZ법으로 제조한 1ppma의 웨이퍼는 「FZ1」이라고 기재하였다.
Figure pct00001
첩합하는 Si 웨이퍼 및 LT 웨이퍼의 표면거칠기는 모두 Ra(산술평균거칠기)로 0.3nm 이하인 것을 확인하였다. 첩합은 진공 이온빔을 이용한 상온 접합법으로 행하였다. 첩합 후에 LT 웨이퍼를 20㎛까지 연삭과 연마로 박화하였다. 이와 같이 하여 첩합한 복합 기판의 웨이퍼를 300℃의 핫플레이트(hot plate)와 냉각 스테이지를 10왕복시키고, 그 후 슬립의 발생이나 웨이퍼의 갈라짐 상황을 관찰하였다. 그 결과를 표 2에 나타낸다. 이 결과로부터 슬립의 발생이나 웨이퍼 갈라짐은 Si 웨이퍼의 산소 농도가 2ppma 이상이면 방지하는 것이 가능하다는 것이 판명되었다. 또한, 마찬가지의 실험을, LT를 대신하여 LN을 이용한 경우도 마찬가지의 결과로 되었다.
Figure pct00002
［실시예 2］
실시예 1과 마찬가지의 10종류의 Si 웨이퍼를 준비하여, 250℃, 300℃, 350℃, 400℃, 450℃, 500℃의 열처리를 질소 분위기에서 1시간 행하였다. 열처리의 전후에 저항률의 측정을 행한 결과를 표 3 및 도 3에 나타낸다. 이 결과 Si 웨이퍼의 산소 농도가 10ppma 이하이면, Si 단결정 잉곳의 제조 방법에 의하지 않고, LT 디바이스 제조 프로세스의 최고 온도라고 생각되는 350℃까지의 열처리를 행해도 저항률의 변화는 거의 없는 것이 판명되었다.
Figure pct00003
［실시예 3］
실시예 1에서 얻어진 10종류의 복합 기판의 웨이퍼를 이용하여 공진기를 제작하고 Q치를 측정하였다. LT 디바이스인 공진기의 제조 프로세스의 최고 온도는 350℃ 정도다. 갈라진 웨이퍼에 대해서는 살아남은 개소(즉, 디바이스의 제조가 가능한 정도의 사이즈의 부위)를 이용하고, 슬립이 나온 웨이퍼에 대해서는 슬립이 나와 있지 않는 부분에서 디바이스를 제작하여 측정을 행하였다. Q치의 결과를 표 4 및 도 4에 나타낸다. 이 결과로부터 Si 웨이퍼의 산소 농도가 10ppma 이하인 것에 관해서는 특성의 열화가 없고, 10ppma보다 큰 것은 특성의 열화가 관찰되었다. 이 결과는 실시예 2에 있어서의 저항률의 변화와 정합하고 있는 것이 판명되었다.
Figure pct00004
［실시예 4］
실시예 1과 마찬가지의 10종류의 150mmΦ의 Si 웨이퍼(두께 625㎛)를 준비하여, 100nm의 열산화막을 성장시켰다. 열산화의 조건은 700℃ 투입, 1000℃의 드라이 산화다. 또, 150mmΦ의 LT 웨이퍼(두께 250㎛)를 준비하였다. 열산화막을 성장시킨 Si 웨이퍼 및 LT 웨이퍼의 쌍방에 플라즈마 활성화에 의해 표면 활성화를 행하고, 양 웨이퍼를 첩합하였다. 첩합 후는 100℃에서 24시간의 열처리를 하였다. 첩합 전의 각 웨이퍼의 표면거칠기는 모두 Ra로 0.3nm 이하인 것을 확인하였다.
첩합·열처리 후에 LT 웨이퍼를 20㎛까지 연삭과 연마로 박화하였다. 이들 웨이퍼를 300℃의 핫플레이트와 냉각 스테이지를 10왕복시키고, 그 후 슬립의 발생이나 웨이퍼의 갈라짐 상황을 관찰하였다. 그 결과를 표 5에 나타낸다. 이 결과로부터 슬립의 발생, 웨이퍼 갈라짐은 Si 웨이퍼의 산소 농도가 2ppma 이상이면 방지하는 것이 가능하다는 것이 판명되었다. 이 결과는 실시예 1과 거의 마찬가지고, 열산화막의 유무에 의하지 않고, 슬립의 발생이나 웨이퍼 갈라짐은 Si 웨이퍼의 산소 농도에 의존하여, 산소 농도가 2ppma 이상인 것이 중요하다는 것이 판명되었다.
Figure pct00005
［실시예 5］
실시예 1과 마찬가지의 10종류의 Si 웨이퍼를 준비하여, 실시예 4와 마찬가지의 방법으로 열산화를 하였다. 이와 같이 하여 열산화막을 설치한 Si 웨이퍼에 대해, 추가 열처리의 조건을 변화시켜 추가 열처리의 전후에 있어서의 저항률을 측정하였다. 추가 열처리의 조건은 추가 열처리 없음, 250℃, 300℃, 350℃, 400℃, 500℃의 6가지이고, 추가 열처리는 질소 분위기에서 1시간 행하였다. 그 전후로 저항률의 측정을 행하였다. 측정의 결과는 실시예 2와 거의 마찬가지로 되어, 산소 농도가 10ppma 이하이면, 350℃까지의 열처리를 행해도 저항률의 변화는 거의 없는 것이 판명되었다. 열산화막을 설치한 Si 웨이퍼를 이용한 경우에서도 써멀 도너 발생 온도역(400~600℃)에서의 처리를 피함으로써, 저항률의 저하 등의 문제없이 사용할 수 있는 것이 판명되었다.
［실시예 6］
실시예 1과 마찬가지의 10종류의 150mmΦ의 Si 웨이퍼(두께 625㎛)를 준비하여, 200nm의 플라즈마 CVD 산화막을 실온 근방에서 퇴적하였다. 산화막을 퇴적한 후, 경면화를 위해 연마를 행하였다. 또, 150mmΦ의 LT 웨이퍼(두께 250㎛)를 준비하였다. 산화막을 퇴적한 Si 웨이퍼 및 LT 웨이퍼의 쌍방에 플라즈마 활성화에 의해 표면 활성화를 행하고, 양 웨이퍼를 첩합하였다. 첩합 후는 100℃에서 24시간의 열처리를 하였다. 첩합 전의 양 웨이퍼의 표면거칠기는 모두 Ra로 0.3nm 이하인 것을 확인하였다. 실시예 1과 마찬가지의 열내성 실험을 행한 결과, 실시예 1과 마찬가지의 경향을 나타냈다. 이 결과로부터, 산화막의 형성 방법에는 의존하지 않고, 본 발명의 효과를 얻어지는 것이 판명되었다.
［실시예 7］
실시예 1과 마찬가지의 10종류의 150mmΦ의 Si 웨이퍼(두께 625㎛)와 150mmΦ의 LT 웨이퍼(두께 250㎛)를 준비하여, 200nm의 플라즈마 CVD 산화막을 LT 웨이퍼 상에 실온 근방에서 퇴적하였다. 퇴적 후에 경면화를 위해 연마를 행하였다. Si 웨이퍼 및 산화막을 퇴적한 LT 웨이퍼의 쌍방에 플라즈마 활성화에 의해 표면 활성화를 행하고, 양 웨이퍼를 첩합하였다. 첩합 후는 100℃에서 24시간의 열처리를 하였다. 첩합 전의 양 웨이퍼의 표면거칠기는 모두 Ra로 0.3nm 이하인 것을 확인하였다. 실시예 1과 마찬가지의 열내성 실험을 실시했는데, 결과는 실시예 1과 완전히 같은 경향을 나타냈다. 이 결과로부터, 산화막의 형성 개소(즉, Si 웨이퍼와 LT 웨이퍼의 어느 쪽에 산화막 등의 개재층을 설치할지)에는 의존하지 않고, 본 발명의 효과가 얻어지는 것이 판명되었다.
［실시예 8］
실시예 1과 마찬가지의 10종류의 150mmΦ의 Si 웨이퍼(두께 625㎛)와, 표면이 거칠어진(Ra=160nm) 150mmΦ의 LT 웨이퍼(두께 250㎛)를 준비하여, 5㎛의 플라즈마 CVD 산화막을 LT 웨이퍼 상에 실온 근방에서 퇴적하였다. 퇴적 후에 경면화를 위해 연마를 행하였다. Si 웨이퍼 및 산화막을 퇴적한 LT 웨이퍼의 쌍방에 플라즈마 활성화에 의해 표면 활성화를 행하고, 양 웨이퍼를 첩합하였다. 첩합 후는 100℃에서 24시간의 열처리를 하였다. 첩합 전의 양 웨이퍼의 표면거칠기는 모두 Ra로 0.3nm 이하인 것을 확인하였다. 결과는 실시예 1과 완전히 같은 경향을 나타냈다. 이 결과로부터, 개재층을 형성하는 LT 웨이퍼의 초기 면거칠기에는 의존하지 않고 본 발명의 효과가 얻어지는 것이 판명되었다. 마찬가지로 표면이 거칠어진 Si(Ra=175nm)를 이용하여 마찬가지의 실험을 한 경우도 실시예 1과 마찬가지의 결과를 나타냈다. 또, LT와 Si 쌍방의 첩합면이 거칠어져 있는 것에 개재층을 설치한 경우도 마찬가지의 결과를 나타냈다. 따라서, LT와 Si 사이에 개재층을 설치하는 경우는 LT 혹은 Si의 첩합면의 일방 혹은 양면이 경면화되어 있지 않아도 본 방법의 효과에는 영향이 없는 것이 판명되었다.
［실시예 9］
실시예 1과 마찬가지의 10종류의 150mmΦ의 Si 웨이퍼(두께 625㎛)를 준비하여, 200nm의 플라즈마 CVD 질화(SiN)막을 실온 근방에서 퇴적하였다. 퇴적 후에 경면화를 위해 연마를 행하였다. 또, 150mmΦ의 LT 웨이퍼(두께 250㎛)를 준비하였다. 질화막을 퇴적한 Si 웨이퍼 및 LT 웨이퍼의 쌍방에 플라즈마 활성화에 의해 표면 활성화를 행하고, 양 웨이퍼를 첩합하였다. 첩합 후는 100℃에서 24시간의 열처리를 하였다. 첩합 전의 양 웨이퍼의 표면거칠기는 모두 Ra로 0.3nm 이하인 것을 확인하였다. 결과는 실시예 1과 완전히 같은 경향을 나타냈다. 본 방법은 산화막의 형성 방법에는 의존하지 않는 것이 판명되었다. 또, 마찬가지로 Si 웨이퍼 상에 아모퍼스 Si(물리 기상 성장법(PVD법)으로 형성)나 SiON 등을 퇴적한 경우도 마찬가지의 결과로 되었다. 이 결과로부터, 개재층의 종류(재질)에 의하지 않고 본 발명의 효과가 얻어지는 것이 판명되었다. 또 실리콘 산화막을 퍼히드로폴리실라잔이나 메틸트리메톡시실란 등의 실리콘 오일을 스핀코트하여 형성한 경우도 마찬가지의 결과로 되었다.
이상의 결과로부터 지지 기판으로서 격자간 산소 농도가 2 내지 10ppma인 Si 웨이퍼를 이용함으로써 높은 기계적 강도·열내성(슬립 내성, 기판갈라짐 내성)을 달성할 수 있음과 동시에 유전손실에 수반하는 디바이스 특성(Q치)의 열화도 방지할 수 있는 것이 판명되었다. 또, 개재층의 유무나 종류, 또 기판의 초기 면거칠기 등에는 의존하지 않는 것도 판명되었다. CZ법에 의해 제작한 Si 웨이퍼를 지지 기판으로서 이용할 수도 있기 때문에, 기계적 강도 및 유전손실의 문제를 해소함과 아울러, 저비용도 동시에 달성할 수 있는 것이 판명되었다.
또한, 상기에 본 실시형태를 설명했지만, 본 발명은 이들 예에 한정되는 것은 아니다. 예를 들면, 전술의 각 실시형태에 대해 당업자가 적당히 구성요소의 추가, 삭제, 설계변경을 행한 것이나, 각 실시형태의 특징을 적당히 조합한 것도 본 발명의 요지를 구비하고 있는 한 본 발명의 범위에 함유된다.
1…복합 기판
10…지지 기판
20…압전 재료 기판
30, 31, 32…개재층

Claims (24)

  1. 압전 재료 기판에, 격자간 산소 농도가 2 내지 10ppma인 실리콘(Si) 웨이퍼를 지지 기판으로서 첩합하고, 첩합 후에 상기 압전 재료 기판을 박화함으로써 제작되는 복합 기판.
  2. 제1항에 있어서,
    상기 압전 재료 기판은 탄탈산리튬 웨이퍼(LT) 기판 또는 니오브산리튬(LN) 기판인 것을 특징으로 하는 복합 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 실리콘 웨이퍼는 FZ법, MCZ법, 및 CZ법의 어느 것에 의해 제조된 결정으로부터 잘라내진 것인 것을 특징으로 하는 복합 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 압전 재료 기판과 상기 실리콘 웨이퍼 사이에 개재층을 가지는 것을 특징으로 하는 복합 기판.
  5. 제4항에 있어서,
    상기 개재층이 실리콘 산화막, 실리콘 질화막, 실리콘옥시나이트라이드(SiON), 및 아모퍼스 실리콘의 어느 것을 포함하는 것을 특징으로 하는 복합 기판.
  6. 제4항에 있어서,
    상기 개재층이 열산화 실리카인 것을 특징으로 하는 복합 기판.
  7. 제4항 또는 제5항에 있어서,
    상기 개재층이 화학 기상 성장(CVD) 또는 물리 기상 성장(PVD)으로 형성되는 것을 특징으로 하는 복합 기판.
  8. 제4항 또는 제5항에 있어서,
    상기 개재층이 실리콘계의 오일을 도포함으로써 형성되는 것을 특징으로 하는 복합 기판.
  9. 제8항에 있어서,
    상기 실리콘계의 오일이 퍼히드로폴리실라잔 또는 메틸트리메톡시실란을 함유하는 것을 특징으로 하는 복합 기판.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 적어도 일방의 표면이 비경면으로 되고, 당해 비경면의 표면 상에 첩합 전에 상기 개재층이 미리 설치되는 것을 특징으로 하는 것을 특징으로 하는 복합 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 일방 혹은 쌍방에 대해, 첩합 전에 표면 활성화 처리를 하는 것을 특징으로 하는 복합 기판.
  12. 제11항에 있어서,
    상기 표면 활성화 처리가 진공 이온빔 또는 플라즈마 활성화법을 이용하여 행해지는 것을 특징으로 하는 복합 기판.
  13. 압전 재료 기판을 준비하는 공정과,
    지지 기판으로서 격자간 산소 농도가 2 내지 10ppma인 실리콘(Si) 웨이퍼를 준비하는 공정과,
    상기 압전 재료 기판과 상기 실리콘 웨이퍼를 첩합하는 공정과,
    상기 첩합하는 공정 후에 상기 압전 재료 기판을 박화하는 공정을 포함하는 복합 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 압전 재료 기판은 탄탈산리튬 웨이퍼(LT) 기판 혹은 니오브산리튬(LN) 기판인 것을 특징으로 하는 복합 기판의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 실리콘 웨이퍼는 FZ법, MCZ법, 및 CZ법의 어느 것에 의해 제조된 결정으로부터 잘라내진 것인 것을 특징으로 하는 복합 기판의 제조 방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 첩합하는 공정 전에, 상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 어느 것 또는 양방의 표면에 개재층을 설치하는 공정을 더 가지는 것을 특징으로 하는 복합 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 개재층이 실리콘 산화막, 실리콘 질화막, 실리콘옥시나이트라이드(SiON), 및 아모퍼스 실리콘의 어느 것을 포함하는 것을 특징으로 하는 복합 기판의 제조 방법.
  18. 제16항에 있어서,
    상기 개재층을 설치하는 공정에 있어서, 상기 실리콘 웨이퍼를 열산화하는 것을 특징으로 하는 복합 기판의 제조 방법.
  19. 제16항 또는 제17항에 있어서,
    상기 개재층을 설치하는 공정에 있어서, 상기 개재층을 화학 기상 성장(CVD) 또는 물리 기상 성장(PVD)으로 형성하는 것을 특징으로 하는 복합 기판의 제조 방법.
  20. 제16항 또는 제17항에 있어서,
    상기 개재층을 설치하는 공정에 있어서, 실리콘계의 오일을 도포함으로써 상기 개재층을 형성하는 것을 특징으로 하는 복합 기판의 제조 방법.
  21. 제20항에 있어서,
    상기 실리콘계의 오일이 퍼히드로폴리실라잔 또는 메틸트리메톡시실란을 함유하는 것을 특징으로 하는 복합 기판의 제조 방법.
  22. 제16항 내지 제21항 중 어느 한 항에 있어서,
    상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 적어도 일방의 표면이 비경면으로 되고, 당해 비경면의 표면 상에 첩합 전에 상기 개재층이 미리 설치되는 것을 특징으로 하는 복합 기판의 제조 방법.
  23. 제13항 내지 제22항 중 어느 한 항에 있어서,
    상기 첩합하는 공정 전에, 상기 압전 재료 기판 및 상기 실리콘 웨이퍼의 일방 혹은 쌍방에 대해 표면 활성화 처리를 하는 공정을 더 구비하는 것을 특징으로 하는 복합 기판의 제조 방법.
  24. 제22항에 있어서,
    상기 표면 활성화 처리가 진공 이온빔 또는 플라즈마 활성화법을 이용하여 행해지는 것을 특징으로 하는 복합 기판의 제조 방법.
KR1020197021403A 2017-01-18 2017-12-06 복합 기판 및 복합 기판의 제조 방법 Active KR102578946B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12424434B2 (en) 2020-04-03 2025-09-23 Shin-Etsu Chemical Co., Ltd. Composite substrate and production method therefor

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6696917B2 (ja) * 2017-01-18 2020-05-20 信越化学工業株式会社 複合基板の製造方法
US10943813B2 (en) * 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
US11450799B2 (en) 2018-08-07 2022-09-20 Jinan Jingzheng Electronics Co., Ltd. Micron-scale monocrystal film
JP2020036212A (ja) * 2018-08-30 2020-03-05 信越化学工業株式会社 複合基板および複合基板の製造方法
KR102729394B1 (ko) * 2019-06-11 2024-11-13 엔지케이 인슐레이터 엘티디 복합 기판, 탄성파 소자 및 복합 기판의 제조 방법
CN110581212B (zh) * 2019-09-20 2021-09-24 济南晶正电子科技有限公司 一种单晶单畴压电薄膜及其制备方法
JP7271458B2 (ja) * 2020-02-03 2023-05-11 信越化学工業株式会社 複合基板の製造方法
JP7274442B2 (ja) * 2020-04-02 2023-05-16 信越化学工業株式会社 複合基板およびその製造方法
TWI884167B (zh) * 2020-05-20 2025-05-21 日商日本碍子股份有限公司 電光元件用複合基板
CN111786647B (zh) 2020-08-07 2021-06-15 展讯通信（上海）有限公司 晶圆级声表面波滤波器与封装方法
TWI806457B (zh) * 2022-03-01 2023-06-21 鴻創應用科技有限公司 複合基板及其製造方法
WO2026048189A1 (ja) * 2024-08-27 2026-03-05 日本碍子株式会社 複合基板の製造方法
JP2026045923A (ja) * 2024-08-30 2026-03-13 グローバルウェーハズ・ジャパン株式会社 複合基板の製造方法、複合基板、および弾性波デバイス
CN119421633B (zh) * 2025-01-06 2025-04-18 同济大学 基于尖晶石陶瓷衬底的异质结构衬底及其制备方法和应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000055397A1 (fr) * 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
JP2002184960A (ja) * 2000-12-18 2002-06-28 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2011236316A (ja) * 2010-05-10 2011-11-24 Hitachi Chem Co Ltd プリント配線板用熱硬化性樹脂組成物並びにこれを用いたワニス、プリプレグ及び金属張積層板
WO2013146374A1 (ja) * 2012-03-26 2013-10-03 株式会社村田製作所 弾性波装置及びその製造方法
WO2016084526A1 (ja) * 2014-11-28 2016-06-02 株式会社村田製作所 弾性波装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810695B2 (ja) * 1986-10-02 1996-01-31 ソニー株式会社 半導体基板の製法
JPH09246129A (ja) 1996-03-05 1997-09-19 Sumitomo Sitix Corp 貼り合わせシリコンウエーハの製造方法
US6565652B1 (en) * 2001-12-06 2003-05-20 Seh America, Inc. High resistivity silicon wafer and method of producing same using the magnetic field Czochralski method
US7105980B2 (en) 2002-07-03 2006-09-12 Sawtek, Inc. Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics
JP2004304622A (ja) 2003-03-31 2004-10-28 Fujitsu Media Device Kk 弾性表面波デバイス及びその製造方法
JP3774782B2 (ja) * 2003-05-14 2006-05-17 富士通メディアデバイス株式会社 弾性表面波素子の製造方法
JP2006303940A (ja) * 2005-04-21 2006-11-02 Nec Tokin Corp 複合圧電基板及びその製造方法
JP4947316B2 (ja) * 2008-08-15 2012-06-06 信越化学工業株式会社 基板の接合方法並びに３次元半導体装置
JP5814774B2 (ja) * 2010-12-22 2015-11-17 日本碍子株式会社 複合基板及び複合基板の製造方法
US8536035B2 (en) * 2012-02-01 2013-09-17 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
JP6220279B2 (ja) * 2014-02-04 2017-10-25 日本碍子株式会社 複合基板の研磨方法
US20170330747A1 (en) * 2014-12-05 2017-11-16 Shin-Etsu Chemical Co., Ltd. Composite substrate manufacturing method and composite substrate
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6696917B2 (ja) * 2017-01-18 2020-05-20 信越化学工業株式会社 複合基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000055397A1 (fr) * 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
US6544656B1 (en) 1999-03-16 2003-04-08 Shin-Etsu Handotai Co., Ltd. Production method for silicon wafer and silicon wafer
JP2002184960A (ja) * 2000-12-18 2002-06-28 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2011236316A (ja) * 2010-05-10 2011-11-24 Hitachi Chem Co Ltd プリント配線板用熱硬化性樹脂組成物並びにこれを用いたワニス、プリプレグ及び金属張積層板
WO2013146374A1 (ja) * 2012-03-26 2013-10-03 株式会社村田製作所 弾性波装置及びその製造方法
WO2016084526A1 (ja) * 2014-11-28 2016-06-02 株式会社村田製作所 弾性波装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
UCS 반도체기반기술 연구회편, 「실리콘의 과학」 리얼라이즈 이공센터, 1996년 6월 28일, p. 576-582
전파신문 하이테크놀로지, 2012년 11월 8일, 「스마트폰의 RF 프론트 엔드에 이용되는 SAW－Duplexer의 온도 보상 기술」

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12424434B2 (en) 2020-04-03 2025-09-23 Shin-Etsu Chemical Co., Ltd. Composite substrate and production method therefor

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