KR20190108470A

KR20190108470A - 수광 장치, 및 수광 장치의 제조 방법

Info

Publication number: KR20190108470A
Application number: KR1020180128944A
Authority: KR
Inventors: 고이치 고쿠분
Original assignee: 가부시끼가이샤 도시바; 도시바 디바이스 앤 스토리지 가부시키가이샤
Priority date: 2018-03-14
Filing date: 2018-10-26
Publication date: 2019-09-24
Also published as: EP3540788B1; JP2019161047A; JP6878338B2; US10497823B2; EP3540788A1; US20190288149A1; CN110277414A

Abstract

인접하는 수광 소자 사이에서의 크로스 토크를 열화시키지 않고 수광 감도를 높일 수 있는 수광 소자를 제공한다.
실시 형태에 의하면, 수광 장치는, 반도체 기판의 제1 주면 상에 마련되는 제1 도전형의 불순물이 제1 농도로 도입되는 제1 반도체층과, 제1 주면상의 제1 반도체층 사이에 마련되는 절연막과, 제1 반도체층에 마련되는 광전 변환 소자와, 제1 주면측의 절연막 상에 마련되는 제1 전극과, 반도체 기판의 제1 주면에 대향하는 제2 주면 상에 마련되는 제2 전극을 구비한다. 광전 변환 소자는, 제1 반도체층의 제1 전극이 배치되는 측의 상면으로부터 소정의 깊이에 마련되어, 제2 도전형의 불순물이 제2 농도로 도입되는 제2 반도체층과, 제1 반도체층 내에서, 제2 반도체층의 측면 및 하면을 둘러싸도록 마련되어, 제1 도전형의 불순물이 제1 농도보다도 높은 제3 농도로 도입되는 제3 반도체층을 갖는다.

Description

수광 장치, 및 수광 장치의 제조 방법{LIGHT RECEIVING DEVICE AND MANUFACTURING METHOD OF LIGHT RECEIVING DEVICE}

본 출원은 일본 특허 출원 제2018-046725호(출원일: 2018년 3월 14일)를 기초로 하며, 이 출원으로부터 우선의 이익을 향수한다. 본 출원은, 이 출원을 참조함으로써 동 출원의 내용의 전부를 포함한다.

본 발명의 실시 형태는 수광 장치, 및 수광 장치의 제조 방법에 관한 것이다.

종래, ?칭 저항 및 어밸런치 포토 다이오드(이하, APD라 함)의 직렬 접속을 병렬로 접속하고, 입사된 포톤의 개수를 계측하는 수광 장치가 개시되어 있다. APD가 실리콘(Si)으로 구성된다는 점에서 SiPM(Silicon Photomultipliers)이라 칭해진다. 이와 같은 수광 장치에서, 인접하는 APD 사이에서의 크로스 토크를 열화시키지 않도록 하면서 수광 감도를 높일 것이 요망되고 있다.

본 발명의 일 실시 형태는, 인접하는 수광 소자 사이에서의 크로스 토크를 열화시키지 않고 수광 감도를 높일 수 있는 수광 장치, 및 수광 장치의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 일 실시 형태에 의하면, 반도체 기판의 제1 주면 상에 마련되는 제1 도전형의 불순물이 제1 농도로 도입되는 제1 반도체층과, 상기 제1 주면 상의 상기 제1 반도체층 사이에 마련되는 절연막과, 상기 제1 반도체층에 마련되는 광전 변환 소자와, 상기 제1 주면측의 상기 절연막 상에 마련되는 제1 전극과, 상기 반도체 기판의 상기 제1 주면에 대향하는 제2 주면 상에 마련되는 제2 전극을 구비하는 수광 장치가 제공된다. 상기 광전 변환 소자는, 상기 제1 반도체층의 상기 제1 전극이 배치되는 측의 상면으로부터 소정의 깊이에 마련되어, 제2 도전형의 불순물이 제2 농도로 도입되는 제2 반도체층과, 상기 제1 반도체층 내에서, 상기 제2 반도체층의 측면 및 하면을 둘러싸도록 마련되어, 상기 제1 도전형의 불순물이 상기 제1 농도보다도 높은 제3 농도로 도입되는 제3 반도체층을 갖는다.

상기 구성의 수광 장치에 의하면, 실효적인 PN 접합의 면적을 증가시켜 수광 감도를 높이는 것이 가능하다.

도 1은 제1 실시 형태에 의한 수광 장치의 구성의 일례를 모식적으로 도시하는 평면도이다.
도 2는 제1 실시 형태에 의한 수광 장치의 구성의 일례를 모식적으로 도시하는 단면도이며, 도 1의 A-A 단면도이다.
도 3은 제1 실시 형태에 의한 수광 장치의 화소 영역의 일부를 모식적으로 도시하는 평면도이다.
도 4는 제1 실시 형태에 의한 수광 장치의 단면 구조를 모식적으로 도시하는 도면이며, 도 3의 B-B 단면도이다.
도 5는 제1 실시 형태의 수광 장치의 일부의 등가 회로를 도시하는 도면이다.
도 6은 제1 실시 형태에 의한 수광 장치의 제조 방법의 일례를 모식적으로 도시하는 단면도이다.
도 7은 비교예에 의한 수광 장치의 화소 영역의 일부를 모식적으로 도시하는 평면도이다.
도 8은 비교예에 의한 수광 장치의 단면 구조를 모식적으로 도시하는 도면이며, 도 7의 C-C 단면도이다.
도 9는 제2 실시 형태에 의한 수광 장치의 화소 영역의 일부를 모식적으로 도시하는 평면도이다.

이하에, 첨부 도면을 참조하여, 실시 형태에 따른 수광 장치, 및 수광 장치의 제조 방법을 상세히 설명한다. 또한 이들 실시 형태에 의하여 본 발명이 한정되는 것은 아니다. 또한 이하의 실시 형태에서 사용되는 수광 장치의 단면도는 모식적인 것이며, 층의 두께와 폭의 관계나 각 층의 두께의 비율 등은, 현실의 것과는 상이한 경우가 있다.

(제1 실시 형태)

도 1은, 제1 실시 형태에 의한 수광 장치의 구성의 일례를 모식적으로 도시하는 평면도이다. 도 2는, 제1 실시 형태에 의한 수광 장치의 구성의 일례를 모식적으로 도시하는 단면도이며, 도 1의 A-A 단면도이다. 수광 장치(1)는, 실리콘 기판(10) 상에, 복수의 광전 변환 소자가 형성된 복수의 화소 영역(21)을 갖는다. 예를 들어 화소 영역(21)은 실리콘 기판(10)의 주 표면내에 2차원적으로 배치된다. 실리콘 기판(10)은, 예를 들어 단결정 기판을 사용할 수 있다.

각 화소 영역(21)은, 광전 변환 소자로부터의 출력 신호가 공급되는 전극 패드(31)를 갖는다. 화소 영역(21) 및 전극 패드(31)는 각각 배선(41)에 의하여 접속된다. 전극 패드(31)는, 예를 들어 외부 전극과 본딩 와이어(도시하지 않음)로 접속되는 본딩 패드이다.

화소 영역(21)은, 실리콘 기판(10)의 표면(이하, 수광면이라고도 함) 상에 마련되는 Si 에피택셜층(16)에 형성된다. 각 화소 영역(21) 사이에는 분리막(13)이 마련된다. 분리막(13)으로서, 예를 들어 실리콘 산화막이 사용된다. 각 화소 영역(21)의 표면에는 보호막(14)이 마련된다. 보호막(14)으로서, 예를 들어 실리콘 산화막이 사용된다. 각 화소 영역(21)에는 복수의 광전 변환 소자가 마련된다. 각 광전 변환 소자는 배선(61a 내지 61c)을 통하여 각각의 배선(41)에 접속된다.

실리콘 기판(10)의 이면에는 금속막(15)이 형성된다. 금속막(15)은, 입사된 광을 화소 영역(21)측으로 반사하는 반사막으로서의 기능을 갖는다. 금속막(15)에 의하여 반사된 광이 화소 영역(21)에 도달함으로써 광전 변환 소자의 감도를 높일 수 있다. 또한 금속막(15)은 각 광전 변환 소자의 공통 전극, 여기서는 애노드 전극으로서의 기능을 갖는다. 금속막(15)으로서, 예를 들어 알루미늄, 구리, 금 등이 사용된다.

도 3은, 제1 실시 형태에 의한 수광 장치의 화소 영역의 일부를 모식적으로 도시하는 평면도이다. 도 4는, 제1 실시 형태에 의한 수광 장치의 단면 구조를 모식적으로 도시하는 도면이며, 도 3의 B-B 단면도이다. 화소 영역(21)의 P형 실리콘 기판(10) 상에는 P형 Si 에피택셜층(161)이 마련되고, P형 Si 에피택셜층(161) 내에 광전 변환 소자(71)가 마련된다. 광전 변환 소자(71)는 가이거 모드에서 동작하는 APD이다. 가이거 모드에서는, 각 APD의 애노드와 캐소드 사이에 브레이크다운 전압보다도 높은 역방향 바이어스 전압이 인가된다.

광전 변환 소자(71)는, P형 Si 에피택셜층(161) 내에 마련되는 P⁺형 Si 에피택셜층(162)과, P⁺형 Si 에피택셜층(162) 내에 마련되는 N⁺형 Si 에피택셜층(163)을 갖는다. P⁺형 Si 에피택셜층(162) 및 N⁺형 Si 에피택셜층(163)은 광전 변환 소자(71)의 PN 접합을 구성한다. P⁺형 Si 에피택셜층(162)의 P형 불순물 농도는 P형 Si 에피택셜층(161)의 P형 불순물 농도보다도 높다. P형 Si 에피택셜층(161)의 P형 불순물 농도는, 예를 들어 1×10¹⁵/㎤이고, P⁺형 Si 에피택셜층(162)의 P형 불순물 농도는 피크 농도로 7×10¹⁶/㎤이고, N⁺형 Si 에피택셜층(163)의 N형 불순물 농도는 피크 농도로 1×10¹⁹/㎤이다. P형 Si 에피택셜층(161), P⁺형 Si 에피택셜층(162) 및 N⁺형 Si 에피택셜층(163)은 Si 에피택셜층(16)을 구성한다.

광전 변환 소자(71)는, 도 3에 도시된 바와 같이, 평면으로 보아 직사각 형상을 가지며, 실리콘 기판(10) 상에 2차원적으로 배치된다. 직사각 형상의 동일 패턴임으로써, 소정 면적 내에 보다 많은 광전 변환 소자(71)를 배치할 수 있다. 도 4에 도시된 바와 같이, 실리콘 기판(10) 상의 인접하는 광전 변환 소자(71) 사이에는 분리막(130)이 마련된다. 분리막(130)은, 화소 영역(21) 사이를 분리하는 분리막(13)과 동일한 재료에 의하여 구성되어도 되며, 예를 들어 실리콘 산화막을 포함한다. 인접하는 광전 변환 소자(71) 사이의 거리, 즉, 분리막(130)의 폭은, 인접하는 광전 변환 소자(71)에서 발생한 2차 광자가 감쇠하여 도달하지 않을 정도의 거리로 할 수 있다. 광전 변환 소자(71) 상 및 분리막(130) 상에는 보호막(14)이 마련된다.

도 4에 도시된 바와 같이, N⁺형 Si 에피택셜층(163)은, 상면이 보호막(14)과 접하고, 다른 면이 P⁺형 Si 에피택셜층(162)과 접한다. 이와 같이, PN 접합 면적을 증가시킴으로써 수광 감도를 높일 수 있다.

도 3의 예에서는, X 방향으로 연장되는 보호막(14) 상의 일부에는 ?칭 저항(81)이 마련된다. ?칭 저항(81)은, 광자가 APD에 입사되어 전자 눈사태가 발생한 경우에, 그 전압 강하에 의하여 APD의 증배 작용을 종식시키는 작용을 갖는다. ?칭 저항(81)의 저항값은, 예를 들어 수백 ㏀ 정도로 설정된다. ?칭 저항(81)은, 예를 들어 다결정 실리콘에 의하여 구성된다.

또한 Y 방향으로 연장되는 보호막(14) 상의 일부에는 전극막(42)이 마련된다. 전극막(42)은 각 ?칭 저항(81)을 통하여 각 광전 변환 소자(71)의 N⁺형 Si 에피택셜층(163)과 접속된다. 구체적으로는, 각 ?칭 저항(81)의 일 단부로부터 광전 변환 소자(71) 상의 보호막(14)으로 연장되는 배선(91)이 마련된다. 배선(91)의 한쪽 단부는 각 ?칭 저항(81)의 일 단부와 접속부(101)를 통하여 접속된다. 배선(91)의 다른 쪽 단부는, 광전 변환 소자(71) 상의 보호막(14)에 마련되는, N⁺형 Si 에피택셜층(163)에 도달하는 비아 등의 접속부(102)와 접속된다. 비아는, 예를 들어 금속 재료에 의하여 구성된다. 전극막(42)은 각 ?칭 저항(81)의 타 단부와 접속부(103)를 통하여 접속된다. 전극막(42)은 광전 변환 소자(71)의 캐소드 전극으로서의 기능을 갖는다. 또한 상기한 바와 같이, 실리콘 기판(10)의 이면측에는 애노드 전극으로서의 금속막(15)이 형성된다.

도 5는, 제1 실시 형태의 수광 장치의 일부의 등가 회로를 도시하는 도면이다. 각 광전 변환 소자(71)의 애노드는 애노드 배선(151)을 통하여 애노드 전극(150)에 접속된다. 도 2 및 도 4에 도시하는 금속막(15)이 애노드 배선(151)으로서 사용된다. 또한 애노드 배선(151)은 각 화소 영역(21)에서 공통이다.

각각의 화소 영역(21) 내의 광전 변환 소자(71)의 캐소드는 각 ?칭 저항(81)을 통하여, 각각의 화소 영역(21)마다 마련되는 배선(41)에 접속된다. 배선(41)은 전극 패드(31)에 전기적으로 접속된다.

다음으로, 이와 같은 구성의 수광 장치(1)의 제조 방법에 대하여 설명한다. 도 6은, 제1 실시 형태에 의한 수광 장치의 제조 방법의 일례를 모식적으로 도시하는 단면도이다. 먼저, 도 6의 (a)에 도시된 바와 같이, 실리콘 기판(10)의 주 표면에, 예를 들어 Chemical Vapor Deposition(CVD)법 등의 성막법에 의하여 절연막(131)을 형성한다. 절연막(131)으로서 실리콘 산화막 등이 사용된다.

이어서, 절연막(131) 상에 레지스트를 도포한다. 그 후, 도 6의 (b)에 도시된 바와 같이, 리소그래피 기술에 의하여, 광전 변환 소자(71)의 형성 영역이 개구된 패턴을 레지스트에 노광하고 현상하여, 레지스트 패턴(141)을 형성한다.

이어서, 도 6의 (c)에 도시된 바와 같이, 레지스트 패턴(141)을 마스크로 하여, Reactive Ion Etching(RIE)법 등의 이방성 에칭에 의하여 절연막(131)을 에칭한다. 이것에 의하여, 평면으로 보아 직사각 형상을 갖는 개구(300)가 형성된다. 상기한 바와 같이, 개구(300)는, 광전 변환 소자(71)를 형성하는 영역으로 된다. 또한 화소 영역(21) 내에서는, 절연막(131)은 분리막(130)으로 되고, 화소 영역(21) 사이에서는, 절연막(131)은 분리막(13)으로 된다.

레지스트 패턴(141)을 제거한 후, 도 6의 (d)에 도시된 바와 같이, 개구(300)에 의하여 노출되는 실리콘 기판(10)의 주 표면 상에, 예를 들어 CVD법에 의하여 P형 Si 에피택셜층(161)을 선택적으로 형성한다. 캐리어 가스로서 수소(H₂), 가스종으로서, 예를 들어 디클로로실란(SiH₂Cl₂), 염화수소(HCl), P형 도핑 가스로서 디보란(B₂H₆)을 사용할 수 있다. P형 Si 에피택셜층(161)의 P형 불순물 농도는, 예를 들어 1×10¹⁵/㎤이다.

이어서, 도 6의 (e)에 도시된 바와 같이, 이온 주입법에 의하여 P형 Si 에피택셜층(161)에 또한 P형 불순물을 도입하여, P⁺형 Si 에피택셜층(162)을 형성한다. 예를 들어 P형 불순물 농도가 피크 농도로 7×10¹⁶/㎤로 되도록 B 등의 P형 불순물을 이온 주입한다. P⁺형 Si 에피택셜층(162)은, P형 Si 에피택셜층(161)보다도 얕은 영역에, 또한 P형 Si 에피택셜층(161)과 동일하거나 P형 Si 에피택셜층(161)보다도 좁은 영역에 형성된다.

또한, 도 6의 (f)에 도시된 바와 같이, 이온 주입법에 의하여 P⁺형 Si 에피택셜층(162) 내에 N형 불순물을 도입하여 N⁺형 Si 에피택셜층(163)을 형성한다. 예를 들어 N형 불순물 농도가 피크 농도로 1×10¹⁹/㎤로 되도록 P, As 등의 N형 불순물을 이온 주입한다. 또한 N⁺형 Si 에피택셜층(163)은, P⁺형 Si 에피택셜층(162)보다도 얕은 영역에, 또한 P⁺형 Si 에피택셜층(162)보다도 좁은 영역에 형성된다.

그 후, 실리콘 기판(10)을 열처리함으로써, P형 Si 에피택셜층(161), P⁺형 Si 에피택셜층(162) 및 N⁺형 Si 에피택셜층(163)에 도입된 P형 불순물 및 N형 불순물을 활성화한다. 이것에 의하여, 각 개구(300)에 PN 접합을 갖는 광전 변환 소자(71)가 형성된다.

이어서, 광전 변환 소자(71)가 형성된 실리콘 기판(10) 상에 보호막(14)을 형성한다. 보호막(14)으로서, 예를 들어 실리콘 산화막 등이 사용된다. 그 후, 분리막(130) 상의 소정의 위치에 보호막(14)을 개재하여, ?칭 저항(81)으로 되는 폴리실리콘막을 형성한다. 또한 N⁺형 Si 에피택셜층(163)이 형성된 영역 내의 보호막(14)에, N⁺형 Si 에피택셜층(163)에 도달하는 콘택트 홀을 형성한 후, 보호막(14) 상의 전체면에 도전층을 형성한다. 그 후, 분리막(130) 상의 소정의 위치와, 콘택트 홀과 ?칭 저항(81)을 연결하는 소정의 위치에, 도전막이 남도록 패터닝을 행한다. 이것에 의하여 전극막(42)과 배선(91)이 형성된다. 그리고 실리콘 기판(10)의 이면의 전체면에, 애노드 배선으로 되는 금속막(15)을 형성함으로써, 도 1 내지 도 3에 도시되는 수광 장치(1)가 얻어진다.

도 7은, 비교예에 의한 수광 장치의 화소 영역의 일부를 모식적으로 도시하는 평면도이다. 도 8은, 비교예에 의한 수광 장치의 단면 구조를 모식적으로 도시하는 도면이며, 도 7의 C-C 단면도이다. 또한 여기서는, 광전 변환 소자보다도 위에 형성되어 있는 보호막과, 캐소드 배선 등의 배선층을 생략하고 있다.

비교예에서는, P형 실리콘 기판(10) 상에 P형 Si 에피택셜층(161)이 배치되고, P형 Si 에피택셜층(161)에 광전 변환 소자(71)가 형성된다. 광전 변환 소자(71) 사이에는, 제1 실시 형태와 마찬가지로, 실리콘 산화막 등을 포함하는 분리막(130)이 마련되어 있다. 광전 변환 소자(71)는, P형 Si 에피택셜층(161)의 상면으로부터 소정의 깊이에 마련되는 P⁺형 Si 에피택셜층(162)과, P⁺형 Si 에피택셜층(162)의 상면과 접하고 P⁺형 Si 에피택셜층(162)보다도 위에 마련되는 N⁺형 Si 에피택셜층(163)을 갖는다. P⁺형 Si 에피택셜층(162)은, N⁺형 Si 에피택셜층(163)보다도 기판면 내 방향의 사이즈가 작다. 또한 P⁺형 Si 에피택셜층(162)은 N⁺형 Si 에피택셜층(163)과 상면에서만 접하고 있다.

수광 장치(1)에서는, 가능한 한 SN비를 높게 할 것이 요망되고 있다. 그래서 비교예에 의한 수광 장치(100)에서는, 감도를 높이기 위해서는 개구율을 높여 수광 면적을 증가시키는 것이 생각된다. 수광 면적을 증가시키기 위해서는 P⁺형 Si 에피택셜층(162)의 기판면 내 방향의 사이즈를 증가시키게 된다. 그러나 이와 같이 하면, 인접하는 광전 변환 소자(71) 사이의 거리, 즉, 광전 변환 소자(71) 사이에 배치되는 분리막(130)의 폭이 작아진다. 분리막(130)의 폭이 작아지면, 어느 광전 변환 소자(71)에서 2차 광자가 발생하면, 인접하는 다른 광전 변환 소자(71)에 2차 광자가 입사되어 버린다. 즉, 2차 광자가 발생한 광전 변환 소자(71)에 인접하는 다른 광전 변환 소자(71)에서는, 2차 광자를 검출하는 크로스 토크가 열화되어 노이즈가 높아져 버린다. 그 결과, 개구율을 높이기만 해서는 SN비를 높일 수 없다. 이와 같이, 비교예의 수광 장치(100)에서는, 노이즈를 저감시키는 것이 곤란하다.

이에 비해, 제1 실시 형태에서는, N⁺형 Si 에피택셜층(163)의 측면 및 하면을 둘러싸도록 P⁺형 Si 에피택셜층(162)을 배치한 광전 변환 소자(71)로 하였다. 이와 같이, 비교예에서의 실효적인 PN 접합은, 면적이 작은 P⁺형 Si 에피택셜층(162)의 상면이 N⁺형 Si 에피택셜층(163)의 하면과 접촉하는 부분인 데 비해, 제1 실시 형태의 실효적인 PN 접합의 면적은 증가한다. 그 결과, 비교예에 비하여 수광 감도를 높일 수 있다. 또한 수광 감도를 높임으로써, 인접하는 광전 변환 소자(71) 사이의 거리를 작게 하지 않아도 되므로, 크로스 토크를 열화시키지 않도록 할 수도 있다.

또한 N⁺형 Si 에피택셜층(163)의 측면 및 하면을 둘러싸도록 P⁺형 Si 에피택셜층(162)을 배치했으므로, P⁺형 Si 에피택셜층(162)의 측면 및 하면을 둘러싸도록 N⁺형 Si 에피택셜층(163)을 배치하지 않는 경우에 비하여 수광 감도를 높일 수 있다. 특히 N⁺형 Si 에피택셜층(163)의 막 두께를 두껍게 하면 수광면이 증가하므로, 수광 감도를 보다 높이는 것이 가능해진다.

(제2 실시 형태)

제1 실시 형태에서는, 광전 변환 소자의, 평면으로 본 형상이 직사각 형상인 경우를 예로 들었지만, 광전 변환 소자의, 평면으로 본 형상은 상기 예의 경우에 한정되지 않는다. 제2 실시 형태에서는, 광전 변환 소자의, 평면으로 본 형태가, 다른 형상인 경우를 예로 든다.

도 9는, 제2 실시 형태에 의한 수광 장치의 화소 영역의 일부를 모식적으로 도시하는 평면도이다. 도 9의 (a)에서는, P형 Si 에피택셜층(161), P⁺형 Si 에피택셜층(162) 및 N⁺형 Si 에피택셜층(163) 모두, 모퉁이부가 라운딩된 직사각 형상을 갖고 있다. 또한 도 9의 (b)에서는, P형 Si 에피택셜층(161), P⁺형 Si 에피택셜층(162) 및 N⁺형 Si 에피택셜층(163) 모두 원 형상을 갖고 있다. 또한 여기에 도시한 형상 이외에도, P형 Si 에피택셜층(161), P⁺형 Si 에피택셜층(162) 및 N⁺형 Si 에피택셜층(163)이 타원 형상을 갖고 있어도 된다. 또한 그 외의 구성에 대해서는 제1 실시 형태와 마찬가지이므로, 그 설명을 생략한다.

제1 실시 형태와 같이, 광전 변환 소자(71)의, 평면으로 본 형상이 직사각 형상을 갖는 경우에는, 모퉁이부에 있어서 전계 집중이 발생해 버린다. 그러나 제2 실시 형태에서는, Si 에피택셜층(16)의 형상에 있어서, 모퉁이부가 라운딩된 직사각 형상, 또는 원 형상·타원 형상으로 했으므로, 전계 집중을 제1 실시 형태에 비하여 억제할 수 있다는 효과를, 제1 실시 형태의 효과에 추가하여 얻을 수 있다.

또한 상기한 설명에서는, N⁺형 Si 에피택셜층(163)의 측면 및 하면을 둘러싸도록 P⁺형 Si 에피택셜층(162)을 배치했지만, P⁺형 Si 에피택셜층(162)의 측면 및 하면을 둘러싸도록 N⁺형 Si 에피택셜층(163)을 배치해도 된다.

본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구범위에 기재된 발명과 그 균 등의 범위에 포함된다.

1: 수광 장치
10: 실리콘 기판
13, 130: 분리막
14: 보호막
15: 금속막
16: Si 에피택셜층
21: 화소 영역
31: 전극 패드
41: 배선
42: 전극막
61a 내지 61c: 배선
81: ?칭 저항
91: 배선
101 내지 103: 접속부
131: 절연막
141: 레지스트 패턴
150: 애노드 전극
151: 애노드 배선
161: P형 Si 에피택셜층
162: P⁺형 Si 에피택셜층
163: N⁺형 Si 에피택셜층
300: 개구

Claims

반도체 기판의 제1 주면 상에 마련되는 제1 도전형의 불순물이 제1 농도로 도입되는 제1 반도체층과,
상기 제1 주면 상의 상기 제1 반도체층 사이에 마련되는 절연막과,
상기 제1 반도체층에 마련되는 광전 변환 소자와,
상기 제1 주면측의 상기 절연막 상에 마련되는 제1 전극과,
상기 반도체 기판의 상기 제1 주면에 대향하는 제2 주면 상에 마련되는 제2 전극
을 구비하고,
상기 광전 변환 소자는,
상기 제1 반도체층의 상기 제1 전극이 배치되는 측의 상면으로부터 소정의 깊이에 마련되어, 제2 도전형의 불순물이 제2 농도로 도입되는 제2 반도체층과,
상기 제1 반도체층 내에서, 상기 제2 반도체층의 측면 및 하면을 둘러싸도록 마련되어, 상기 제1 도전형의 불순물이 상기 제1 농도보다도 높은 제3 농도로 도입되는 제3 반도체층
을 갖는 수광 장치.
제1항에 있어서,
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 평면으로 보아 직사각 형상을 갖는 수광 장치.
제1항에 있어서,
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 평면으로 보아 라운딩된 모퉁이부를 갖는 직사각 형상을 갖는 수광 장치.
제1항에 있어서,
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 평면으로 보아 원 형상을 갖는 수광 장치.
제1항에 있어서,
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 평면으로 보아 타원 형상을 갖는 수광 장치.
제1항에 있어서,
상기 제1 도전형은 P형이고,
상기 제2 도전형은 N형인 수광 장치.
제1항에 있어서,
상기 제1 도전형은 N형이고,
상기 제2 도전형은 P형인 수광 장치.
제1항에 있어서,
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 에피택셜막에 의하여 구성되는 수광 장치.
제1항에 있어서,
상기 광전 변환 소자는 가이거 모드에서 동작하는 어밸런치 포토 다이오드인 수광 장치.
제1항에 있어서,
상기 광전 변환 소자의 캐소드는 ?칭 저항을 통하여 전극막에 전기적으로 접속되는 수광 장치.
제4항에 있어서,
상기 반도체 기판은 단결정 실리콘 기판이고,
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 실리콘의 에피택셜막인 수광 장치.
반도체 기판의 제1 주면 상에 마련되는 제1 도전형의 불순물이 제1 농도로 도입되는 제1 반도체층과,
상기 제1 주면 상의 상기 제1 반도체층 사이에 마련되는 절연막과,
상기 제1 반도체층에 마련되는 광전 변환 소자와,
상기 제1 주면측의 상기 절연막 상에 마련되는 제1 전극과,
상기 반도체 기판의 상기 제1 주면에 대향하는 제2 주면 상에 마련되는 제2 전극
을 구비하고,
상기 광전 변환 소자는,
상기 제1 반도체층의 정상 높이로부터, 평면으로 보아 상기 제1 반도체층의 형성 범위보다 좁은 제2 깊이까지 연장되어, 상기 제1 농도보다 높은 제2 농도의 상기 제1 도전형의 불순물을 갖는 제2 반도체층과,
상기 제2 반도체층의 높이로부터, 상기 제1 깊이 보다 얕고, 평면으로 보아 상기 제2 반도체층의 형성 범위보다 좁은 제2 깊이까지 연장되어, 측면과 저면은 상기 제2 반도체층으로 둘러싸이고, 제3 농도의 제2 도전형의 불순물을 갖는 제3 반도체층
을 갖는 수광 장치.
반도체 기판 상에 절연막을 형성하는 공정과,
상기 절연막에 상기 반도체 기판에까지 도달하는 개구부를 형성하는 공정과,
상기 개구부 내에, 제1 도전형의 불순물을 제1 농도로 포함하는 제1 반도체층을 형성하는 공정과,
상기 제1 반도체층의 상면으로부터 제1 깊이까지의 범위이고, 평면으로 보아 상기 제1 반도체층의 형성 범위보다도 좁은 범위에, 상기 제1 도전형의 불순물을 상기 제1 농도보다도 높은 제2 농도로 도입하여 제2 반도체층을 형성하는 공정과,
상기 제2 반도체층의 상면으로부터 상기 제1 깊이보다도 얕은 제2 깊이까지의 범위이고, 평면으로 보아 상기 제2 반도체층의 형성 범위보다도 좁은 범위에, 제2 도전형의 불순물을 제3 농도로 도입하여 제3 반도체층을 형성하는 공정
을 포함하는, 수광 장치의 제조 방법.