KR20190130004A - 에칭 방법 - Google Patents

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Abstract

실리콘 질화물층의 에칭 속도와 실리콘 산화물층의 에칭 속도를 동 정도로 제어할 수 있는 에칭 방법을 제공한다. 적층된 실리콘 산화물층(2)과 실리콘 질화물층(3)을 갖는 적층막(5)을 구비하는 피처리체를 탄소, 브롬, 및 불소로 이루어지는 할로겐화탄소 화합물을 함유하는 에칭 가스에 의해 처리한다. 그러면 실리콘 산화물층(2)과 실리콘 질화물층(3)이 동 정도의 에칭 속도로 에칭된다.

Description

에칭 방법
본 발명은 에칭 방법에 관한 것이다.
반도체의 제조 공정에 있어서는 레지스트나, 유기막이나, 카본막을 마스크로 하여 적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막을 에칭 가스를 사용하여 에칭하는 공정이 있다. 예를 들면, 특허문헌 1에는 1,3,3,3-테트라플루오로프로펜, 첨가 가스, 및 불활성 가스로 이루어지는 에칭 가스를 사용하여 상기 적층막을 에칭하는 방법이 개시되어 있다. 그러나 Si-N 결합은 Si-O 결합에 비해 결합 에너지가 약하므로 실리콘 질화물층의 에칭 속도가 실리콘 산화물층의 에칭 속도보다 1.2배 정도 커진다.
그 때문에 애스펙트비(20)를 초과하는 것 같은 고애스펙트비의 관통 구멍을 형성하는 심굴 에칭을 상기 적층막에 대하여 실시했을 경우에는 실리콘 산화물층이 두께 방향으로 에칭되는 속도보다 실리콘 질화물층이 두께 방향에 직교하는 면 방향으로 에칭되는 속도 쪽이 커지므로 실리콘 질화물층이 면 방향으로 과잉으로 에칭되어서 에칭형상의 이상이 발생할 우려가 있었다.
일본국 특허공개 공보 2012년 제114402호
본 발명은 실리콘 질화물층의 에칭 속도와 실리콘 산화물층의 에칭 속도를 동 정도로 제어할 수 있는 에칭 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서 본 발명의 일실시형태는 이하의 [1]~[4]와 같다.
[1] 적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막을 구비하는 피처리체를 탄소, 브롬, 및 불소로 이루어지는 할로겐화탄소 화합물을 함유하는 에칭 가스에 의해 처리하여 상기 실리콘 산화물층과 상기 실리콘 질화물층의 양쪽을 에칭하는 에칭 공정을 구비하는 에칭 방법.
[2] [1]에 있어서, 상기 할로겐화탄소 화합물이 디브로모디플루오로메탄 및 브로모펜타플루오로에탄 중 적어도 한쪽인 에칭 방법.
[3] [1] 또는 [2]에 있어서, 상기 에칭 가스가 불활성 가스를 더 함유하는 에칭 방법.
[4] [1] 내지 [3] 중 어느 한 항에 있어서, 상기 에칭 공정에 있어서는 상기 에칭 가스를 플라스마화해서 얻어지는 플라스마 가스를 사용하여 에칭하는 에칭 방법.
(발명의 효과)
본 발명의 에칭 방법에 의해 적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막을 구비하는 피처리체를 에칭하면 실리콘 질화물층의 에칭 속도와 실리콘 산화물층의 에칭 속도를 동 정도로 제어할 수 있다.
도 1은 본 발명의 일실시형태에 의한 에칭 방법을 설명하는 피처리체의 단면도이다.
도 2는 ICP 전력과 에칭 속도의 관계를 나타내는 그래프이다.
본 발명의 일실시형태에 대해서 이하에 설명한다. 또한, 본 실시형태는 본 발명의 일례를 나타낸 것이며, 본 발명은 본 실시형태에 한정되는 것은 아니다. 또한, 본 실시형태에는 여러 가지의 변경 또는 개량을 추가하는 것이 가능하며, 그와 같은 변경 또는 개량을 추가한 형태도 본 발명에 포함될 수 있다.
본 실시형태의 에칭 방법은 적층된 실리콘 산화물층(SiOx층)과 실리콘 질화물층을 갖는 적층막을 구비하는 피처리체를 탄소, 브롬, 및 불소로 이루어지는 할로겐화탄소 화합물을 함유하는 에칭 가스에 의해 처리하고, 실리콘 산화물층과 실리콘 질화물층의 양쪽을 에칭하는 에칭 공정을 구비한다.
본 실시형태의 에칭 방법에 의해 적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막을 구비하는 피처리체를 에칭하면 에칭 조건 등에 의해 실리콘 산화물층의 에칭 속도에 대한 실리콘 질화물층의 에칭 속도의 비([실리콘 질화물층의 에칭 속도]/[실리콘 산화물층의 에칭 속도])를 0.8 이상 1.5 미만 사이에서 임의로 제어할 수 있다. 따라서, 본 실시형태의 에칭 방법에 의하면 실리콘 질화물층의 에칭 속도와 실리콘 산화물층의 에칭 속도를 동 정도로 제어하는 것이 가능하며, 실리콘 산화물층의 에칭 속도에 대한 실리콘 질화물층의 에칭 속도의 비는 0.9 이상 1.2 미만으로 하는 것이 바람직하다.
탄소, 브롬, 및 불소로 이루어지는 할로겐화탄소 화합물의 종류는 특별히 한정되는 것은 아니지만, 디브로모디플루오로메탄(CBr2F2) 및 브로모펜타플루오로에탄(C2BrF5) 중 적어도 한쪽을 사용할 수 있다.
에칭 가스에는 할로겐화탄소 화합물과 함께 불활성 가스를 함유시켜도 좋다. 불활성 가스를 공존시키면서 에칭을 행함으로써 마스크에 대하여 실리콘 산화물층 및 실리콘 질화물층을 선택적으로 또한 높은 에칭 속도로 에칭할 수 있다. 불활성 가스의 종류는 특별히 한정되는 것은 아니지만, 헬륨(He), 아르곤(Ar), 네온(Ne), 크립톤(Kr), 크세논(Xe), 질소(N2)를 들 수 있다. 이들 불활성 가스는 1종을 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다.
또한, 에칭 공정에 있어서 채용되는 에칭 방법은 특별히 한정되는 것은 아니지만, 에칭 가스를 플라스마화해서 얻어지는 플라스마 가스를 사용하여 에칭하는 플라스마 에칭법을 채용할 수 있다.
에칭에 사용되는 플라스마에는 플라스마 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma), 전자 사이클로트론 공명 플라스마(ECP: Electron Cyclotron resonance Plasma), 헬리콘파 여기 플라스마(HWP: Helicon Wave Plasma), 유도 결합형 플라스마(ICP: Inductively Coupled Plasma), 마이크로파 여기 표면파 플라스마(SWP: Surface Wave Plasma) 등이 있다.
이러한 본 실시형태의 에칭 방법은, 예를 들면 삼차원 NAND형 플래시 메모리의 제조 과정 중의 일공정인 실리콘 질화물층과 실리콘 산화물층이 기판 상에 교대로 다수 적층된 적층막에 대하여 두께 방향으로 연장되는 관통 구멍을 형성하는 공정에 있어서 사용 가능하다.
적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막을 구비하는 피처리체를 본 실시형태의 에칭 방법에 의해 에칭하고, 적층막에 관통 구멍을 형성하는 방법의 일례를 도 1을 참조하면서 설명한다.
도 1은 적층막(5)에 관통 구멍(9)이 형성된 피처리체의 단면도이지만, 이 피처리체는 실리콘 질화물층(3)과 실리콘 산화물층(2)이 교대로 다수(도 1의 예에서는 3층씩) 적층된 적층막(5)이 반도체 기판(1) 상에 형성되어 구성되어 있다. 또한, 반도체 기판(1)의 바로 위에는 적층막(5)의 실리콘 산화물층(2)이 적층되어 있다.
적층막(5)의 최상층의 실리콘 질화물층(3) 상에는 패턴이 형성된 마스크(7)가 피복되어 있으며, 본 실시형태의 에칭 방법에 의해 에칭을 행하면 마스크(7)로부터 노출되는 적층막(5)이 에칭되어서 관통 구멍(9)이 형성된다.
본 실시형태의 에칭 방법은 실리콘 질화물층(3)의 에칭 속도와 실리콘 산화물층(2)의 에칭 속도를 동 정도로 제어하는 것이 가능하므로 적층막(5)에 관통 구멍(9)을 형성할 때에는 관통 구멍(9)의 내면에 노출되는 실리콘 질화물층(3)이 면 방향(두께 방향에 직교하는 방향)으로 과잉으로 에칭되는 것이 억제된다. 따라서, 애스펙트비(20)를 초과하는 것 같은 고애스펙트비의 관통 구멍(9)을 형성하는 심굴 에칭을 적층막(5)에 대하여 실시한 경우에도 도 1에 나타내는 바와 같이 적층막(5)의 적층 구조의 붕괴나 에칭형상 이상을 발생하는 일 없이 관통 구멍(9)을 형성할 수 있다.
실시예
이하에 각종 시험예를 나타내어 본 발명을 보다 상세하게 설명한다.
〔시험예 1〕
플라스마 화학기상 성장법에 의해 Si 기판 상에 실리콘 질화물층을 성막하여 시험편을 얻었다. 실리콘 질화물층의 막두께는 500㎚로 했다. 이 시험편에 대하여 유도 결합형 플라스마 에칭(ICP 에칭)을 실시하여 실리콘 질화물층을 에칭했다. 에칭 조건은 이하와 같다.
에칭 장치: Samco Inc.제의 ICP 에칭 장치 RIE-200iP
에칭 시간: 120초
ICP 전력: 200W, 500W 또는 800W
바이어스 전력: 200W
압력: 2Pa
에칭 가스: 디브로모디플루오로메탄 1체적부와 아르곤 9체적부의 혼합 가스
에칭 가스의 유량: 100SCCM
에칭이 종료되면 JASCO Corporation제의 ELLIPSOMETER M-550을 사용하여 실리콘 질화물층의 막두께를 측정했다. 그리고 에칭 전후에서의 막두께의 차를 에칭 시간으로 나눔으로써 실리콘 질화물층의 에칭 속도를 산출했다.
〔시험예 2〕
실리콘 질화물층 대신에 막두께 2000㎚의 실리콘 산화물층을 Si 기판 상에 성막해서 시험편을 얻는 점 이외에는 시험예 1과 마찬가지로 하여 실리콘 산화물층의 에칭 속도를 산출했다.
〔시험예 3〕
에칭 가스 중의 할로겐화탄소 화합물의 종류를 디브로모디플루오로메탄으로부터 4불화탄소(CF4)로 대신한 점 이외에는 시험예 1과 마찬가지로 하여 실리콘 질화물층의 에칭 속도를 산출했다.
〔시험예 4〕
에칭 가스 중의 할로겐화탄소 화합물의 종류를 디브로모디플루오로메탄으로부터 4불화탄소(CF4)로 대신한 점 이외에는 시험예 2와 마찬가지로 하여 실리콘 산화물층의 에칭 속도를 산출했다.
〔시험예 5〕
에칭 가스를 4불화탄소 1체적부와, 아르곤 8체적부와, 산소 가스 1체적부의 혼합 가스로 대신한 점 이외에는 시험예 3과 마찬가지로 하여 실리콘 질화물층의 에칭 속도를 산출했다.
〔시험예 6〕
에칭 가스를 4불화탄소 1체적부와, 아르곤 8체적부와, 산소 가스 1체적부의 혼합 가스로 대신한 점 이외에는 시험예 4와 마찬가지로 하여 실리콘 산화물층의 에칭 속도를 산출했다.
Figure pct00001
각 시험예의 결과를 표 1과 도 2의 그래프에 나타낸다. 표 1 중의 「비」는 실리콘 산화물층의 에칭 속도에 대한 실리콘 질화물층의 에칭 속도의 비([실리콘 질화물층의 에칭 속도]/[실리콘 산화물층의 에칭 속도])이다. 표 1과 도 2의 그래프로부터 알 수 있는 바와 같이 에칭 가스 중의 할로겐화탄소 화합물의 종류가 4불화탄소인 경우에는 실리콘 산화물층의 에칭 속도에 비해 실리콘 질화물층의 에칭 속도가 컸다. 이에 대하여 에칭 가스 중의 할로겐화탄소 화합물의 종류가 디브로모디플루오로메탄인 경우에는 실리콘 산화물층의 에칭 속도와 실리콘 질화물층의 에칭 속도가 거의 동 정도이었다(표 1의 「비」의 란을 참조).
에칭 가스로서 4불화탄소와, 아르곤과, 산소 가스의 혼합 가스를 사용함으로써 실리콘 질화물층의 에칭 속도를 저하시킬 수 있다. 그러나 적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막 전체로서의 에칭 속도가 크게 저하되어 버린다는 문제가 있다. 또한, 산소를 혼합하면 패턴 기판의 에칭에서는 포토레지스트 등의 마스크가 에칭되기 쉬워져 버린다.
디브로모디플루오로메탄을 사용하면 적층막 전체로서의 에칭 속도를 저하시키는 일 없이 실리콘 산화물층의 에칭 속도와 실리콘 질화물층의 에칭 속도를 거의 동 정도로 제어할 수 있다.
1: 반도체 기판 2: 실리콘 산화물층
3: 실리콘 질화물층 5: 적층막
7: 마스크 9: 관통 구멍

Claims (4)

  1. 적층된 실리콘 산화물층과 실리콘 질화물층을 갖는 적층막을 구비하는 피처리체를 탄소, 브롬, 및 불소로 이루어지는 할로겐화탄소 화합물을 함유하는 에칭 가스에 의해 처리하여 상기 실리콘 산화물층과 상기 실리콘 질화물층의 양쪽을 에칭하는 에칭 공정을 구비하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 할로겐화탄소 화합물이 디브로모디플루오로메탄 및 브로모펜타플루오로에탄 중 적어도 한쪽인 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭 가스가 불활성 가스를 더 함유하는 에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 에칭 공정에 있어서는 상기 에칭 가스를 플라스마화해서 얻어지는 플라스마 가스를 사용하여 에칭하는 에칭 방법.
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