KR20200020980A - 전력 손실에 대한 응답 - Google Patents

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Abstract

장치를 동작시키는 방법, 및 유사한 방법을 수행하도록 구성된 장치는, 장치의 휘발성 메모리 셀의 어레이의 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보를 획득하는 것, 장치에 대한 전력 손실이 표시되는지를 결정하는 것, 및 장치에 대한 전력 손실이 표시되는 경우, 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보에 응답하여 장치의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀을 선택적으로 프로그래밍하는 것을 포함한다. 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀과 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 다른 메모리 셀의 임계 전압의 결과적인 조합은 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보를 나타낸다.

Description

전력 손실에 대한 응답
본 발명은 일반적으로 메모리에 관한 것이고, 특히, 하나 이상의 실시형태에서, 본 발명은 장치에 대한 전력 손실에 응답하기 위한 방법 및 장치에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스의 내부 디바이스, 반도체 디바이스, 집적 회로 디바이스로서 제공된다. 랜덤 액세스 메모리(Random Access Memory: RAM), 정적 RAM(SRAM), 판독 전용 메모리(Read Only Memory: ROM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM), 동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory: SDRAM) 및 플래시 메모리(flash memory)를 포함하는 많은 상이한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 애플리케이션을 위한 비-휘발성 메모리의 인기 있는 소스로 발전했다. 플래시 메모리는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 하나의 트랜지스터 메모리 셀을 사용한다. 전하 저장 구조부(예를 들어, 플로팅 게이트(floating gate) 또는 전하 트랩(charge trap)) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 편광)을 프로그래밍(종종 기입(writing)이라고도 함)하는 것을 통해 메모리 셀의 임계 전압(Vt)의 변화는 각각의 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비-휘발성 메모리의 일반적인 용도는 퍼스널 컴퓨터, 개인용 휴대 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 디바이스, 모바일 폰, 및 착탈식 메모리 모듈을 포함하고, 비-휘발성 메모리의 용도는 계속 확장되고 있다.
NAND 플래시 메모리는 기본 메모리 셀 구성이 배열된 소위 논리 형태를 위한 일반적인 유형의 플래시 메모리 디바이스이다. 일반적으로, NAND 플래시 메모리의 메모리 셀의 어레이는 어레이의 행(row)의 각 메모리 셀의 제어 게이트가 함께 연결되어 워드 라인(word line)과 같은 액세스 라인을 형성하도록 배열된다. 어레이의 열(column)은 한 쌍의 선택 게이트, 예를 들어, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 함께 연결된 메모리 셀의 스트링(종종 NAND 스트링이라고도 함)을 포함한다. 각각의 소스 선택 트랜지스터는 소스에 연결될 수 있는 반면, 각각의 드레인 선택 트랜지스터는 열 비트 라인(column bit line)과 같은 데이터 라인에 연결될 수 있다. 메모리 셀의 스트링과 소스 사이 및/또는 메모리 셀의 스트링과 데이터 라인 사이에 둘 이상의 선택 게이트를 사용하는 변형예가 알려져 있다.
SRAM 메모리는 메모리 셀이 전력을 수신하는 한 내부 피드백의 사용을 통해 2개의 안정된 데이터 상태 중 하나를 유지할 수 있기 때문에 종종 쌍 안정성(bistable)이라고도 지칭된다. SRAM 메모리는 플래시 메모리보다 빠른 액세스, 예를 들어 프로그래밍 및 판독을 용이하게 하는 경향이 있다. 또한, 플래시 메모리에 종종 필요한 바와 같이, SRAM 메모리 셀의 데이터 상태는 우선 소거하지 않고 변경될 수 있다. 또한, RAM 메모리에 종종 필요한 바와 같이, SRAM 메모리는 리프레시 동작을 필요로 하지 않고 그의 데이터 상태를 유지할 수 있다.
특정한 이점 때문에, SRAM 메모리는 다용도로 사용된다. 예를 들어, 프로세서, 디스크 드라이브 및 솔리드 스테이트 드라이브용 캐시 메모리는 SRAM 메모리를 이용할 수 있다. 또한, 빠른 액세스와 용이한 재기입으로 인해, SRAM 메모리는 인포테인먼트 시스템, 계기판(instrument cluster), 엔진 제어, 운전자 지원 및 블랙 박스를 포함한 많은 차량 하위 시스템의 데이터 로깅에 이용할 수 있다. SRAM 메모리 셀은 그의 데이터 상태를 유지하기 위해 리프레시 동작을 필요로 하지 않지만, 제어되지 않는 방식의 전력 손실, 예를 들어 비동기식 전력 손실은 데이터를 잃게 할 것이다.
도 1a는 일 실시형태에 따라 전자 시스템의 일부로서 프로세서와 통신하는 메모리의 단순화된 블록도이다.
도 1b는 다른 실시형태에 따라 전자 시스템의 일부로서 호스트와 통신하는 메모리 모듈 형태의 장치의 단순화된 블록도이다.
도 2a 및 도 2b는 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 비-휘발성 메모리 셀의 어레이의 일부 개략도이다.
도 2c는 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 휘발성 메모리 셀의 어레이의 일부의 블록 개략도이다.
도 2d는 도 2c를 참조하여 설명된 유형의 휘발성 메모리 셀의 어레이에 사용될 수 있는 SRAM 메모리 셀의 블록 개략도이다.
도 2e는 도 2c를 참조하여 설명된 유형의 휘발성 메모리 셀의 어레이에 사용될 수 있는 일 실시형태에 따른 SRAM 메모리 셀의 다른 개략도이다.
도 3a는 일 실시형태에 따른 차동 저장 디바이스(differential storage device)(300)의 개략도이다.
도 3b는 일 실시형태에 따른 차동 저장 디바이스의 비-휘발성 메모리 셀로서 사용될 수 있는 대체 구조의 개략도이다.
도 4는 다른 실시형태에 따른 차동 저장 디바이스(400)의 개략도이다.
도 5는 또 다른 실시형태에 따른 차동 저장 디바이스(400)의 개략도이다.
도 6a 내지 도 6d는 도 3a를 참조하여 설명된 유형의 차동 저장 디바이스의 특정 구현예의 개략도를 집합적으로 도시한다.
도 7은 일 실시형태에 따른 차동 저장 디바이스를 포함하는 장치를 동작시키는 방법의 흐름도이다.
도 8은 다른 실시형태에 따른 차동 저장 디바이스를 포함하는 장치를 동작시키는 방법의 흐름도이다.
도 9는 또 다른 실시형태에 따른 차동 저장 디바이스를 포함하는 장치를 동작시키는 방법의 흐름도이다.
이하, 본 명세서의 일부를 구성하고, 특정 실시형태를 예시적으로 나타내는 첨부 도면을 참조하여 상세하게 설명한다. 도면에서 동일한 참조 번호는 여러 도면에 걸쳐 실질적으로 유사한 구성 요소를 나타낸다. 본 발명의 범위를 벗어나지 않고 다른 실시형태들이 이용될 수 있고, 구조적, 논리적 및 전기적 변화가 이루어질 수 있다. 그러므로, 다음의 상세한 설명은 본 발명을 제한하는 의미로 받아들여서는 안 된다.
본 명세서에서 사용되는 용어 "반도체"는, 예를 들어, 재료의 층, 웨이퍼 또는 기판을 지칭할 수 있으며, 임의의 기본 반도체 구조를 포함한다. "반도체"는 실리콘온사파이어(silicononsapphire: SOS) 기술, 실리콘온인슐레이터(silicononinsulator: SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑된 및 도핑되지 않은 반도체, 기본 반도체 구조에 의해 지지되는 실리콘의 에피택셜 층뿐만 아니라, 당업자에게 잘 알려진 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 다음의 설명에서 반도체를 언급할 때, 이전의 프로세스 단계는 기본 반도체 구조 내에 영역(region)/접합부(junction)를 형성하기 위해 이용되었을 수 있으며, 용어 반도체는 이러한 영역/접합부를 포함하는 하부 층을 포함할 수 있다. 본 명세서에서 사용되는 용어 전도성뿐만 아니라, 그와 관련된 다양한 형태, 예를 들어, 전도하다, 전도성으로, 전도하는, 전도, 전도율 등은 문맥 상 달리 나타내지 않은 한 전기 전도성을 지칭한다. 마찬가지로, 본 명세서에서 사용되는 용어 연결뿐만 아니라, 그와 관련된 다양한 형태, 예를 들어, 연결하다, 연결된, 연결 등은 문맥 상 달리 나타내지 않는 한 전기 연결을 지칭한다. 이해를 돕기 위해 설명에서 특정 전압 값이 제공될 수 있지만, 이러한 전압은 집적 회로 제조, 설계 및 동작 분야의 종사자에 의해 이해되는 방식으로 제조에 사용된 특정 설계, 재료 및 기술에 의존한다.
자동차 및 그 외의 차량은 기술적으로 점점 진보하고 있다. 예를 들어, 인포테인먼트, 계기판, 엔진 제어 및 운전자 지원 영역은 일반적으로 이들 시스템이 점점 복잡해짐에 따라 보다 더 많은 양의 메모리를 이용한다. 이들 메모리 사용 중 일부는 차량의 안전 및/또는 신뢰성에 중요한 시스템이다. 또한, 이들 시스템은 충돌 이벤트와 관련된 데이터를 로깅할 수 있다. SRAM 메모리는 대량의 데이터를 신속하게 로깅할 수 있지만, SRAM 메모리가 전력을 손실하면 이 데이터는 손실될 것이다.
다양한 실시형태는 전력 손실 이벤트가 표시되는 경우에 SRAM 메모리에 저장된 데이터의 보존을 용이하게 할 수 있다. 이러한 실시형태는 전력 손실이 발생되었다는 표시에 응답하여 SRAM 메모리에 저장된 데이터의 백업을 개시(예를 들어, 자동 개시)하기 위해 관련 로직을 갖는 차동 저장 디바이스를 이용한다. 그의 차동 특성으로 인해, 차동 저장 디바이스의 데이터 상태를 결정하는 것은 임계 전압의 작은 변화만으로 용이해질 수 있다. 이렇게 하여, 프로그래밍 후에는 검증 동작이 불필요할 수 있다. 또한, 일반적인 플래시 메모리 셀의 어레이의 프로그래밍에 비해 프로그래밍 시간이 단축될 수 있다. 따라서, 전력 손실 이벤트에 응답하여 데이터를 저장하는 데 일반적으로 사용되는 추가된 홀드-업 커패시턴스(hold-up capacitance) 또는 다른 에너지 저장 디바이스에 대한 필요없이 차동 저장 디바이스의 충분한 프로그래밍을 얻는 것이 가능할 수 있다.
도 1a는, 일 실시형태에 따라, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 디바이스)(100) 형태의 제1 장치, 및 전자 시스템 형태의 제4 장치의 일부로서, 전력 공급원(136) 형태의 제3 장치의 단순화된 블록도이다. 일부 실시형태에서, 전력 공급원(136)은 프로세서(130) 및 메모리 디바이스(100)를 포함하는 전자 시스템의 외부에 있을 수 있다. 전자 시스템의 일부 예는 퍼스널 컴퓨터, 개인용 휴대 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 디바이스, 모바일 폰, 착탈식 메모리 모듈 등을 포함한다. 프로세서(130), 예를 들어, 메모리 디바이스(100) 외부의 제어기는 메모리 제어기 또는 다른 외부 호스트 디바이스를 나타낼 수 있다.
메모리 디바이스(100)는 행과 열로 논리적으로 배열된 메모리 셀의 어레이(104)를 포함한다. 논리 행의 메모리 셀은 일반적으로 동일한 액세스 라인(일반적으로 워드 라인이라고 함)에 연결되는 반면, 논리 열의 메모리 셀은 일반적으로 동일한 데이터 라인(일반적으로 비트 라인이라고 함)에 또는 한 쌍의 상보형 데이터 라인(데이터 라인 또는 데이터 바 라인이라고 함)에 선택적으로 연결된다. 단일 액세스 라인은 메모리 셀의 둘 이상의 논리 행과 연관될 수 있고, 단일 데이터 라인, 또는 한 쌍의 상보형 데이터 라인은 둘 이상의 논리 열과 연관될 수 있다. 메모리 셀의 어레이(104)는 휘발성(예를 들어, SRAM) 메모리 셀의 어레이를 나타낼 수 있다. 메모리 셀의 어레이(104)는 또한 비-휘발성(예를 들어, 플래시) 메모리 셀의 어레이를 나타낼 수 있다. 메모리 셀의 어레이(104)는 단일 행 디코드 회로(108), 열 디코드 회로(110), 데이터 레지스터(120) 및 캐시 레지스터(118)와 통신하는 것으로 도시되어 있지만, 휘발성 메모리 셀의 어레이 및 비-휘발성 메모리 셀의 어레이를 포함하는 실시형태는 각각의 이러한 메모리 셀의 어레이에 대한 개별 액세스 회로를 포함할 수 있다.
행 디코드 회로(108) 및 열 디코드 회로(110)가 어드레스 신호를 디코딩하기 위해 제공된다. 예를 들어, 프로그래밍 동작, 판독 동작, 소거 동작 등을 위해 메모리 셀의 어레이(104)에 액세스하기 위해 어드레스 신호가 수신되고 디코딩된다. 메모리 디바이스(100)는 또한 메모리 디바이스(100)로의 커맨드, 어드레스 및 데이터의 입력뿐만 아니라, 메모리 디바이스(100)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 I/O 제어 회로(112) 및 행 디코드 회로(108) 및 열 디코드 회로(110)와 통신하여, 디코딩 전에 어드레스 신호를 래치(latch)한다. 커맨드 레지스터(124)는 I/O 제어 회로(112) 및 제어 로직(116)과 통신하여 입력 커맨드를 래치한다.
내부 제어기(예를 들어, 제어 로직(116))와 같은 제어기는 커맨드에 응답하여 메모리 셀의 어레이(104)에 대한 액세스를 제어하고, 외부 프로세서(130)에 대한 상태 정보를 생성하는데, 즉, 제어 로직(116)은 본 명세서에 설명된 실시형태에 따른 동작(예를 들어, 백업 및 복원 동작)을 수행하도록 구성될 수 있다. 제어 로직(116)은 행 디코드 회로(108) 및 열 디코드 회로(110)와 통신하여, 어드레스에 응답하여 행 디코드 회로(108) 및 열 디코드 회로(110)를 제어한다.
제어 로직(116)은 또한 캐시 레지스터(118) 및 데이터 레지스터(120)와 통신한다. 캐시 레지스터(118)는, 메모리 셀의 어레이(104)가 다른 데이터를 각각 기입하거나 판독하는 동안, 제어 로직(116)에 의해 지시된 대로, 입력 또는 출력 데이터를 래치하여 데이터를 일시적으로 저장한다. 프로그래밍 동작(예를 들어, 종종 기입 동작이라고 함) 동안, 데이터는 메모리 셀의 어레이(104)로의 전송을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달되고; 그 후 새로운 데이터가 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 래치된다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로(112)로 전달되고; 그 후 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달된다. 상태 레지스터(122)는 I/O 제어 회로(112) 및 제어 로직(116)과 통신하여, 프로세서(130)에 출력하기 위해 상태 정보를 래치한다. 메모리 셀의 어레이(104)가 휘발성 메모리 셀의 어레이(예를 들어, 서브-어레이) 및 비-휘발성 메모리 셀의 어레이(예를 들어, 서브-어레이)를 포함하는 경우의 실시형태에서, 휘발성 메모리 셀의 어레이 및 비-휘발성 메모리 셀의 어레이는 각각 개별 행 디코드 회로(108), 열 디코드 회로(110), 캐시 레지스터(118) 및 데이터 레지스터(120)를 가질 수 있다.
제어 로직(116)은 또한 일 실시형태에 따른 차동 저장 어레이(140)와 통신한다. 차동 저장 어레이(140)는 또한 메모리 셀의 어레이(104)의 복수의 메모리 셀의 데이터 노드(도 1a에는 도시되지 않음)에 연결될 수 있다. 차동 저장 어레이(140)는 일 실시형태에 따른 하나 이상의 차동 저장 디바이스(도 1a에는 도시되지 않음)를 포함할 수 있다. 예를 들어, 차동 저장 어레이(140)는 메모리 셀의 어레이(104)의 각각의 메모리 셀에 대한 각각의 차동 저장 디바이스를 포함할 수 있다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서 제어 신호를 수신한다. 제어 신호는 적어도 칩 인에이블(chip enable)(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기입 인에이블(WE#), 및 기입 보호(WP#)를 포함할 수 있다. 추가적인 제어 신호(도시되지 않음)가 메모리 디바이스(100)의 특성에 따라 제어 링크(132)를 통해 더 수신될 수 있다. 메모리 디바이스(100)는 멀티플렉싱된 입력/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 (커맨드를 나타내는) 커맨드 신호, (어드레스를 나타내는) 어드레스 신호, 및 (데이터를 나타내는) 데이터 신호를 수신하고, I/O 버스(134)를 통해 프로세서(130)에 데이터를 출력한다.
예를 들어, 커맨드는 I/O 제어 회로(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀[7:0]을 통해 수신되고 커맨드 레지스터(124)에 기입된다. 어드레스는 I/O 제어 회로(112)에서 버스(134)의 입력/출력(I/O) 핀[7:0]을 통해 수신되고 어드레스 레지스터(114)에 기입된다. 데이터는 I/O 제어 회로(112)에서 8 비트 디바이스용 입력/출력(I/O) 핀[7:0] 또는 16 비트 디바이스용 입력/출력(I/O) 핀[15:0]을 통해 수신되고 캐시 레지스터(118)에 기입된다. 그 후, 데이터는 메모리 셀의 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 기입된다. 다른 실시형태에서, 캐시 레지스터(118)는 생략될 수 있고, 데이터는 데이터 레지스터(120)에 직접 기입된다. 데이터는 또한 8 비트 디바이스용 입력/출력(I/O) 핀[7:0] 또는 16 비트 디바이스용 입력/출력(I/O) 핀[15:0]을 통해 출력된다.
메모리 디바이스(100) 및/또는 프로세서(130)는 전력 공급원(136)으로부터 전력을 수신할 수 있다. 전력 공급원(136)은 메모리 디바이스(100) 및/또는 프로세서(130)에 전력을 공급하기 위한 회로의 임의의 조합을 나타낼 수 있다. 예를 들어, 전력 공급원(136)은 독립형 전력 공급원(예를 들어, 배터리), 라인-연결형 전력 공급원(예를 들어, 데스크톱 컴퓨터 및 서버의 일반적인 스위치 모드 전력 공급원 또는 휴대용 전자 디바이스에 일반적인 AC 어댑터), 또는 이 둘의 조합을 포함할 수 있다.
전력은 일반적으로 공급 전압 노드(예를 들어, Vcc) 및 기준 전압 노드(예를 들어, Vss 또는 접지)와 같은 2개 이상의 전압 공급 노드(137)를 사용하여 전력 공급원(136)으로부터 수신된다. 전력 공급원(136)이 2개 초과의 전압 공급 노드(137)를 제공하는 것은 드물지 않다. 예를 들어, 스위치 모드 전력 공급원용 공통 표준 ATX(Advanced Technology eXtended) 2.x는 28핀 연결을 사용하여 +3.3V에서 4개의 전압 공급 노드(또는 핀), +5V에서 5개의 전압 공급 노드, +12V에서 4개의 전압 공급 노드, 12V에서 1개의 전압 공급 노드, 그리고 기준 전압(예를 들어, 0V)에서 10개의 전압 공급 노드를 제공한다. ATX 2.x 표준은 또한 외부 회로에 의해 접지로 끌어 당겨질 때에 상기한 전압 공급 노드를 활성화하기 위한 파워-온(power-on) 노드, 다른 전압 공급 노드가 그들 각각의 전압 레벨(파워-온 노드를 접지로 끌어 당기는 외부 회로에 전력을 공급하는 데 사용될 수 있음)로 구동되는지의 여부에 상관없이 +5V로 구동되는 대기 전압 공급 노드, 및 다른 전압 공급 노드가 그들 각각의 전압에서 안정화될 때를 표시하는 파워-굿(power-good) 노드를 제공한다. ATX 2.x 28핀 표준의 나머지 핀은 정의되지 않을 수 있다. 메모리 디바이스(100) 및 프로세서(130)는 그들 각각의 전력 요구에 따라 전력 공급원(136)으로부터 전압 공급 노드(137)의 상이한 조합을 이용할 수 있다. 단순화를 위해, 전압 공급 노드(137)로부터 메모리 디바이스(100) 내의 구성 요소로의 전력의 분배는 도시되어 있지 않다.
전압 공급 노드(137), 또는 전자 시스템의 다른 구성 요소는 커패시턴스(138), 예를 들어 홀드-업 커패시턴스와 같은 고유한 또는 추가된 에너지 저장 디바이스를 가질 수 있으며, 이는 전력 공급원(136)의 고장 또는 제거의 경우에 어느 정도의 유한한 시간 동안 메모리 디바이스(100)에, 그리고 선택적으로 프로세서(130)에 전력을 공급할 수 있다. 커패시턴스(138)의 사이징은 본 명세서에 설명된 동작을 위한 적어도 메모리 디바이스(100)의 전력 요건에 기초하여 용이하게 결정될 수 있다. 에너지 저장 디바이스가 본 명세서의 예에서 커패시턴스(138)로서 도시되어 있지만, 커패시턴스(138)는 대안적으로 배터리를 나타낼 수 있다. 또한, 커패시턴스(138)는 메모리 디바이스(100)의 외부에 있는 것으로 도시되어 있지만, 대안적으로 메모리 디바이스(100)의 내부 구성 요소일 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면, 추가적인 회로 및 신호가 제공될 수 있고, 도 1a의 메모리 디바이스(100)는 단순화된 것이라는 것을 이해할 수 있을 것이다. 도 1a를 참조하여 설명된 다양한 블록 구성 요소의 기능은 반드시 집적 회로 디바이스의 개별 구성 요소 또는 구성 요소 부분으로 분리되지 않을 수도 있다는 것을 인식해야 한다. 예를 들어, 집적 회로 디바이스의 단일 구성 요소 또는 구성 요소 부분은 도 1a의 둘 이상의 블록 구성 요소의 기능을 수행하도록 적응될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성 요소 또는 구성 요소 부분은 결합되어 도 1a의 단일 블록 구성 요소의 기능을 수행할 수 있다.
추가적으로, 다양한 신호를 수신 및 출력하기 위한 일반적인 관례에 따라 특정 I/O 핀이 설명되었지만, 다른 조합 또는 수의 I/O 핀이 다양한 실시형태에서 사용될 수 있다는 것이 주목된다.
주어진 프로세서(130)는 하나 이상의 메모리 디바이스(100), 예를 들어 다이(die)와 통신할 수 있다. 도 1b는, 다른 실시형태에 따라, 전자 시스템의 일부로서 호스트(150)와 통신하는 메모리 모듈(101) 형태의 장치의 단순화된 블록도이다. 메모리 디바이스(100), 프로세서(130), 제어 링크(132), I/O 버스(134), 전력 공급원(136), 전압 공급 노드(137) 및 커패시턴스(138)는 도 1a를 참조하여 설명된 바와 같을 수 있다. 단순화를 위해, 전압 공급 노드(137)로부터 메모리 모듈(101) 내의 메모리 디바이스(100) 및 프로세서(130)로의 전력의 분배는 도시되어 있지 않다. 도 1b의 메모리 모듈(예를 들어, 패키지)(101)은 4개의 메모리 디바이스(100)(예를 들어, 다이)를 갖는 것으로 도시되어 있지만, 메모리 모듈(101)은 일부 다른 수의 하나 이상의 메모리 디바이스(100)를 가질 수 있다. 메모리 디바이스(100) 중 하나 이상은 휘발성(예를 들어, SRAM) 메모리 셀의 어레이를 포함하는 메모리 셀의 어레이(104)를 포함할 수 있다. 메모리 디바이스(100) 중 하나 이상은 비-휘발성(예를 들어, 플래시) 메모리 셀의 어레이를 포함하는 메모리 셀의 어레이(104)를 포함할 수 있다.
프로세서(130)(예를 들어, 메모리 제어기)가 호스트(150)와 메모리 디바이스(100) 사이에 있기 때문에, 호스트(150)와 프로세서(130) 사이의 통신은 프로세서(130)와 메모리 디바이스(100) 사이에 사용된 것과는 다른 통신 링크를 포함할 수 있다. 예를 들어, 메모리 모듈(101)은 솔리드 스테이트 드라이브(SSD)의 멀티미디어카드(Embedded MultiMediaCard: eMMC)일 수 있다. 기존의 표준에 따르면, eMMC와의 통신은 데이터의 전송을 위한 데이터 링크(152)(예를 들어, 8비트 링크), 커맨드의 전송 및 디바이스 초기화를 위한 커맨드 링크(154), 및 데이터 링크(152) 및 커맨드 링크(154) 상의 전송을 동기화하기 위한 클록 신호를 제공하는 클록 링크(156)를 포함할 수 있다. 프로세서(130)는 전력 손실 검출, 에러 정정, 결함 블록의 관리, 웨어 레벨링(wear leveling) 및 어드레스 변환과 같은 많은 활동을 자율적으로 처리할 수 있다.
도 2a는, 예를 들어, 메모리 셀(104)의 어레이 예를 들어, 비-휘발성 메모리 셀의 어레이의 일부로서, 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 비-휘발성 메모리 셀의 어레이(200A)의 일부 개략도이다. 비-휘발성 메모리 셀의 어레이(200A)는 워드 라인(2020 내지 202N)과 같은 액세스 라인 및 비트 라인(2040-204M)과 같은 데이터 라인을 포함한다. 워드 라인(202)은 다대일(many-to-one) 관계로 도 2a에 도시되지 않은 글로벌 액세스 라인(예를 들어, 글로벌 워드 라인)에 연결될 수 있다. 일부 실시형태에서, 비-휘발성 메모리 셀의 어레이(200A)는, 예를 들어 전도율 유형, 예를 들어 p-웰(well)을 형성하기 위한 p-형 전도율, 또는 예를 들어 n-웰을 형성하기 위한 n-형 전도율을 갖도록 전도성으로 도핑될 수 있는 반도체 상에 형성될 수 있다.
비-휘발성 메모리 셀의 어레이(200A)는 (워드 라인(202)에 각각 대응하는) 행 및 (비트 라인(204)에 각각 대응하는) 열로 배열될 수 있다. 각각의 열은 NAND 스트링(2060 내지 206M) 중 하나와 같은 직렬 연결된 메모리 셀의 스트링을 포함할 수 있다. 각각의 NAND 스트링(206)은 공통 소스(216)에 연결(예를 들어, 선택적으로 연결)될 수 있고 메모리 셀(2080 내지 208N)을 포함할 수 있다. 메모리 셀(208)은 데이터 저장을 위한 비-휘발성 메모리 셀을 나타낼 수 있다. 각각의 NAND 스트링(206)의 메모리 셀(208)은 선택 게이트(2100 내지 210M)(예를 들어, 소스 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 소스라고 함) 중 하나의 선택 게이트와 같은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터)와, 선택 게이트(2120 내지 212M)(예를 들어, 드레인 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 드레인이라고 함) 중 하나의 선택 게이트와 같은 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 선택 게이트(2100 내지 210M)는 소스 선택 라인과 같은 선택 라인(214)에 공통으로 연결될 수 있으며, 선택 게이트(2120 내지 212M)는 드레인 선택 라인과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 종래의 전계 효과 트랜지스터로 도시되어 있지만, 선택 게이트(210 및 212)는 메모리 셀(208)과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 선택 게이트(210 및 212)는 직렬로 연결된 복수의 선택 게이트를 나타낼 수 있으며, 각각의 선택 게이트는 동일하거나 독립적인 제어 신호를 수신하도록 직렬로 구성될 수 있다.
각각의 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각각의 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각각의 선택 게이트(210)는 대응하는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각각의 선택 게이트(212)의 드레인은 대응하는 NAND 스트링(206)에 대한 비트 라인(204)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 드레인은 대응하는 NAND 스트링(2060)에 대한 비트 라인(2040)에 연결될 수 있다. 각각의 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각각의 선택 게이트(212)는 대응하는 NAND 스트링(206)을 공통 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 비-휘발성 메모리 셀의 어레이는 3차원 비-휘발성 메모리 셀의 어레이일 수 있고, 예를 들어, 여기서 NAND 스트링(206)은 공통 소스(216)를 포함하는 평면에 실질적으로 수직으로 연장되고, 또 공통 소스(216)를 포함하는 평면에 실질적으로 평행할 수 있는 복수의 비트 라인(204)을 포함하는 평면에 실질적으로 수직으로 연장될 수 있다.
메모리 셀(208)의 일반적인 구성은 도 2a에 도시된 바와 같이 메모리 셀의 데이터 상태를 (예를 들어, 임계 전압의 변화를 통해) 결정할 수 있는 데이터 저장 구조부(234)(예를 들어, 플로팅 게이트, 전하 트랩 등), 및 제어 게이트(236)를 포함한다. 데이터 저장 구조부(234)는 전도성 및 유전체 구조부를 모두 포함할 수 있는 반면, 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질로 형성된다. 일부 경우에, 메모리 셀(208)은 형성된 소스(230) 및 형성된 드레인(232)을 더 가질 수 있다. 메모리 셀(208)은 워드 라인(202)에 연결된 (일부 경우에는 형성하도록 연결된) 제어 게이트(236)를 갖는다.
메모리 셀(208)의 열은 주어진 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링(206)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 모든 메모리 셀(208)을 포함할 수 있지만 반드시 그럴 필요는 없다. 메모리 셀(208)의 행은 종종 메모리 셀(208)의 물리적 페이지의 하나 이상의 그룹으로 분할될 수 있으며, 메모리 셀(208)의 물리적 페이지는 주어진 워드 라인(202)에 공통으로 연결된 하나 걸러 하나의 메모리 셀(208)을 종종 포함한다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인(204)(예를 들어, 비트 라인(2040, 2042, 2044 등))에 선택적으로 연결된 메모리 셀(208)은 메모리 셀(208)(예를 들어, 짝수 메모리 셀)의 하나의 물리적 페이지일 수 있는 반면, 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인(204)(예를 들어, 비트 라인(2041, 2043, 2045 등)에 선택적으로 연결되는 메모리 셀(208)은 메모리 셀(208)(예를 들어, 홀수 메모리 셀)의 다른 물리적 페이지일 수 있다. 비트 라인(2043 내지 2045)이 도 2a에 명시적으로 도시되지는 않았지만, 이 도면으로부터, 메모리 셀의 어레이(200A)의 비트 라인(204)은 비트 라인(2040)으로부터 비트 라인(204M)까지 연속적으로 넘버링될 수 있다는 것이 명백하다. 주어진 워드 라인(202)에 공통으로 연결되는 메모리 셀(208)의 다른 그룹화는 또한 메모리 셀(208)의 물리적 페이지를 형성할 수 있다. 특정 메모리 디바이스에 대해, 주어진 워드 라인에 공통으로 연결된 모든 메모리 셀은 메모리 셀의 물리적 페이지로 고려될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작 동안 프로그래밍되는 메모리 셀의 물리적 페이지 부분(예를 들어, 메모리 셀의 상부 페이지 또는 하부 페이지)(일부 실시형태에서는, 여전히 전체 행일 수 있음)은 메모리 셀의 논리 페이지로 고려될 수 있다. 메모리 셀의 블록은 워드 라인(2020 내지 202N)(예를 들어, 공통 워드 라인(202)을 공유하는 모든 NAND 스트링(206))에 연결된 모든 메모리 셀과 같이 함께 소거되도록 구성된 메모리 셀을 포함할 수 있다. 예를 들어, 상승된 전압(예를 들어, 25V)이 비트 라인(204) 및 소스(216)에 인가될 수 있는 반면, 기준 전압(예를 들어, Vss 또는 접지)이 워드 라인(202)에 인가되어 메모리 셀(208)로부터 전하를 제거한다. 명시적으로 구별되지 않는 한, 본 명세서에서 메모리 셀의 페이지라는 언급은 메모리 셀의 논리 페이지의 메모리 셀을 지칭한다.
도 2b는, 예를 들어, 메모리 셀(104)의 어레이, 예를 들어 비-휘발성 메모리 셀의 어레이의 일부로서, 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 비-휘발성 메모리 셀의 어레이(200B)의 일부의 다른 개략도이다. 도 2b에서 동일한 번호의 요소는 도 2a와 관련하여 제공된 설명에 대응한다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일례에 대한 추가적인 상세를 제공한다. 비-휘발성 메모리 셀의 3차원 NAND 어레이(200B)는, 필러의 일부가 NAND 스트링(206)의 메모리 셀의 채널 영역으로서 작용할 수 있는 반도체 필러를 포함할 수 있는 수직 구조를 포함할 수 있다. NAND 스트링(206)은 각각 선택적으로 선택 트랜지스터(212)(예를 들어, 드레인 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 드레인이라고 함)에 의해 비트 라인(2040 내지 204M)에 및 선택 트랜지스터(210)(예를 들어, 소스 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 소스라고 함)에 의해 공통 소스(216)에 연결될 수 있다. 다수의 NAND 스트링(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링(206)의 서브셋은 NAND 스트링(206)과 비트 라인(204) 사이에 각각 있는 특정 선택 트랜지스터(212)를 선택적으로 활성화하기 위해 선택 라인(2150 내지 215L)을 바이어싱(biasing)함으로써 각각의 비트 라인(204)에 연결될 수 있다. 선택 트랜지스터(210)는 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각각의 워드 라인(202)은 비-휘발성 메모리 셀의 어레이(200B)의 메모리 셀의 다수의 행에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결된 메모리 셀의 행은 집합적으로 티어(tier)라고 지칭될 수 있다.
도 2c는, 예를 들어, 메모리 셀(104)의 어레이, 예를 들어 휘발성 메모리 셀의 어레이의 일부로서, 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 휘발성 메모리 셀의 어레이(200C)의 일부의 블록 개략도이다. 휘발성 메모리 셀의 어레이(200C)는 워드 라인(2030 내지 203N)과 같은 액세스 라인, 및 데이터 라인(2050 내지 205M) 및 데이터 바 라인(2070 내지 207M)과 같은 한 쌍의 상보형 데이터 라인을 포함한다. 워드 라인(203)은 다대일 관계로 도 2c에 도시되지 않은 글로벌 액세스 라인(예를 들어, 글로벌 워드 라인)에 연결될 수 있다. 일부 실시형태에서, 휘발성 메모리 셀의 어레이(200C)는, 예를 들어 전도율 유형, 예를 들어 p-웰을 형성하기 위한 p-형 전도율, 또는 예를 들어 n-웰을 형성하기 위한 n-형 전도율을 갖도록 전도성으로 도핑될 수 있는 반도체 상에 형성될 수 있다.
휘발성 메모리 셀의 어레이(200C)는 (워드 라인(203)에 각각 대응하는) 행 및 (한 쌍의 상보형 데이터 라인(205, 207)에 각각 대응하는) 열로 배열될 수 있다. 메모리 셀(209)은 데이터 저장을 위한 SRAM 메모리 셀을 나타낼 수 있다.
도 2d는 도 2c를 참조하여 설명된 유형의 휘발성 메모리 셀의 어레이에 사용될 수 있는 SRAM 메모리 셀(209D)의 블록 개략도이다. 다양한 SRAM 메모리 셀 설계가 알려져 있지만, 다수는 전계 효과 트랜지스터(FET)(2130)를 통해 데이터 라인(205)에 선택적으로 연결된 하나의 데이터 노드(229), 및 전계 효과 트랜지스터(FET)(2131)를 통해 데이터 바 라인(207)에 선택적으로 연결된 다른 데이터 노드(예를 들어, 데이터 바 노드)(231)를 갖는 래치를 집합적으로 형성하는 한 쌍의 교차 결합 인버터(2110, 2111)로 단순화된다. 데이터 노드(229 및 231)는 일반적으로 상보형 로직 레벨을 가질 수 있다.
FET(2130 및 2131)는 각각 워드 라인(203)에 연결된 제어 게이트를 가질 수 있다. 메모리 셀(209D)의 판독 및 프로그래밍은 워드 라인(203), 데이터 라인(205) 및 데이터 바 라인(207)에 적절한 전압 신호를 인가함으로써 수행될 수 있다. 예를 들어, FET(213)를 활성화하기에 충분한 전압 신호를 워드 라인(203)에 인가함으로써, 메모리 셀(209D)의 데이터 값 및 그의 보수(complement)는 각각 데이터 라인(205) 및 데이터 바 라인(207) 상에서 발생된 전압 레벨을 감지함으로써 결정될 수 있다. 마찬가지로, FET(213)를 활성화하기에 충분한 전압 신호를 워드 라인(203)에 인가함으로써, 데이터 라인(205) 및 데이터 바 라인(207)에 상보형 전압 신호를 인가하여, 예를 들어, 하나의 데이터 값, 예를 들어 데이터 노드(229)의 로직 하이 레벨을 프로그래밍하기 위해 데이터 라인(205) 상에 로직 하이 레벨을 그리고 데이터 바 라인(207) 상에 로직 로우 레벨을 인가하고, 다른 데이터 값, 예를 들어 데이터 노드(229)의 로직 로우 레벨을 프로그래밍하기 위해 데이터 라인(205) 상에 로직 로우 레벨을 그리고 데이터 바 라인(207) 상에 로직 하이 레벨을 인가하여 데이터 값이 메모리 셀(209D)에 프로그래밍된다(예를 들어, 기입된다).
도 2e는 도 2c를 참조하여 설명된 유형의 휘발성 메모리 셀의 어레이에 사용될 수 있는 SRAM 메모리 셀(209E)의 다른 개략도이다. 메모리 셀(209E)은 워드 라인(203)(WL)에 연결된 제어 게이트 및 데이터 라인(205)(IO)에 연결된 제1 소스/드레인을 갖는 n-형 FET(nFET)(2130), 및 워드 라인(203)에 연결된 제어 게이트 및 데이터 바 라인(207)(IO#)에 연결된 제1 소스/드레인을 갖는 nFET(2131)를 포함할 수 있다. nFET(2130 및 2131)는, 예를 들어 Vss, 접지 또는 0V와 같은 기준 전압을 수신하도록 구성된 기준 전압 노드와 같은 전압 노드(2470 및 2471)에 각각 연결된 바디를 가질 수 있다. 전압 노드(2470 및 2471)는 각각 동일한 기준 전압을 수신하도록 연결될 수 있다.
메모리 셀(209E)은 전압 노드(249)와 전압 노드(2472) 사이에 직렬로 연결된 p-형 FET(pFET)(223) 및 nFET(227)를 더 포함할 수 있다. 전압 노드(249)는 전압 노드(2472)의 전압 레벨보다 큰 Vcc 또는 다른 전압과 같은 공급 전압을 수신하도록 구성될 수 있다. 전압 노드(2472)는, 예를 들어 Vss, 접지 또는 0V와 같은 기준 전압을 수신하도록 구성될 수 있다. 전압 노드(2472)는 전압 노드(2470 및 2471)와 동일한 기준 전압을 수신하도록 연결될 수 있다. pFET(223)는 전압 노드(249)에 연결된 바디를 가질 수 있다. nFET(227)는 전압 노드(2472)에 연결된 바디를 가질 수 있다. pFET(223) 및 nFET(227)의 제어 게이트는 nFET(2131)의 제2 소스/드레인에 연결될 수 있다. pFET(223) 및 nFET(227)는 집합적으로 도 2d의 인버터(2110)를 형성할 수 있다.
메모리 셀(209E)은 전압 노드(249)와 전압 노드(2472) 사이에 직렬로 연결된 pFET(221) 및 nFET(225)를 더 포함할 수 있다. pFET(221)는 전압 노드(249)에 연결된 바디를 가질 수 있다. nFET(225)는 전압 노드(2472)에 연결된 바디를 가질 수 있다. pFET(221) 및 nFET(225)의 제어 게이트는 nFET(2130)의 제2 소스/드레인에 연결될 수 있다. pFET(221) 및 nFET(225)는 집합적으로 도 2d의 인버터(2111)를 형성할 수 있다. 데이터 노드(229)는 pFET(223)와 nFET(227) 사이에 연결될 수 있고, pFET(221) 및 nFET(225)의 제어 게이트에 연결될 수 있으며, nFET(2130)의 제2 소스/드레인에 연결될 수 있다. 데이터 노드(231)는 pFET(221)와 nFET(225) 사이에 연결될 수 있고, pFET(223) 및 nFET(227)의 제어 게이트에 연결될 수 있으며, nFET(2131)의 제2 소스/드레인에 연결될 수 있다.
메모리 셀(209E)은 nFET(2131)의 제2 소스/드레인에 연결된 제1 소스/드레인 및 제어 신호 노드(235)(Q_OUT_BUF)에 연결된 제어 게이트를 갖는 nFET(233), 및 nFET(2130)의 제2 소스/드레인에 연결된 제1 소스/드레인 및 제어 신호 노드(237)(Q_OUT_N)에 연결된 제어 게이트를 갖는 nFET(239)를 더 포함할 수 있다. nFET(233 및 239)의 다비는 전압 노드(2472)에 연결될 수 있다.
메모리 셀(209E)은 nFET(233)의 제2 소스/드레인에 연결된 제1 소스/드레인, 전압 노드(2473)에 연결된 제2 소스/드레인 및 제어 신호 노드(2430)(SENSE)에 연결된 제어 게이트를 갖는 nFET(2410), 및 nFET(239)의 제2 소스/드레인에 연결된 제1 소스/드레인, 전압 노드(2473)에 연결된 제2 소스/드레인 및 제어 신호 노드(2431)(SENSE)에 연결된 제어 게이트를 갖는 nFET(2411)를 더 포함할 수 있다. 제어 신호 노드(2430 및 2431)는, 예를 들어 감지된 차동 저장 디바이스로부터 메모리 셀(209E)에 데이터를 기입하려는 요구를 표시하는 동일한 제어 신호를 수신하도록 구성될 수 있다. nFET(2430 및 2431)의 바디는 전압 노드(2473)에 연결될 수 있다. 전압 노드(2473)는, 예를 들어 Vss, 접지 또는 0V와 같은 기준 전압을 수신하도록 구성될 수 있다. 전압 노드(2473)는 전압 노드(2470, 2471 및 2472)와 동일한 기준 전압을 수신하도록 연결될 수 있다. nFET(2410 및 2411)가 2개의 개별 트랜지스터로 도시되어 있지만, 이들은 nFET(233)의 제2 소스/드레인 및 nFET(239)의 제2 소스/드레인에 연결된 제1 소스/드레인을 갖고 전압 노드(2473)에 연결된 제2 소스/드레인을 갖는 단일 nFET로 대체될 수 있다.
제어 신호 노드(235 및 237)는 메모리 셀(209E)에 저장하기 위한 데이터 상태를 표시하는 상보형 제어 신호를 수신하도록 구성될 수 있다. 예를 들어, 제어 신호 노드(2430 및 2431)가 로직 하이 레벨을 갖는 제어 신호를 수신하여, nFET(2410 및 2411)를 활성화하고, 제어 신호 노드(237)가 로직 로우 레벨을 갖는 제어 신호를 수신하며, 제어 신호 노드(235)가 로직 하이 레벨을 갖는 제어 신호를 수신하는 경우, 데이터 노드(229)(Q) 상의 로직 하이 레벨 및 데이터 바 노드(231)(Q#)의 로직 로우 레벨에 대응하는 데이터 상태가 메모리 셀(209E)에 저장될 수 있다. 대조적으로, 제어 신호 노드(2430 및 2431)가 로직 하이 레벨을 갖는 제어 신호를 수신하여, nFET(2410 및 2411)를 활성화하고, 제어 신호 노드(237)가 로직 하이 레벨을 갖는 제어 신호를 수신하며, 제어 신호 노드(235)가 로직 로우 레벨을 갖는 제어 신호를 수신하는 경우, 데이터 노드(229)(Q) 상의 로직 로우 레벨 및 데이터 바 노드(231)(Q#)의 로직 하이 레벨에 대응하는 데이터 상태가 메모리 셀(209E)에 저장될 수 있다.
도 3a는 일 실시형태에 따른 차동 저장 디바이스(300)의 개략도이다. 차동 저장 디바이스는 병렬로 연결된 제1 비-휘발성 메모리 셀(301) 및 제2 비-휘발성 메모리 셀(303)을 포함할 수 있다. 비-휘발성 메모리 셀(301/303) 각각은 도 2a의 메모리 셀(208)을 참조하여 설명된 유형의 구조를 가질 수 있으며, 예를 들어, 각각의 비-휘발성 메모리 셀(301/303)은 임계 전압의 변화를 통해 해당 메모리 셀의 데이터 상태를 결정할 수 있는 데이터 저장 구조부를 갖는 전계 효과 트랜지스터(예를 들어, n-형 전계 효과 트랜지스터 또는 nFET)를 포함할 수 있다. 비-휘발성 메모리 셀(301)의 게이트(예를 들어, 제어 게이트)는 비-휘발성 메모리 셀(303)의 게이트(예를 들어, 제어 게이트)에 연결될 수 있다. 비-휘발성 메모리 셀(301)은, 예를 들어 Vss, 접지 또는 0V와 같은 기준 전압을 수신하도록 구성된 기준 전압 노드와 같은 전압 노드(317)와 노드(307) 사이에 직렬로 연결될 수 있다. 비-휘발성 메모리 셀(303)은 노드(309)와 전압 노드(317) 사이에 직렬로 연결될 수 있다. 예를 들어, 비-휘발성 메모리 셀(301)은 전압 노드(317)에 연결된 제1 소스/드레인 및 노드(307)에 연결된 제2 소스/드레인을 가질 수 있는 반면, 비-휘발성 메모리 셀(303)은 전압 노드(317)에 연결된 제1 소스/드레인 및 노드(309)에 연결된 제2 소스/드레인을 가질 수 있다. 차동 저장 디바이스(300)는 한 쌍의 게이트 연결형 비-휘발성 메모리 셀의 비-휘발성 메모리 셀(301/303) 각각을 통한 전류 흐름의 차이에 응답하여 결정된 데이터의 디지트(예를 들어, 비트)를 저장하는 것을 용이하게 할 수 있다.
차동 저장 디바이스(300)는 노드(307)에 연결된 제1 소스/드레인 및 노드(327)에 연결된 제2 소스/드레인을 갖는 분리 게이트(예를 들어, nFET)(311), 및 노드(309)에 연결된 제1 소스/드레인 및 노드(329)에 연결된 제2 소스/드레인을 갖는 분리 게이트(예를 들어, nFET)(313)를 더 포함할 수 있다. nFET(311)의 게이트(예를 들어, 제어 게이트)는 nFET(313)의 게이트(예를 들어, 제어 게이트)에 연결될 수 있다. 차동 저장 디바이스(300)는 노드(327)에 연결된 제1 소스/드레인 및 노드(337)에 연결된 제2 소스/드레인을 갖는 p-형 전계 효과 트랜지스터(pFET)(333), 및 노드(329)에 연결된 제1 소스/드레인 및 노드(337)에 연결된 제2 소스/드레인을 갖는 pFET(335)를 더 포함할 수 있다. pFET(333)의 게이트(예를 들어, 제어 게이트)는 노드(329)에 연결될 수 있는 반면, pFET(335)의 게이트(예를 들어, 제어 게이트)는 노드(327)에 연결될 수 있다.
차동 저장 디바이스(300)는 노드(337)에 연결된 제1 소스/드레인 및 전압 노드(349)에 연결된 제2 소스/드레인을 갖는 pFET(341)를 더 포함할 수 있다. 전압 노드(349)는 전압 노드(317)의 전압 레벨보다 큰 Vcc 또는 다른 전압과 같은 공급 전압을 수신하도록 구성될 수 있다. 공급 전압은 메모리 셀의 어레이에 액세스하는 데 사용되는 전압(예를 들어, 상기 전압 중 하나)일 수 있다. pFET(341)의 게이트(예를 들어, 제어 게이트)는 제어 신호 노드(339)에 연결될 수 있다.
차동 저장 디바이스(300)는 인버터(331)와 같은 제1 출력 버퍼를 더 포함할 수 있다. 인버터(331)는 노드(327)에 연결된 입력, 및 제1 버퍼 출력 노드(345)에 연결된 출력을 갖는다. 차동 저장 디바이스(300)는 인버터(332)와 같은 제2 출력 버퍼를 더 포함할 수 있다. 인버터(332)는 제1 버퍼 출력 노드(345)에 연결된 입력, 및 제2 버퍼 출력 노드(346)에 연결된 출력을 갖는다.
차동 저장 디바이스(300)는 멀티플렉서(315) 및 멀티플렉서(343)를 더 포함할 수 있다. 멀티플렉서(315)는 전압 신호 노드(319 및 321)로부터 수신된 전압 신호와 같은 복수의 전압 신호를 수신하도록 연결될 수 있다. 전압 신호 노드(319)는 판독 전압과 같은 제1 전압을 수신하도록 구성될 수 있고, 전압 신호 노드(321)는 프로그램 전압과 같은 제2 전압을 수신하도록 구성될 수 있다. 멀티플렉서(315)의 출력은 비-휘발성 메모리 셀(301 및 303)의 게이트에 연결될 수 있다. 멀티플렉서(343)는 전압 신호 노드(347)로부터의 전압 신호와 같은 전압 신호를 수신하도록 구성될 수 있다. 전압 신호 노드(347)는 전압, 예를 들어, 후술하는 바와 같이 비-휘발성 메모리 셀 중 하나(301 또는 303)의 프로그래밍을 인에이블하도록 구성된 드레인 전압을 수신하도록 구성될 수 있다.
차동 저장 디바이스(300)는 차동 저장 디바이스(300)의 액세스를 위한 로직(305)을 더 포함할 수 있다. 로직(305)은 제어 신호 노드(323 및 325)로부터 수신된 제어 신호와 같은 복수의 제어 신호에 응답할 수 있다. 제어 신호 노드(323)는 메모리 셀의 데이터 값(예를 들어, 데이터의 디지트)을 표시하는 하나 이상의 제어 신호를 수신하도록 구성될 수 있다. 메모리 셀의 데이터 값은 MLC 메모리 셀의 데이터의 하나의 페이지(예를 들어, 하나의 디지트)를 나타낼 수 있다. 예를 들어, 데이터의 2페이지를 저장하도록 구성된 메모리 셀에 데이터의 상위 페이지를 프로그래밍하는 동안, 데이터의 하위 페이지의 데이터 값은 (예를 들어, 캐시 레지스터 또는 다른 임시 저장 위치에) 저장될 수 있다. 제어 신호 노드(323)는 데이터의 하위 페이지의 데이터 값을 표시하는 제어 신호를 수신하도록 구성될 수 있고, 또한 데이터의 하위 페이지의 데이터 값을 표시하는 제어 신호의 보수인 제어 신호를 수신하도록 구성될 수 있다. 제어 신호 노드(325)는 전력 장애가 표시되는지의 여부를 표시하는 하나 이상의 제어 신호를 수신하도록 구성될 수 있다. 예를 들어, 제어 신호 노드(325)는 전력 장애가 표시되는지의 여부를 표시하는 제어 신호를 수신하도록 구성될 수 있고, 또한 전력 장애가 표시되는지의 여부를 표시하는 제어 신호의 보수인 제어 신호를 수신하도록 구성될 수 있다. 로직(305)은 또한 하나 이상의 다른 제어 신호에 응답할 수 있다.
멀티플렉서(315)는 로직(305)으로부터의 하나 이상의 제어 신호에 응답하여 비-휘발성 메모리 셀(301 및 303)의 게이트에 인가하기 위한 입력 전압 신호 중 하나를 선택할 수 있다. 멀티플렉서(343)는 로직(305)으로부터의 하나 이상의 제어 신호에 응답하여, 수신된 전압을 비-휘발성 메모리 셀(301)의 제2 소스/드레인 또는 비-휘발성 메모리 셀(303)의 제2 소스/드레인에 각각 인가하기 위해 노드(307 및 309) 중 선택된 하나에 인가할 수 있다. 로직(305)은 또한 nFET(311 및 313)의 게이트에 제어 신호를 제공하여, 예를 들어 차동 저장 디바이스(300)의 판독 동작 동안 nFET(311 및 313)를 선택적으로 활성화하거나, 또는 예를 들어 비-휘발성 메모리 셀 중 하나(301 또는 303)의 프로그래밍 동작 동안 nFET(311 및 313)를 비활성화하도록 구성될 수 있다.
차동 저장 디바이스(300)에서, 비-휘발성 메모리 셀(301)이 프로그래밍되지 않은 경우(예를 들어, 초기 값에서 임계 전압을 가짐) 및 비-휘발성 메모리 셀(303)이 프로그래밍된 경우(예를 들어, 초기 값보다 큰 임계 전압을 가짐), 프로그래밍되지 않은 비-휘발성 메모리 셀(301)은 그의 게이트에 인가된 전압 레벨에 응답하여 활성화될 수 있는 반면, 프로그래밍된 비-휘발성 메모리 셀(303)은 동일한 전압 레벨에 응답하여 비활성화된 상태로 유지될 수 있다. nFET(311 및 313)를 활성화하고 pFET(341)를 활성화함으로써, 전류가 비-휘발성 메모리 셀(301)을 통해 흐를 수 있는 반면, 비-휘발성 메모리 셀(303)은 이러한 전류 흐름을 금지할 수 있다. 그 결과, 노드(327)는 로직 로우 레벨을 가지므로, pFET(335)를 활성화할 것이다. 이것은 노드(329)를 로직 하이 레벨로 되게 하므로, pFET(333)를 비활성화하고 노드(327)를 로직 로우 레벨로 유지할 것이다. 제1 버퍼 출력 노드(345)는 로직 하이 레벨을 가질 수 있고, 그 결과 제2 버퍼 출력 노드(346)는 로직 로우 레벨을 가질 수 있다.
대조적으로, 비-휘발성 메모리 셀(301)이 프로그래밍되고 비-휘발성 메모리 셀(303)이 프로그래밍되지 않은 경우, nFET(311 및 313)를 활성화하는 것, 및 pFET(341)를 활성화하는 것은 비-휘발성 메모리 셀(303)을 통해 전류가 흐를 수 있게 하는 반면, 비-휘발성 메모리 셀(301)은 이러한 전류 흐름을 금지할 수 있다. 그 결과, 노드(329)는 로직 로우 레벨을 가지므로, pFET(33)를 활성화할 것이다. 이것은 노드(327)를 로직 하이 레벨로 되게 하므로, pFET(333)를 비활성화하고 노드(327)를 로직 하이 레벨로 유지할 것이다. 제1 버퍼 출력 노드(345)는 로직 로우 레벨을 가질 수 있고, 그 결과 제2 버퍼 출력 노드(346)는 로직 하이 레벨을 가질 수 있다.
차동 저장 디바이스(300)를 프로그래밍하기 위해, nFET(311 및 313)는 비활성화되어 비-휘발성 메모리 셀(301 및 303)을 pFET(333 및 335)로부터 분리할 수 있다. 전압 신호 노드(321)의 전압 레벨은 비-휘발성 메모리 셀(301 및 303) 양쪽의 게이트에 인가될 수 있는 반면, 전압 신호 노드(347)의 전압 레벨은 프로그래밍을 위해 선택된 비-휘발성 메모리 셀(301 또는 303)의 제2 소스/드레인에 인가될 수 있다. 일례로서, 전압 신호 노드(321)의 전압 레벨은 약 15V일 수 있는 반면, 전압 신호 노드(347)의 전압 레벨은 약 5V일 수 있다. 이 방식으로, 비-휘발성 메모리 셀(301 및 303)은 모두 활성화될 것이고, 제2 소스/드레인에서(예를 들어, 노드(307 또는 309)에서 각각) 전압 신호 노드(321)의 전압 레벨을 수신하는 비-휘발성 메모리 셀(301 또는 303)은 전류를 전압 노드(317)에 전도할 것이고, 전하 캐리어(예를 들어, 전자)는 비-휘발성 메모리 셀의 데이터 저장 노드로 터널링되거나 그렇지 않으면 주입될 수 있다. 나머지 비-휘발성 메모리 셀(301 또는 303)은 전압 노드(317)에 연결된 제2 소스/드레인을 가질 것이고, 그의 데이터 저장 노드에서 전자의 증가를 경험하지 않을 수 있어, 그의 초기(예를 들어, 소거) 상태로 유지될 것이다. 그러나, 이 비-휘발성 메모리 셀이 일부 터널링 효과를 경험하더라도, 프로그래밍을 위해 선택된 비-휘발성 메모리 셀의 것보다 적을 것으로 예상될 것이다. 차동 저장 디바이스의 차동 특성으로 인해, 이러한 임계 전압의 차이는 여전히 저장된 데이터 값을 구별하기 위해 이용될 수 있다. 프로그래밍을 위해 선택되지 않고 데이터 저장 구조부에서 이러한 부수적인 전하 축적을 경험하는 비-휘발성 메모리 셀(301 또는 303)은 여전히 프로그래밍되지 않은 메모리 셀로 간주될 것이다.
비-휘발성 메모리 셀(301 및 303)은 선택적으로 분리된 웰 구조(302), 예를 들어, 차동 저장 디바이스(300)의 나머지 트랜지스터의 바디로부터 분리된 반도체 구조로 형성될 수 있다. 이 방식으로, 비-휘발성 메모리 셀(301 및 303)의 바디는 소거 전압, 예를 들어 20V에서 바이어싱될 수 있는 반면, 비-휘발성 메모리 셀(301 및 303)의 제어 게이트는 비-휘발성 메모리 셀(301 및 303)의 데이터 저장 구조부로부터 전하를 제거하기 위해 예상되는 낮은 전압, 예를 들어 Vss에서 바이어싱된다. 이것은 비-휘발성 메모리 셀(301 및 303)의 소거를 용이하게 할 수 있는 반면, 차동 저장 디바이스(300)의 나머지 구성 요소에 대한 유해한 영향을 완화시킬 수 있다.
차동 저장 디바이스(300)의 비-휘발성 메모리 셀(301 및 303)이 개별 디바이스로 도시되어 있지만, 실시형태는 도 2a에 도시된 NAND 스트링과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 도 3b는 일 실시형태에 따라 차동 저장 디바이스(300)의 비-휘발성 메모리 셀(301 또는 303)로서 사용될 수 있는 대체 구조의 개략도이다. 도 3b에 도시된 바와 같이, 비-휘발성 메모리 셀(301 또는 303)은 NAND 스트링(206)으로 표현될 수 있다. 또한, 도 3b에는 2개의 메모리 셀(208)을 직렬로 갖는 NAND 스트링(206)으로 도시되어 있지만, NAND 스트링(206)은 선택 게이트(210 및 212) 사이에 하나의 메모리 셀(208)만을 포함하도록 수정될 수 있거나, 또는 추가적인 메모리 셀(208)을 직렬로 포함할 수 있다. 둘 이상의 메모리 셀(208)을 갖는 NAND 스트링(206)을 사용하는 실시형태의 경우, 멀티플렉서(315)의 출력은 워드 라인(202) 중 하나에만 적용될 수 있거나, 또는 워드라인(202) 중 둘 이상, 가능한 대로 모두에 적용될 수 있어, 직렬의 다수의 메모리 셀(208)이 단일의 비-휘발성 메모리 셀(301 또는 303)로서 작용할 수 있다.
분리 게이트(예를 들어, nFET)(351 및 353)를 통합함으로써, NAND 스트링(206)은 차동 저장 디바이스(300)의 나머지 회로로부터 분리될 수 있다. 그 결과, 비-휘발성 메모리 셀(301 또는 303)은 도 2a와 관련하여 설명된 동일한 메커니즘을 사용하여 소거될 수 있다. 로직(305)은 비-휘발성 메모리 셀(301 또는 303)에 대한 액세스가 필요할 때마다 nFET(351 및 353)를 활성화하도록 수정될 수 있다.
도 4는 다른 실시형태에 따른 차동 저장 디바이스(400)의 개략도이다. 차동 저장 디바이스(400)는 분리 게이트(예를 들어, nFET)(461 및 463) 및 pFET(465 및 467)의 추가에 있어서 차동 저장 디바이스(300)와 상이할 수 있다. nFET(461)가 비-휘발성 메모리 셀(301)과 전압 노드(317) 사이에 직렬로 연결되는 반면, nFET(463)는 비-휘발성 메모리 셀(303)과 전압 노드(317) 사이에 직렬로 연결된다. nFET(461 및 463)는 서로 연결된 게이트(예를 들어, 제어 게이트)를 갖고, 로직(305)으로부터의 제어 신호에 응답한다. pFET(465)는 노드(307)에 연결된 제1 소스/드레인 및 전압 신호 노드(469)에 연결된 제2 소스/드레인을 갖는다. pFET(467)는 노드(309)에 연결된 제1 소스/드레인 및 전압 신호 노드(469)에 연결된 제2 소스/드레인을 갖는다. nFET(465 및 467)는 서로 연결된 게이트(예를 들어, 제어 게이트)를 갖고, 로직(305)으로부터의 제어 신호에 응답한다. 전압 신호 노드(469)는 소거 전압을 수신하도록 구성될 수 있다. 예를 들어, 소거 전압은 노드(307/309) 및 비-휘발성 메모리 셀(301/303)의 게이트에 각각 인가될 때에 전압 신호 노드(319)의 전압 레벨보다 높은 일부 전압 레벨일 수 있고, nFET(461 및 463)는 (예를 들어, 각각의 비-휘발성 메모리 셀(301/303)의 나머지 소스/드레인을 플로팅하기 위해) 비활성화되며, 비-휘발성 메모리 셀(301/303)의 채널로부터 비-휘발성 메모리 셀(301/303)의 게이트로의 전압 강하는 비-휘발성 메모리 셀(301/303)의 데이터 저장 구조부로부터 전하를 제거하기에 충분하다.
대안적으로, 멀티플렉서(343)가 단일 노드(307 또는 309)에 소거 전압을 선택적으로 인가하여 이전에 프로그래밍되어 있는 비-휘발성 메모리 셀(303 또는 303)만을 소거하는 데 사용될 수 있도록 소거 전압이 전압 신호 노드(347)에 인가(예를 들어, 선택적으로 인가)될 수 있다. 이것은 메모리 셀을 과도하게 소거하는 임의의 문제를 완화시키는 데 유용할 수 있다. 차동 저장 디바이스(400)에 대한 소거 동작 동안, nFET(311 및 313)도 비활성화될 수 있음에 유의한다. 추가적으로, 멀티플렉서(315)는 기준 전압(예를 들어, Vss, 접지 또는 0V)이 비-휘발성 메모리 셀(301, 303)의 게이트에 인가될 수 있도록 전압 노드(317)에 연결된 제3 입력을 갖도록 구성될 수 있고, 이는 전압 신호 노드(319)의 전압 레벨을 사용하는 것에 비해 소거 전압의 전압 레벨의 감소를 용이하게 할 수 있다.
다양한 실시형태는 이전 페이지 데이터의 데이터 값이 특정 로직 레벨을 갖는 경우에만 비-휘발성 메모리 셀(301 또는 303) 중 하나의 프로그래밍을 개시하도록 구성될 수 있다. 도 5는 또 다른 실시형태에 따른 차동 저장 디바이스(500)의 개략도이다. 차동 저장 디바이스(500)는 노드(307 및 309) 중 하나만이 전압 신호 노드(347)에 선택적으로 연결되도록 멀티플렉서(343)를 스위치(343')로 대체함에 있어서 차동 저장 디바이스(300)와 상이할 수 있다. 또한, pFET(333' 및 335')는 상이한 W/L 비를 갖거나 그렇지 않으면 특정 게이트 전압에서 상이한 컨덕턴스를 갖도록 구성될 수 있다. 도 5의 예에서, pFET(335')의 W/L 비는 pFET(333')의 W/L 비보다 클 수 있으므로, 특정 게이트 전압에서의 컨덕턴스는 pFET(333)의 컨덕턴스보다 작다. 이 방식으로, 비-휘발성 메모리 셀(301 및 303) 모두가 프로그래밍되지 않은 경우에 노드(327)의 디폴트 로직 레벨은 로직 로우 레벨일 수 있고, 비-휘발성 메모리 셀(301)이 프로그래밍된 경우에는 로직 하이 레벨일 수 있다. 이 예에서 비-휘발성 메모리 셀(301)의 프로그래밍 및 소거는 도 3b 또는 도 4를 참조하여 설명된 구조의 임의의 명백한 수정과 함께, 도 3a, 도 3b 및 도 4를 참조하여 설명된 바와 같이 수행될 수 있다.
도 6a 내지 도 6d는 도 3a를 참조하여 설명된 유형의 차동 저장 디바이스의 특정 구현예의 개략도를 집합적으로 도시한다. 도 6a에 도시된 바와 같이, nFET(311 및 313)는 비-휘발성 메모리 셀(301 및 303)의 프로그래밍 및/또는 소거 동안 이용되는 전압으로부터 pFET(333 및 335)를 보호하기에 충분한 고전압 nFET일 수 있다. 인버터(331)는 노드(337)와 전압 노드(317) 사이에 직렬로 연결된 pFET(671) 및 nFET(673)를 포함할 수 있다. 인버터(332)는 노드(337)와 전압 노드(317') 사이에 직렬로 연결된 pFET(711) 및 nFET(713)를 포함할 수 있다. 전압 노드(317')는 전압 노드(317)와 동일하거나 그렇지 않으면 동일한 전압 레벨을 수신하도록 구성될 수 있다. 제1 버퍼 출력 노드(345)는 차동 저장 디바이스에 저장된 데이터 상태의 로직 레벨을 나타내는 제어 신호(Q_OUT_BUF)를 제공할 수 있는 반면, 제2 버퍼 출력 노드(346)는 차동 저장 디바이스에 저장된 데이터 상태의 로직 레벨의 보수를 나타내는 제어 신호(Q_OUT_N)를 제공할 수 있다.
도 3a에서와 같이, 비-휘발성 메모리 셀(301 및 303)을 전압 노드(317)에 연결하는 것에 대한 대안으로서, 비-휘발성 메모리 셀(301)은 전압 노드(704)에 연결된 제1 소스/드레인 및 노드(307)에 연결된 제2 소스/드레인을 가질 수 있는 반면, 비-휘발성 메모리 셀(303)은 전압 노드(704)에 연결된 제1 소스/드레인 및 노드(309)에 연결된 제2 소스/드레인을 가질 수 있다. 전압 노드(704)는 전압 노드(317)에 의해 수신된 것과 동일한 전압일 수 있는 전압(V_SRC)을 수신하도록 구성될 수 있다. 전압 노드(317 및 704)의 분리는, 예를 들어 비-휘발성 메모리 셀(301 및 303)에 대한 잡음 여유도(noise immunity)를 개선하는 데 사용될 수 있다. 비-휘발성 메모리 셀(301 및 303)의 바디는 전압(V_ATUB)을 수신하도록 구성된, 도 3a의 분리된 웰 구조(302)를 나타낼 수 있는 전압 노드(702)에 연결될 수 있다. 전압(V_ATUB)은 차동 저장 디바이스를 프로그래밍 또는 판독하는 동안 전압 노드(317)에 의해 수신된 것과 동일한 전압일 수 있고, 비-휘발성 메모리 셀(301 및 303)에 대한 소거 동작 동안 소거 전압, 예를 들어 20V일 수 있다.
멀티플렉서(315)는 전압 노드(319 및 321) 사이에 직렬로 연결된 pFET(예를 들어, 고전압 pFET)(683 및 685)를 포함할 수 있다. pFET(683)의 게이트는 제어 신호 노드(687)에 연결되어 도 3a의 로직(305)으로부터 제어 신호(DIS_VREF)를 수신할 수 있고, pFET(685)의 게이트는 제어 신호 노드(689)에 연결되어 도 3a의 로직(305)으로부터 제어 신호(DIS_VPP)를 수신할 수 있다. 전압 노드(319)는 (예를 들어, pFET(341)를 통해 선택적으로 연결된) 전압 노드(349)와 전압 노드(317) 사이에 직렬로 연결된 nFET(691, 693 및 695)를 포함하는 전압 분배기의 출력일 수 있다. nFET(695)는 전압 노드(319)의 전압 레벨의 조정을 허용하기 위해 비-휘발성 메모리 셀(695)일 수 있다. 예를 들어, 전압 노드(319)의 전압 레벨은 프로그래밍되지 않은 비-휘발성 메모리 셀(301 또는 303)을 활성화하기에 충분하고, 프로그래밍된 비-휘발성 메모리 셀(301 또는 303)을 활성화하기에는 불충분한 레벨로 조정될 수 있다.
멀티플렉서(343)는 전압 신호 노드(347)와 각각의 노드(307 또는 309) 사이에 직렬로 각각 연결된 pFET(예를 들어, 고전압 pFET)(675 및 677)를 포함할 수 있다. pFET(675)의 게이트는 제어 신호 노드(679)에 연결되어 도 3a의 로직(305)으로부터 제어 신호(PROG_A_N)를 수신할 수 있고, pFET(677)의 게이트는 제어 신호 노드(681)에 연결되어 도 3a의 로직(305)으로부터 제어 신호(PROG_B_N)를 수신할 수 있다. 원하는 전압에 따라, 멀티플렉서(343)의 pFET(675 및 677)는 대신에 nFET, 예를 들어 고전압 nFET일 수 있다.
도 6a에 도시된 바와 같이, 도 6a 내지 도 6d의 차동 저장 디바이스는 nFET(697 및 701), 및 pFET(699 및 703)를 더 포함할 수 있다. nFET(697 및 701)는 각각 전압 노드(349)와 전압 노드(317) 사이에 pFET(699 및 703)와 직렬로 연결되고, 서로 병렬로 연결된다. nFET(697) 및 pFET(699)의 제어 게이트는 각각 제어 신호 노드(705)에 연결되어 제어 신호(PROG_A)를 수신하고, nFET(701) 및 pFET(703)의 제어 게이트는 각각 제어 신호 노드(707)에 연결되어 제어 신호(PROG_B)를 수신한다. nFET(697 및 701) 및 pFET(699 및 703)는 도 3a의 로직(305)의 일부를 형성할 수 있다.
도 6b는 도 3a의 로직(305)의 일부일 수 있는 차동 저장 디바이스의 레벨 시프터를 도시하며, 예를 들어 전압(VCC_VDRAIN)을 수신하도록 구성된 전압 노드(777)의 전압 레벨을 갖는 출력 제어 신호를 생성하도록 구성될 수 있다. VCC_VDRAIN은 전술한 바와 같이 드레인에 인가될 때에 비-휘발성 메모리 셀(301 또는 303)을 프로그래밍하기에 충분한 전압 레벨을 갖도록 선택될 수 있다. 도 6b의 레벨 시프터는 도 3a의 로직(305)의 일부일 수 있다.
도 6b에 도시된 바와 같이, pFET(751), nFET(753) 및 nFET(755)는 전압 노드(349")와 전압 노드(317") 사이에 직렬로 연결된다. 전압 노드(349")는 도 6a의 전압 노드(349)와 동일하거나 그렇지 않으면 동일한 전압 레벨을 수신하도록 구성될 수 있다. 전압 노드(317")는 도 6a의 전압 노드(317)와 동일하거나 그렇지 않으면 동일한 전압 레벨을 수신하도록 구성될 수 있다. pFET(751)의 게이트는 제어 신호 노드(749)에 연결되어 제어 신호(PC_N)를 수신하고, nFET(753)의 게이트는 대응하는 SRAM 메모리 셀의 데이터 바 노드(231)에 연결되어 제어 신호(Q#)를 수신하며, nFET(755)의 게이트는 제어 신호 노드(747)에 연결되어 제어 신호(PFAIL)를 수신한다.
제어 신호(PC_N)는 일반적으로 pFET(751)가 비활성화되도록 로직 하이 레벨을 가질 수 있지만, 파워-업 후에 로직 로우 레벨로 전이되어 pFET(751)를 활성화하여 도 6b의 레벨 시프터를 프리차지(예를 들어, 리셋)할 수 있다. 제어 신호(PFAIL)는 전력 손실이 표시되는지의 여부를 표시하는 로직 레벨을 가질 수 있다. 이들 제어 신호 모두는, 예를 들어 도 1a의 제어 로직(116)으로부터 수신될 수 있다.
제어 신호(PFAIL)는, 예를 들어, Vcc와 같은 공급 전압이 일부 최소 임계 값 아래로 떨어질 때를 검출하는 데 종종 사용되는 제어 로직(116)의 전압 레벨 검출 회로의 출력 신호일 수 있다. 일례로서, 공급 전압(Vcc)은 2.7V 내지 3.6V의 원하는(예를 들어, 허용 가능한) 범위를 두고, 3.3V의 공칭 값을 요구하는 사양을 가질 수 있다. 전압 검출 회로는, Vcc의 전압 레벨이 이 예에서 2.5V와 같은 일부 임계 값(예를 들어, 일부 최소 임계 값) 아래로 떨어지는 경우에 로직 하이 레벨을 갖는 제어 신호(PFAIL)를 생성하도록 구성될 수 있다. 이러한 전압 검출 회로는 이 기술분야에 잘 알려져 있으며, 본 발명의 주제가 아니기 때문에 본 명세서에서는 설명되지 않을 것이다. 보조 에너지 저장 디바이스에 연결하지 않고 일 실시형태에 따른 차동 저장 디바이스의 동작을 허용하기 위해 임계 값에 대한 조정이 보증될 수 있다. 전술 한 예를 계속하기 위해, 공급 전압이 사용 불가능한 레벨로 떨어지기 전에 2.5V의 임계 값이 차동 저장 디바이스의 비-휘발성 메모리 셀을 프로그래밍하기에 충분한 시간을 제공하지 않을 경우, 임계 값은 증가될 수 있고, 원하는 임계 전압 범위 내, 예를 들어 이 예에서는 2.7V 내지 3.6V 범위 내의 어느 레벨로 증가될 수 있다. 이것은 전력 저하에 응답하여 차동 저장 디바이스의 불필요한 프로그래밍을 초래할 수 있지만, 공급 전압이 공칭 값으로 복귀한 경우에 차동 저장 디바이스의 비-휘발성 메모리 셀이 소거될 수 있다.
도 6b의 레벨 시프터는 pFET(751)와 nFET(753) 사이의 소스/드레인에 연결된 제1 소스/드레인을 갖는 nFET(예를 들어, 고전압 nFET)(757)를 더 포함할 수 있다. 도 6b의 레벨 시프터는 전압 노드(777)와 전압 노드(317") 사이에 직렬로 연결된 nFET(예를 들어, 고전압 nFET)(763) 및 pFET(예를 들어, 고전압 pFET)(761)를 더 포함할 수 있다. nFET(763) 및 pFET(761)는, nFET(757)의 제2 소스/드레인에, 그리고 전압 노드(777)에 연결된 제2 소스/드레인을 갖는 pFET(예를 들어, 고전압 pFET)(759)의 소스/드레인에 연결된 게이트를 갖는다.
도 6b의 레벨 시프터는 전압 노드(777)와 전압 노드(317") 사이에 직렬로 연결된 nFET(예를 들어, 고전압 nFET)(767) 및 pFET(예를 들어, 고전압 pFET)(765)를 더 포함할 수 있다. nFET(763) 및 pFET(761)는 노드(769) 및 pFET(759)의 게이트에 연결된 게이트를 갖는다. 노드(769)는 제어 신호 노드(705)에 연결되어 제어 신호(PROG_A)를 제공하고, 노드(771)는 제어 신호 노드(681)에 연결되어 제어 신호(PROG_A_N), 예를 들어 제어 신호(PROG_A)의 보수를 제공한다.
도 6c는 도 3a의 로직(305)의 일부일 수 있는 차동 저장 디바이스의 다른 레벨 시프터를 도시하며, 전압 레벨(VCC_VDRAIN)을 갖는 출력 제어 신호를 생성하도록 구성될 수 있다. 도 6c의 구조는 도 6b의 구조와 동일한 것으로 도시되어 있고, 따라서 입력과 출력 사이의 차이에 대해서만 설명될 것이다. 데이터 바 노드(231)로부터 제어 신호(Q#)(예를 들어, SRAM 메모리 셀의 데이터 값의 보수를 나타냄)를 수신하는 대신에, 도 6c의 레벨 시프터는 데이터 노드(229)로부터 제어 신호(Q)를 수신하도록 구성된다. 또한, 제어 신호 노드(705 및 681)에서 각각 제어 신호(PROG_A 및 PROG_A_N)를 제공하는 대신에, 도 6c의 레벨 시프터는 각각 제어 신호 노드(707 및 679)에서 제어 신호(PROG_B 및 PROG_B_N)를 제공한다. 제어 신호(PROG_B)는 일반적으로 제어 신호(PROG_A)의 보수이고, 제어 신호(PROG_B_N)은 일반적으로 제어 신호(PROG_B)의 보수이다. 도 6c의 레벨 시프터는 도 3a의 로직(305)의 일부일 수 있다.
도 6d는 도 3a의 로직(305)의 일부일 수 있는 차동 저장 디바이스의 다른 레벨 시프터를 도시하며, 전압 레벨(VCC_VPP)을 갖는 출력 제어 신호를 생성하도록 구성될 수 있다. 도 6d의 구조는 도 6b의 구조와 동일한 것으로 도시되어 있고, 따라서 입력과 출력 사이의 차이에 대해서만 설명될 것이다. 데이터 바 노드(231)로부터 제어 신호(Q#)(예를 들어, SRAM 메모리 셀의 데이터 값의 보수를 나타냄)를 수신하는 대신에, 도 6d의 레벨 시프터는 (예를 들어, nFET(753)의 게이트에서) 전압 노드(783)의 전압 레벨을 수신하도록 구성된다. 전압 노드(783)는 도 6a의 전압 노드(349)와 동일한 전압 레벨을 수신하도록 구성될 수 있다. 또한, 제어 신호 노드(705 및 681)에서 각각 제어 신호(PROG_A 및 PROG_A_N)를 제공하는 대신에, 도 6d의 레벨 시프터는 각각 제어 신호 노드(687 및 689)에서 제어 신호(DIS_VREF 및 DIS_VPP)를 제공한다. 제어 신호(DIS_VPP)는 일반적으로 제어 신호(DIS_VREF)의 보수이다. 도 6d의 레벨 시프터는 도 3a의 로직(305)의 일부일 수 있다.
표 1은 정상 동작 동안 및 전력 손실이 검출될 때 도 6a 내지 도 6d의 다양한 제어 신호의 대표 값을 예시할 수 있다. 표 1에서, "0"은 로직 로우 레벨을 나타내고, "1"은 로직 하이 레벨을 나타내며, "X"는 로직 레벨의 "무정의(do not care)" 값을 나타낸다. 판독/기입 동작은, 예를 들어, 메모리가 전력 손실을 경험했음을 나타내는 경우의 메모리의 파워-업 시에, 차동 저장 디바이스를 판독하는 것과, 그들의 데이터 값을 대응하는 SRAM 메모리 셀에 기입하는 것의 양쪽을 행하는 동작을 지칭할 수 있음에 유의한다.
정상 동작 검출된 전력 손실 판독/기입 동작
PC_N 1(1-0-1 토글) 1 1(1-0-1 토글)
PFAIL 0 1 0
Q 1/0 1/0 X
Q# 0/1 0/1 X
PROG_A 0 0/1 0
PROG_A_N 1 1/0 1
PROG_B 0 1/0 0
PROG_B_N 1 0/1 1
DIS_VREF 0 1 0
DIS_VPP 1 0 1
SENSE 0 0 1
SENSE_N 1 1 0
도 6a 내지 도 6d를 참조하면, 로직 로우 레벨로부터 로직 하이 레벨로 전이하는 제어 신호(PFAIL)에 응답하여, 도 6b 내지 도 6d의 레벨 시프터는 대응하는 SRAM 메모리 셀의 데이터 값을 나타내는 제어 신호(Q 및 Q#)의 값을 나타내는 제어 신호(PROG_A, PROG_A_N, PROG_B, PROG_B_N, DIS_VREF 및 DIS_VPP)의 값을 생성(예를 들어, 자동 생성)할 것이다. 그 결과, nFET(311 및 313)는 그들의 게이트를 전압 노드(317)에 연결하는 것에 응답하여 비활성화될 것이고, 전압(VCC_VDRAIN)은 노드(307 또는 309) 중 선택된 하나에 인가될 것이며, 전압(VCC_VPP)은 비-휘발성 메모리 셀(301 및 303)의 게이트에 인가될 것이다. 제1 소스/드레인이 전압 노드(317)에 연결되고 게이트가 전압(VCC_VPP)을 수신하도록 연결되는 동안 제2 소스/드레인에서 전압(VCC_VDRAIN)을 수신하는 비-휘발성 메모리 셀(301 또는 303)은 그의 데이터 저장 구조부 상에 전하를 축적할 것으로 예상되므로, 임계 전압을 증가시킬 것이다.
도 7은 일 실시형태에 따른 차동 저장 디바이스를 포함하는 장치, 예를 들어 메모리를 동작시키는 방법의 흐름도이다. 702에서, 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보가 획득된다. 예를 들어, 정보는, 예를 들어 도 2d 내지 도 2e를 참조하여 설명된 유형의 SRAM 메모리 셀의 데이터 노드(229)에 연결된 입력 및 데이터 바 노드(231)에 연결된 입력을 갖는 차동 저장 디바이스가 연결되는 SRAM 메모리 셀의 데이터 값을 표시할 수 있다.
704에서, 전력 손실이 표시되는지가 결정된다. 전력 손실은, 예를 들어 하나의 로직 레벨로부터 다른 로직 레벨로 전이하는 제어 신호에 의해 표시될 수 있다. 704에서 전력 손실이 표시되지 않으면, 프로세스는 702로 복귀할 수 있다. 704에서 전력 손실이 표시되면, 프로세스는 706으로 진행할 수 있다.
706에서, 일 실시형태에 따른 차동 저장 디바이스의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀은 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보에 응답하여 프로그래밍(예를 들어, 선택적으로 프로그래밍)될 수 있다. 메모리 셀의 어레이의 각 메모리 셀, 예를 들어 휘발성 메모리 셀의 어레이의 각 메모리 셀에 대한 각각의 차동 저장 디바이스가 있을 수 있다. 이렇게 하여, 휘발성 메모리 셀의 어레이의 데이터 값은 전력 손실의 경우에 각각의 차동 저장 디바이스의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀에 저장될 수 있다. 일부 실시형태에 대해 언급된 바와 같이, 메모리 셀의 데이터 값을 한 쌍의 게이트 연결형 비-휘발성 메모리 셀에 저장하는 것은, 예를 들어 하나의 데이터 값이 메모리 셀 중 하나의 메모리 셀의 프로그래밍에 의해 표시되고, 다른 데이터 값이 메모리 셀 중 어느 하나의 프로그래밍의 부족에 의해 표시되는 경우, 반드시 그 한 쌍의 게이트 연결형 비-휘발성 메모리 셀의 메모리 셀의 프로그래밍을 필요로 하지 않는다.
전술한 바와 같이, 프로그래밍 시간은 일반적인 메모리 셀의 어레이의 프로그래밍에 비해 단축될 수 있어, 일반적으로 전력 손실 이벤트를 복구하는 데 사용되는 추가 홀드-업 커패시턴스 또는 기타 보조 에너지 저장 디바이스에 대한 필요없이 차동 저장 디바이스의 게이트 연결형 비-휘발성 메모리 셀의 충분한 프로그래밍을 얻을 수 있다. 따라서, 일부 실시형태에서, 차동 저장 디바이스의 전압 노드는 보조 에너지 저장 디바이스에 연결되지 않을 수 있다.
도 8은 다른 실시형태에 따른 차동 저장 디바이스를 포함하는 장치, 예를 들어 메모리를 동작시키는 방법의 흐름도이다. 도 7을 참조하여 설명된 바와 같은 방식으로 차동 저장 디바이스에 저장된 메모리 셀의 데이터 값은 장치, 예를 들어 메모리 셀의 어레이 및 차동 저장 어레이를 포함하는 장치의 파워-업 후에 대응하는 메모리 셀에 다시 프로그래밍될 수 있다.
812에서, 장치가 파워 업된다. 메모리 셀의 어레이를 포함하는 집적 회로 디바이스의 전형적인 바와 같이, 장치는 파워 다운하기 전에 전력 손실이 표시되었는지를 결정할 수 있다. 전력 손실이 814에서 표시되지 않았으면, 프로세스는 820에서 종료될 수 있고, 예를 들어, 장치는 그의 정상 파워-업 시퀀스를 계속할 수 있다. 814에서 전력 손실이 표시되었으면, 프로세스는 816으로 진행할 수 있다.
816에서, 차동 저장 디바이스의 데이터 값을 표시하는 정보가 획득된다. 예를 들어, 도 6a 내지 도 6d를 참조하여 설명된 바와 같은 유형의 차동 저장 디바이스에서, 이것은 로직 로우 레벨을 갖는 제어 신호(SENSE_N)를 pFET(341)의 제어 게이트에 인가하는 것을 포함할 수 있다. 그 결과, 출력 노드(345 및 346)에서 발생된 로직 레벨, 예를 들어 Q_OUT_BUF 및 Q_OUT_N은 각각 차동 저장 디바이스의 데이터 값을 나타낼 수 있다.
818에서, 대응하는 메모리 셀은 차동 저장 디바이스의 데이터 값을 표시하는 정보에 응답하여 프로그래밍된다. 예를 계속하기 위해, 도 2e를 참조하여 설명된 바와 같은 유형의 SRAM 메모리 셀에 대해, 도 6a의 차동 저장 디바이스의 출력 노드(345 및 346)에서 발생된 로직 레벨이 제어 신호 노드(235 및 237)에 각각 인가될 수 있다. 또한, 로직 하이 레벨을 갖는 제어 신호(SENSE)가 제어 신호 노드(들)(243)에 인가될 수 있다. 그 결과, 메모리 셀(209E)은 대응하는 데이터 값을 그의 래치, 예를 들어 FET(221, 223, 225 및 227)에 저장(예를 들어, 래치)할 수 있다.
일부 실시형태에서, 전력 손실을 표시하는 것은 제어 신호(SENSE)를 생성(예를 들어, 자동 생성)하는 데 사용될 수 있다. 도 9는 또 다른 실시형태에 따른 차동 저장 디바이스를 포함하는 장치, 예를 들어 메모리를 동작시키는 방법의 흐름도이다.
932에서, 특정 데이터 값이 특정 메모리 셀에 저장된다. 예를 들어, 도 2d 내지 도 2e를 참조하여 설명된 바와 같은 유형의 휘발성 메모리 셀의 데이터 노드, 예를 들어 데이터 노드(229)의 로직 로우 레벨에 대응하는 데이터 값이 특정 메모리 셀에 저장될 수 있다(예를 들어, '0'). 934에서, 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보가 획득된다. 예를 들어, 정보는, 예를 들어 도 2d 내지 도 2e를 참조하여 설명된 유형의 SRAM 메모리 셀의 데이터 노드(229)에 연결된 입력 및 데이터 바 노드(231)에 연결된 입력을 갖는 차동 저장 디바이스가 연결되는 SRAM 메모리 셀의 데이터 값을 표시할 수 있다.
936에서, 전력 손실이 표시되는지가 결정된다. 전력 손실은, 예를 들어 하나의 로직 레벨로부터 다른 로직 레벨로 전이하는 제어 신호에 의해 표시될 수 있다. 936에서 전력 손실이 표시되지 않으면, 프로세스는 938로 진행할 수 있다. 936에서 전력 손실이 표시되면, 프로세스는 942로 진행할 수 있다. 942에서, 일 실시형태에 따른 차동 저장 디바이스의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀은 특정 메모리 셀에 저장된 데이터 값을 나타내는 정보에 응답하여 프로그래밍(예를 들어, 선택적으로 프로그래밍)될 수 있다. 그 후, 프로세스는 944에서 종료될 수 있다.
936에서 전력 손실이 표시되지 않았으면, 938에서 제어된 파워-다운이 요청되는지가 결정된다. 938에서 제어된 파워-다운이 요청되지 않으면, 프로세스는 934로 복귀할 수 있다. 938에서 제어된 파워-다운이 요청되면, 940에서 다른 데이터 값이 특정 메모리 셀에 저장될 수 있고(예를 들어, 로직 하이 레벨 또는 '1'에 대응하는 데이터 값), 파워-다운이 정상적으로 진행된 후에 944에서 종료될 수 있다.
차동 저장 디바이스가 도 5를 참조하여 설명된 바와 같은 유형, 예를 들어, 한 쌍의 게이트 연결형 메모리 셀의 메모리 셀이 프로그래밍되지 않은 경우에 디폴트 데이터 값을 갖고 한 쌍의 게이트 연결형 메모리 셀의 하나의 메모리 셀이 프로그래밍된 경우에 다른 데이터 값을 갖는 유형인 경우, 차동 저장 디바이스의 출력은 제어 신호(SENSE)를 생성하여 휘발성 메모리 셀의 어레이가 도 8을 참조하여 설명된 각각의 차동 저장 디바이스의 데이터 값으로 프로그래밍되게 하는 데 사용될 수 있다. 예를 들어, 특정 데이터 값이 로직 로우 레벨(예를 들어, '0')인 경우, 도 5의 메모리 셀(301)은 로직 로우 레벨을 갖는 제어 신호(Q), 로직 하이 레벨을 갖는 제어 신호(Q#), 및 전력 손실이 표시된 경우에 로직 하이 레벨을 갖는 제어 신호(PFAIL)에 응답하여 프로그래밍될 수 있다. 파워-업 시, 특정 차동 저장 디바이스는 로직 로우 레벨 및 로직 하이 레벨을 각각 갖는 제어 신호(Q_OUT_BUF 및 Q_OUT_N)를 생성할 수 있고, 이들 제어 신호는 제어 신호(SENSE)가 로직 하이 레벨 또는 로직 로우 레벨을 가져야 하는지의 여부를 표시하는 데 사용될 수 있다. 예를 들어, 제어 신호 노드(들)(243)는 제어 신호(Q_OUT_N)를 수신하도록, 또는 제어 신호(Q_OUT_BUF)의 보수, 예를 들어 반전된 로직 레벨을 수신하도록 구성될 수 있다.
전력 손실을 표시하고 휘발성 메모리 셀의 어레이를 복원하기 위한 제어 신호(SENSE)를 생성하는 데 사용되는 차동 저장 디바이스 및 이에 대응하는 SRAM 메모리 셀은, 복원할 휘발성 메모리 셀의 어레이 및 그들의 대응하는 차동 저장 디바이스, 예를 들어 복원할 휘발성 메모리 셀의 어레이의 데이터 노드에 연결되도록 구성된 것의 SENSE_N 및 SENSE 제어 신호와 별개로 제어되는 SENSE_N 및 SENSE 제어 신호를 이용할 수 있다. 이것은, 예를 들어 나머지 SRAM 메모리 셀 중 임의의 것에 데이터 값을 기록하지 않고 전력 손실 이벤트를 표시하는 데 사용된 SRAM 메모리 셀의 데이터 값을 변경하는 것을 용이하게 할 수 있다. 또한, 나머지 SRAM 메모리 셀에 대한 SENSE 신호를 생성한 후, 전력 손실 이벤트를 표시하는 데 사용된 차동 저장 디바이스는 소거될 수 있다.
[결론]
특정 실시형태들이 본 명세서에 도시되고 설명되었지만, 이 기술 분야에 통상의 지식을 가진 자라면, 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시형태 대신에 사용될 수 있다는 것을 이해할 수 있을 것이다. 실시형태의 많은 변형은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이다. 따라서, 본 출원은 실시형태들의 임의의 적응 또는 변형을 포함하도록 의도되어 있다.

Claims (32)

  1. 장치를 동작시키는 방법에 있어서,
    상기 장치의 휘발성 메모리 셀의 어레이의 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보를 획득하는 단계;
    상기 장치에 대한 전력 손실이 표시되는지를 결정하는 단계; 및
    상기 장치에 대한 전력 손실이 표시되는 경우, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 장치의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계를 포함하며;
    상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀과 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 다른 메모리 셀의 임계 전압의 결과적인 조합은 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내는, 방법.
  2. 제1항에 있어서, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계는,
    상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀의 제1 소스/드레인 및 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 제1 소스/드레인에 제1 전압 레벨을 인가하는 단계;
    상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀의 게이트 및 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 게이트에 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 인가하는 단계;
    상기 한 쌍의 게이트 연결형 비- 휘발성 메모리 셀 중 상기 하나의 메모리 셀의 제2 소스/드레인에 상기 제1 전압 레벨보다 높고 상기 제2 전압 레벨보다 낮은 제3 전압 레벨을 인가하는 단계; 및
    상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀의 상기 다른 메모리 셀의 제2 소스/드레인에 상기 제1 전압 레벨을 인가하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 상기 제3 전압 레벨의 조합은 상기 하나의 메모리 셀의 프로그래밍 동안 상기 하나의 메모리 셀의 데이터 저장 구조부에 전하가 축적되도록 선택되는, 방법.
  4. 제3항에 있어서, 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 상기 제3 전압 레벨의 상기 조합은 또한 상기 하나의 메모리 셀의 프로그래밍 동안 상기 다른 메모리 셀의 데이터 저장 구조부에 전하 축적을 금지하도록 선택되는, 방법.
  5. 제1항에 있어서, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 제1 로직 레벨을 갖는 경우에 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 프로그래밍하는 단계, 및 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 상기 제1 로직 레벨과는 다른 제2 로직 레벨을 갖는 경우에 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀의 프로그래밍을 금지하는 단계를 포함하는, 방법.
  6. 제5항에 있어서, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 상기 제2 로직 레벨을 갖는 경우에 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀을 프로그래밍하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 로직 로우 레벨을 갖는 경우에 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 프로그래밍하는 단계, 및 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 로직 하이 레벨을 갖는 경우에 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀을 프로그래밍하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 전력 손실이 표시되는 경우에 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 특정 로직 레벨을 갖는 경우에만 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀을 프로그래밍하는 단계, 및 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 다른 로직 레벨을 갖는 경우에 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 어느 메모리 셀도 프로그래밍하지 않는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 하나의 메모리 셀이 특정 게이트 전압에 응답하여 비활성화되고 상기 다른 메모리 셀이 상기 특정 게이트 전압에 응답하여 활성화되는 것을 초래하는 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀 및 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 임계 전압의 결과적인 조합은 상기 특정 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내며, 상기 하나의 메모리 셀이 상기 특정 게이트 전압에 응답하여 활성화되는 것을 초래하는 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀 및 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 임계 전압의 결과적인 조합은 상기 다른 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내는, 방법.
  10. 제9항에 있어서, 상기 하나의 메모리 셀 및 상기 다른 메모리 셀이 상기 특정 게이트 전압에 응답하여 활성화되는 것을 초래하는 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀 및 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 임계 전압의 상기 결과적인 조합은 상기 다른 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내는, 방법.
  11. 제9항에 있어서, 상기 하나의 메모리 셀이 상기 특정 게이트 전압에 응답하여 활성화되고 상기 다른 메모리 셀이 상기 특정 게이트 전압에 응답하여 비활성화되는 것을 초래하는 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀 및 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 임계 전압의 상기 결과적인 조합은 상기 다른 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내는, 방법.
  12. 제1항에 있어서, 상기 장치에 대한 전력 손실이 표시되는지를 결정하는 단계는 상기 장치의 공급 전압의 전압 레벨이 임계 값 아래로 떨어지는지를 결정하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 임계 값은 상기 공급 전압에 대해 지정된 범위의 원하는 전압 레벨 아래인, 방법.
  14. 제12항에 있어서, 상기 임계 값은 상기 공급 전압에 대해 지정된 범위의 원하는 전압 레벨 이내인, 방법.
  15. 장치에 있어서,
    휘발성 메모리 셀의 어레이; 및
    상기 휘발성 메모리 셀의 어레이의 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보를 수신하도록 구성된 차동 저장 디바이스를 포함하며, 상기 차동 저장 디바이스는,
    제1 분리 게이트와 제1 전압 레벨을 수신하도록 구성된 전압 노드 사이에 연결된 제1 비-휘발성 메모리 셀;
    제2 분리 게이트와 상기 전압 노드 사이에 연결된 제2 비-휘발성 메모리 셀 - 상기 제2 비-휘발성 메모리 셀의 게이트는 상기 제1 비-휘발성 메모리 셀의 게이트에 연결됨 -; 및
    상기 장치에 대한 전력 손실의 표시 및 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하는 로직을 포함하고;
    상기 로직은 상기 제1 분리 게이트 및 상기 제2 분리 게이트가 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보의 로직 레벨에 상관없이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시에 응답하여 비활성화되도록 구성되며;
    상기 로직은 또한 상기 제1 전압 레벨보다 높은 제2 전압 레벨이 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보의 상기 로직 레벨에 상관없이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시에 응답하여 상기 제1 비-휘발성 메모리 셀 및 상기 제2 비-휘발성 메모리 셀의 게이트에 인가되도록 구성되고;
    상기 로직은 또한 상기 제2 전압 레벨보다 작고 상기 제1 전압 레벨보다 큰 제3 전압 레벨이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시 및 특정 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 제1 비-휘발성 메모리 셀과 상기 제1 분리 게이트 사이의 노드에 인가되도록 구성되며;
    상기 로직은 또한 상기 제1 전압 레벨이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시 및 특정 로직 레벨과는 다른 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 제1 비-휘발성 메모리 셀과 상기 제1 분리 게이트 사이의 상기 노드에 인가되도록 구성되는, 장치.
  16. 제15항에 있어서, 상기 차동 저장 디바이스는 상기 특정 메모리 셀의 제1 데이터 노드에 연결된 제1 입력 및 상기 특정 메모리 셀의 제2 데이터 노드에 연결된 제2 입력을 갖는, 장치.
  17. 제16항에 있어서, 상기 특정 메모리 셀은 한 쌍의 교차 결합 인버터를 포함하며, 상기 특정 메모리 셀의 상기 제1 데이터 노드는 상기 한 쌍의 교차 결합 인버터 중 하나의 인버터의 출력이고, 상기 특정 메모리 셀의 상기 제2 데이터 노드는 상기 한 쌍의 교차 결합 인버터 중 다른 인버터의 출력인, 장치.
  18. 제15항에 있어서,
    상기 휘발성 메모리 셀의 어레이의 각각의 나머지 메모리 셀에 대한 각각의 차동 저장 디바이스를 더 포함하는, 장치.
  19. 제18항에 있어서, 각각의 차동 저장 디바이스는,
    제1 분리 게이트와 상기 전압 노드 사이에 연결된 제1 비-휘발성 메모리 셀;
    제2 분리 게이트와 상기 전압 노드 사이에 연결된 제2 비-휘발성 메모리 셀 - 상기 제2 비-휘발성 메모리 셀의 게이트는 상기 제1 비-휘발성 메모리 셀의 게이트에 연결됨 -; 및
    상기 장치에 대한 전력 손실의 상기 표시 및 각각의 메모리 셀에 저장된 데이터 값을 표시하는 정보에 응답하는 로직을 포함하며;
    상기 로직은 상기 제1 분리 게이트 및 상기 제2 분리 게이트가 각각의 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보의 로직 레벨에 상관없이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시에 응답하여 비활성화되도록 구성되고;
    상기 로직은 또한 제2 전압 레벨이 각각의 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보의 상기 로직 레벨에 상관없이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 표시에 응답하여 상기 제1 비-휘발성 메모리 셀 및 상기 제2 비-휘발성 메모리 셀의 게이트에 인가되도록 구성되며;
    상기 로직은 또한 상기 제3 전압 레벨이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 표시 및 특정 로직 레벨을 갖는 각각의 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 제1 비-휘발성 메모리 셀과 상기 제1 분리 게이트 사이의 노드에 인가되도록 구성되고;
    상기 로직은 또한 상기 제1 전압 레벨이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시 및 특정 로직 레벨과는 다른 로직 레벨을 갖는 각각의 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 제1 비-휘발성 메모리 셀과 상기 제1 분리 게이트 사이의 상기 노드에 인가되도록 구성되는, 장치.
  20. 제15항에 있어서, 상기 장치에 대한 전력 손실의 상기 표시는 상기 메모리 셀의 어레이를 포함하는 상기 장치의 일부에 대한 전력 손실의 표시를 포함하는, 장치.
  21. 제15항에 있어서, 상기 장치는 또한,
    상기 제3 전압 레벨이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시 및 특정 로직 레벨과는 다른 상기 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 제2 비-휘발성 메모리 셀과 상기 제2 분리 게이트 사이의 노드에 인가되고;
    상기 제1 전압 레벨이 특정 로직 레벨을 갖는 상기 장치에 대한 전력 손실의 상기 표시 및 특정 로직 레벨을 갖는 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 제2 비-휘발성 메모리 셀과 상기 제2 분리 게이트 사이의 상기 노드에 인가되도록 구성되는, 장치.
  22. 제15항에 있어서, 상기 장치는 차량인, 장치.
  23. 제15항에 있어서, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하는 상기 로직은 상기 특정 메모리 셀에 저장된 상기 데이터 값의 로직 레벨을 표시하는 상보형 제어 신호에 응답하는 상기 로직을 포함하는, 장치.
  24. 제15항에 있어서, 상기 로직은 또한 하나 이상의 추가적인 제어 신호에 응답하는, 장치.
  25. 장치에 있어서,
    휘발성 메모리 셀의 어레이; 및
    상기 휘발성 메모리 셀의 어레이의 특정 메모리 셀에 저장된 데이터 값을 표시하는 정보를 수신하도록 구성된 차동 저장 디바이스를 포함하며, 상기 차동 저장 디바이스는,
    임계 값에 대한 공급 전압의 전압 레벨을 표시하는 정보 및 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상보형 로직 레벨을 갖는 제1 제어 신호 및 제2 제어 신호를 생성하기 위한 제1 레벨 시프터 - 상기 공급 전압은 상기 휘발성 메모리 셀의 어레이의 액세스에 사용됨 -;
    상기 임계 값에 대한 상기 공급 전압의 상기 전압 레벨을 표시하는 상기 정보 및 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상보형 로직 레벨을 갖는 제3 제어 신호 및 제4 제어 신호를 생성하기 위한 제2 레벨 시프터;
    상기 임계 값에 대한 상기 공급 전압의 상기 전압 레벨을 표시하는 상기 정보에 응답하여 상보형 로직 레벨을 갖는 제5 제어 신호 및 제6 제어 신호를 생성하기 위한 제3 레벨 시프터;
    제1 노드와 제1 전압 노드 사이에 직렬로 연결된 제1 비-휘발성 메모리 셀;
    제2 노드와 상기 제1 전압 노드 사이에 직렬로 연결된 제2 비-휘발성 메모리 셀;
    제3 노드와 상기 제1 노드 사이에 직렬로 연결된 제1 분리 게이트; 및
    제4 노드와 상기 제2 노드 사이에 직렬로 연결된 제2 분리 게이트를 포함하며;
    상기 임계 값에 대한 상기 공급 전압의 상기 전압 레벨을 표시하는 상기 정보가 상기 공급 전압의 상기 전압 레벨이 상기 임계 값보다 큰 것을 표시할 때, 상기 제1 제어 신호, 상기 제3 제어 신호 및 상기 제5 제어 신호는 각각 제1 로직 레벨을 갖고, 상기 제2 제어 신호, 상기 제4 제어 신호 및 상기 제6 제어 신호는 각각 상기 제1 로직 레벨과는 다른 제2 로직 레벨을 갖고;
    상기 임계 값에 대한 상기 공급 전압의 상기 전압 레벨을 표시하는 상기 정보가 상기 공급 전압의 상기 전압 레벨이 상기 임계 값보다 작은 것을 표시하고, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 특정 로직 레벨을 갖는 상기 데이터 값을 표시할 때, 상기 제2 제어 신호, 상기 제3 제어 신호 및 상기 제6 제어 신호는 각각 상기 제1 로직 레벨을 갖고, 상기 제1 제어 신호, 상기 제4 제어 신호 및 상기 제5 제어 신호는 각각 상기 제2 로직 레벨을 갖고;
    상기 임계 값에 대한 상기 공급 전압의 상기 전압 레벨을 표시하는 상기 정보가 상기 공급 전압의 상기 전압 레벨이 상기 임계 값보다 작은 것을 표시하고, 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보가 다른 로직 레벨을 갖는 상기 데이터 값을 표시할 때, 상기 제1 제어 신호, 상기 제4 제어 신호 및 상기 제6 제어 신호는 각각 상기 제1 로직 레벨을 갖고, 상기 제2 제어 신호, 상기 제3 제어 신호 및 상기 제5 제어 신호는 각각 상기 제2 로직 레벨을 갖고;
    상기 제1 분리 게이트 및 상기 제2 분리 게이트는, 상기 제1 제어 신호 또는 상기 제3 제어 신호가 상기 제2 로직 레벨을 가질 때에 제1 전압 레벨을 갖는 게이트 전압을 수신하고, 상기 제1 제어 신호 및 상기 제3 제어 신호 모두가 상기 제1 로직 레벨을 가질 때에 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 게이트 전압을 수신하도록 구성되며;
    상기 제1 비-휘발성 메모리 셀 및 상기 제2 비-휘발성 메모리 셀은, 상기 제5 제어 신호가 상기 제1 로직 레벨을 가질 때에 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이의 제3 전압 레벨을 갖는 게이트 전압을 수신하고, 상기 제6 제어 신호가 상기 제1 로직 레벨을 가질 때에 상기 제2 전압 레벨보다 높은 제4 전압 레벨을 갖는 게이트 전압을 수신하도록 구성되고;
    상기 제1 노드는 상기 제2 제어 신호가 상기 제1 로직 레벨을 가질 때에 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이의 제5 전압 레벨을 수신하도록 구성되며;
    상기 제2 노드는 상기 제4 제어 신호가 상기 제1 로직 레벨을 가질 때에 상기 제5 전압 레벨을 수신하도록 구성되는, 장치.
  26. 제25항에 있어서,
    상기 제5 전압 레벨을 수신하도록 구성된 입력을 갖는 제1 멀티플렉서를 더 포함하며, 상기 제1 멀티플렉서는 상기 제2 제어 신호 및 상기 제4 제어 신호에 응답하여 상기 제1 노드 또는 상기 제2 노드를 그의 입력에 선택적으로 연결하는, 장치.
  27. 제26항에 있어서,
    상기 제3 전압 레벨을 수신하도록 구성된 제1 입력 및 상기 제4 전압 레벨을 수신하도록 구성된 제2 입력을 갖는 제2 멀티플렉서를 더 포함하며, 상기 제2 멀티플렉서는 상기 제5 제어 신호 및 상기 제6 제어 신호에 응답하여 상기 제1 입력 또는 상기 제2 입력을 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각에 선택적으로 연결하는, 장치.
  28. 장치를 동작시키는 방법에 있어서,
    상기 장치를 파워 업하는 것에 응답하여, 상기 장치에 대한 전력 손실이 표시되었는지를 결정하는 단계; 및
    상기 장치에 대한 전력 손실이 표시된 경우:
    상기 장치의 차동 저장 디바이스의 데이터 값을 표시하는 정보를 획득하는 단계; 및
    상기 차동 저장 디바이스의 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 장치의 휘발성 메모리 셀의 어레이의 대응하는 메모리 셀을 프로그래밍하는 단계를 포함하는, 방법.
  29. 제28항에 있어서, 상기 차동 저장 디바이스는 상기 장치의 복수의 차동 저장 디바이스 중 하나의 차동 저장 디바이스이며, 상기 방법은,
    상기 장치에 대한 전력 손실이 표시된 경우에 상기 복수의 차동 저장 디바이스의 각각의 차동 저장 디바이스의 각각의 데이터 값을 표시하는 정보를 획득하는 단계; 및
    상기 복수의 차동 저장 디바이스의 각각의 차동 저장 디바이스에 대해, 해당 차동 저장 디바이스의 상기 각각의 데이터 값을 표시하는 상기 정보에 응답하여 상기 휘발성 메모리 셀의 어레이의 각각의 대응하는 메모리 셀을 프로그래밍하는 단계를 포함하는, 방법.
  30. 장치를 동작시키는 방법에 있어서,
    상기 장치의 복수의 휘발성 메모리 셀의 특정 메모리 셀에 특정 데이터 값을 저장하는 단계;
    상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 정보를 획득하는 단계;
    상기 장치에 대한 전력 손실이 표시되는지를 결정하는 단계; 및
    상기 장치에 대한 전력 손실이 표시되지 않은 경우:
    제어된 파워-다운이 요청되는지를 결정하는 단계; 및
    제어된 파워-다운이 요청된 경우에 상기 특정 메모리 셀에 다른 데이터 값을 저장하는 단계; 및
    상기 장치에 대한 전력 손실이 표시되는 경우:
    상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 장치의 차동 저장 디바이스의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계를 포함하며;
    상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀과 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 임계 전압의 결과적인 조합은 상기 특정 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내고 상기 차동 저장 디바이스에 저장된 데이터 값을 나타내는, 방법.
  31. 제30항에 있어서, 상기 차동 저장 디바이스는 상기 장치의 복수의 차동 저장 디바이스 중 특정 차동 저장 디바이스이며, 상기 방법은,
    상기 복수의 휘발성 메모리 셀의 각각의 나머지 메모리 셀에 대해, 상기 복수의 휘발성 메모리 셀의 해당 메모리 셀에 저장된 각각의 데이터 값을 표시하는 정보를 획득하는 단계; 및
    상기 장치에 대한 전력 손실이 표시되는 경우:
    상기 복수의 휘발성 메모리 셀의 각각의 나머지 메모리 셀에 대해, 상기 복수의 휘발성 메모리 셀의 해당 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보에 응답하여 상기 복수의 차동 저장 디바이스의 각각의 차동 저장 디바이스의 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 하나의 메모리 셀을 선택적으로 프로그래밍하는 단계를 더 포함하며;
    상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 하나의 메모리 셀과 상기 각각의 차동 저장 디바이스의 상기 한 쌍의 게이트 연결형 비-휘발성 메모리 셀 중 상기 다른 메모리 셀의 임계 전압의 결과적인 조합은 상기 복수의 휘발성 메모리 셀 중 해당 메모리 셀에 저장된 상기 데이터 값을 표시하는 상기 정보를 나타내고 상기 각각의 차동 저장 디바이스에 저장된 데이터 값을 나타내는, 방법.
  32. 제31항에 있어서,
    상기 장치를 파워 다운한 후에 상기 장치를 파워 업하는 단계; 및
    상기 장치를 파워 업하는 것에 응답하여, 상기 특정 차동 저장 디바이스가 상기 특정 데이터 값에 대응하는 데이터 값을 갖는 경우, 상기 복수의 차동 저장 디바이스의 각각의 나머지 차동 저장 디바이스의 상기 각각의 데이터 값을 상기 복수의 휘발성 메모리 셀의 대응하는 메모리 셀에 프로그래밍하는 단계를 더 포함하는, 방법.
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