KR20200022945A - 가변 저항 메모리 장치 - Google Patents

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정재호
백광현
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Abstract

본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상의 홀을 갖는 층간 절연 구조체, 상기 홀의 하부 내에 배치되는 하부 전극 및 상기 홀의 상부 내에 배치되는 패턴을 포함하되, 상기 패턴은 상변화 패턴 및 중간 전극 중 적어도 하나를 포함하고, 상기 패턴의 측벽은 상기 기판의 상면에 대해 각도를 가지고, 상기 각도는 상기 기판에서 멀어질수록 작아질 수 있다.

Description

가변 저항 메모리 장치{Variable resistance memory device}
본 발명은 가변 저항 메모리 장치에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 가변 저항 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 더하여, 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상의 홀을 갖는 층간 절연 구조체, 상기 홀의 하부 내에 배치되는 하부 전극 및 상기 홀의 상부 내에 배치되는 패턴을 포함하되, 상기 패턴은 상변화 패턴 및 중간 전극 중 적어도 하나를 포함하고, 상기 패턴의 측벽은 상기 기판의 상면에 대해 각도를 가지고, 상기 각도는 상기 기판에서 멀어질수록 작아질 수 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상의 홀을 갖는 층간 절연 구조체, 상기 홀의 하부 내에 배치되는 하부 전극, 및 상기 홀의 상부 내에 배치되는 패턴을 포함하되, 상기 패턴은 상변화 패턴 및 중간 전극 중 적어도 하나를 포함하고, 상기 패턴의 측벽은 오목할 수 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상의 홀을 갖는 층간 절연 구조체, 상기 홀의 하부 내에 배치되는 하부 전극 및 상기 홀의 상부 내에 배치되는 상변화 패턴을 포함하되, 상기 홀의 상기 하부 측벽의 제 1 기울기는 상기 홀의 상기 상부 측벽의 제 2 기울기 보다 클 수 있다.
본 발명의 실시예에 따르면, 식각 공정을 수행하여 층간 절연 패턴들로 둘러싸인 내부 공간들(IS)의 상부들의 폭들을 확장시켜, 보이드 없이 상변화 패턴들을 내부 공간들 내에 채울 수 있다. 이에 따라, 가변 저항 메모리 장치의 신뢰성을 보다 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3a는 도 2의 A를 확대한 도면이다.
도 3b는 도 2의 A를 확대한 도면이다.
도 4는 도 2의 A를 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 도 5의 B를 확대한 도면이다.
도 7, 도 9, 및 도 14는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 평면도들이다.
도 8, 도 10, 도 11, 도 12, 및 도 15는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 방법을 나타낸 것으로, 도 7, 도 9, 및 도 14의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 13은 도 12의 C를 확대한 도면이다.
도 1은 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 3a는 도 2의 A를 확대한 도면이다. 도 3b는 도 2의 A를 확대한 도면이다.
도 1 및 도 2를 참조하면, 제 1 도전 라인들(CL1)이 기판(100)의 상면 상에 배치될 수 있다. 제 1 도전 라인들(CL1)은 제 1 방향(X)으로 연장할 수 있으며, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 이격 배치될 수 있다. 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 제 1 도전 라인들(CL1)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 도전 라인들(CL1)은 구리, 알루미늄과 같은 금속 물질, 및 TiN, WN과 같은 도전성 금속 질화물 물질 중 적어도 하나를 포함할 수 있다. 일 예에 있어서, 제 1 도전 라인들(CL1)은 워드 라인들일 수 있다.
층간 절연 구조체들(105)이 기판(100) 상에 배치될 수 있다. 층간 절연 구조체들(105)은 제 1 도전 라인들(CL1) 상에 배치될 수 있다. 층간 절연 구조체들(105) 각각은 층간 절연 구조체(105)를 관통하는 수직 홀들(VRP)을 가질 수 있다. 수직 홀들(VRP)은 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 수직 홀들(VRP)은 제 1 도전 라인들(CL1) 각각 상에서 제 1 방향(X)으로 배열된 제 1 수직 홀들(VRP1) 및 제 2 수직 홀들(VRP2)을 포함할 수 있다. 제 1 수직 홀들(VRP1) 및 제 2 수직 홀들(VRP2)은 제 1 방향(X)으로 교대로 배열될 수 있다. 수직 홀들(VRP)은 제 1 도전 라인들(CL1)의 상면들을 노출할 수 있다. 층간 절연 구조체들(105) 각각은 수평 홀들(PRP)을 포함할 수 있다. 수평 홀들(PRP)은 제 1 도전 라인들(CL1)의 상면들을 노출할 수 있다. 수평 홀들(PRP) 각각은 제 1 방향(X)으로 인접하는 한 쌍의 제 1 및 제 2 수직 홀들(VRP1, VRP2) 사이를 연결할 수 있다. 즉, 한 쌍의 제 1 및 제 2 수직 홀들(VRP1, VRP2) 및 하나의 수평 홀(PRP)는 하나의 홀로 이루어질 수 있다.
층간 절연 구조체들(105) 각각은 제 1 층간 절연 패턴들(105a) 및 제 2 층간 절연 패턴들(105b)을 포함할 수 있다. 제 1 층간 절연 패턴들(105a) 및 제 2 층간 절연 패턴들(105b)은 제 1 도전 라인들(CL1) 각각의 상면 상에서 제 1 방향(X)으로 교대로 배열될 수 있다. 예를 들어, 제 1 층간 절연 패턴들(105a) 각각은 제 1 방향(X)으로 인접하는 한 쌍의 제 1 및 제 2 수직 홀들(VRP1, VRP2)과 제 1 방향(X)으로 인접하는 다른 한 쌍의 제 1 및 제 2 수직 홀들(VRP1, VRP2) 사이의 제 1 도전 라인들(CL1) 각각 상에 배치될 수 있다. 제 2 층간 절연 패턴들(105b) 각각은 제 1 수직 홀(VRP1)와 제 2 수직 홀(VRP2) 사이의 제 1 도전 라인들(CL1) 각각 상에 배치될 수 있다. 예를 들어, 수평 홀들(PRP) 각각은 제 2 층간 절연 패턴(105b)과 제 1 도전 라인(CL1) 사이에 배치될 수 있다.
수직 홀들(VRP) 각각의 제 1 측벽(S1)은 제 1 층간 절연 패턴(105a)으로 이루어질 수 있고, 제 1 측벽(S1)과 대향하는 수직 홀(VRP)의 제 2 측벽(S2)은 제 2 층간 절연 패턴(105b)으로 이루어질 수 있다. 도 3을 같이 참조하면, 수직 홀(VRP)은 하부(LP) 및 상부(UP)를 포함할 수 있다. 하부 전극(BE), 스페이서(SP), 및 상변화 패턴(130)의 제 1 부분(P1)이 수직 홀(VRP)의 하부(LP) 내에 배치될 수 있다. 상변화 패턴(130)의 제 2 부분(P2) 및 중간 전극(ME)이 수직 홀(VRP)의 상부(UP) 내에 배치될 수 있다. 일 예에 있어서, 수직 홀(VRP)의 하부(LP)의 제 1 측벽(S1)의 기울기(5a) 및 제 2 측벽(S2)의 기울기(5b)는 수직 홀(VRP)의 상부(UP)의 제 1 측벽(S1)의 기울기(7a) 및 제 2 측벽(S2)의 기울기(7b)와 다를 수 있다. 예를 들어, 수직 홀(VRP)의 하부(LP)의 제 1 및 제 2 측벽들(S1, S2)의 기울기들(5a, 5b)은 수직 홀(VRP)의 상부(UP)의 제 1 및 제 2 측벽들(S1, S2)의 기울기들(7a, 7b) 보다 클 수 있다. 수직 홀(VRP)의 하부(LP)의 제 1 측벽(S1) 및 제 2 측벽(S2)은 평평할 수 있다. 수직 홀(VRP)의 상부(UP)의 폭은 기판(100)에서 멀어질수록 커질 수 있다. 수직 홀(VRP)의 상부(UP)의 제 1 측벽(S1) 및 제 2 측벽(S2)은 라운드질 수 있다. 제 1 층간 절연 패턴들(105a) 및 제 2 층간 절연 패턴들(105b)은 예를 들어, 실리콘 질화막일 수 있다.
하부 전극들(BE)이 수직 홀들(VRP) 내에 배치될 수 있다. 평면적 관점에서, 하부 전극들(BE)은 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 하부 전극(BE) 각각은 수직 홀들(VRP) 각각의 하부(LP)의 제 1 측벽(S1) 상에 배치될 수 있다. 하부 전극(BE)은 수직홀(VRP)의 하부의 제 1 측벽(S1) 및 제 1 도전 라인(CL1)과 접촉할 수 있다. 하부 전극들(BE)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
수평 연결 패턴(110)이 수평 홀들(PRP) 각각 내에 배치될 수 있다. 예를 들어, 수평 연결 패턴(110)은 한 쌍의 제 1 및 제 2 수직 홀들(VRP1, VRP2) 내에 배치된 하부 전극들(BE)과 연결될 수 있다. 즉, 수평 연결 패턴(110)은 제 1 수직 홀(VRP1) 내에 배치된 하부 전극(BE)과 제 2 수직 홀(VRP2) 내에 배치된 하부 전극(BE) 사이를 연결할 수 있다. 수평 연결 패턴(110)은 제 1 도전 라인(CL1)의 상면과 접촉할 수 있다. 수평 연결 패턴(110)은 하부 전극(BE)과 동일한 물질을 포함할 수 있다. 수평 연결 패턴(110)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
스페이서들(SP)이 수직 홀들(VRP) 내에 배치될 수 있다. 평면적 관점에서, 스페이서들(SP)은 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 스페이서들(SP) 각각은 수직 홀들(VRP) 각각의 하부(LP)의 제 2 측벽(S2) 상에 배치될 수 있다. 스페이서(SP)는 하부 전극(BE)의 일측면 상에 배치될 수 있다. 스페이서(SP)는 하부 전극들(BE) 각각 및 수직홀(VRP)의 하부(LP)의 제 2 측벽(S2)과 접촉할 수 있다. 스페이서(SP)는 예를 들어, 실리콘 산화막 또는 폴리 실리콘막을 포함할 수 있다.
수평 스페이서(120)가 수평 홀들(PRP) 각각 내에서 수평 연결 패턴(110)의 상면 상에 배치될 수 있다. 예를 들어, 수평 스페이서(120)는 한 쌍의 제 1 및 제 2 수직 홀들(VRP1, VRP2) 내에 배치된 스페이서들(SP)과 연결될 수 있다. 즉, 수평 스페이서(120)는 제 1 수직 홀(VRP1) 내에 배치된 스페이서(SP)와 제 2 수직 홀(VRP2) 내에 배치된 스페이서(SP) 사이를 연결할 수 있다. 수평 스페이서(120)는 수평 연결 패턴(110)과 제 2 층간 절연 패턴들(105b) 각각과 접촉할 수 있다. 수평 스페이서(120)는 스페이서(SP)와 동일한 물질을 포함할 수 있다. 예를 들어, 수평 스페이서(120)는 실리콘 산화막 또는 폴리 실리콘막을 포함할 수 있다.
상변화 패턴들(130)이 수직 홀들(VRP) 내에서, 하부 전극들(BE)의 상면들 및 스페이서들(SP)의 상면들 상에 배치될 수 있다. 상변화 패턴들(130)은 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 상변화 패턴들(130) 각각은 수직 홀들(VRP) 각각의 하부(LP) 및 상부(UP) 내에 배치될 수 있다. 상변화 패턴들(130) 각각은 수직 홀들(VRP) 각각의 하부(LP) 및 상부(UP)의 제 1 측벽(S1) 및 제 2 측벽(S2)과 접촉할 수 있다. 상변화 패턴들(130)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중 적어도 하나를 포함할 수 있다. 상변화 패턴들(130)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상변화 패턴들(130)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상변화 패턴들(130)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다.
다른 예로, 상변화 패턴들(130)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상변화 패턴들(130)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상변화 패턴들(130)이 전이금속 산화물들을 포함하는 경우, 상변화 패턴들(130)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 다른 예로, 상변화 패턴들(130)은 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
도 3a를 같이 참조하면, 상변화 패턴들(130) 각각의 하면(131)의 제 1 폭(W1)은 상변화 패턴(130)의 상면(132)의 제 2 폭(W2) 보다 작을 수 있다(W1<W2). 일 예에 있어서, 하부 전극(BE)의 제 3 폭(W3)과 스페이서(SP)의 제 4 폭(W4)의 합은 상변화 패턴(130)의 제 1 폭(W1)의 폭과 실질적으로 동일할 수 있다(W3+W4=W1). 다른 예에 있어서, 도 3b에 도시된 것과 같이, 하부 전극(BE)의 제 3 폭(W3)과 스페이서(SP)의 제 4 폭(W4)의 합은 상변화 패턴(130)의 제 1 폭(W1)의 폭보다 작을 수 있다(W3+W4<W1). 상변화 패턴(130)의 측벽은 오목한 곡면일 수 있다. 상변화 패턴(130)의 상면(132)은 층간 절연 구조체(105)의 상면 보다 낮은 레벨에 위치할 수 있다. 상변화 패턴(130)은 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 하부 전극(BE) 및 스페이서(SP)와 상변화 패턴(130)의 상면(132) 상에 배치된 중간 전극(ME) 사이에 배치될 수 있다. 제 2 부분(P2)은 제 1 부분(P1)과 중간 전극(ME) 사이에 배치될 수 있다. 상변화 패턴(130)의 제 1 부분(P1)은 수직 홀들(VRP) 각각의 하부(LP) 내에 배치될 수 있고, 상변화 패턴(130)의 제 2 부분(P2)의 수직 홀(VRP)의 상부(UP) 내에 배치될 수 있다. 제 1 부분(P1)의 폭(Wa)은 균일할 수 있다. 제 2 부분(P2)의 폭(Wb)은 제 1 부분(P1)에서 중간 전극(ME)으로 갈수록 커질 수 있다. 일 예로, 단면적 관점에서, 제 1 부분(P1)은 마름모 형태 또는 사각형 형태를 가질 수 있고, 제 2 부분(P2)은 테이퍼 형태를 가질 수 있다. 제 1 부분(P1)의 측벽(SW1)은 기판(100)의 상면에 대해 제 1 각도(θ1)를 가질 수 있고, 제 2 부분(P2)의 측벽(SW2)은 기판(100)의 상면에 대해 제 1 각도(θ1)와 다른 제 2 각도(θ2)를 가질 수 있다. 예를 들어, 제 1 각도(θ1)는 제 2 각도(θ2) 보다 클 수 있다(θ1>θ2).
중간 전극(ME)은 수직 홀들(VRP) 각각 내에서, 상변화 패턴들(130) 각각의 상면(132) 상에 배치될 수 있다. 중간 전극(ME)은 수직 홀들(VRP) 각각의 상부(UP) 내에 배치될 수 있다. 중간 전극(ME)은 수직 홀들(VRP)의 상부(UP)의 제 1 측벽(S1) 및 제 2 측벽(S2)과 접촉할 수 있다. 중간 전극(ME)의 상면은 층간 절연 구조체(105)의 상면과 공면을 가질 수 있다. 중간 전극(ME)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
도 3a 및 도 3b를 같이 참조하면, 중간 전극(ME)의 하면의 제 1 폭(W1')은 중간 전극(ME)의 상면의 제 2 폭(W2')과 다를 수 있다. 제 1 폭(W1')은 제 2 폭(W2') 보다 작을 수 있다(W1'<W2'). 중간 전극(ME)의 하면의 제 1 폭(W1')은 상변화 패턴(130)의 상면(132)의 제 2 폭(W2)과 실질적으로 동일할 수 있다(W1'=W2). 하부 전극(BE)의 제 3 폭(W3)과 스페이서(SP)의 제 4 폭(W4)의 합은 중간 전극(ME)의 하면의 제 1 폭(W1') 보다 작을 수 있다(W3+W4<W1'). 중간 전극(ME)의 폭은 그것의 하면에서 상면으로 갈수록 커질 수 있다. 기판(100)의 상면에 대해 중간 전극(ME)의 측벽(SW3)의 제 3 각도(θ3)는 상변화 패턴(130)의 제 2 각도(θ2) 보다 작거나 또는 같을 수 있다(θ3≤θ2). 단면적 관점에서, 중간 전극(ME)은 테이퍼 형태를 가질 수 있다. 일 예에 있어서, 수직 홀들(VRP) 각각의 상부(UP) 내에 배치되며 상변화 패턴(130)의 제 1 부분(P1) 및 중간 전극(ME)을 포함하는 패턴(1)의 측벽은 기판(100)의 상면에 대해 각도를 가질 수 있으며, 각도는 기판(100)으로 멀어질수록 작아질 수 있다. 예를 들어, 상변화 패턴(130)의 제 2 부분(P2)의 측벽(SW2)의 제 2 각도(θ2)는 기판(100)으로 멀어질수록 작아질 수 있고, 중간 전극(ME)의 의 측벽(SW3)의 제 3 각도(θ2)는 기판(100)으로 멀어질수록 작아질 수 있다.
제 3 층간 절연 패턴들(140)이 제 2 방향(Y)으로 인접하는 제 1 도전 라인들(CL1) 사이의 기판(100)의 상면 상에 배치될 수 있다. 제 3 층간 절연 패턴들(140)은 제 1 방향(X)으로 연장할 수 있다. 제 3 층간 절연 패턴들(140)은 제 1 층간 절연 패턴들(105a)의 측면들 및 제 2 층간 절연 패턴들(105b)의 측면들과 접촉할 수 있다. 제 3 층간 절연 패턴들(140) 각각은 제 2 방향(Y)으로 인접하는 중간 전극들(ME) 사이에 배치되는 제 1 부분(PP1)과 제 2 방향(Y)으로 인접하는 제 2 층간 절연 패턴들(105b) 사이에 배치되는 제 2 부분(PP2)을 포함할 수 있다. 제 2 방향(Y)으로의 제 1 부분(PP1)의 제 5 폭(W5)은 제 2 방향(Y)으로의 제 2 부분(PP2)의 제 6 폭(W6) 보다 작을 수 있다(W5<W6). 제 3 층간 절연 패턴들(140)의 상면들은 중간 전극들(ME)의 상면들 및 층간 절연 구조체(105)의 상면들과 공면을 가질 수 있다. 제 3 층간 절연 패턴들(140)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
스위칭 패턴들(150)이 중간 전극들(ME)의 상면들 상에 배치될 수 있다. 스위칭 패턴들(150)은 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 스위칭 패턴들(150)은 다이오드이거나 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 패턴들(150)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예에 있어서, 스위칭 패턴들(150)은 다이오드일 수 있다. 이 경우, 스위칭 패턴들(150)은 제 1 접합 패턴 및 제 2 접합 패턴을 포함할 수 있다. 제 1 접합 패턴은 제 1 도전형을 가질 수 있고, 제 2 접합 패턴은 제 1 도전형과 다른 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 도전형은 N형일 수 있고, 제 2 도전형은 P형일 수 있다. 일 예로, 제 2 접합 패턴은 제 2 도전형의 불순물을 포함할 수 있다. 제 1 접합 패턴은 제 1 도전형의 불순물 및 제 2 도전형을 불순물을 포함할 수 있다. 이 경우, 제 1 도전형의 불순물 농도는 제 2 도전형의 불순물 농도보다 클 수 있다. 일 예로, 스위칭 패턴들(150)은 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드일 수 있다. 스위칭 패턴들(150)은 P-Si과 N-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드로 구성될 수 있다.
상부 전극들(UE)이 스위칭 패턴들(150)의 상면들 상에 배치될 수 있다. 상부 전극들(UE)은 스위칭 패턴들(150)과 연결될 수 있다. 상부 전극들(UE)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 제 4 층간 절연막(160)이 층간 절연 구조체(105)의 상면 및 제 3 층간 절연 패턴들(140)의 상면들 상에 배치될 수 있다. 제 4 층간 절연막(160)은 스위칭 패턴들(150)의 측면들 및 상부 전극들(UE)의 측면들을 덮을 수 있다. 제 4 층간 절연막(160)의 상면은 상부 전극들(UE)의 상면들과 공면을 가질 수 있다. 제 4 층간 절연막(160)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
제 2 도전 라인들(CL2)이 상부 전극들(UE)의 상면들 상에 배치될 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(Y)으로 배열된 상부 전극들(UE)을 따라 제 2 방향(Y)으로 연장할 수 있다. 제 2 도전 라인들(CL2)은 제 1 방향(X)으로 이격 배치될 수 있다. 제 2 도전 라인들(CL2) 각각은 제 2 방향(Y)으로 배열된 상변화 패턴들(130)과 연결될 수 있다. 일 예에 있어서, 제 2 도전 라인들(CL2)은 비트 라인들일 수 있다. 제 2 도전 라인들(CL2)은 예를 들어, 구리, 알루미늄과 같은 금속 물질, 및 TiN, WN과 같은 도전성 금속 질화물 물질 중 적어도 하나를 포함할 수 있다.
도 4는 도 2의 A를 확대한 도면이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 가변 저항 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 상변화 패턴(130)은 수직 홀들(VRP) 각각의 하부(LP) 내에 배치될 수 있다. 중간 전극(ME)은 수직 홀(VRP)의 상부(UP) 내에 배치될 수 있다. 일 예에 있어서, 중간 전극(ME)은 도 3a 및 도 3b에 도시된 패턴(1)에 상응할 수 있다. 상변화 패턴(130)은 수직 홀(VRP)의 하부(LP)의 제 1 측벽(S1) 및 제 2 측벽(S2)과 접촉할 수 있다. 상변화 패턴(130)의 측벽들(SW1)은 평평할 수 있다. 중간 전극(ME)은 수직 홀(VRP)의 상부(UP)의 제 1 측벽(S1) 및 제 2 측벽(S2)과 접촉할 수 있다. 일 예로, 상변화 패턴(130)의 하면의 제 1 폭(W1)과 상변화 패턴(130)의 상면의 제 2 폭(W2)은 실질적으로 동일할 수 있다(W1=W2). 다른 예로, 도면에 도시하지 않았지만, 상변화 패턴(130)의 하면(131)의 제 1 폭(W1)과 상변화 패턴(130)의 상면(132)의 제 2 폭(W2) 보다 작을 수 있다(W1<W2). 상변화 패턴(130)의 제 2 폭(W2)은 중간 전극(ME)의 하면의 제 1 폭(W1')과 실질적으로 동일할 수 있다(W2=W1'). 일 실시예에 있어서, 단면적 관점에서, 상변화 패턴(130)은 마름모 형태 또는 사각형 형태를 가질 수 있고, 단면적 관점에서, 중간 전극(ME)은 테이퍼 형태를 가질 수 있다. 상변화 패턴(130)의 측벽(SW1)은 기판(100)의 상면에 대해 제 1 각도(θ1)를 가질 수 있고, 중간 전극(ME)의 측벽(SW3)은 기판(100)의 상면에 대해 제 1 각도(θ1)와 다른 제 3 각도(θ3)를 가질 수 있다. 예를 들어, 제 1 각도(θ1)는 제 3 각도(θ3) 보다 클 수 있다(θ1>θ3). 일 예에 있어서, 제 3 각도(θ3)는 기판(100)에서 멀어질수록 작아질 수 있다. 중간 전극(ME)의 측벽(SW3)은 오목한 곡면일 수 있다.
도 5는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 6은 도 5의 B를 확대한 도면이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 가변 저항 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5 및 도 6을 참조하면, 상변화 패턴(130)이 수직 홀들(VRP) 각각 내에 배치될 수 있다. 상변화 패턴(130)은 수직 홀(VRP)의 하부(LP)의 제 1 측벽(S1) 및 제 2 측벽(S2), 수직 홀(VRP)의 상부(UP)의 제 1 측벽(S1) 및 제 2 측벽(S2)과 접촉할 수 있다. 상변화 패턴(130)의 상면(132)은 층간 절연 구조체(105)의 상면과 공면을 가질 수 있다. 상변화 패턴(130)의 하면(131)의 제 1 폭(W1)은 상변화 패턴(130)의 상면(132)의 제 2 폭(W2) 보다 작을 수 있다(W1<W2). 상변화 패턴(130)은 하부 전극(BE) 및 스페이서(SP)와 중간 전극(ME) 사이의 제 1 부분(P1) 및 제 1 부분(P1)과 중간 전극(ME) 사이의 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 수직 홀(VRP)의 하부(LP) 내에 배치될 수 있고, 제 2 부분(P2)은 수직 홀(VRP)의 상부(UP) 내에 배치될 수 있다. 일 예에 있어서, 상변화 패턴(130)의 제 2 부분(P2)은 도 3a 및 도 3b에 도시된 패턴(1)에 상응할 수 있다. 제 1 부분(P1)의 폭(Wa)는 균일할 수 있고, 제 2 부분(P2)의 폭(Wb)는 제 1 부분(P1)에서 중간 전극(ME)으로 갈수록 넓어질 수 있다. 일 예로, 단면적 관점에서, 제 1 부분(P1)은 마름모 형태 또는 사각형 형태를 가질 수 있고, 제 2 부분(P2)은 테이퍼 형태를 가질 수 있다. 제 1 부분(P1)의 측벽(SW1)은 기판(100)의 상면에 대해 제 1 각도(θ1)를 가질 수 있고, 제 2 부분(P2)의 측벽(SW2)은 기판(100)의 상면에 대해 제 1 각도(θ1)와 다른 제 2 각도(θ2)를 가질 수 있다. 일 예로, 제 1 각도(θ1)는 제 2 각도(θ2) 보다 클 수 있다(θ1>θ2). 일 예에 있어서, 상변화 패턴(130)의 제 2 부분(P2)의 측벽(SW2)의 제 2 각도(θ2)는 기판(100)에서 멀어질수록 작아질 수 있다. 일 예에 있어서, 제 1 부분(P1)의 측벽(SW1)은 평평할 수 있고, 제 2 부분(P2)의 측벽(SW2)은 오목한 곡면일 수 있다.
중간 전극(ME)이 상변화 패턴(130)의 상면(132) 상에 배치될 수 있다. 중간 전극(ME)의 상면은 층간 절연 구조체(105)의 상면보다 높은 레벨에 위치할 수 있다. 중간 전극(ME)의 측벽(SW3)은 제 4 층간 절연막(160)에 의해 덮일 수 있다. 중간 전극(ME)은 수직 홀(VRP)의 상부(UP)의 제 1 측벽(S1) 및 제 2 측벽(S2)과 이격될 수 있다. 중간 전극(ME)의 측벽(SW3)은 기판(100)의 상면에 대해 실질적으로 직각일 수 있다(θ3=90°). 중간 전극(ME)의 하면의 제 1 폭(W1')과 중간 전극(ME)의 상면의 제 2 폭(W2')은 실질적으로 동일할 수 있다(W1'=W2'). 상변화 패턴(130)의 상면(132)의 제 2 폭(W2)은 중간 전극(ME)의 제 1 폭(W1') 및 제 2 폭(W2')과 실질적으로 동일할 수 있다(W2=W1'=W2'). 하부 전극(BE)의 제 3 폭(W3)과 스페이서(SP)의 제 4 폭(W4)의 합은 중간 전극(ME)의 제 1 폭(W1') 및 제 2 폭(W2') 보다 작을 수 있다(W3+W4<W1', W2').
도 7, 도 9, 및 도 14는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 평면도들이다. 도 8, 도 10, 도 11, 도 12, 및 도 15는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 방법을 나타낸 것으로, 도 7, 도 9, 및 도 14의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 13은 도 12의 C를 확대한 도면이다.
도 7 및 도 8을 참조하면, 제 1 도전 라인들(CL1)이 기판(100) 상에 형성될 수 있다. 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 제 1 도전 라인들(CL1)은 기판(100) 상에 도전막을 형성하고, 도전막을 패터닝하여 형성될 수 있다. 다른 예로, 제 1 도전 라인들(CL1)은 기판(100) 상에 트렌치들(미도시)을 갖는 절연막을 형성하고, 트렌치들 내에 도전 물질을 채워 형성될 수 있다. 제 1 도전 라인들(CL1)은 제 1 방향(X)으로 연장할 수 있으며, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 도전 라인들(CL1)은 예를 들어, 구리, 알루미늄과 같은 금속 물질, 및 TiN, WN과 같은 도전성 금속 질화물 물질 중 적어도 하나를 포함할 수 있다.
제 1 트렌치들(T1)이 제 1 층간 절연막(201) 내에 형성할 수 있다. 제 1 트렌치들(T1)은 제 1 도전 라인들(CL1)의 상면들 일부분들이 노출되도록 제 1 층간 절연막(201)을 패터닝하여 형성될 수 있다. 제 1 트렌치들(T1)은 제 1 도전 라인들(CL1)을 가로지르며 제 2 방향(Y)으로 연장할 수 있으며, 제 1 방향(X)으로 이격 배치될 수 있다. 제 1 트렌치들(T1)의 폭들은 하부에서 상부로 갈수록 작아질 수 있다. 즉, 제 1 트렌치들(T1)의 측벽들은 기판(100)의 상면에 대해 경사질 수 있다. 이와 달리, 제 1 트렌치들(T1)의 측벽들은 기판(100)의 상면에 대해 수직일 수 있다. 제 1 층간 절연막(201)은 예를 들어, 실리콘 질화막일 수 있다.
하부 전극막들(BEL)이 제 1 트렌치들(T1) 내에 형성될 수 있다. 하부 전극막들(BEL)은 제 1 트렌치들(T1)의 바닥면 및 측벽들, 및 제 1 층간 절연막(201)의 상면을 컨포말하게 덮는 금속막을 형성하고, 제 1 층간 절연막(201)의 상면이 노출되도록 금속막에 평탄화 공정을 진행하여 형성될 수 있다. 하부 전극막들(BEL)은 제 1 트렌치들(T1)의 바닥면들 및 측벽들을 컨포말하게 덮을 수 있다. 하부 전극막들(BEL)은 제 1 도전 라인들(CL1)과 접촉할 수 있다. 하부 전극막들(BEL)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 스페이서막들(SPL)이 하부 전극막들(BEL) 상에 형성될 수 있다. 스페이서막들(SPL)은 제 1 트렌치들(T1) 내에 형성된 하부 전극막들(BEL) 및 제 1 층간 절연막(201)을 컨포말하게 덮는 실리콘막을 형성하고, 제 1 층간 절연막(201)의 상면이 노출되도록 실리콘막에 평탄화 공정을 진행하여 형성될 수 있다. 스페이서막들(SPL)은 하부 전극막들(BEL)의 바닥면 및 측벽들을 컨포말하게 덮을 수 있다. 스페이서막들(SPL)은 예를 들어, 실리콘 산화막 또는 폴리 실리콘막을 포함할 수 있다.
제 2 층간 절연막들(203)이 제 1 트렌치들(T1) 내에 형성될 수 있다. 예를 들어, 제 2 층간 절연막들(203)은 제 1 트렌치들(T1)을 채우고 제 1 층간 절연막(201)의 상면 및 스페이서막(SPL)의 바닥면 및 측벽들을 덮는 절연막을 형성하고, 제 1 층간 절연막(201)의 상면이 노출되도록 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 제 2 층간 절연막들(203)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
도 9 및 도 10을 참조하면, 제 2 트렌치들(T2)이 제 2 층간 절연막들(203), 하부 전극막들(BEL), 스페이서막들(SPL), 및 제 1 층간 절연막(201)을 패터닝하여 형성될 수 있다. 패터닝 공정은 제 1 도전 라인들(CL1)과 수직으로 중첩하지 않는 제 2 층간 절연막들(203)의 일부분들, 하부 전극막들(BEL)의 일부분들, 스페이서막들(SPL)의 일부분들, 및 제 1 층간 절연막(201)의 일부분들을 식각할 수 있다. 제 2 트렌치들(T2)는 제 1 방향(X)으로 연장할 수 있으며, 제 2 방향(Y)으로 이격 배치될 수 있다. 제 2 트렌치들(T2)이 형성되어, 제 1 트렌치들(T1)이 제 1 도전 라인들(CL1) 상에 국부적으로 배치될 수 있다. 제 1 트렌치들(T1)은 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 층간 절연 패턴들(105a)이 제 1 층간 절연막(201)이 패터닝되어 형성될 수 있다. 제 1 층간 절연 패턴들(105a)은 제 1 도전 라인들(CL1)과 중첩하며, 제 1 방향(X)으로 이격된 제 1 트렌치들(T1) 사이에 배치될 수 있다. 제 1 층간 절연 패턴들(105a)은 제 1 도전 라인들(CL1)의 상면들과 접촉할 수 있다. 제 2 층간 절연 패턴들(105b)이 제 2 층간 절연막들(203)이 패터닝되어 형성될 수 있다. 제 2 층간 절연 패턴들(105b)은 제 1 트렌치들(T1) 내에 형성될 수 있다. 일 예에 있어서, 제 1 층간 절연 패턴들(105a) 및 제 2 층간 절연 패턴들(105b)은 제 1 도전 라인들(CL1) 각각 상에서 제 1 방향(X)으로 교대로 배치될 수 있다.
한 쌍의 하부 전극들(BE) 및 수평 연결 패턴(110)이 하부 전극막들(BEL)이 패터닝되어 형성될 수 있다. 한 쌍의 하부 전극들(BE) 및 수평 연결 패턴(110)은 제 1 트렌치들(T1) 각각 내에 형성될 수 있다. 한 쌍의 하부 전극들(BE) 중 하나의 하부 전극(BE)은 제 2 방향(Y)과 평행한 제 1 트렌치들(T1) 각각의 일 측벽 상에 배치될 수 있고, 한 쌍의 하부 전극들(BE) 중 다른 하나는 제 1 트렌치(T1)의 일 측벽에 대향하는 타측벽 상에 배치될 수 있다. 수평 연결 패턴(110)은 제 1 트렌치(T1)의 바닥면 상에 형성될 수 있다. 수평 연결 패턴(110)은 하나의 제 1 트렌치(T1) 내에 형성된 한 쌍의 하부 전극들(BE) 사이를 연결할 수 있다. 한 쌍의 스페이서들(SP) 및 수평 스페이서(120)가 스페이서막(SPL)이 패터닝되어 형성될 수 있다. 한 쌍의 스페이서들(SP) 및 수평 스페이서(120)는 제 1 트렌치들(T1) 각각 내에 형성될 수 있다. 한 쌍의 스페이서들(SP) 중 하나는 한 쌍의 하부 전극들(BE) 중 하나의 측벽 상에 배치될 수 있고, 한 쌍의 스페이서들(SP) 중 다른 하나는 한 쌍의 하부 전극들(BE) 중 다른 하나의 측벽 상에 배치될 수 있다. 수평 스페이서(120)는 수평 연결 패턴(110)의 상면 상에 형성될 수 있다. 수평 스페이서(120)는 하나의 제 1 트렌치(T1) 내에 형성된 한 쌍의 스페이서들(SP) 사이를 연결할 수 있다.
제 3 층간 절연 패턴들(140)이 제 2 트렌치들(T2) 내에 형성될 수 있다. 제 3 층간 절연 패턴들(140)은 제 2 트렌치들(T2)을 채우고, 스페이서들(SP)의 상면들, 하부 전극들(BE)의 상면들, 제 1 층간 절연 패턴들(105a)의 상면들, 및 제 2 층간 절연 패턴들(105b)의 상면들을 덮는 절연막을 형성하고, 절연막에 평탄화 공정을 수행하여 제 2 트렌치들(T2) 내에 국부적으로 형성될 수 있다. 제 3 층간 절연 패턴들(140)은 제 1 방향(X)으로 연장하고, 제 2 방향(Y)으로 이격 배치될 수 있다. 제 3 층간 절연 패턴들(140)의 상면들은 제 1 및 제 2 층간 절연 패턴들(105a, 105b)의 상면들과 공면을 가질 수 있다. 제 3 층간 절연 패턴들(140)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
도 11을 참조하면, 하부 전극들(BE)의 상부들 및 스페이서들(SP)의 상부들을 식각할 수 있다. 이에 따라, 하부 전극들(BE)의 상면들 및 스페이서들(SP)의 상면들이 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들로부터 리세스될 수 있다. 스페이서들(SP)의 상면들 및 하부 전극들(BE)의 상면들 상에는 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)로 둘러싸인 내부 공간들(IS)이 형성될 수 있다.
도 12 및 도 13을 참조하면, 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140) 상에 식각 공정을 수행할 수 있다. 식각 공정은 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들, 및 내부 공간들(IS)의 측벽들을 식각할 수 있다. 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)이 식각 공정에서 사용하는 식각 레서피에 의해 식각될 동안, 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)을 식각하면서 발생된 식각 불순물과 식각 레서피가 결합되어 형성된 식각 부산물(BYP)이 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들 및 내부 공간들(IS)의 측벽들을 덮을 수 있다. 식각 부산물(BYP)은 내부 공간들(IS)의 상부들을 막을 수 있다. 식각 부산물(BYP)은 기공들(P)을 포함하는 다공성 막일 수 있다. 식각 레서피는 기공들(P) 내로 침투할 수 있으며, 기공들(P) 내로 침투한 식각 레서피는 내부 공간들(IS)의 하부들 보다 상부들을 더 식각할 수 있다. 이에 따라, 내부 공간들(IS)의 상부 폭들(WD1)은 하부 폭들(WD2)보다 커질 수 있고, 내부 공간들(IS)의 상부들은 바깥쪽으로 벌어진 측벽들을 가질 수 있다. 내부 공간들(IS)의 상부 측벽들은 라운드질 수 있다.
식각 공정은 건식 클리닝 공정, 건식 식각 공정, 또는 습식 식각 공정이 수행될 수 있다. 일 예로, 건식 클리닝 공정일 경우, COR(Chemical Oxide Removal) 공정 또는 PDC(Pulsed Dry Cleaning) 공정이 사용될 수 있다. 일 예로, 건식 식각 공정일 경우, IBE(Ion Beam Etch) 공정, CF4 처리(CF4 Treatment) 공정, 또는 COR(Chemical Oxide Removal) 공정이 사용될 수 있다. 일 예로, 습식 식각 공정일 경우, O3HF, HF, 또는 SC1 등의 식각액이 사용될 수 있다. 내부 공간들(IS)의 상부들을 폭들을 확장시킨 후, 부산물(BYP)은 제거될 수 있다. 식각 부산물(BYP)은 열처리 공정을 수행하여, 기화시킬 수 있다. 열처리 공정은 약 70°C 이상에서 수행될 수 있다. 식각 부산물(BYP)이 제거되어, 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들 및 내부 공간들(IS)의 측벽들이 노출될 수 있다.
도 14 및 도 15을 참조하면, 상변화 패턴들(130)이 내부 공간들(IS) 내에 형성될 수 있다. 상변화 패턴들(130)은 내부 공간들(IS)을 채우고 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들을 덮는 상변화막을 형성하고, 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들이 노출되도록 상변화막에 평탄화 공정을 수행하여 형성될 수 있다. 일 예로, 상변화 패턴들(130)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상변화 패턴들(130)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다.
다른 예로, 상변화 패턴들(130)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상변화 패턴들(130)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상변화 패턴들(130)이 전이금속 산화물들을 포함하는 경우, 상변화 패턴들(130)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 다른 예로, 상변화 패턴들(130)은 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
본 발명의 실시예에 따르면, 식각 공정을 수행하여 내부 공간들(IS)의 상부들의 폭들을 확장시켜, 보이드 없이 상변화 패턴들(130)을 내부 공간들(IS) 내에 채울 수 있다. 이에 따라, 가변 저항 메모리 장치의 신뢰성을 보다 향상시킬 수 있다.
다시 도 1 및 도 2를 참조하면, 중간 전극들(ME)이 상변화 패턴들(130)의 상면들 상에 형성될 수 있다. 중간 전극들(ME)은 상변화 패턴들(130)의 상부들을 식각하여 상변화 패턴들(130)의 상면들을 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들로부터 리세스시키고, 상변화 패턴들(130)의 상면들 상에 재형성된 내부 공간들(IS) 및 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들을 덮는 금속막을 형성하고, 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들을 노출되도록 금속막에 평탄화 공정을 수행하여 형성될 수 있다. 중간 전극들(ME)은 내부 공간들(IS) 내에 국부적으로 형성될 수 있다. 중간 전극들(ME)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
다른 예에 있어서, 중간 전극들(ME)은 상변화 패턴들(130)의 상면들 및 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들을 덮는 도전막을 형성하고, 도전막을 패터닝하여 형성될 수 있다. 이 경우, 중간 전극들(ME)은 도 4에 도시된 것과 같이 내부 공간들(IS) 내에 형성되지 않을 수 있다.
스위칭 패턴들(150) 및 상부 전극들(UE)이 중간 전극들(ME)의 상면들 상에 차례로 형성될 수 있다. 스위칭 패턴들(150) 및 상부 전극들(UE)은 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들 상에 스위칭막 및 금속막을 차례로 형성하고, 금속막 및 스위칭막을 패터닝하여 형성될 수 있다. 스위칭 패턴들(150)은 다이오드이거나 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 패턴들(150)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예에 있어서, 스위칭 패턴들(150)은 다이오드일 수 있다. 이 경우, 스위칭 패턴들(150)은 제 1 접합 패턴 및 제 2 접합 패턴을 포함할 수 있다. 제 1 접합 패턴은 제 1 도전형을 가질 수 있고, 제 2 접합 패턴은 제 1 도전형과 다른 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 도전형은 N형일 수 있고, 제 2 도전형은 P형일 수 있다. 일 예로, 제 2 접합 패턴은 제 2 도전형의 불순물을 포함할 수 있다. 제 1 접합 패턴은 제 1 도전형의 불순물 및 제 2 도전형을 불순물을 포함할 수 있다. 이 경우, 제 1 도전형의 불순물 농도는 제 2 도전형의 불순물 농도보다 클 수 있다. 일 예로, 스위칭 패턴들(150)은 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드일 수 있다. 스위칭 패턴들(150)은 P-Si과 N-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드로 구성될 수 있다. 상부 전극들(UE)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
제 4 층간 절연막(160)이 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140) 상에 형성될 수 있다. 제 4 층간 절연막(160)은 제 1 내지 제 3 층간 절연 패턴들(105a, 105b, 140)의 상면들 및 스위칭 패턴들(150) 및 상부 전극들(UE)의 측면들을 덮을 수 있다. 제 4 층간 절연막(160)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 제 2 도전 라인들(CL2)이 상부 전극들(UE)의 상면들 상에 형성될 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(Y)으로 배열된 상부 전극들(UE)을 따라 제 2 방향(Y)으로 연장할 수 있다. 제 2 도전 라인들(CL2)은 제 2 방향(Y)으로 배열된 상부 전극들(UE)과 연결될 수 있다. 제 2 도전 라인들(CL2)은 예를 들어, 구리, 알루미늄과 같은 금속 물질, 및 TiN, WN과 같은 도전성 금속 질화물 물질 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 홀을 갖는 층간 절연 구조체;
    상기 홀의 하부 내에 배치되는 하부 전극; 및
    상기 홀의 상부 내에 배치되는 패턴을 포함하되,
    상기 패턴은 상변화 패턴 및 중간 전극 중 적어도 하나를 포함하고,
    상기 패턴의 측벽은 상기 기판의 상면에 대해 각도를 가지고,
    상기 각도는 상기 기판에서 멀어질수록 작아지는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 패턴은 상기 하부 전극의 상면 상에 배치된 상변화 패턴; 및
    상기 상변화 패턴의 상면 상에 배치된 중간 전극을 포함하는 가변 저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 중간 전극의 상면은 상기 층간 절연 구조체의 상면과 공면을 가지는 가변 저항 메모리 장치.
  4. 제 2 항에 있어서,
    상기 상변화 패턴은:
    상기 기판과 상기 중간 전극 사이에 배치되는 제 1 부분; 및
    상기 제 1 부분과 상기 중간 전극 사이에 배치되는 제 2 부분을 포함하되,
    상기 제 1 부분의 측벽은 상기 기판의 상기 상면에 대해 제 1 각도를 가지고,
    상기 제 2 부분의 측벽은 상기 기판의 상기 상면에 대해 제 2 각도를 가지고,
    상기 중간 전극의 측벽은 상기 기판의 상기 상면에 대해 제 3 각도를 가지되,
    상기 제 1 각도는 상기 제 2 각도보다 크고,
    상기 제 2 각도는 상기 제 3 각도보다 큰 가변 저항 메모리 장치.
  5. 제 2 항에 있어서,
    단면적 관점에서, 상기 중간 전극은 테이퍼 형태인 가변 저항 메모리 장치.
  6. 제 1 항에 있어서,
    상기 패턴은 상변화 패턴이고,
    상기 상변화 패턴의 상면은 상기 층간 절연 구조체의 상면과 공면을 갖고,
    상기 중간 전극은 상기 상변화 패턴의 상기 상면 상에 배치되는 가변 저항 메모리 장치.
  7. 제 6 항에 있어서,
    상기 상변화 패턴의 측벽은 상기 기판의 상기 상면에 대해 상기 각도를 가지고,
    상기 중간 전극의 측벽은 상기 기판의 상기 상면에 대해 제 2 각도를 가지되,
    상기 각도는 상기 제 2 각도와 다르고,
    상기 제 2 각도는 직각인 가변 저항 메모리 장치.
  8. 제 6 항에 있어서,
    상기 상변화 패턴은:
    상기 하부 전극과 중간 전극 사이에 배치되는 제 1 부분; 및
    상기 제 1 부분과 상기 중간 전극 사이에 배치되는 제 2 부분을 포함하되,
    상기 제 1 부분의 폭은 균일하고,
    상기 제 2 부분의 폭은 상기 제 1 부분에서 상기 중간 전극으로 갈수록 넓어지는 가변 저항 메모리 장치.
  9. 제 1 항에 있어서,
    상기 패턴은 중간 전극이고,
    상기 상변화 패턴은 상기 홀의 상기 하부 내에서 상기 하부 전극과 상기 중간 전극 사이에 배치되는 가변 저항 메모리 장치.
  10. 제 9 항에 있어서,
    상기 기판의 상기 상면에 대해 상기 상변화 패턴의 측벽의 제 2 각도는 상기 중간 전극의 상기 각도보다 큰 가변 저항 메모리 장치.
  11. 기판 상의 홀을 갖는 층간 절연 구조체;
    상기 홀의 하부 내에 배치되는 하부 전극; 및
    상기 홀의 상부 내에 배치되는 패턴을 포함하되,
    상기 패턴은 상변화 패턴 및 중간 전극 중 적어도 하나를 포함하고,
    상기 패턴의 측벽은 오목한 가변 저항 메모리 장치.
  12. 제 11 항에 있어서,
    상기 패턴은 상기 하부 전극의 상면 상에 배치된 상기 상변화 패턴; 및
    상기 상변화 패턴의 상면 상에 배치된 상기 중간 전극을 포함하는 가변 저항 메모리 장치.
  13. 제 12 항에 있어서,
    상기 상변화 패턴의 하면은 제 1 폭을 갖고, 상기 상변화 패턴의 상면은 제 2 폭을 갖되,
    상기 제 1 폭은 상기 제 2 폭보다 작은 가변 저항 메모리 장치.
  14. 제 11 항에 있어서,
    상기 홀의 상기 하부 내에 배치되는 스페이서를 더 포함하되,
    상기 하부 전극은 상기 홀의 제 1 측벽 상에 배치되고; 및
    상기 스페이서는 상기 제 1 측벽에 대향하는 제 2 측벽 상에 배치되는 가변 저항 메모리 장치.
  15. 제 14 항에 있어서,
    상기 하부 전극의 제 3 폭과 상기 스페이서의 제 4 폭의 합은 상기 중간 전극의 상면의 폭보다 작은 가변 저항 메모리 장치.
  16. 제 12 항에 있어서,
    상기 중간 전극의 하면의 폭은 상기 중간 전극의 상면의 폭보다 작은 가변 저항 메모리 장치.
  17. 제 12 항에 있어서,
    상기 상변화 패턴의 측벽은 상기 기판의 상면에 대해 제 1 각도를 가지고,
    상기 중간 전극의 측벽은 상기 기판의 상기 상면에 대해 제 2 각도를 갖되,
    상기 제 1 각도는 상기 제 2 각도보다 큰 가변 저항 메모리 장치.
  18. 제 12 항에 있어서,
    단면적 관점에서, 상기 중간 전극은 테이퍼 형태를 갖는 가변 저항 메모리 장치.
  19. 제 12 항에 있어서,
    상기 상변화 패턴의 상기 상면은 상기 층간 절연 구조체의 상면보다 낮은 레벨에 위치하는 가변 저항 메모리 장치.
  20. 기판 상의 홀을 갖는 층간 절연 구조체;
    상기 홀의 하부 내에 배치되는 하부 전극; 및
    상기 홀의 상부 내에 배치되는 상변화 패턴을 포함하되,
    상기 홀의 상기 하부 측벽의 제 1 기울기는 상기 홀의 상기 상부 측벽의 제 2 기울기 보다 큰 가변 저항 메모리 장치.

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